KR19980032018A - Flash memory cell and manufacturing method thereof - Google Patents
Flash memory cell and manufacturing method thereof Download PDFInfo
- Publication number
- KR19980032018A KR19980032018A KR1019960070176A KR19960070176A KR19980032018A KR 19980032018 A KR19980032018 A KR 19980032018A KR 1019960070176 A KR1019960070176 A KR 1019960070176A KR 19960070176 A KR19960070176 A KR 19960070176A KR 19980032018 A KR19980032018 A KR 19980032018A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- erase gate
- substrate
- gate
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자 및 메모리 셀 제조방법으로서, 메모리 소자는 반도체 기판에 제1방향으로 길게 파인 트렌치 내에 형성된 절연막 격리층과, 상기 절연막 격리층 위에 막대 모양으로 길게 형성된 소거 게이트와, 제1방향과는 대략 직각인 제2방향으로 기판에 불순물을 주입하여 형성된 매립형 데이터 라인과, 상기 소거 게이트를 절연하는 절연막을 사이에 두고 상기 소거 게이트의 양편 측면 가장자리를 상부 및 하부에서 둘러싸고 제1 및 제2 방향으로 절단되어 있는 다수의 플로팅게이트와, 제1방향으로 박대 형상으로 길게 형성되고, 상기 다수의 플로팅게이트 상부에 절연막을 사이에 두고 위치하는 콘트롤게이트를 포함하여 이루어지며, 격리층은 상기 소게 게이트의 양편 측면 하부가 제거되어서 상기 소거 게이트의 중심 부위에서만 서로 접촉하도록 형성된 것이다.The present invention relates to a method of manufacturing a flash memory device and a memory cell, wherein the memory device includes an insulating film isolation layer formed in a trench formed in a semiconductor substrate in a first direction elongated, an erase gate formed in a rod shape on the insulating film isolation layer, and a first direction. A buried data line formed by injecting impurities into the substrate in a second direction substantially perpendicular to the first and second insulating edges surrounding the side edges of both sides of the erase gate with an insulating layer insulated from the erase gate; And a plurality of floating gates cut in the direction, and having a thin shape in the shape of a thin ribbon in the first direction, and a control gate positioned over the plurality of floating gates with an insulating film interposed therebetween. Both sides of the bottom side of the erase gate are removed so that It is formed to contact.
Description
본 발명은 반도체 플래쉬 메모리 셀(Flash Memory Cell) 및 그 제조방법에 관한 것으로, 특히 데이터 소거(Erase)시의 소거 특성을 개선하고 토포로지를 향상시킬 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor flash memory cell and a method of manufacturing the same, and more particularly, to a method capable of improving erase characteristics and improving topology during data erasure.
반도체 플래쉬 메모리셀에 관한 기술은 집적도를 증대시키기위한 구조와 제조공정을 단순화하고 용이하게 하려는 노력이 계속되고 있다.BACKGROUND ART [0002] Techniques related to semiconductor flash memory cells have continued to simplify and facilitate structures and manufacturing processes for increasing the degree of integration.
반도체 플래쉬 메모리셀에 관련된 기술 내용이 미국 특허 제5,070,032에 공개된 바 있다.The technical content related to semiconductor flash memory cells has been disclosed in US Pat. No. 5,070,032.
종래의 반도체 플래쉬 메모리셀 중에서 매립형 데이터 라인과 산화막을 증착하여 소자를 격리막으로 사용하는 구조가 있다.There is a structure in which a device is used as an isolation layer by depositing a buried data line and an oxide layer in a conventional semiconductor flash memory cell.
제1도에서는 이러한 종래의 플래쉬 메모리 셀의 일 예를 도시한 것인데, 이와 같은 종래의 플래쉬 메모리 셀 제조방법을 간략히 설명하면 다음과 같다.FIG. 1 illustrates an example of such a conventional flash memory cell, which will be briefly described as follows.
제1도의 오른쪽 부분 도면은 왼쪽 부분의 R-R선 단면도이고, 제1도의 왼쪽 부분의 도면은 제1도의 오른쪽 부분의 L-L선 단면도이다.1 is a cross-sectional view taken along the line R-R of the left part, and a view of the left part shown in FIG. 1 is a cross-sectional view taken along the line L-L of the right part of FIG.
이 방법은 먼저, 반도체 기판(10)상에 데이터 라인(18)을 형성하기 위하여 이온 주입 공정으로 매립형 N+을 형성하고, 고온 저압 산화막(HLD : High Temperature Low Pressure Dielectric)을 형성하고, 소자 격리 산화막 패턴(19)을 형성하여 액티브영역과 필드 영역을 구분한다.This method first forms a buried N + by an ion implantation process to form a data line 18 on the semiconductor substrate 10, forms a high temperature low pressure dielectric (HLD), and isolates the device. An oxide layer pattern 19 is formed to distinguish the active region from the field region.
다음에는, 액티브영역에 게이트산화막(11)을 형성하고, 그 위에 폴리실리콘을 형성하고, 패터닝하여 플로우팅 게이트(12)를 형성하고, 다시 산화 공정으로 산화막을 형성하거나 산화막을 형성하여 프로우팅 게이트를 절연한 다음, 폴리실리콘을 형성하고 패터닝하여 콘트롤게이트(13)를 형성한다.Next, a gate oxide film 11 is formed in the active region, polysilicon is formed thereon, and the floating gate 12 is formed by patterning, and then an oxide film is formed by an oxidation process or an oxide film is formed to form a floating gate. Is insulated, then polysilicon is formed and patterned to form the control gate 13.
다음으로, 절연층을 형성하여 콘트롤게이트를 절연시킨 후에, 다시 폴리실리콘을 형성하고 패터닝하여 이레이즈(소거) 게이트(14)를 형성한다.Next, after the insulating layer is formed to insulate the control gate, polysilicon is again formed and patterned to form an erase (erasure) gate 14.
이렇게 한 후, 다시 절연층을 형성하고, 게이트들과 필요한 콘택 지점에 콘택홀을 형성한 다음, 그 위에 메탈 층을 형성하고 패터닝하여 배선(16)을 형성한다. 다음에는 BPSG 등으로 패시베이션 층(16)을 형성하여 플래쉬 메모리 셀 형성 공정을 완료한다.After this, an insulating layer is formed again, contact holes are formed in the gates and required contact points, and then a metal layer is formed and patterned thereon to form the wiring 16. Next, the passivation layer 16 is formed of BPSG or the like to complete the flash memory cell forming process.
이렇게 구성된 플래쉬 메모리셀을 프로그래밍 할 경우에는, 콘트롤게이트와 데이터 라인에 높은 전압을 가하여 게이트절연막의 가장자리 부위를 이용하여 플로팅게이트에 전자를 주입하여 프로그래밍하고, 프로그램밍된 데이터를 소거할 때는 소거 게이트에 높은 전압을 가하여 플로팅게이트에 주입된 전자들이 플로팅게이트와 소거 게이트 사이에 있는 절연막을 전자가 통과하여 빠져 나오게 하여 프로그램밍된 데이터를 삭제한다.When programming a flash memory cell configured as described above, a high voltage is applied to the control gate and the data line to inject electrons into the floating gate using the edge portion of the gate insulating layer to program, and to erase the programmed data, Electrons injected into the floating gate by applying a voltage cause electrons to pass through the insulating film between the floating gate and the erase gate to erase the programmed data.
이와 같은 종래 기술에서는 소거 게이트(14)가 소자 분리 산화막 위에 형성되므로 표면에 기타 부분과의 단차가 증가하여 평탄화 하기가 어렵고, 또한 소거 게이트를 형성하기 위하여 깊은 에치 공정과 플러그 공정을 사용하여야 하므로 공정이 까다롭고 따라서 불량 발생 위험이 크다.In the prior art, since the erase gate 14 is formed on the device isolation oxide layer, it is difficult to planarize because the step difference with other parts increases on the surface, and a deep etch process and a plug process must be used to form the erase gate. This is tricky and therefore a high risk of failure.
본 발명은 소자 격리를 위하여 트렌치를 이용 하므로써 셀 사이즈를 줄이고, 3층 폴리 구조를 갖추고 있음에도 불구하고 트렌치 형성 부에 위치하는 격리층 위에 소거 게이트를 형성시켜서 소거 게이트의 높이를 낮춤으로서 단차를 작게하여, 프로팅게이트가 소거 게이트 좌우 단부의 상하에 접합되어 프로팅게이트와 소거 게이트의 접촉 면적을 증가시켜서 소거 특성을 향상시키려는 것이다.The present invention reduces the cell size by using a trench for device isolation and reduces the height of the erase gate by forming an erase gate on the isolation layer located in the trench formation portion, despite the fact that the three-layer poly structure is provided. In order to improve the erase characteristics, the floating gate is bonded to the upper and lower ends of the left and right ends of the erase gate to increase the contact area between the floating gate and the erase gate.
본 발명의 목적은 청구항 1에서 정의된 바와 같이, 기판에 제1방향으로 트렌치를 형성하는 공정, 상기 제1방향과 교차하는 제2방향으로 상기 기판 내에 불순물 매립층을 형성하는 공정, 상기 기판의 전면에 제1절연막을 형성하는 공정, 상기 제1절연막 상에 상기 제1방향으로 소거게이트를 형성하는 공정, 상기 소거게이트를 마스크로 사용하여 상기 제1절연막을 과도 식각하여 상기 소거게이트의 단부의 하면을 노출시키는 공정, 상기 기판의 전면에 제2절연막을 형성하는 공정, 상기 제1방향으로는 상기 소거게이트의 상면, 측면 그리고 하면 단부에 대응되고, 상기 제2방향으로는 상기 불순물 매립층의 일정 영역에 대응되는 상기 제2절연막 상에 상기 제2방향으로 1차플로팅게이트를 형성하는 공정, 상기 기판의 전면에 제3절연막을 형성하는 공정, 상기 트렌치 사이의 영역에 대응하는 상기 제3절연막 상에 콘트롤게이트를 형성하는 공정, 상기 1차 플로팅게이트와 상기 제3절연막을 상기 제1방향으로 선택적식각하여 상기 소거게이트의 가운데 영역을 노출시키는 공정을 포함하여 이루어지는 플래쉬 메모리 셀 제조방법을 제공하려는 것이다.An object of the present invention is a process for forming a trench in a substrate in a first direction as defined in claim 1, a process for forming an impurity buried layer in the substrate in a second direction crossing the first direction, the front surface of the substrate. Forming a first insulating film in the first insulating film, forming an erase gate in the first direction on the first insulating film, and using the erase gate as a mask to excessively etch the first insulating film to form a bottom surface of the end of the erase gate. Exposing the substrate, forming a second insulating film on the entire surface of the substrate, and corresponding to the top, side, and bottom ends of the erase gate in the first direction, and a predetermined region of the impurity buried layer in the second direction. Forming a first floating gate in the second direction on the second insulating film corresponding to the second insulating film; forming a third insulating film on the entire surface of the substrate; Forming a control gate on the third insulating film corresponding to the area between the wrenches, and selectively etching the first floating gate and the third insulating film in the first direction to expose a center region of the erase gate. It is an object of the present invention to provide a method of manufacturing a flash memory cell.
그리고, 제1절연막을 산화과 질화막을 순서대로 형성하고, 소거게이트의 단부의 하면을 노출시키기 위하여 상기 제1절연막을 소정 깊이까지 제거한 후 소정 깊이까지 제거된 상기 제1절연막을 습식각하여 플래쉬 메모리셀을 제조하는 방법을 제공하려는 것이다.Then, the first insulating film is formed in order to form an oxide and a nitride film, and the first insulating film is removed to a predetermined depth in order to expose the lower surface of the end portion of the erase gate, and the first insulating film removed to a predetermined depth is wet-etched to flash the memory cell. It is to provide a method of manufacturing.
또한 본 발명의 목적은 기판에 제1방향으로 트렌치를 형성하는 공정, 상기 제1방향과 교차하는 제2방향으로 상기 기판 내에 불순물 매립층을 형성하는 공정, 상기 기판의 전면에 제1절연막을 형성하는 공정, 상기 제1절연막 상에 상기 제1방향으로 소거게이트를 형성하는 공정, 상기 소거게이트를 마스크로 사용하여 상기 제1절연막을 과도 식각하여 상기 소거게이트의 단부의 하면을 노출시키는 공정, 상기 기판의 전면에 제2절연막을 형성하는 공정, 상기 제1방향으로는 상기 소거게이트의 측면 및 단부의 상, 하면에 대응되고, 상기 제2방향으로는 상기 불순물 매립층의 일정 영역에 대응되는 상기 제2절연막 상에 상기 플로팅게이트를 형성하는 공정, 상기 기판의 전면에 제3절연막을 형성하는 공정, 상기 트렌치 사이의 영역에 대응하는 상기 제3절연막 상에 콘트롤게이트를 형성하는 공정을 포함하여 이루어지는 플래쉬 메모리 셀 제조방법을 제공하려는 것이다.It is also an object of the present invention to form a trench in a first direction in a substrate, to form an impurity buried layer in the substrate in a second direction crossing the first direction, and to form a first insulating film on the entire surface of the substrate. Forming an erase gate in the first direction on the first insulating layer; exposing the lower surface of an end portion of the erase gate by excessively etching the first insulating layer using the erase gate as a mask; Forming a second insulating film over the entire surface of the second insulating film, the second direction corresponding to upper and lower surfaces of the side and end portions of the erase gate in the first direction, and corresponding to a predetermined region of the impurity buried layer in the second direction Forming the floating gate on the insulating film, forming a third insulating film on the entire surface of the substrate, and forming the third insulating film corresponding to a region between the trenches. It is an object of the present invention to provide a method of manufacturing a flash memory cell including a process of forming a control gate on the same.
본 발명의 또 다른 목적은 반도체 기판에 제1방향으로 형성된 격리층, 상기 격리층 상부에 상기 격리층보다 넓은 촉을 갖도록 형성된 소거게이트, 상기 제1방향과 교차하는 제2방향으로 기판 내에 형성된 매립형 데이터 라인, 상기 소거게이트의 측면 및 단부의 상, 하면과 상기 매립형 데이타라인의 일정영역상에 절연막을 개재하여 형성된 플로팅게이트, 상기 소거게이트 사이의 영역에 대응하는 상기 플로팅게이트 및 상기 기판 상에 절연막을 개재하여 형성된 콘트롤게이트를 포함하여 이루어지는 플래쉬 메모리셀을 제공하려는 것이다.It is still another object of the present invention to provide an isolation layer formed in a first direction on a semiconductor substrate, an erase gate formed to have a wider tip on the isolation layer than the isolation layer, and a buried type formed in the substrate in a second direction crossing the first direction. An insulating film on the floating line and the substrate corresponding to the area between the data line, the upper and lower surfaces of the side and the end of the erase gate, and a predetermined region of the buried data line, and an area between the erase gate. It is to provide a flash memory cell comprising a control gate formed through the.
제1도는 본 발명의 플래쉬 메모리셀 제조 방법을 설명하기 위한 도면이다.1 is a view for explaining a flash memory cell manufacturing method of the present invention.
제2도는 본 발명의 플래쉬 메모리셀의 일부 영역의 레이아웃도이다.2 is a layout diagram of a part of a flash memory cell of the present invention.
제3도 내지 제11도는 본 발명의 제조 공정을 설명하기 위한 도면들로서,3 to 11 are views for explaining the manufacturing process of the present invention,
제3도 내지 제11도의 A도는 제2도의 A-A선 단면을 나타내고,A to 3 of Fig. 11 shows a cross section along the line A-A of Fig. 2,
제3도 내지 제11도의 B도는 제2도의 B-B선 단면도들이다.3B through 11B are cross-sectional views taken along line B-B in FIG.
본 발명의 기본적인 구성은 위에서 본 발명의 목적으로 기재한 플래쉬 메모리셀과 그 제조방법과 같으며, 그 구체적인 실시예를 설명하면 다음과 같다.The basic configuration of the present invention is the same as the flash memory cell described above for the purpose of the present invention and a method for manufacturing the same.
제2도는 본 발명의 방법으로 제조된 플래쉬 메모리셀의 레이아웃을 설명하기 위한 도면이고, 제3도 내지 제9도는 본 발명의 플래쉬 메모리 셀 제조방법의 실시예를 설명하기 위하여 주요 공정별로 표시한 단면도들이다.2 is a view for explaining the layout of a flash memory cell manufactured by the method of the present invention, Figures 3 to 9 are cross-sectional views shown by main process to explain an embodiment of the flash memory cell manufacturing method of the present invention admit.
본 방법은 먼저 제3도에서 보인 바와 같이, 기판(20)에 소자 격리를 위하여 제1방향으로 선택식각하여 트렌치(21)를 판다. 그리고 제1방향과 교차하는 방향으로 선택적으로 이온 주입과 아닐링 공정을 통하여 매립형 데이터 라인(22)을 형성한다.As shown in FIG. 3, the method first etches the trench 21 by selectively etching the substrate 20 in the first direction for device isolation. The buried data line 22 is formed through the ion implantation and annealing process in a direction intersecting the first direction.
다음에는 제4도에서 보인 바와 같이, 제1절연막을 형성하기위하여 기판(20)의 전면에 산화막(23)을 형성하고 그 위에 질화막(24)을 형성한다.Next, as shown in FIG. 4, to form the first insulating film, an oxide film 23 is formed on the entire surface of the substrate 20, and a nitride film 24 is formed thereon.
다음에는 제5도에서 보인 바와 같이, 제1폴리실리콘층을 형성하고, 제1방향으로 선택식각하여 상기 트렌치 상부에 소거게이트(Erase Gate)(25)를 형성하되 상기 제1절연막의 질화막(24)이 소정의 깊이 만큼 식각 되도록 오버 에치하여 형성한다. 제5도에는 이렇게 소정 깊이로 식각된 질화막(24')이 나타나져 있다.Next, as shown in FIG. 5, a first polysilicon layer is formed, and selectively etched in the first direction to form an erase gate 25 on the trench, but the nitride film 24 of the first insulating layer is formed. ) Is formed by over etching so as to be etched by a predetermined depth. 5 shows a nitride film 24 'etched to a predetermined depth.
이어서 제6도에서 보인 바와 같이, 소정 깊이로 식각된 질화막(24')을 습식각의 방법으로 트렌치(21)와 소거게이트 사이의 부분을 남기고 상기 질화막(24')을 등방성식각하여 격리층(24)을 형성함으로서 상기 소거게이트의 측면 및 단부의 하면이 노출되는 구조를 얻을 수 있다.Subsequently, as shown in FIG. 6, the nitride layer 24 'etched to a predetermined depth is left to be isotropically etched while leaving the portion between the trench 21 and the erase gate by a wet etching method and isotropically etching the isolation layer ( 24), a structure in which the lower surface of the side and the end of the erase gate is exposed can be obtained.
그리고 제7도에서 보인 바와 같이, 노출된 상기 소거게이트(25) 표면상에 제2절연막(27)을 형성하고, 기판(20)의 전면 제2폴리실리콘층을 형성한 후, 상기 제2방향으로 선택식각하여 상기 매립형 데이터 라인(22)과 동일한 방향으로 1차플로팅게이트(26)을 형성한다. 이때 상기 제1절연막의 산화막(23)이 식각액에 따라 일부 식각되기도하여 산화막으로서 특성이 저하되기 때문에 상기 격리층(24)를 형성한 뒤에 노출된 상기 산화막(23)을 식각하여 제거한 뒤 제7도에서 표시된 상기 제2절연막(27)을 상기 소거게이트(25) 표면뿐만 아니라 상기 기판(20)상에도 형성하여 플로팅게이트 절연막으로서 형성할 수도 있다. 제1플로팅게이트는 절연막을 사이에 두고 소거게이트의 양편 단부를 둘러싸는 형태로 형성되어서, 플로팅게이트와 소거게이트의 접촉 면적이 넓어진다.As shown in FIG. 7, a second insulating layer 27 is formed on the exposed surface of the erase gate 25, a second polysilicon layer on the front surface of the substrate 20 is formed, and then the second direction is formed. Selectively etching to form a primary floating gate 26 in the same direction as the buried data line 22. At this time, since the oxide layer 23 of the first insulating layer is partially etched according to the etching solution and the characteristics thereof are degraded, the oxide layer 23 exposed after forming the isolation layer 24 is etched and removed. The second insulating layer 27 shown in FIG. 7 may be formed on the substrate 20 as well as on the surface of the erase gate 25 to form the floating gate insulating layer. The first floating gate is formed to surround both ends of the erase gate with an insulating layer interposed therebetween, thereby increasing the contact area between the floating gate and the erase gate.
이렇게 한 후, 제8도에서 보인 바와 같이, 기판(20)의 전면에 제3절연막을 형성하고, 제3절연막 상에 제3폴리실리콘 등을 형성한 후, 제3폴리실리콘층을 제1방향으로 선택식각하여 상기 트렌치(21)사이에 대응하는 위치에 길게 콘트롤게이트(30)를 형성한다.After this, as shown in FIG. 8, a third insulating film is formed on the entire surface of the substrate 20, a third polysilicon or the like is formed on the third insulating film, and then the third polysilicon layer is moved in the first direction. Selectively etching to form a control gate 30 in a position corresponding to between the trench 21.
이렇게 한 후에는, 제9도에서 보인 바와 같이, 콘트롤게이트(30) 사이에 위치하는 제1플로팅게이트(26')를 제1방향으로 소정 부분 식각하여 각 메로리 셀당 하나씩의 플로팅게이트(26')가 형성한다.After doing this, as shown in FIG. 9, the first floating gate 26 ′ positioned between the control gates 30 is partially etched in the first direction, one floating gate 26 ′ for each memory cell. Forms.
상기 프로팅게이트(26')는 상기 제2절연막(27)을 사이에 두고 상기 소거게이트(25)의 측면 및 상, 하단부의 가장자리를 에워싸는 형태로 형성되기 때문에 종래 구조에 비해 소거게이트와 대응되는 면적이 넓어지게 되어 소거 특성을 향상시킬 수 있다.The floating gate 26 ′ is formed to surround edges of the side, top, and bottom portions of the erase gate 25 with the second insulating layer 27 interposed therebetween, so that the floating gate 26 ′ corresponds to the erase gate as compared with the conventional structure. The area becomes wider to improve the erase characteristic.
이후에는 일반적인 방법으로 절연막 형성, 패시베이션층형성, 콘택홀 형성, 배선 형성 공정 등을 실시하여 셀 제조 공정을 완료한다.Thereafter, the cell manufacturing process is completed by performing an insulation film formation, a passivation layer formation, a contact hole formation, a wiring formation process, and the like in a general manner.
다음에는 본 발명의 제2실시예의 방법을 설명한다. 이 방법은 제3도 내지 제6도에서 보인 바와 동일한 방법과 형상이 되도록 기판(20)에 트렌치(21), 매립형 데이터 라인(22), 제1절연막인 산화막(23)과 질화막(24), 및 소거게이트(25)를 형성하고, 질화막(24')을 등방성식각하여 격리층(24)을 형성함으로서 상기 소거게이트의 측면 및 단부의 하면이 노출되는 구조로 만든다.Next, the method of the second embodiment of the present invention will be described. This method uses a trench 21, a buried data line 22, an oxide film 23 and a nitride film 24, which are first insulating films, in the substrate 20 so as to have the same method and shape as shown in FIGS. 3 to 6. And forming the isolation gate 25 and isotropically etching the nitride film 24 'to form the isolation layer 24 so as to expose the lower surface of the side and the end of the erase gate.
이렇게 한 다음, 제10도에서 보인 바와 같이, 노출된 상기 소거게이트(25) 표면상에 제2절연막(27)을 형성하고, 기판(20)의 전면에 제2폴리실리콘층을 형성한 후, 제1방향 및 제2방향으로 선택식각하여 플로팅게이트(46)을 형성한다. 이때 상기 제1절연막인 산화막(23)이 식각액에 따라 일부 식각되기도하여 산화막으로서 특성이 저하되기 때문에 상기 격리층(24)를 형성한 뒤에 노출된 상기 산화막(23)을 식각하여 제거한 뒤 제7도에서 표시된 상기 제2절연막(27)을 상기 소거게이트(25) 표면뿐만 아니라 상기 기판(20)상에도 형성하여 플로팅게이트 절연막으로서 형성할 수도 있다. 이 플로팅게이트 (46)는 각 셀당 하나씩 형성되며, 또 제2절연막(27)을 사이에 두고 상기 소거게이트(25)의 측면 및 상, 하단부의 가장자리를 에워싸는 형태로 형성하기 때문에 종래 구조에 비해 소거게이트와 대응되는 면적이 넓어지게 되어 소거 특성을 향상시킬 수 있다.After this, as shown in FIG. 10, after forming the second insulating film 27 on the exposed surface of the erase gate 25, and forming a second polysilicon layer on the entire surface of the substrate 20, The floating gate 46 is formed by selectively etching the first and second directions. At this time, since the oxide layer 23, which is the first insulating layer, is partially etched according to the etching solution and the characteristics thereof are degraded, the oxide layer 23 exposed after forming the isolation layer 24 is etched and removed. The second insulating layer 27 shown in FIG. 7 may be formed on the substrate 20 as well as on the surface of the erase gate 25 to form the floating gate insulating layer. One floating gate 46 is formed in each cell, and is formed in a manner of enclosing edges of the side, top, and bottom of the erase gate 25 with the second insulating layer 27 interposed therebetween. The area corresponding to the gate may be widened to improve the erase characteristic.
이렇게 한 후, 제11도에서 보인 바와 같이, 기판(20)의 전면에 제3절연막(48)을 형성하고, 제3절연막 상에 제3폴리실리콘층을 형성한 후, 제3폴리실리콘층을 제1방향으로 선택식각하여 상기 트렌치(21)사이의 대응하는 위치에 길게 콘트롤게이트(50)를 형성한다.After this, as shown in FIG. 11, the third insulating film 48 is formed on the entire surface of the substrate 20, the third polysilicon layer is formed on the third insulating film, and then the third polysilicon layer is formed. Selective etching in the first direction forms the control gate 50 elongated at a corresponding position between the trenches 21.
이후에는 일반적인 방법으로 절연막 형성, 패시베이션층형성, 콘택홀 형성, 배선 형성 공정 등을 실시하여 셀 제조 공정을 완료한다.Thereafter, the cell manufacturing process is completed by performing an insulation film formation, a passivation layer formation, a contact hole formation, a wiring formation process, and the like in a general manner.
이러한 공정으로 제작된 플래쉬 메모리셀의 동작은 매립형 데이터 라인(22)과 콘트롤게이트(30, 50)를 이용하여 플로팅게이트(26, 46)에 전자를 주입하거나 하지 아니하거나 하여서 메모리셀을 프로그래밍 한다. 또 프로그래밍된 데이터를 소거하기위하여는 소거게이트(25)를 이용하여 프로팅게이트에 주입된 전자를 빼내에서 데이터를 삭제한다. 이러한 프로그래밍과 소거 동작은 종래의 플래쉬 메모리셀을 동작시키는 방식과 같이 하면 된다.The operation of the flash memory cell fabricated by such a process uses the buried data line 22 and the control gates 30 and 50 to inject electrons into the floating gates 26 and 46 or not to program the memory cells. In addition, to erase the programmed data, the data is deleted by extracting electrons injected into the floating gate using the erase gate 25. Such programming and erasing operations may be performed in the manner of operating a conventional flash memory cell.
본 발명의 방법으로 제조된 플래쉬 메모리셀은 트렌치를 이용하여 소자 격리를 하기 때문에 셀 사이즈를 줄일 수 있고, 3층의 폴리실리콘 구조를 가지고 있음에도 불구하고 트렌치 형성 부에 위치하는 격리층 위에 소거게이트를 형성시키기 때문에 단차를 줄일 수 있다.Flash memory cells fabricated by the method of the present invention can reduce the cell size because of isolation of devices using trenches, and have an erase gate on the isolation layer located in the trench formation, despite having a three-layer polysilicon structure. Because of the formation, the step can be reduced.
또한 플로팅게이트가 소거게이트 좌우 단부의 상하에 접합 면적이 넓도록 결합되어 있어서 소거 특성이 향상되고, 단차에 유리하기 때문에 콘트롤게이트 형성 후 공정을 수행하기가 용이하게 된다.In addition, the floating gate is coupled to the upper and lower portions of the left and right ends of the erase gate to have a wider bonding area, thereby improving the erase characteristics and advantageous in the step, thereby facilitating the process after the control gate is formed.
Claims (12)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/962,295 US6060359A (en) | 1996-12-23 | 1997-10-31 | Flash memory cell and method of fabricated the same |
| JP9351541A JP3028412B2 (en) | 1996-12-23 | 1997-12-19 | Flash memory cell manufacturing method |
| US09/417,486 US6175133B1 (en) | 1996-12-23 | 1999-10-13 | Flash memory cell and method of fabricating the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049971 | 1996-10-30 | ||
| KR19960049971 | 1996-10-30 | ||
| KR96-49971 | 1996-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980032018A true KR19980032018A (en) | 1998-07-25 |
| KR100384794B1 KR100384794B1 (en) | 2003-08-14 |
Family
ID=37417466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960070176A KR100384794B1 (en) | 1996-10-30 | 1996-12-23 | Flash memory cell and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100384794B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462370B1 (en) * | 1998-12-12 | 2005-04-06 | 매그나칩 반도체 유한회사 | Flash memory device and manufacturing method thereof |
-
1996
- 1996-12-23 KR KR1019960070176A patent/KR100384794B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462370B1 (en) * | 1998-12-12 | 2005-04-06 | 매그나칩 반도체 유한회사 | Flash memory device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100384794B1 (en) | 2003-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100487532B1 (en) | Flash memory devices having shallow trench isolation structures and methods of fabricating the same | |
| KR100375235B1 (en) | Sonos flash memory device and a method for fabricating the same | |
| US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
| US7214588B2 (en) | Methods of forming memory cells with nonuniform floating gate structures | |
| KR100621553B1 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR100807112B1 (en) | Flash memory and method for fabricating the same | |
| US6221716B1 (en) | Method of manufacturing a flash memory device | |
| US20130214343A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2007103652A (en) | Semiconductor device and its manufacturing method | |
| JP4283763B2 (en) | Manufacturing method of split gate type flash memory device | |
| JP3298509B2 (en) | Method for manufacturing semiconductor device | |
| JP2003031702A (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| KR100384794B1 (en) | Flash memory cell and manufacturing method thereof | |
| JP2003100913A (en) | Self-aligning method for forming semiconductor memory array of floating gate memory cell having vertical control gate sidewall and insulation spacer, and memory array formed by the method | |
| JP3028412B2 (en) | Flash memory cell manufacturing method | |
| KR100519792B1 (en) | Fabrication methods of a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
| KR100800467B1 (en) | Method for manufacturing split gate flash memory device | |
| KR100187679B1 (en) | Method of making flash memory cell | |
| KR100263673B1 (en) | Method for forming contact of semiconductor derive | |
| KR20030049781A (en) | Method of manufacturing a flash memory cell | |
| KR100339420B1 (en) | Method for fabricating semiconductor memory device | |
| KR100523919B1 (en) | Method of manufacturing flash memory device | |
| KR100697295B1 (en) | Split Gate Type Nonvolatile Memory Device And Method Of Fabricating The Same | |
| KR19990083606A (en) | Non-volatile semiconductor memory device and method for manufacturing same | |
| KR0168158B1 (en) | Method of making non-volatile memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120424 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |