KR19980030829A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 폴리사이드 구조에서 폴리실리콘막 상에 형성되는 자연 산화막을 효과적으로 제거할 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 적층하는 단계; 폴리실리콘막에 전도성을 개선하기 위하여 불순물을 주입하는 단계; 불순물 주입 단계에서 폴리실리콘막 상부에 형성되는 자연 산화막을 제거하기 위하여 BOE 용액에 디핑하고 NH₄OH 용액으로 세정하는 단계; 세정된 폴리실리콘막 상부에 실리사이드층을 형성하는 단계; 및, 실리사이드층과 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리사이드 구조에서 폴리실리콘막 상에 형성되는 자연 산화막을 효과적으로 제거할 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.

통상적으로, 대부분의 집적회로에서 게이트 전극 및 금속 배선으로 사용되던 알루미늄은 초기의 반도체 공정에 많이 이용되어 왔지만, 공융온도가 577℃이고, 계면 원자는 400℃에서 확산되어 큰 누설전류를 발생하는 단점이 있었다. 이러한 이유로, 낮은 비저항과 고온의 안정도를 가지는 새로운 접촉재료로서 금속 실리사이드가 쓰이게 되었다.

실리사이드는 고유의 조성과 각각의 화학적 성질을 갖는 금속-실리콘 화합물로서, 상기 금속들의 종류는 내화성 금속족인 몰리브덴, 탄탄륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금등과 반응한 화합물이다. 이러한 실리사이드는 낮은 비저항과 고온에서의 안정도 이외에도 양질의 실리사이드는 형성 및 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다. 특히, 실리사이드는 소자의 게이트 배선으로 많이 사용되었는데, 실리사이드를 종래에는 도핑된 폴리실리콘막 상에 전도성을 향상시키기 위하여 실리사이드를 적층하여 폴리사이드 게이트 전극을 형성하였다.

상기한 종래의 폴리사이드 구조의 게이트 전극이 적용된 반도체 소자의 제조방법을 살펴본다. 즉, 도시되지는 않았지만, 반도체 기판 상부에 게이트 산화막을 증착한 후, 그 상부에 폴리실리콘막을 증착하고, 전도성을 개선하기 위하여 불순물을 주입하는 포클(POCl₃) 공정을 진행한다. 이어서, 폴리실리콘막 상부에 금속 실리사이드층을 형성하고, 금속 실리사이드와 폴리실리콘막을 소정의 예정된 형태의 패턴으로 식각하여 폴리사이드 구조의 게이트 전극을 형성하였다.

그러나, 상기한 종래의 폴리사이드 구조를 갖는 게이트 전극 형성방법은 다음과 같은 문제가 있게 된다. 즉, 전도성 개선을 위하여 폴리실리콘막에 불순물을 주입하는 포클 공정을 진행하게 되면, 폴리실리콘막 상부에 자연 산화막이 형성된다.종래에는 자연 산화막을 제거하기 위하여 실리사이드의 증착전에 HF 용액에 웨이퍼를 약 10초 정도 담근 후 린스하는 공정을 진행하였다.

그러나, 이때 단차가 있는 부분에는 화학 용액이 충분하게 미치지 못하기 때문에, 자연산화막이 완전히 제거되지 않고 남게 된다. 따라서, 후속으로 진행되는 폴리실리콘막의 식각 공정시 자연 산화막으로 인하여 식각 후 폴리실리콘막의 잔유물이 남게 된다.

이러한 잔유물로 인하여 브릿지 등의 소자 불량을 초래할 뿐만 아니라, 폴리실리콘막 상부에 실리사이드층을 형성할 때, 층간의 접착력이 떨어지기 때문에 소자의 수율 신뢰성이 저하되는 문제가 있게 된다.

이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 폴리사이드 구조에서 폴리실리콘막 상부에 형성되는 자연 산화막을 완전히 제거하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1A 내지 도 1D는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체 기판2 : 게이트 산화막

3 :폴리실리콘막4 : 실리사이드층

(a) : 자연 산화막

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 적층하는 단계; 상기 폴리실리콘막에 전도성을 개선하기 위하여 불순물을 주입하는 단계; 상기 불순물 주입 단계에서 폴리실리콘막 상부에 형성되는 자연 산화막을 제거하기 위하여 BOE 용액에 디핑하고 NH₄OH 용액으로 세정하는 단계; 상기 세정된 폴리실리콘막 상부에 실리사이드층을 형성하는 단계; 및, 상기 실리사이드층과 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기한 구성으로 된 본 발명에 의하면, 불순물 주입시 폴리실리콘막 상부에 형성되는 자연 산화막을 소정의 세정 공정을 통하여 효과적으로 제거할 수 있게 된다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 1A 내지 도 1D는 본 발명의 실시예에 따른 폴리사이드 구조가 적용된 반도체 소자의 게이트 형성방법을 설명하기 위한 공정 단면도이다.

먼저, 도 1A에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 산화막(2)을 증착한 후, 그 상부에 1,000 내지 2,000Å의 두께로 폴리실리콘막(3)을 증착한다. 도 1B에 도시된 바와 같이, 전도성을 개선하기 위하여 불순물을 주입하는 포클 공정을 진행한다. 이때, 폴리실리콘막(3) 상부에는 자연 산화막(a)이 형성된다.

이어서, 폴리실리콘막(3) 상에 형성된 자연 산화막(a)을 제거하기 위하여 웨이퍼를 BOE(Buffer Oxide Etchant) 용액에 디핑(diping)한 후, 웨이퍼의 손상을 제거하기 위하여 NH₄OH 용액으로 세정한다. 이때, 폴리실리콘막(3)이 50 내지 100Å의 두께 만큼 제거된다.

상기와 같이 NH₄OH 용액을 이용한 세정 후 발생되는 파티클을 제거함과 더불어, Fe 이온의 잔류를 방지하기 위하여, 웨이퍼 전반에 걸쳐 순수(DI water)를 고압으로 플로우 시키면서 린스한다. 이에 따라, 도 1C에 도시된 바와 같이, 폴리실리콘막(3) 상부에 형성되었던 자연 산화막(a)이 완전히 제거되게 된다. 또한, 린스 공정 시 순수를 고압으로 플로우 시킴에 따라, 단차가 발생된 부분에서의 자연산화막도 완전히 제거되게 된다. 이어서, 도 1D에 도시된 바와 같이, 폴리실리콘막(3) 상부에 실리사이드(4)를 증착한 다음, 도시되지는 않았지만, 포토리소그라피 및 식각 공정을 통하여 소정의 예정된 형태로 실리사이드(4)와 폴리실리콘막(3)을 패터닝하여 폴리사이드 구조의 게이트 전극을 형성하게 된다.

상기 실시예에 의하면, 폴리사이드 구조의 게이트 형성시 폴리실리콘막 상부에 형성되는 소정의 자연 산화막을 단차가 발생된 부분에서도 효과적으로 완전히 제거하게 됨으로써, 소자의 수율 신뢰성을 향상시킬 수 있게 된다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 폴리사이드 구조의 형성시 자연 산화막을 효과적으로 제거할 수 있는 반도체 소자의 제조방법을 실현할 수 있게 된다.

Claims (5)

1. 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 적층하는 단계;

   상기 폴리실리콘막에 전도성을 개선하기 위하여 불순물을 주입하는 단계;

   상기 불순물 주입 단계에서 폴리실리콘막 상부에 형성되는 자연 산화막을 제거하기 위하여 BOE 용액에 디핑하고 NH₄OH 용액으로 세정하는 단계;

   상기 세정된 폴리실리콘막 상부에 실리사이드층을 형성하는 단계; 및,

   상기 실리사이드층과 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 NH₄OH 용액에 의한 세정 공정 후 린스 공정이 더 추가되는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서, 상기 린스 공정은 순수(DI water)를 고압으로 플로우 시키면서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 NH₄OH 용액을 사용한 세정 공정 시 상기 폴리실리콘막을 일정 두께만큼 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항 또는 제 4 항에 있어서, 상기 세정 공정 시 상기 폴리실리콘막의 제거 두께는 20 내지 100Å인 것을 특징으로 하는 반도체 소자의 제조방법.