KR19980029363A

KR19980029363A - Data Output Buffer of Semiconductor Device

Info

Publication number: KR19980029363A
Application number: KR1019960048618A
Authority: KR
Inventors: 윤세승; 배용철
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 1998-07-25

Abstract

외부 전원의 전압 레벨이 변화하는 경우에도 안정적으로 동작할 수 있는 반도체 장치의 데이타 출력 버퍼가 개시되어 있다. 데이타 출력 버퍼는 2개의 전원을 사용한다. 풀업 트랜지스터 및 풀다운 트랜지스터는 NMOS 트랜지스터로 구성되며, 이들을 제1 전원에 의하여 구동된다. 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부는 출력하고자 하는 데이타 신호 및 출력 인에이블 신호에 근거하여 각각 풀업 트랜지스터의 게이트 및 풀다운 트랜지스터의 게이트로 인가하는 신호를 발생한다. 풀업 제어 신호 발생부에서 발생되는 신호는 부스트되는 신호이며, 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부는 제2 전원에 의하여 구동된다. 제2 전원은 반도체 장치의 내부에서 발생되는 전원으로서, 그 전압 레벨이 소정 기준 전압 이하인 경우에는 외부 전원 전압 레벨과 같은 전압 레벨을 가지며, 기준 전압 이상인 경우에는 소정 기준 전압 레벨을 유지하게 되며, 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부를 구동하기 위한 전용 전원이다. 이와 같은 반도체 장치의 데이타 출력 버퍼는 잡음이 적고, 안정적으로 동작할 수 있는 이점이 있다.A data output buffer of a semiconductor device capable of operating stably even when the voltage level of an external power supply changes is disclosed. The data output buffer uses two power supplies. The pull-up transistor and pull-down transistor are composed of NMOS transistors, which are driven by a first power supply. The pull-up control signal generator and the pull-down control signal generator generate a signal applied to the gate of the pull-up transistor and the gate of the pull-down transistor, respectively, based on the data signal and the output enable signal to be output. The signal generated by the pull-up control signal generator is a boosted signal, and the pull-up control signal generator and the pull-down control signal generator are driven by the second power source. The second power source is a power source generated inside the semiconductor device. When the voltage level is less than or equal to the predetermined reference voltage, the second power source has the same voltage level as the external supply voltage level. When the second power supply is greater than or equal to the reference voltage, the second power source maintains the predetermined reference voltage level. It is a dedicated power supply for driving the control signal generator and the pull-down control signal generator. The data output buffer of such a semiconductor device has an advantage of low noise and stable operation.

Description

Data Output Buffer of Semiconductor Device

본 발명은 반도체 장치의 데이타 출력 버퍼에 관한 것으로, 특히 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것이다.The present invention relates to a data output buffer of a semiconductor device, and more particularly to a data output buffer of a semiconductor memory device.

데이타 출력 버퍼는 전원과 접지 사이에 직렬로 연결되어 있는 풀업 트랜지스터 및 풀다운 트랜지스터로 구성되는 구동부와 풀업 트랜지스터 및 풀다운 트랜지스터의 각 게이트들로 인가되는 신호를 발생하는 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부로 구성된다. 출력 단자는 풀업 트랜지스터의 소스 및 풀다운 트랜지스터의 드레인에 공통 연결되어 있으며, 출력 형태는 다음 3 가지 중 어느 하나가 된다. 첫째로, 풀업 트랜지스터가 온되고 풀다운 트랜지스터가 오프인 경우에는 출력 단자로는 하이 레벨인 신호가 출력된다. 풀업 트랜지스터가 오프이고 풀다운 트랜지스터가 온인 경우에는 로우 레벨인 신호가 출력되며, 풀업 트랜지스터 및 풀다운 트랜지스터가 모두 오프인 경우에는 하이 임피던스 상태(Hi-Z)가 출력된다.The data output buffer includes a driver consisting of a pull-up transistor and a pull-down transistor connected in series between a power supply and a ground, and a pull-up control signal generator and a pull-down control signal that generate signals applied to respective gates of the pull-up transistor and the pull-down transistor. It consists of wealth. The output terminal is commonly connected to the source of the pull-up transistor and the drain of the pull-down transistor, and the output form is one of the following three types. First, when the pull-up transistor is on and the pull-down transistor is off, a high level signal is output to the output terminal. When the pull-up transistor is off and the pull-down transistor is on, a low level signal is output. When both the pull-up transistor and the pull-down transistor are off, a high impedance state Hi-Z is output.

한편, 데이타 출력 버퍼의 구동부는 크게 두 종류로 나눌 수 있는데, 그 하나는 인버터형으로서, 풀업 트랜지스터가 PMOS 트랜지스터로 구성되고, 풀다운 트랜지스터가 NMOS 트랜지스터로 구성되는 것이다. 다른 하나는 NMOS형으로, 풀업 트랜지스터 및 풀다운 트랜지스터가 모두 NMOS 트랜지스터로 구성되는 것이다. 인버터형인 경우에는 구동 능력을 향상시키기 위하여 PMOS 풀업 트랜지스터의 크기를 NMOS형 풀업 트랜지스터의 크기에 비하여 약 2배 이상 크게 하여야 하며 NMOS형인 경우에는 NMOS 풀업 트랜지스터의 게이트 전압은 데이타 1의 전압 레벨 대비 문턱 전압 이상으로 크게 하여야 한다.On the other hand, the driver of the data output buffer can be largely divided into two types, one of which is an inverter type, in which a pull-up transistor is composed of a PMOS transistor and a pull-down transistor is composed of an NMOS transistor. The other is an NMOS type, in which a pull-up transistor and a pull-down transistor are both composed of NMOS transistors. In case of inverter type, the size of PMOS pull-up transistor should be about 2 times larger than the size of NMOS type pull-up transistor in order to improve driving ability.In case of NMOS type, gate voltage of NMOS pull-up transistor is threshold voltage compared to voltage level of data 1. It should be larger than above.

여기서, NMOS 풀업 트랜지스터의 게이트로 인가되는 신호는 풀업 제어 신호 발생부에서 전압 부스팅(Boosting)에 의하여 발생된다. 따라서, NMOS 풀업 트랜지스터의 게이트 전압은 부스팅시의 프리차아지 레벨과 펌핑하는 레벨에 의하여 결정되어 진다.Here, the signal applied to the gate of the NMOS pull-up transistor is generated by voltage boosting in the pull-up control signal generator. Therefore, the gate voltage of the NMOS pull-up transistor is determined by the level of precharge during boosting and the level of pumping.

도 1은 종래 기술에 따른 반도체 장치의 데이타 출력 버퍼를 나타낸 것으로, 특히 NMOS형 구동부를 가지는 데이타 출력 버퍼의 회로도이다. 도 5에서, 구동부는 NMOS 풀업 트랜지스터(300) 및 NMOS 풀다운 트랜지스터(400)로 구성되어 있다. NMOS 풀업 트랜지스터(300)의 게이트로 인가되는 신호는 풀업 제어 신호 발생부(100)에서 발생되고, NMOS 풀다운 트랜지스터(400)의 게이트로 인가되는 신호는 풀다운 제어 신호 발생부(200)에서 발생된다. 풀업 제어 신호 발생부(100)에서 NAND 게이트(101)의 출력이 하이 레벨이면 NMOS 트랜지스터(106)가 온되어 노드(N3)는 외부 전원(EVC)에 의하여 프리차지되며, NAND 게이트(101)의 출력이 로우 레벨이면 NMOS 트랜지스터(106)가 오프되어 외부 전원(EVC)에 의한 전하의 공급은 차단되는 반면에 인버터(103)의 출력이 하이 레벨이 된다. NMOS 트랜지스터(106)가 온인 경우에 인버터(103)의 출력은 로우 레벨이고 그에 따라 캐패시터(105)의 양단간에는 일정한 전압이 걸리게 된다. NMOS 트랜지스터(106)가 온 상태에서 오프 상태로 변화하는 경우에 캐패시터(105)의 양단간의 전압은 연속성을 가지고 변화하기 때문에 노드(N3)는 프리차아지 레벨에 캐패시터(105)에 걸려 있던 전압차를 가산한 전압 레벨로 승압된다. 풀업 제어 신호(DOK)의 전압 레벨은 노드(N3)의 전압 레벨에서 PMOS 트랜지스터(108)에 의한 전압 강하분을 감산하여 결정된다. 따라서, 풀업 제어 신호(DOK)의 전압 레벨은 프리차아지 레벨에 의하여 영향을 받게 된다. 노드(N3)의 프리차아지 레벨은 외부 전원(EVC)의 전압 레벨에 영향을 받게 되므로, 결과적으로 풀업 제어 신호(DOK)의 레벨은 외부 전원(EVC)의 영향을 받게 된다. 따라서, 외부 전원(EVC)에 의 전압 레벨이 상승하게 되면 풀업 제어 신호(DOK)의 레벨이 불필요하게 상승하여 필요 이상의 전하를 공급하게 되어 데이타 1 출력시 데이타 출력 단자(DOUT)의 레벨이 지나치게 상승하는 문제점이 있다. 예를 들어, 데이타 출력 단자(DOUT)의 하이 레벨 출력 전압(VOH)이 2.4 [Volt] 인 조건에서 저 전압 전원(LVCC)에서 이를 만족하는 풀업 제어 신호(DOK)의 전압이 4.7 [Volt]라 하면 고 전압 전원(HVCC)에서도 풀업 제어 신호(DOK)의 전압은 4.7 [Volt]이상 상승할 필요가 없는데, 4.7 [Volt]이상 증가하게 된다. 그리하여, 데이타 1을 출력하기 위하여 풀업 트랜지스터가 온되고 풀다운 트랜지스터가 오프되는 경우에 필요 이상의 전하를 공급해야만 한다. 또한 데이타 1에서 데이타 0으로 출력이 전환되는 경우에 방전(discharge)해야 하는 전하가 많기 때문에 접지 전원의 노이즈가 증가하는 문제점이 있다. 더욱이, 풀업 제어 신호(DOK)의 전압 레벨이 증가함에 따라 포화 전류값이 증가하여 데이타 유지 시간(tOH ; data hold time)이 짧아지기 때문에 데이타 유지 시간(tOH)과 데이타 출력 시간(tSAC ; clock to DOUT delay)의 간격이 증가하게 되어 데이타 유효 폭이 감소하는 문제점이 있다.1 shows a data output buffer of a semiconductor device according to the prior art, in particular a circuit diagram of a data output buffer having an NMOS type driver. In FIG. 5, the driver is composed of an NMOS pull-up transistor 300 and an NMOS pull-down transistor 400. The signal applied to the gate of the NMOS pull-up transistor 300 is generated by the pull-up control signal generator 100, and the signal applied to the gate of the NMOS pull-down transistor 400 is generated by the pull-down control signal generator 200. If the output of the NAND gate 101 in the pull-up control signal generator 100 is at a high level, the NMOS transistor 106 is turned on and the node N3 is precharged by the external power supply EVC. When the output is at a low level, the NMOS transistor 106 is turned off to cut off the supply of charge by the external power supply EVC, while the output of the inverter 103 is at a high level. When the NMOS transistor 106 is on, the output of the inverter 103 is at a low level so that a constant voltage is applied between both ends of the capacitor 105. When the NMOS transistor 106 changes from the on state to the off state, the voltage between the both ends of the capacitor 105 changes with continuity, so that the node N3 has a voltage difference applied to the capacitor 105 at the precharge level. It is stepped up to the voltage level which added. The voltage level of the pull-up control signal DOK is determined by subtracting the voltage drop by the PMOS transistor 108 from the voltage level of the node N3. Therefore, the voltage level of the pull-up control signal DOK is affected by the precharge level. Since the precharge level of the node N3 is influenced by the voltage level of the external power supply EVC, as a result, the level of the pull-up control signal DOK is affected by the external power supply EVC. Therefore, when the voltage level to the external power supply EVC rises, the level of the pull-up control signal DOK unnecessarily rises to supply more than necessary charge, and the level of the data output terminal DOUT rises excessively when data 1 is output. There is a problem. For example, under the condition that the high level output voltage VOH of the data output terminal DOUT is 2.4 [Volt], the voltage of the pull-up control signal DOK that satisfies this is 4.7 [Volt]. When the voltage of the pull-up control signal DOK does not need to increase by more than 4.7 [Volt] even in the high voltage power supply HVCC, it increases by more than 4.7 [Volt]. Thus, in order to output data 1, more than necessary charge must be supplied when the pull-up transistor is turned on and the pull-down transistor is turned off. In addition, when the output is switched from the data 1 to the data 0, there is a problem in that the noise of the ground power source increases due to the large amount of charge that must be discharged. In addition, as the voltage level of the pull-up control signal DOK increases, the saturation current value increases to shorten the data hold time (tOH; data hold time) and the data output time (tSAC; clock to There is a problem that the effective width of the data decreases due to an increase in the interval of DOUT delay).

종래 기술의 다른 예에서는 외부 전원과 내부 전원을 프리차아지와 펌프 노드에 혼용하여 사용하는 경우와, 메모리 내부의 공용 내부 전원을 사용하는 경우가 있다. 전자의 경우에는 위에서 언급한 문제점이 그대로 나타나게 되고, 후자의 경우에는 공용 내부 전원의 기준 전압을 상기 풀업 제어 신호(DOK)의 레벨만으로 기준을 결정할 수 없기 때문에 데이타 출력 단자(DOUT)의 하이 레벨 출력 전압(VOH)을 만족하지 못하게 된다.In another example of the prior art, there are cases where an external power source and an internal power source are mixed for a precharge and a pump node, and a common internal power source inside a memory is used. In the former case, the above-mentioned problem appears as it is, and in the latter case, since the reference cannot be determined based on the level of the pull-up control signal DOK, the reference voltage of the common internal power supply is a high level output of the data output terminal DOUT. The voltage VOH is not satisfied.

따라서, 본 발명의 목적은 외부 전원의 전압 레벨이 급변하는 경우에도 안정적으로 동작할 수 있는 반도체 장치의 데이타 출력 버퍼를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a data output buffer of a semiconductor device that can operate stably even when the voltage level of an external power supply changes suddenly.

본 발명의 다른 목적은 풀업시 불필요하게 데이타 출력 단자로 전하가 공급되지 아니하는 반도체 장치의 데이타 출력 버퍼를 제공하는 것이다.Another object of the present invention is to provide a data output buffer of a semiconductor device in which electric charge is not supplied to the data output terminal unnecessarily during pull-up.

본 발명의 또 다른 목적은 출력되는 데이타가 하이 레벨에서 로우 레벨로 천이하는 경우에도 잡음이 작게 발생하는 반도체 장치의 데이타 출력 버퍼를 제공하는 것이다.It is still another object of the present invention to provide a data output buffer of a semiconductor device in which noise is generated even when output data transitions from a high level to a low level.

본 발명의 또 다른 목적은 외부 전원이 변화하는 경우에도 하이 레벨의 데이타 출력시 데이타 유효 폭이 넓은 반도체 장치의 데이타 출력 버퍼를 제공하는 것이다.It is still another object of the present invention to provide a data output buffer of a semiconductor device having a wide data effective width at the time of outputting a high level data even when an external power source is changed.

도 1은 종래 기술에 따른 반도체 장치의 데이타 출력 버퍼의 회로도이다.1 is a circuit diagram of a data output buffer of a semiconductor device according to the prior art.

도 2는 본 발명에 따른 반도체 장치의 데이타 출력 버퍼의 회로도이다.2 is a circuit diagram of a data output buffer of a semiconductor device according to the present invention.

도 3은 도 2에 도시된 제2 전원(VINTQ)을 발생하기 위한 내부 전원 발생기를 나타낸 회로도이다.FIG. 3 is a circuit diagram illustrating an internal power generator for generating the second power supply VINTQ shown in FIG. 2.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 풀업 제어 신호 발생부 200 : 풀다운 제어 신호 발생부100: pull-up control signal generator 200: pull-down control signal generator

300 : 풀업 트랜지스터 400 : 풀다운 트랜지스터300: pull-up transistor 400: pull-down transistor

이러한 목적들을 달성하기 위하여, 본 발명에 의한 반도체 장치의 데이타 출력 버퍼는 2개의 전원을 사용한다. 풀업 트랜지스터 및 풀다운 트랜지스터는 NMOS 트랜지스터로 구성되며, 제1 전원에 의하여 구동된다. 제1 전원은 외부 전원일 수 있다. 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부는 출력하고자 하는 데이타 신호 및 출력 인에이블 신호에 근거하여 각각 풀업 트랜지스터의 게이트 및 풀다운 트랜지스터의 게이트로 인가하는 신호를 발생한다. 풀업 제어 신호 발생부에서 발생되는 신호는 부스트되는 신호이며, 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부는 제2 전원에 의하여 구동된다. 제2 전원은 반도체 장치의 내부에서 발생되는 전원으로서, 그 전압 레벨이 소정 기준 전압 이하인 경우에는 외부 전원 전압 레벨과 같은 전압 레벨을 가지며, 기준 전압 이상인 경우에는 소정 기준 전압 레벨을 유지하게 된다. 여기서, 제2 전원은 풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부를 구동하기 위한 전용 전원일 필요가 있다.In order to achieve these objects, the data output buffer of the semiconductor device according to the present invention uses two power sources. The pull-up transistor and the pull-down transistor are composed of NMOS transistors and are driven by a first power supply. The first power source may be an external power source. The pull-up control signal generator and the pull-down control signal generator generate a signal applied to the gate of the pull-up transistor and the gate of the pull-down transistor, respectively, based on the data signal and the output enable signal to be output. The signal generated by the pull-up control signal generator is a boosted signal, and the pull-up control signal generator and the pull-down control signal generator are driven by the second power source. The second power source is a power source generated inside the semiconductor device, and when the voltage level is less than or equal to the predetermined reference voltage, the second power source has the same voltage level as the external power supply voltage level. Here, the second power source needs to be a dedicated power source for driving the pull-up control signal generator and the pull-down control signal generator.

풀업 제어 신호 발생부 및 풀다운 제어 신호 발생부를 구동하는 제2 전원을 발생하는 장치는 제2 전원을 출력하는 제2 전원 출력 단자; 제2 전원 출력 단자에 나타나는 전압과 소정 기준 전압을 비교 증폭하는 차동 증폭기; 차동 증폭기와 접지 사이에 연결되어 있으며 전원 인에이블 신호에 의하여 스위칭 되는 스위칭 트랜지스터(506); 및 외부 전원과 제2 전원 출력 단자에 그 드레인 및 그 소스가 각각 연결되어 있고 그 게이트로 차동 증폭기의 출력이 인가되는 스위칭 트랜지스터(503)를 포함하여 구성된다. 차동 증폭기는 제2 전원 출력 단자의 전압 레벨이 기준 전압보다 작은 경우에는 로우 레벨인 신호를 출력하고 제2 전원 출력 단자의 전압 레벨이 기준 전압보다 큰 경우에는 하이 레벨인 신호를 출력하며, 스위칭 트랜지스터(503)는 PMOS 트랜지스터로 구성되고, 스위칭 트랜지스터(506)는 NMOS 트랜지스터로 구성된다.An apparatus for generating a second power source for driving a pull-up control signal generator and a pull-down control signal generator includes: a second power output terminal for outputting a second power source; A differential amplifier for comparing and amplifying a voltage appearing at the second power output terminal with a predetermined reference voltage; A switching transistor 506 coupled between the differential amplifier and ground and switched by a power enable signal; And a switching transistor 503 having a drain and a source thereof connected to an external power supply and a second power output terminal, respectively, and to which the output of the differential amplifier is applied. The differential amplifier outputs a signal that is low when the voltage level of the second power output terminal is less than the reference voltage, and outputs a signal that is high level when the voltage level of the second power output terminal is greater than the reference voltage. 503 is composed of a PMOS transistor, and the switching transistor 506 is composed of an NMOS transistor.

풀업 제어 신호 발생부는 데이타와 출력 인에이블 신호를 입력하는 NAND 게이트들(101, 102); NAND 게이트(101)의 출력을 반전하는 인버터(103); 제2 전원에 그 드레인이 연결되어 있는 NMOS 트랜지스터(106); 제2 전원에 그 드레인 및 게이트가 공통 연결되어 있고 그 소스가 NMOS 트랜지스터(105)의 소스에 연결되어 있는 NMOS 트랜지스터(107); NAND 게이트(101)의 출력과 NMOS 트랜지스터(106)의 게이트 사이에 연결되어 있는 캐패시터(104); 인버터의 출력과 NMOS 트랜지스터(106)의 소스 사이에 연결되어 있는 캐패시터(105); NMOS 트랜지스터들(106, 107)의 소스에 그 드레인 및 벌크가 연결되어 있고 그 게이트로 NAND 게이트(101)의 출력이 인가되며 그 소스가 풀업 트랜지스터의 게이트에 연결되어 있는 PMOS 트랜지스터(108); 및 그 드레인이 풀업 트랜지스터(300)의 게이트에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트로 NAND 게이트(102)의 출력이 인가되는 NMOS 트랜지스터(109)를 포함하여 구성되어 있다.The pull-up control signal generator includes NAND gates 101 and 102 for inputting data and an output enable signal; An inverter 103 for inverting the output of the NAND gate 101; An NMOS transistor 106 whose drain is connected to a second power source; An NMOS transistor 107 whose drain and gate are commonly connected to a second power source and whose source is connected to the source of the NMOS transistor 105; A capacitor 104 connected between the output of the NAND gate 101 and the gate of the NMOS transistor 106; A capacitor 105 connected between the output of the inverter and the source of the NMOS transistor 106; A PMOS transistor 108 having a drain and a bulk connected to a source of the NMOS transistors 106 and 107, an output of the NAND gate 101 applied to the gate thereof, and a source of which is connected to a gate of the pull-up transistor; And an NMOS transistor 109 whose drain is connected to the gate of the pull-up transistor 300, whose source is grounded, and the output of the NAND gate 102 is applied to the gate thereof.

풀다운 제어 신호 발생부는 반전 데이타 및 출력 인에이블 신호를 입력하는 NAND 게이트(201); NAND 게이트(201)의 출력을 반전하여 이를 풀다운 트랜지스터(400)의 게이트로 인가하는 인버터(202)를 포함하여 구성되어 있다.The pull-down control signal generator includes a NAND gate 201 for inputting inverted data and an output enable signal; And an inverter 202 for inverting the output of the NAND gate 201 and applying it to the gate of the pull-down transistor 400.

이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 장치의 데이타 출력 버퍼의 회로도로서, 풀업 제어 신호 발생부(100), 풀다운 제어 신호 발생부(200), NMOS 풀업 트랜지스터(300), NMOS 풀다운 트랜지스터(400)를 포함하며, NMOS 풀업 트랜지스터(300) 및 NMOS 풀다운 트랜지스터(400)는 외부 전원(EVC)에 의하여 구동되는데 반하여, 풀업 제어 신호 발생부(100) 및 풀다운 제어 신호 발생부(200)는 내부 전원(VINTQ)에 의하여 구동되도록 되어 있다.2 is a circuit diagram of a data output buffer of a semiconductor device according to the present invention, which includes a pull-up control signal generator 100, a pull-down control signal generator 200, an NMOS pull-up transistor 300, and an NMOS pull-down transistor 400. In addition, the NMOS pull-up transistor 300 and the NMOS pull-down transistor 400 are driven by an external power supply (EVC), while the pull-up control signal generator 100 and the pull-down control signal generator 200 are internal power (VINTQ). It is intended to be driven by.

풀업 제어 신호 발생부(100)는 2개의 NAND 게이트들(101, 102), 인버터(103), 캐패시터들(104, 105) NMOS 트랜지스터들(106, 107, 109) 및 PMOS 트랜지스터(108)를 포함하여 구성되어 있다. NAND 게이트들(101, 102)은 데이타(DB)와 출력 인에이블 신호(OE)를 입력한다. 인버터(103)는 NAND 게이트(101)의 출력을 반전한다. 캐패시터(104)는 NAND 게이트(101)의 출력과 NMOS 트랜지스터(106)의 게이트 사이에 연결되어 있다. NMOS 트랜지스터(106)의 드레인은 내부 전원(VINTQ)에 연결되어 있고 그 소스는 노드(N3)에 연결되어 있다. 캐패시터(105)는 인버터(103)의 출력과 노드(N3) 사이에 연결되어 있다. NMOS 트랜지스터(107)의 드레인 및 게이트는 내부 전원(VINTQ)에 공통 접속되어 있으며 그 소스는 노드(N3)에 연결되어 있다. PMOS 트랜지스터(108)의 드레인 및 벌크는 노드(N3)에 접속되어 있으며 그 게이트는 NAND 게이트(101)의 출력에 연결되어 있고 그 소스는 NMOS 풀업 트랜지스터(300)의 게이트에 연결되어 있다. NMOS 트랜지스터(109)의 드레인은 NMOS 풀업 트랜지스터(300)의 게이트에 연결되어 있고 그 게이트는 NAND 게이트(102)의 출력에 연결되어 있으며 그 소스는 접지되어 있다. 이와 같은 풀업 제어 신호 발생부(100)에 있어서, NMOS 트랜지스터(106)가 온인 경우에는 노드(N3)가 내부 전원(VINTQ)으로부터 전하를 공급받아 프리차지된다. 그런 다음, NMOS 트랜지스터(106)가 오프되면 노드(N3)는 캐패시터(105)에 의하여 승압된다. 이와 같은 회로에서 내부 전원(VINTQ)은 외부에서 직접적으로 인가되는 것이 아니라 일정한 피드 백 루프에 의하여 그 레벨이 안정화되어 있는 전원이기 때문에 NMOS 풀업 트랜지스터(300)의 게이트로 인가되는 풀업 제어 신호(DOK)의 레벨이 안정화된다. 따라서, 필요 이상으로 전압이 상승하지 않게 되고 그에 따라 불필요한 전압 상승에 따른 문제점이 발생하지 않게 된다.The pull-up control signal generator 100 includes two NAND gates 101 and 102, an inverter 103, capacitors 104 and 105, NMOS transistors 106, 107, and 109, and a PMOS transistor 108. It is composed. NAND gates 101 and 102 input data DB and an output enable signal OE. The inverter 103 inverts the output of the NAND gate 101. Capacitor 104 is connected between the output of NAND gate 101 and the gate of NMOS transistor 106. The drain of the NMOS transistor 106 is connected to the internal power supply VINTQ and its source is connected to the node N3. Capacitor 105 is connected between the output of inverter 103 and node N3. The drain and gate of the NMOS transistor 107 are commonly connected to the internal power supply VINTQ, and the source thereof is connected to the node N3. The drain and bulk of PMOS transistor 108 are connected to node N3, the gate of which is connected to the output of NAND gate 101, and the source of which is connected to the gate of NMOS pull-up transistor 300. The drain of the NMOS transistor 109 is connected to the gate of the NMOS pull-up transistor 300, the gate of which is connected to the output of the NAND gate 102 and its source is grounded. In the pull-up control signal generator 100, when the NMOS transistor 106 is on, the node N3 is precharged by receiving electric charge from the internal power supply VINTQ. Then, when the NMOS transistor 106 is turned off, the node N3 is boosted by the capacitor 105. In such a circuit, since the internal power supply VINTQ is a power supply whose level is stabilized by a constant feedback loop, not directly applied from the outside, a pull-up control signal DOK applied to the gate of the NMOS pull-up transistor 300. Level is stabilized. Therefore, the voltage does not increase more than necessary, and thus, a problem due to unnecessary voltage rise does not occur.

풀다운 제어 신호 발생부(200)는 NAND 게이트(201) 및 인버터(202)로 구성되어 있다. NAND 게이트(201)는 반전 데이타(DBB)와 출력 인에이블 신호(OE)를 입력하고 그 출력은 인버터(202)에 의하여 반전되어 풀다운 제어 신호(DOKB)로서 NMOS 풀다운 트랜지스터(400)의 게이트로 인가된다. 여기서, NAND 게이트(201) 및 인버터(202)를 구동하는 전원 또한 내부 전원(VINTQ)이 되어 풀다운 제어 신호(DOKB)의 레벨도 안정화되도록 한다.The pulldown control signal generator 200 includes a NAND gate 201 and an inverter 202. The NAND gate 201 inputs the inversion data DBB and the output enable signal OE and its output is inverted by the inverter 202 and applied to the gate of the NMOS pull-down transistor 400 as the pull-down control signal DOKB. do. Here, the power source for driving the NAND gate 201 and the inverter 202 also becomes an internal power source VINTQ to stabilize the level of the pull-down control signal DOKB.

도 3은 도 2에 도시된 제2 전원(VINTQ)을 발생하기 위한 내부 전원 발생기를 나타낸 회로도로서, 차동 증폭기, NMOS 스위칭 트랜지스터(506) 및 PMOS 스위칭 트랜지스터(503)로 구성되어 있다. 차동 증폭기는 PMOS 트랜지스터들(501, 502) 및 NMOS 트랜지스터들(504, 505)로 이루어져 있다. NMOS 스위칭 트랜지스터(506)는 차동 증폭기의 전류원(current source)으로서 전원 인에이블 신호(P-ENABLE)가 하이 레벨인 경우에는 온되어 차동 증폭기가 동작하도록 하며, 전원 인에이블 신호(P-ENABLE)가 로우 레벨인 경우에는 오프되어 차동 증폭기의 동작하지 않도록 한다. 차동 증폭기는 내부 전원(VINTQ)과 소정 기준 전압(VREF)을 비교 증폭하며 그 출력은 PMOS 스위칭 트랜지스터(503)로 인가된다. 내부 전원(VINTQ)이 기준 전압(VREF) 이하인 경우에는 출력이 로우 레벨이 되어 PMOS 스위칭 트랜지스터(503)가 온되어 내부 전원(VINTQ)은 레벨이 상승하게 된다. 반면에, 내부 전원(VINTQ)이 기준 전압(VREF) 이상인 경우에는 출력이 하이 레벨이 되어 PMOS 스위칭 트랜지스터(503)가 오프된다. 그리하여 내부 전원(VINTQ)은 기준 전압(VREF)과 같은 레벨을 가지도록 제어되는 것이다. 여기서, 전원 인에이블 신호(P-ENABLE)는 메모리 활성화 신호가 액티브된 후 소정 기간 경과후 데이타 출력이 완료되는 기간동안 액티브되도록 한다.FIG. 3 is a circuit diagram illustrating an internal power generator for generating the second power supply VINTQ shown in FIG. 2 and includes a differential amplifier, an NMOS switching transistor 506, and a PMOS switching transistor 503. The differential amplifier consists of PMOS transistors 501 and 502 and NMOS transistors 504 and 505. The NMOS switching transistor 506 is a current source of the differential amplifier and is turned on when the power enable signal P-ENABLE is at a high level to operate the differential amplifier, and the power enable signal P-ENABLE is At the low level, it is turned off to disable the differential amplifier. The differential amplifier compares and amplifies the internal power supply VINTQ and a predetermined reference voltage VREF, and its output is applied to the PMOS switching transistor 503. When the internal power supply VINTQ is less than or equal to the reference voltage VREF, the output is at a low level, so that the PMOS switching transistor 503 is turned on and the internal power supply VINTQ is raised in level. On the other hand, when the internal power supply VINTQ is greater than or equal to the reference voltage VREF, the output is at a high level and the PMOS switching transistor 503 is turned off. Thus, the internal power supply VINTQ is controlled to have the same level as the reference voltage VREF. Here, the power enable signal P-ENABLE allows the memory activation signal to be activated during a period in which data output is completed after a predetermined period of time after the memory activation signal is activated.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 데이타 출력 버퍼는 하이 레벨 데이타 출력시 과도한 전하의 공급이 요구되지 않게 된다. 데이타 출력이 하이 레벨에서 로우 레벨로 변환하는 경우에도 방전해야 할 전하량이 작기 때문에 잡음이 작으며, 데이타 유효 폭도 큰 장점이 있다.As described above, the data output buffer of the semiconductor device according to the present invention does not require the supply of excessive charge when outputting the high level data. Even when the data output is converted from the high level to the low level, the noise is small because the amount of charge to be discharged is small, and the data effective width is also large.

Claims

A semiconductor device, comprising: an output terminal for outputting data; A pull-up transistor comprising a drain and a source thereof connected to a first power supply and the output terminal, respectively, and configured as an NMOS transistor; A pull-down transistor having a drain and a source thereof connected to the output terminal and the ground, respectively, and configured of an NMOS transistor; Generating a pull-up control signal applied to a gate of the pull-up transistor according to data and an output enable signal to be output, and driven by a second power source generated independently of the first power source and generated inside the semiconductor device; A pull-up control signal generator; And generating a pull-down control signal applied to a gate of the pull-down transistor according to data to be output and an output enable signal, the second power being generated independently of the first power and generated inside the semiconductor device. And a pull-down control signal generator for driving the data output buffer of the semiconductor device.

The apparatus of claim 1, wherein the apparatus for generating a second power source for driving the pull-up control signal generator and the pull-down control signal generator comprises: a second power output terminal for outputting a second power source; A differential amplifier for comparing and amplifying a voltage appearing at the second power supply output terminal with a predetermined reference voltage; A first switching transistor connected between the differential amplifier and ground and switched by a power enable signal; And a second switching transistor connected to an external power supply and the second power supply output terminal, the drain and the source of which are respectively applied, and an output of the differential amplifier to the gate thereof.

3. The differential amplifier of claim 2, wherein the differential amplifier outputs a signal that is low when the voltage level of the second power output terminal is less than the reference voltage and is high when the voltage level of the second power output terminal is greater than the reference voltage. Output a signal having a level, and wherein the second switching transistor is a PMOS transistor.

3. The data output buffer of a semiconductor device according to claim 2, wherein said first switching transistor is composed of an NMOS transistor.

The data output of the semiconductor device as claimed in claim 2, wherein the semiconductor device is a synchronous semiconductor memory device and the power enable signal is activated during a period in which data output is completed after a predetermined period of time after the memory activation signal is activated. buffer.

The display device of claim 1, wherein the pull-up control signal generator comprises: first and second NAND gates configured to input the data and an output enable signal; An inverter inverting the output of the first NAND gate; A first NMOS transistor having a drain connected to the second power source; A second NMOS transistor whose drain and gate are commonly connected to the second power supply, and a source thereof is connected to a source of the first NMOS transistor; A first capacitor connected between the output of the first NAND gate and the gate of the first NMOS transistor; A second capacitor coupled between the output of the inverter and the source of the first NMOS transistor; A PMOS transistor having a drain and a bulk connected to a source of the first and second NMOS transistors, an output of the first NAND gate applied to a gate thereof, and a source of the first and second NMOS transistors connected to a gate of the pull-up transistor; And a third NMOS transistor whose drain is connected to a gate of the pull-up transistor, whose source is grounded, and to which the output of the second NAND gate is applied.

The display device of claim 1, wherein the pull-down control signal generator comprises: a NAND gate configured to input the inverted data and the output enable signal; And an inverter for inverting the output of the NAND gate and applying the same to the gate of the pull-down transistor.

The data output buffer of a semiconductor device according to claim 1, wherein the second power source is a dedicated internal power source for driving the pull-up control signal generator and the pull-down control signal generator.