KR19980028651A - Partial block relief means for memory cells and partial block relief method using the same - Google Patents

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Abstract

메모리셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법이 개시되어 있다. 본 발명에 따른 메모리셀의 부분블락 구제수단은, 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼와, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 메모리셀의 부분블락 구제수단을 구비하는 반도체 메모리장치에서는, 불량이 메모리셀의 특정 부분블락에 집중적으로 발생한 경우에, 상기 부분블락 구제수단에 의해 불량이 발생된 특정 부분블락은 엑세스되지 않게 하고 정상적인 부위에만 엑세스되도록함으로써 칩을 구제할 수 있는 장점이 있다.Disclosed is a partial block relief means for a memory cell and a partial block relief method using the same. The partial block relief means of the memory cell according to the present invention includes an address input buffer for receiving an external address input from an external device in response to a predetermined control signal and outputting the internal address to an internal address, and outputting the address input buffer in response to a pull-up control signal. A pull-up means for pulling up the internal address, a pull-down means for pulling down the internal address in response to an inversion signal of a pull-down control signal, and the pull-up control signal in response to a state of a predetermined input signal and first and second fuses; And control means for generating a pull-down control signal. Therefore, in the semiconductor memory device having the partial block relief means of the memory cell according to the present invention, when the defect is concentrated in a specific partial block of the memory cell, the specific partial block in which the defect is generated by the partial block relief means There is an advantage in that the chip can be saved by not accessing and accessing only the normal part.

Description

메모리셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법Partial block relief means for memory cells and partial block relief method using the same

본 발명은 반도체 메모리장치에서 메모리셀의 불량 구제수단 및 이를 이용한 불량 구제방법에 관한 것으로, 특히 메모리셀중에서 불량이 집중적으로 발생된 부분블락(Partial Block)의 구제수단 및 이를 이용한 구제방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault remedy means for a memory cell and a fault remedy method using the same in a semiconductor memory device, and more particularly, to a remedy means for a partial block in which defects are concentrated in a memory cell and a remedy method using the same. .

반도체 메모리장치, 특히 디램(DRAM)의 집적도가 증가함에 따라 메모리셀(Cell)의 크기는 작아지는 반면, 메모리셀을 구성하는 스토리지 커패시터는 비슷한 용량의 커패시턴스를 확보하기 위해 그 제조공정이 더욱 복잡해 지고 있다. 이에 따라 메모리셀의 불량 발생율이 높아짐에 따라 불량이 리던던시 용량을 초과하게 되고, 이로 인하여 구제할 수 없는 칩이 많아지게 된다. 또한 불량이 메모리셀의 특정 부분블락에 집중적으로 발생될 경우에는, 상기 특정 부분블락을 제외한 나머지 메모리셀들이 정상동작함에도 불구하고 칩을 사용하지 못하게 되는 문제점이 있다. 따라서 상기와 같이 불량이 집중적으로 발생된 특정 부분블락을 구제할 수 있는 방법이 필요하다. 예컨데 불량이 집중적으로 발생한 특정 부분블락을 제외하고 정상동작하는 메모리셀 부위에만 엑세스하여 사용할 수 있다면, 전체 메모리셀 용량중 정상동작하는 일부 메모리셀들만을 사용하게 되므로 사용가능한 메모리 용량은 감소하지만, 불량이 특정 부분블락에 집중적으로 발생된 칩에 대한 효과작인 구제방법이 된다. 그러나 종래의 반도체 메모리장치에서는, 특정 부분블락에 불량이 발생한 경우, 외부에서 어드레스가 입력되면 상기 특정 부분블락도 엑세스가 되므로 이를 사용할 수 없으며, 도 1 및 도2를 참조하여 상세히 설명한다.As the density of semiconductor memory devices, especially DRAMs, increases, the size of memory cells becomes smaller, while the storage capacitors that make up memory cells become more complicated to secure similar capacitances. have. Accordingly, as the failure rate of the memory cell increases, the defect exceeds the redundancy capacity, thereby increasing the number of chips that cannot be repaired. In addition, when a defect is concentrated in a specific partial block of the memory cell, there is a problem in that the chip cannot be used despite the normal operation of the remaining memory cells except for the specific partial block. Therefore, there is a need for a method that can remedy a specific partial block in which defects are concentrated as described above. For example, if it is possible to access and use only the normal memory cell parts except for the specific partial block in which the defects are concentrated, the available memory capacity is reduced because only some of the memory cells that operate normally are used. This is an effective remedy for chips that are concentrated in this particular partial block. However, in the conventional semiconductor memory device, when a failure occurs in a specific partial block, the specific partial block is also accessed when an address is input from the outside, and thus it cannot be used. This will be described in detail with reference to FIGS. 1 and 2.

도 1은 반도체 메모리장치에서 종래의 어드레스 입력버퍼의 회로도를 나타낸다.1 is a circuit diagram of a conventional address input buffer in a semiconductor memory device.

도 1을 참조하면, 상기 종래의 어드레스 입력버퍼는, 어드레스 제어신호(ACONT1)에 응답하여 외부에서 입력되는 외부 어드레스(YAD11)을 반전시키는 제1반전수단(1)과, 상기 어드레스 제어신호(ACONT1)에 응답하여 상기 제1반전수단(1)의 출력포트를 풀다운시키는 풀다운수단(N2)와, 상기 제1반전수단(1)의 출력신호를 반전시키는 제2반전수단(I1)과, 또 다른 어드레스 제어신호(ACONT2)에 응답하여 상기 제2반전수단(I1)의 출력신호를 전달하는 스위칭수단(TM)과, 상기 스위칭수단(TM)을 통해 전달된 신호를 래치하고 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)를 출력하는 래치수단(3)을 포함한다. 여기에서 상기 제1반전수단(1)은 2개의 피모스 트랜지스터(P1,P2)와 1개의 엔모스 트랜지스터(N1)이 전원공급전압(VCC)와 접지전압(VSS) 사이에 직렬연결되어 구성되어 있다. 상기 풀다운수단(N2)은 엔모스 트랜지스터로 구성되어 있으며, 상기 수위칭수단(TM)은 트랜스미션 게이트로 구성되어 있다. 상기 제2반전수단(I1)은 인버터로 구성되어 있으며, 상기 래치수단(3)은 인버터(I4,I5,I6)로 구성되어 있다.Referring to FIG. 1, the conventional address input buffer includes a first inverting means 1 for inverting an external address YAD11 input from the outside in response to an address control signal ACONT1, and the address control signal ACONT1. A pull-down means N2 for pulling down the output port of the first inverting means 1, a second inverting means I1 for inverting the output signal of the first inverting means 1, and another A switching means TM for transmitting an output signal of the second inverting means I1 in response to the address control signal ACONT2, a signal transmitted through the switching means TM, and latching an internal address YA11 and And latch means 3 for outputting the inverted data YA11B thereof. Here, the first inverting means 1 includes two PMOS transistors P1 and P2 and one NMOS transistor N1 connected in series between a power supply voltage VCC and a ground voltage VSS. have. The pull-down means N2 is composed of NMOS transistors, and the leveling means TM is composed of transmission gates. The second inverting means I1 is composed of inverters, and the latch means 3 is composed of inverters I4, I5, I6.

이하 도 1을 참조하여 동작을 설명하면 다음과 같다. 어드레스 제어신호(ACONT1)가 논리로우가 되면 이때 외부에서 입력되는 외부 어드레스(YAD11)의 레벨에 따라 제2반전수단(I1)의 출력값이 결정되고, 또 다른 어드레스 제어신호(ACONT2)에 응답하여 상기 제2반전수단(I1)의 출력값이 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)로 출력된다. 즉 어드레스 제어신호(ACONT1)이 논리로우이고 외부 어드레스(YAD11)이 논리하이이면 상기 제2반전수단(I1)의 출력값이 논리하이가 되고, 이때 또 다른 어드레스 제어신호(ACONT2)가 논리하이가 되면 상기 제2반전수단(I1)의 출력값이 스위칭수단(TM)을 통해 래치수단(3)에 저장된다. 따라서 상기 래치수단(3)의 출력인 내부 어드레스(YA11)로 논리하이가 출력되고, 이의 반전 데이터(YA11B)로 논리로우가 출력된다. 상술하였듯이 종래의 어드레스 입력버퍼에서는 외부에서 입력되는 외부 어드레스(YAD11)의 레벨에 따라 내부 어드레스(YA11)가 결정되어 메모리셀의 부분블락을 엑세스하게 된다.Hereinafter, the operation will be described with reference to FIG. 1. When the address control signal ACONT1 becomes logic low, the output value of the second inverting means I1 is determined according to the level of the external address YAD11 input from the outside, and in response to the another address control signal ACONT2, The output value of the second inverting means I1 is output as the internal address YA11 and its inversion data YA11B. That is, when the address control signal ACONT1 is logic low and the external address YAD11 is logic high, the output value of the second inverting means I1 becomes logic high, and when another address control signal ACONT2 becomes logic high, The output value of the second inverting means I1 is stored in the latch means 3 via the switching means TM. Therefore, the logic high is output to the internal address YA11, which is the output of the latch means 3, and the logic low is output to the inversion data YA11B. As described above, in the conventional address input buffer, the internal address YA11 is determined according to the level of the external address YAD11 input from the outside to access the partial block of the memory cell.

도 2는 반도체 메모리장치에서 메모리셀의 특정 부분블락에 불량이 집중적으로 발생한 경우를 나타내는 도면이다. YA11 및 YA11B는 외부에서 입력되는 외부 Y어드레스의 11번째 비트 YAD11에 의해 결정되는 내부 어드레스 및 이의 반전 데이터를 나타내고, XA11 및 XA11B는 외부에서 입력되는 외부 X어드레스의 11번째 비트 XAD11에 의해 결정되는 내부 어드레스 및 이의 반전 데이터를 나타낸다. 여기에서는 외부 어드레스(YAD11)이 논리로우로 입력되어 선택되는 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)가 각각 논리로우 및 논리하이인 부분블락에 불량이 발생된 경우가 도시되어 있다.FIG. 2 is a diagram illustrating a case where defects are concentrated in a specific partial block of a memory cell in a semiconductor memory device. YA11 and YA11B represent the internal address determined by the 11th bit YAD11 of the external Y address input externally and its inversion data, and XA11 and XA11B represent the internal 11th bit XAD11 determined by the external X address inputted externally. The address and its inverted data are shown. Here, a case in which a failure occurs in the partial block in which the internal address YA11 and its inversion data YA11B selected by inputting the external address YAD11 into a logic low is generated, is a logic low and a logic high, respectively.

그런데 상술한 종래의 어드레스 입력버퍼를 갖는 반도체 메모리장치에서는, 도 2에 도시된 바와 같이 메모리셀의 특정 부분블락에 불량이 집중적으로 발생되었을 경우, 외부에서 외부 어드레스가 입력되면 상기 불량이 발생된 부분블락도 엑세스가 되게 되므로, 상기 특정 부분블락을 제외한 나머지 메모리셀들이 정상동작함에도 불구하고 칩을 사용하지 못하게 되는 문제점이 있다.However, in the above-described conventional semiconductor memory device having an address input buffer, when defects are intensively generated in a specific partial block of the memory cell as shown in FIG. 2, when the external address is input from the outside, the defective portion is generated. Since the block is also accessed, there is a problem in that the chip cannot be used despite the normal operation of the remaining memory cells except for the specific partial block.

따라서 본 발명의 목적은, 불량이 메모리셀의 특정 부분블락에 집중적으로 발생한 경우에, 상기 불량이 발생된 특정 부분블락은 엑세스되지 않게 하고 정상적인 부위에만 엑세스되도록하여 칩을 구제할 수 있는 메모리셀의 부분블락 구제수단을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a memory cell capable of controlling a chip by preventing a specific partial block in which the defect is generated from being accessed and accessing only a normal part when the defect is concentrated in a specific partial block of the memory cell. To provide partial block remedies.

본 발명의 또 다른 목적은, 상기 부분블락 구제수단을 이용하여 메모리셀의 부분블락 구제방법을 제공하는 데 있다.Another object of the present invention is to provide a partial block relief method for a memory cell using the partial block relief means.

도 1은 반도체 메모리장치에서 종래의 어드레스 입력버퍼의 회로도1 is a circuit diagram of a conventional address input buffer in a semiconductor memory device.

도 2는 반도체 메모리장치에서 메모리셀의 특정 부분블락에 불량이 집중적으로 발생한 경우를 나타내는 도면2 is a diagram illustrating a case in which defects are concentrated in a specific partial block of a memory cell in a semiconductor memory device;

도 3은 본 발명의 실시예에 따른 메모리셀의 부분블락 구제수단의 회로도3 is a circuit diagram of partial block relief means of a memory cell according to an embodiment of the present invention;

상기 목적을 달성하기 위한 본 발명에 따른 메모리셀의 부분블락 구제수단은, 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼와, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 것을 특징으로 한다.The partial block relief means of the memory cell according to the present invention for achieving the above object is an address input buffer for receiving an external address input from the outside in response to a predetermined control signal and outputting it to an internal address, and in response to a pull-up control signal. Pull-up means for pulling up the internal address which is the output of the address input buffer, pull-down means for pulling down the internal address in response to an inverted signal of a pull-down control signal, and a state of a predetermined input signal and first and second fuses; And control means for generating the pull-up control signal and the pull-down control signal in response.

바람직한 실시예에 의하면, 상기 어드레스 입력버퍼는, 상기 소정의 제어신호중 제1제어신호에 응답하여 상기 외부 어드레스를 반전시키는 제1반전수단과, 상기 소정의 제1제어신호에 응답하여 상기 제1반전수단의 출력포트를 풀다운시키는 풀다운수단과, 상기 제1반전수단의 출력신호를 반전시키는 제2반전수단과, 상기 소정의 제어신호중 제2제어신호에 응답하여 상기 제2반전수단의 출력신호를 전달하는 스위칭수단과, 상기 스위칭수단을 통해 전달된 신호를 래치하고 상기 내부 어드레스를 출력하는 래치수단을 포함한다. 또한 상기 제어수단은, 상기 소정의 입력신호에 응답하여 펄스를 발생시키는 펄스 발생수단과, 상기 제1퓨즈를 포함하며 상기 제1퓨즈가 절단되지 않은 상태에서는 제1데이터를 상기 풀업 제어신호로 출력하고 상기 제1퓨즈가 절단된 상태에서는 상기 펄스 발생수단의 출력 펄스에 응답하여 제2데이터를 상기 풀업 제어신호로 출력하는 제1래치수단과, 상기 제2퓨즈를 포함하며 상기 제2퓨즈가 절단되지 않은 상태에서는 제1데이터를 상기 풀다운 제어신호로 출력하고 상기 제2퓨즈가 절단된 상태에서는 상기 펄스 발생수단의 출력 펄스에 응답하여 제2데이터를 상기 풀다운 제어신호로 출력하는 제2래치수단을 포함한다. 상기 제1데이터는 논리하이이고 상기 제2데이터는 논리로우이다.According to a preferred embodiment, the address input buffer comprises: first inverting means for inverting the external address in response to a first control signal of the predetermined control signal, and the first inversion in response to the predetermined first control signal. A pull down means for pulling down the output port of the means, a second inverting means for inverting the output signal of the first inverting means, and an output signal of the second inverting means in response to a second control signal of the predetermined control signal; And switching means for latching a signal transmitted through the switching means and outputting the internal address. The control means may include pulse generating means for generating a pulse in response to the predetermined input signal, and the first data as the pull-up control signal when the first fuse is included and the first fuse is not cut. And a first latch means for outputting second data as the pull-up control signal in response to an output pulse of the pulse generating means and the second fuse in the state where the first fuse is cut. The second latch means for outputting the first data as the pull-down control signal in the non-state state and outputting the second data as the pull-down control signal in response to the output pulse of the pulse generating means in the state where the second fuse is cut off. Include. The first data is logical high and the second data is logical low.

또한 상기 또 다른 목적을 달성하기 위한 본 발명에 따른 메모리셀의 부분블락 구제방법은, 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼와, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 반도체 메모리장치에 있어서, 상기 제1 및 제2퓨즈중 선택된 어느 하나를 절단하고 상기 소정의 입력신호를 입력시켜 상기 풀업 및 풀다운 제어신호중 어느 하나를 인에이블시키고, 상기 풀업 및 풀다운 제어신호중 인에이블된 어느 하나에 의해 상기 어드레스 입력버퍼의 입력차단신호를 발생시켜 상기 외부 어드레스가 입력되는 것을 차단하고, 상기 풀업 및 풀다운 제어신호중 인에이블된 어느 하나에 의해 상기 풀업 및 풀다운수단중 선택된 어느 하나를 활성화시켜 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 논리하이 및 논리로우중 선택된 어느 하나로 고정시키는 것을 특징으로 한다.In addition, the partial block relief method of the memory cell in accordance with the present invention for achieving the above another object, the address input buffer for receiving an external address input from the outside in response to a predetermined control signal and outputs the internal address, the pull-up control signal A pull-up means for pulling up the internal address, which is an output of the address input buffer, a pull-down means for pulling down the internal address in response to an inverted signal of a pull-down control signal, and a predetermined input signal and first and second fuses; 12. A semiconductor memory device comprising control means for generating the pull-up control signal and the pull-down control signal in response to a state of the memory device, the semiconductor memory device comprising: cutting any one selected from the first and second fuses and inputting the predetermined input signal; Enable any one of the pull up and pull down control signals and control the pull up and pull down control Generates an input blocking signal of the address input buffer by any one of the call enabled and prevents the external address from being input, and selects one of the pull-up and pull-down means by any one of the pull-up and pull-down control signals enabled. By activating one, the internal address, which is the output of the address input buffer, is fixed to one selected from logic high and logic low.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 메모리셀의 부분블락 구제수단의 회로도를 나타낸다. 여기에서 도 1의 종래의 어드레스 입력버퍼의 구성요소와 동일한 것에 대해서는 동일 참조번호 및 동일 참조부호가 사용되었다.3 is a circuit diagram of a partial block relief means of a memory cell according to an embodiment of the present invention. Here, the same reference numerals and the same reference numerals are used for the same components as those of the conventional address input buffer of FIG.

도 3을 참조하면, 상기 메모리셀의 부분블락 구제수단은, 소정의 어드레스 제어신호(ACONT1,ACONT2) 및 제어신호(FCONT)에 응답하여 외부에서 입력되는 외부 어드레스(YAD11)을 받아 내부 어드레스 및 이의 반전 데이터(YA11,YA11B)로 출력하는 어드레스 입력버퍼(10)와, 풀업 제어신호(ENAH)에 응답하여 상기 어드레스 입력버퍼(10)의 출력인 상기 내부 어드레스(YA11)을 풀업, 즉 논리하이로 고정시키는 풀업수단(20)과, 풀다운 제어신호(ENAL)의 반전신호에 응답하여 상기 내부 어드레스(YA11)을 풀다운, 즉 논리로우로 고정시키는 풀다운수단(30)과, 소정의 입력신호(PMASTER)와 제1 및 제2퓨즈(F1,F2)의 상태에 응답하여 상기 풀업 제어신호(ENAH)및 풀다운 제어신호(ENAL)를 발생하는 제어수단(40)을 포함한다.Referring to FIG. 3, the partial block relief means of the memory cell receives an external address YAD11 input from an external device in response to a predetermined address control signal ACONT1 or ACONT2 and a control signal FCONT. The address input buffer 10 outputting the inverted data YA11 and YA11B and the internal address YA11, which is the output of the address input buffer 10 in response to the pull-up control signal ENAH, are pulled up, that is, logically high. A pull-up means 20 for fixing, a pull-down means 30 for fixing the internal address YA11 to a logic low in response to an inverted signal of the pull-down control signal ENAL, and a predetermined input signal PMASTER. And control means 40 for generating the pull-up control signal ENAH and the pull-down control signal ENAL in response to the states of the first and second fuses F1 and F2.

상기 어드레스 입력버퍼(10)은, 스위칭수단(TM)이 어드레스 제어신호(ACONT2)와 상기 제어수단(40)에서 출력되는 제어신호(FCONT)를 입력으로 하는 노아게이트(NR1)의 출력에 의해 제어된다는 것이 도 1의 종래의 어드레스 입력버퍼와 다르고, 다른 구성요소는 도 1의 종래의 어드레스 입력버퍼와 동일하다. 상기 풀업수단(20)은 피모스 트랜지스터(P3)로 구성되고, 상기 풀다운수단(30)은 엔모스 트랜지스터(N3)로 구성된다. 또한 상기 제어수단(40)은, 상기 소정의 입력신호(PMASTER)에 응답하여 포지티브 펄스를 발생시키는 펄스 발생수단(40a)와, 상기 제1퓨즈(F1)을 포함하며 상기 제1퓨즈(F1)이 절단되지 않은 상태에서는 논리하이의 제1데이터를 상기 풀업 제어신호(ENAH)로 출력하고 상기 제1퓨즈(F1)이 절단된 상태에서는 상기 펄스 발생수단(40a)의 출력 펄스에 응답하여 논리로우의 제2데이터를 상기 풀업 제어신호(ENAH)로 출력하는 제1래치수단(40b)와, 상기 제2퓨즈(F2)를 포함하며 상기 제2퓨즈(F2)가 절단되지 않은 상태에서는 논리하이의 제1데이터를 상기 풀다운 제어신호(ENAL)로 출력하고 상기 제2퓨즈(F2)가 절단된 상태에서는 상기 펄스 발생수단(40a)의 출력 펄스에 응답하여 논리로우의 제2데이터를 상기 풀다운 제어신호(ENAL)로 출력하는 제2래치수단(40c)를 포함한다.The address input buffer 10 is controlled by the output of the noar gate NR1 whose switching means TM inputs an address control signal ACONT2 and a control signal FCONT output from the control means 40. 1 is different from the conventional address input buffer of FIG. 1, and other components are the same as those of the conventional address input buffer of FIG. The pull-up means 20 is composed of PMOS transistor P3, and the pull-down means 30 is composed of NMOS transistor N3. In addition, the control means 40 includes a pulse generating means 40a for generating a positive pulse in response to the predetermined input signal PMASTER, and the first fuse F1 and the first fuse F1. In the non-cut state, the logic high data is output as the pull-up control signal ENAH, and in the state where the first fuse F1 is cut off, the logic low in response to the output pulse of the pulse generating means 40a. The first latch means 40b for outputting the second data of the second data as the pull-up control signal ENAH and the second fuse F2, and the second fuse F2 is not cut. The first data is output as the pull-down control signal ENAL, and in the state in which the second fuse F2 is cut off, the second data of the logic low is output in response to the output pulse of the pulse generating means 40a. And second latch means 40c for outputting to (ENAL).

상기 제어수단(40)의 펄스 발생수단(40a)는, 홀수개의 인버터(I7,I8,I9)로 구성되며 상기 소정의 입력신호(PMASTER)를 반전시키고 지연시키는 지연수단과, 상기 소정의 입력신호(PMASTER) 및 상기 지연수단의 출력을 논리합하여 반전시키는 노아게이트(NR2)로 구성된다. 또한 상기 제1 및 제2래치수단(40b,40c)는 동일한 구성을 가지며, 전원공급전압(VCC)에 일단이 접속되는 제1 및 제2퓨즈(F1,F2)와, 상기 제1 및 제2퓨즈(F1,F2)의 타단에 드레인이 접속되고 접지전압(VSS)에 소오스가 접속되며 상기 펄스 발생수단(40a)의 출력단에 게이트가 접속되는 엔모스 트랜지스터(N4,N6)와, 상기 제1 및 제2퓨즈(F1,F2)와 상기 엔모스 트랜지스터(N4,N6)의 접속점에서 출력되는 값을 반전시키는 반전수단(I10,I12)와, 상기 제1 및 제2퓨즈(F1,F2)의 타단에 드레인이 접속되고 접지전압(VSS)에 소오스가 접속되며 상기 반전수단(I10,I12)의 출력단에 게이트가 접속되는 또 다른 엔모스 트랜지스터(N5,N7)과, 상기 반전수단(I10,I12)의 출력을 반전시켜 상기 풀업 제어신호(ENAH) 및 풀다운 제어신호(ENAL)로 각각 출력하는 또 다른 반전수단(I11,I13)을 포함하여 구성된다.The pulse generating means 40a of the control means 40 comprises an odd number of inverters I7, I8, I9, delay means for inverting and delaying the predetermined input signal PMASTER, and the predetermined input signal. PMASTER and NOA gate NR2 for inverting and inverting the output of the delay means. In addition, the first and second latch means (40b, 40c) has the same configuration, the first and second fuses (F1, F2), one end of which is connected to the power supply voltage (VCC), and the first and second NMOS transistors N4 and N6 having drains connected to the other ends of the fuses F1 and F2, a source connected to the ground voltage VSS, and a gate connected to an output terminal of the pulse generating means 40a. And inverting means (I10, I12) for inverting the value output from the connection point of the second fuses (F1, F2) and the NMOS transistors (N4, N6), and the first and second fuses (F1, F2). Another NMOS transistor N5 and N7 having a drain connected to the other end, a source connected to the ground voltage VSS, and a gate connected to an output terminal of the inverting means I10 and I12, and the inverting means I10 and I12. And inverting means (I11, I13) for inverting the output of the output by the pull-up control signal (ENAH) and the pull-down control signal (ENAL), respectively.

이하 도 3을 참조하여, 본 발명의 실시예에 따른 메모리셀의 부분블락 구제수단의 동작 및 부분블락 구제방법을 설명하면 다음과 같다. 먼저 반도체 메모리장치가 초기화되면, 상기 소정의 입력신호(PMASTER)는 논리하이에서 논리로우로 토글한다. 상기 소정의 입력신호(PMASTER)가 인버터(I7,I8,I9)로 구성된 지연수단에서 지연되어, 포지티브 펄스가 상기 펄스 발생수단(40a)에서 발생된다. 이때 상기 제1 및 제2퓨즈(F1,F2)가 절단되어 있지 않을 경우에는, 상기 제1래치수단(40b)의 출력인 풀업 제어신호(ENAH)는 논리하이를 유지하고 또한 상기 제2래치수단(40c)의 출력인 풀다운 제어신호(ENAL)도 논리하이를 유지하며, 이들을 입력으로 하는 낸드게이트(ND)의 출력인 제어신호(FCONT)는 논리로우가 된다. 이에 따라 풀업수단(20)인 피모스 트랜지스터(P3)가 턴오프되고, 또한 논리하이의 풀다운 제어신호(ENAL)은 인버터(I14)에서 반전되어 풀다운수단(30)인 엔모스 트랜지스터(N3)도 역시 턴오프된다. 따라서 이때는 도 1의 종래의 어드레스 입력버퍼와 동일하게 동작하게 된다.Hereinafter, referring to FIG. 3, the operation and partial block relief method of the partial block relief means of the memory cell according to the embodiment of the present invention will be described. First, when the semiconductor memory device is initialized, the predetermined input signal PMASTER toggles from logic high to logic low. The predetermined input signal PMASTER is delayed in the delay means composed of inverters I7, I8, and I9, so that a positive pulse is generated in the pulse generating means 40a. At this time, when the first and second fuses F1 and F2 are not cut, the pull-up control signal ENAH, which is an output of the first latch means 40b, maintains a logic high and the second latch means. The pull-down control signal ENAL, which is an output of 40c, also maintains logic high, and the control signal FCONT, which is an output of the NAND gate ND that takes these as inputs, is logic low. Accordingly, the PMOS transistor P3 which is the pull-up means 20 is turned off, and the pull-down control signal ENAL of logic high is inverted in the inverter I14, so that the NMOS transistor N3 which is the pull-down means 30 is also inverted. It is also turned off. In this case, the same operation as that of the conventional address input buffer of FIG.

다음에 상술한 도 2에서와 같이, 외부 어드레스(YAD11)이 논리로우로 입력되어 선택되는 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)가 각각 논리로우 및 논리하이인 부분블락에 불량이 발생된 경우에, 상기 외부 어드레스(YAD11)에 무관하게 상기 내부 어드레스(YA11)을 논리하이로 고정시킴으로써 상기 불량이 발생된 부분블락을 구제할 수 있다. 즉 상기 제1퓨즈(F1)이 절단되면, 펄스 발생수단(40a)에서 발생되는 포지티브 펄스에 의해 엔모스 트랜지스터(N4,N5)가 턴온되어 상기 풀업 제어신호(ENAH)가 논리로우가 되고, 제어신호(FCONT)가 논리하이가 된다. 이에 따라 어드레스 입력버퍼(10)에서 상기 논리하이의 제어신호(FCONT)를 입력으로 하는 노아게이트(NR1)의 출력이 논리로우가 되어, 스위칭수단(TM)인 트랜스미션 게이트가 턴오프됨으로써 외부 어드레스가 입력되는 것을 차단한다. 또한 논리로우로 인에이블된 상기 풀업 제어신호(ENAH)에 의해 풀업수단(20)인 피모스 트랜지스터(P3)가 활성화, 즉 턴온됨으로써 논리하이의 데이터가 상기 어드레스 입력버퍼(10)의 래치수단(3)에 래치되고, 상기 어드레스 입력버퍼(10)의 출력인 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)를 각각 논리하이 및 논리로우로 고정시킨다. 따라서 외부에서 입력되는 외부 어드레스(YAD11)에 무관하게, 불량이 발생한 부분블락은 엑세스되지 않고 불량이 발생하지 않은 부분블락, 즉 내부 어드레스(YA11)이 논리하이인 부분블락만 항상 엑세스되게 된다. 또한 도 2에서 외부 어드레스(YAD11)이 논리하이로 입력되어 선택되는 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)가 각각 논리하이 및 논리로우인 부분블락에 불량이 발생된 경우에는, 상기 외부 어드레스(YAD11)에 무관하게 상기 내부 어드레스(YA11)의 반전 데이터(YA11B)를 논리하이로 고정시킴으로써 상기 불량이 발생된 부분블락을 구제할 수 있다. 즉 상기 제2퓨즈(F2)가 절단되면, 상기 어드레스 입력버퍼(10)의 출력인 내부 어드레스(YA11) 및 이의 반전 데이터(YA11B)를 각각 논리로우 및 논리하이로 고정된다. 이의 동작은 상기 제1퓨즈(F1)이 절단된 경우의 동작과 동일하므로 상세한 설명은 생략한다.Next, as shown in FIG. 2, when the external address YAD11 is inputted as a logic low, a defect occurs in a partial block in which the internal address YA11 and its inversion data YA11B selected are logical low and logic high, respectively. In this case, the partial block in which the defect is generated can be saved by fixing the internal address YA11 to logic high regardless of the external address YAD11. That is, when the first fuse F1 is cut off, the NMOS transistors N4 and N5 are turned on by the positive pulse generated by the pulse generating means 40a, so that the pull-up control signal ENAH becomes logic low, and the control is performed. The signal FCONT becomes logic high. As a result, the output of the NOA gate NR1 which inputs the logic high control signal FCONT from the address input buffer 10 becomes a logic low, and the transmission gate, which is the switching means TM, is turned off so that an external address is set. Block input. In addition, the PMOS transistor P3, which is the pull-up means 20, is activated or turned on by the pull-up control signal ENAH enabled by the logic low, so that logic-high data is latched by the address input buffer 10 ( 3), the internal address YA11 and its inversion data YA11B, which are outputs of the address input buffer 10, are fixed to logic high and logic low, respectively. Therefore, regardless of the external address YAD11 input from the outside, only the partial block in which the failure occurs is not accessed, and only the partial block in which the failure does not occur, that is, the partial block in which the internal address YA11 is logic high is always accessed. In addition, in FIG. 2, when the external address YA11 is input to the logic high and the internal address YA11 and the inversion data YA11B thereof selected are logical high and logical low, respectively, a failure occurs in the partial block. Regardless of YAD11, the partial block in which the failure has occurred can be repaired by fixing the inversion data YA11B of the internal address YA11 to logic high. That is, when the second fuse F2 is cut, the internal address YA11 and its inversion data YA11B, which are outputs of the address input buffer 10, are fixed to logic low and logic high, respectively. Since the operation thereof is the same as the operation when the first fuse F1 is cut, the detailed description thereof will be omitted.

따라서 본 발명에 따른 메모리셀의 부분블락 구제수단을 구비하는 반도체 메모리장치에서는, 불량이 메모리셀의 특정 부분블락에 집중적으로 발생한 경우에, 상기 부분블락 구제수단에 의해 불량이 발생된 특정 부분블락은 엑세스되지 않게 하고 정상적인 부위에만 엑세스되도록함으로써 칩을 구제할 수 있는 장점이 있다.Therefore, in the semiconductor memory device having the partial block relief means of the memory cell according to the present invention, when the defect is concentrated in a specific partial block of the memory cell, the specific partial block in which the defect is generated by the partial block relief means There is an advantage in that the chip can be saved by not accessing and accessing only the normal part.

Claims (13)

소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼; 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단; 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단; 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 것을 특징으로 하는 메모리셀의 부분블락 구제수단.An address input buffer which receives an external address input from the outside in response to a predetermined control signal and outputs the external address to an internal address; Pull-up means for pulling up the internal address which is an output of the address input buffer in response to a pull-up control signal; Pull-down means for pulling down the internal address in response to an inverted signal of a pull-down control signal; And control means for generating the pull-up control signal and the pull-down control signal in response to a predetermined input signal and states of the first and second fuses. 제1항에 있어서, 상기 어드레스 입력버퍼는, 상기 소정의 제어신호중 제1제어신호에 응답하여 상기 외부 어드레스를 반전시키는 제1반전수단과, 상기 소정의 제1제어신호에 응답하여 상기 제1반전수단의 출력포트를 풀다운시키는 풀다운수단과, 상기 제1반전수단의 출력신호를 반전시키는 제2반전수단과, 상기 소정의 제어신호중 제2제어신호에 응답하여 상기 제2반전수단의 출력신호를 전달하는 스위칭수단과, 상기 스위칭수단을 통해 전달된 신호를 래치하고 상기 내부 어드레스를 출력하는 래치수단을 포함하는 것을 특징으로 하는 메모리셀의 부분블락 구제수단.2. The apparatus of claim 1, wherein the address input buffer comprises: first inversion means for inverting the external address in response to a first control signal of the predetermined control signal, and the first inversion in response to the predetermined first control signal. A pull down means for pulling down the output port of the means, a second inverting means for inverting the output signal of the first inverting means, and an output signal of the second inverting means in response to a second control signal of the predetermined control signal; And latching means for latching a signal transmitted through the switching means and outputting the internal address. 제1항에 있어서, 상기 제어수단은, 상기 소정의 입력신호에 응답하여 펄스를 발생시키는 펄스 발생수단과, 상기 제1퓨즈를 포함하며 상기 제1퓨즈가 절단되지 않은 상태에서는 제1데이터를 상기 풀업 제어신호로 출력하고 상기 제1퓨즈가 절단된 상태에서는 상기 펄스 발생수단의 출력 펄스에 응답하여 제2데이터를 상기 풀업 제어신호로 출력하는 제1래치수단과, 상기 제2퓨즈를 포함하며 상기 제2퓨즈가 절단되지 않은 상태에서는 제1데이터를 상기 풀다운 제어신호로 출력하고 상기 제2퓨즈가 절단된 상태에서는 상기 펄스 발생수단의 출력 펄스에 응답하여 제2데이터를 상기 풀다운 제어신호로 출력하는 제2래치수단을 포함하는 것을 특징으로 하는 메모리셀의 부분블락 구제수단.The method of claim 1, wherein the control means comprises pulse generating means for generating a pulse in response to the predetermined input signal, and the first fuse and the first data when the first fuse is not cut. A first latch means for outputting a pull-up control signal and outputting second data as the pull-up control signal in response to an output pulse of the pulse generating means when the first fuse is cut; Outputting the first data as the pull-down control signal when the second fuse is not cut, and outputting the second data as the pull-down control signal in response to the output pulse of the pulse generating means when the second fuse is cut. Partial block relief means for a memory cell comprising a second latch means. 제3항에 있어서, 상기 제1데이터는 논리하이이고 상기 제2데이터는 논리로우인 것을 특징으로 하는 메모리셀의 부분블락 구제수단.4. The partial block relief means of claim 3, wherein the first data is logic high and the second data is logic low. 제3항에 있어서, 상기 제1래치수단은, 전원전압에 일단이 접속되는 제1퓨즈와, 상기 제1퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 펄스 발생수단의 출력단에 게이트가 접속되는 엔모스 트랜지스터와, 상기 제1퓨즈와 상기 엔모스 트랜지스터의 접속점에서 출력되는 값을 반전시키는 반전수단과, 상기 제1퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 반전수단의 출력단에 게이트가 접속되는 또 다른 엔모스 트랜지스터와, 상기 반전수단의 출력을 반전시켜 상기 풀업 제어신호로 출력하는 또 다른 반전수단을 포함하는 것을 특징으로 하는 메모리셀의 부분블락 구제수단.4. The first latch unit of claim 3, wherein the first latch unit comprises: a first fuse having one end connected to a power supply voltage; a drain connected to the other end of the first fuse; and a source connected to a ground voltage; An NMOS transistor to which a gate is connected, inverting means for inverting a value output from a connection point of the first fuse and the NMOS transistor, a drain connected to the other end of the first fuse, and a source connected to a ground voltage; And another NMOS transistor having a gate connected to the output terminal of the inverting means, and another inverting means for inverting the output of the inverting means and outputting the pull-up control signal. 제3항에 있어서, 상기 제2래치수단은, 전원전압에 일단이 접속되는 제2퓨즈와, 상기 제2퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 펄스 발생수단의 출력단에 게이트가 접속되는 엔모스 트랜지스터와, 상기 제2퓨즈와 상기 엔모스 트랜지스터의 접속점에서 출력되는 값을 반전시키는 반전수단과, 상기 제2퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 반전수단의 출력단에 게이트가 접속되는 또 다른 엔모스 트랜지스터와, 상기 반전수단의 출력을 반전시켜 상기 풀다운 제어신호로 출력하는 또 다른 반전수단을 포함하는 것을 특징으로 하는 메모리셀의 부분블락 구제수단.4. The second latch unit of claim 3, wherein the second latch unit comprises: a second fuse having one end connected to a power supply voltage; a drain connected to the other end of the second fuse; and a source connected to a ground voltage; An NMOS transistor connected to a gate, inverting means for inverting a value output from a connection point of the second fuse and the NMOS transistor, a drain connected to the other end of the second fuse, and a source connected to a ground voltage; And another NMOS transistor having a gate connected to the output terminal of the inverting means, and another inverting means for inverting the output of the inverting means and outputting the pull-down control signal. 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼와, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 반도체 메모리장치에 있어서,An address input buffer for receiving an external address input from an external device in response to a predetermined control signal and outputting the external address to an internal address; a pull-up means for pulling up the internal address which is an output of the address input buffer in response to a pull-up control signal; A pull-down means for pulling down the internal address in response to a signal inversion signal, and a control means for generating the pull-up control signal and the pull-down control signal in response to a predetermined input signal and the states of the first and second fuses; In the memory device, 상기 제1 및 제2퓨즈중 선택된 어느 하나를 절단하고 상기 소정의 입력신호를 입력시켜 상기 풀업 및 풀다운 제어신호중 어느 하나를 인에이블시키고; 상기 풀업 및 풀다운 제어신호중 인에이블된 어느 하나에 의해 상기 어드레스 입력버퍼의 입력차단신호를 발생시켜 상기 외부 어드레스가 입력되는 것을 차단하고; 상기 풀업 및 풀다운 제어신호중 인에이블된 어느 하나에 의해 상기 풀업 및 풀다운수단중 선택된 어느 하나를 활성화시켜 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 논리하이 및 논리로우중 선택된 어느 하나로 고정시키는 것을 특징으로 하는 메모리셀의 부분블락 구제방법.Cutting one of the first and second fuses and inputting the predetermined input signal to enable any one of the pull-up and pull-down control signals; Generating an input blocking signal of the address input buffer by any one of the pull-up and pull-down control signals enabled to block the input of the external address; Activate any one selected from the pull-up and pull-down means by any one of the pull-up and pull-down control signals enabled to fix the internal address, which is the output of the address input buffer, to any one of logic high and logic low; Partial block relief of memory cells. 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼를 포함하는 반도체 메모리장치에 있어서, 상기 외부 어드레스에 관계없이 상기 내부 어드레스를 소정의 값으로 고정시켜 메모리셀의 특정부위를 엑세스하게 하는 메모리셀의 부분블락 구제수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.A semiconductor memory device including an address input buffer that receives an external address input from an external device in response to a predetermined control signal and outputs the internal address to an internal address, wherein the internal address is fixed to a predetermined value regardless of the external address. And a partial block relief means of a memory cell for accessing a specific portion of the memory cell. 제8항에 있어서, 상기 메모리셀의 부분블락 구제수단이, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.9. The apparatus of claim 8, wherein the partial block relief means of the memory cell comprises: pull-up means for pulling up the internal address which is an output of the address input buffer in response to a pull-up control signal, and pulling down the internal address in response to a pull-down control signal; And a control means for generating the pull-up control signal and the pull-down control signal in response to a predetermined input signal and states of the first and second fuses. 제9항에 있어서, 상기 제어수단은, 상기 소정의 입력신호에 응답하여 펄스를 발생시키는 펄스 발생수단과, 상기 제1퓨즈를 포함하며 상기 제1퓨즈가 절단되지 않은 상태에서는 제1데이터를 상기 풀업 제어신호로 출력하고 상기 제1퓨즈가 절단된 상태에서는 상기 펄스 발생수단의 출력 펄스에 응답하여 제2데이터를 상기 풀업 제어신호로 출력하는 제1래치수단과, 상기 제2퓨즈를 포함하며 상기 제2퓨즈가 절단되지 않은 상태에서는 제1데이터를 상기 풀다운 제어신호로 출력하고 상기 제2퓨즈가 절단된 상태에서는 상기 펄스 발생수단의 출력 펄스에 응답하여 제2데이터를 상기 풀다운 제어신호로 출력하는 제2래치수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.10. The apparatus of claim 9, wherein the control means comprises pulse generating means for generating a pulse in response to the predetermined input signal, and the first data in a state in which the first fuse is not cut. A first latch means for outputting a pull-up control signal and outputting second data as the pull-up control signal in response to an output pulse of the pulse generating means when the first fuse is cut; Outputting the first data as the pull-down control signal when the second fuse is not cut, and outputting the second data as the pull-down control signal in response to the output pulse of the pulse generating means when the second fuse is cut. And a second latch means. 제10항에 있어서, 상기 제1데이터는 논리하이이고 상기 제2데이터는 논리로우인 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device according to claim 10, wherein the first data is logic high and the second data is logic low. 제10항에 있어서, 상기 제1래치수단은, 전원전압에 일단이 접속되는 제1퓨즈와, 상기 제1퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 펄스 발생수단의 출력단에 게이트가 접속되는 엔모스 트랜지스터와, 상기 제1퓨즈와 상기 엔모스 트랜지스터의 접속점에서 출력되는 값을 반전시키는 반전수단과, 상기 제1퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 반전수단의 출력단에 게이트가 접속되는 또 다른 엔모스 트랜지스터와, 상기 반전수단의 출력을 반전시켜 상기 풀업 제어신호로 출력하는 또 다른 반전수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.12. The method of claim 10, wherein the first latch means comprises a first fuse having one end connected to a power supply voltage, a drain connected to the other end of the first fuse, a source connected to a ground voltage, and an output terminal of the pulse generating means. An NMOS transistor to which a gate is connected, inverting means for inverting a value output from a connection point of the first fuse and the NMOS transistor, a drain connected to the other end of the first fuse, and a source connected to a ground voltage; And another NMOS transistor having a gate connected to the output terminal of the inverting means, and another inverting means for inverting the output of the inverting means and outputting the pull-up control signal. 제10항에 있어서, 상기 제2래치수단은, 전원전압에 일단이 접속되는 제2퓨즈와, 상기 제2퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 펄스 발생수단의 출력단에 게이트가 접속되는 엔모스 트랜지스터와, 상기 제2퓨즈와 상기 엔모스 트랜지스터의 접속점에서 출력되는 값을 반전시키는 반전수단과, 상기 제2퓨즈의 타단에 드레인이 접속되고 접지전압에 소오스가 접속되며 상기 반전수단의 출력단에 게이트가 접속되는 또 다른 엔모스 트랜지스터와, 상기 반전수단의 출력을 반전시켜 상기 풀다운 제어신호로 출력하는 또 다른 반전수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.The second latch means according to claim 10, wherein the second latch means comprises: a second fuse having one end connected to a power supply voltage; a drain connected to the other end of the second fuse; and a source connected to a ground voltage; An NMOS transistor connected to a gate, inverting means for inverting a value output from a connection point of the second fuse and the NMOS transistor, a drain connected to the other end of the second fuse, and a source connected to a ground voltage; And another NMOS transistor having a gate connected to the output terminal of the inverting means, and another inverting means for inverting the output of the inverting means and outputting the pull-down control signal.
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KR100359778B1 (en) * 2000-07-19 2002-11-04 주식회사 하이닉스반도체 Circuit for Generating Address of Semiconductor Memory Device
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