KR19980028168A - 순환리더던시검사(crc)회로 - Google Patents
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Abstract
본 발명은 순환리던던시검사(CRC) 회로에 관한 것으로서, 특히, 복수의 데이터를 병렬로 입력하기 위한 복수의 데이터입력라인; 상기 복수의 데이터입력라인에서 전송된 복수의 데이터와 피드백된 복수의 출력데이터를 배타적 오어연산하여 연산된 복수의 출력데이터를 발생하는 배타적 오어 연산수단; 및 클럭신호에 동기되어 상기 배타적 오어 연산수단으로부터 전송된 복수의 출력데이터를 래치하여, 래치된 데이터를 출력하는 레지스터 및 상기 레지스터로부터 출력된 복수의 데이터들 각각을 실어서 상기 배타적 오어 연산수단에 피드백시키는 복수의 데이터 출력라인을 구비하는 것을 특징으로 한다.
따라서, 본 발명은 선형 피드백 쉬프트 레지스터(LFSR)를 이용한 비트-와이즈 방법과 색인 테이블 방법의 각 장점을 모아서, 특히 선형 피드백 쉬프트 레지스터(LFSR)를 비트-와이즈가 아닌 16-비트 병렬로 구성하여 하드웨어 구성비용의 부담을 덜면서 처리속도를 향상 시킬수 있고, 동일 비트를 처리하는 데 보다 적은 클럭수가 필요하고, 또한 동기 바이트 검출에도 효율적이다.
Description
본 발명은 순환리던던시검사(CRC) 회로에 관한 것으로서, 특히, 선형 피드백 쉬프트 레지스터(LFSR)를 이용한 비트-와이즈 방법과 색인 테이블 방법의 각 장점을 모아 병렬로 입력되는 데이터를 병렬로 출력할수 있도록 하여 하드웨어의 비용을 크게 늘리지 않으면서 처리속도를 향상시킨 순환리던던시검사 회로에 관한 것이다.
일반적으로, 순환리던던시검사(CRC) 회로는 데이터 전송시에 발생하는 에러를 검출하기 위해서 순환부호를 사용하며, 현재 널리 사용되고 있다. AC-3 데이터에 에러의 유무를 판단하는 데에는 몇가지 방법이 있는데 그 중에 한 가지가 순환리던던시검사 즉, CRC(Cyclic Redundancy Check)이다. 이는 인코딩시에 특정한 다항식으로 데이터를 나누어 그 나머지 값을 데이터와 함께 전송하고, 디코딩시에 이를 이용하여 에러의 유무를 판단할 수 있게 한다.
AC-3에서 선택한 다항식은 CRC-16으로 알려진 것으로, 다항식 P(x)는 다음과 같다.
상기 CRC회로를 구현하는 방법은 여러 가지가 있다. 가장간단한 방법으로 모든 경우의 색인 테이블(Lookup table)을 만들어 이를 참조하면서 계산하는 것과 선형 피드백 쉬프트 레지스터(LFSR)를 사용하는 방법이 있다. 하드웨어로 구현할 때는 후자의 경우가 효율적이다.
도 1 은 종래의 순환리던던시검사 회로의 일실시예를 설명하기 회로도로서, 16비트 선형 피드백 쉬프트 레지스터(LFSR)를 출력하도록 구성되어 있다.
상기 순환리던던시검사 회로는 복수의 데이터를 직렬 데이터 입력라인(a)과, 복수의 출력라인(L1~L16)에 연결된 16비트 공통 데이터출력라인(b)과, 클럭신호에 응답하여 제 16 출력라인에서 피드백된 출력데이터와 데이터 입력라인(a)으로부터 전송된 직렬입력데이터를 배타적 오아연산하는 제 1 배타적 오아연산부(10), 제 16 출력라인에서 피드백된 출력데이터와 제 14 출력라인 으로부터 피드백된 출력데이터를 배타적 오아연산하는 제 2 배타적 오아연산부(20)와, 제 16 출력라인에서 피드백된 출력데이터와 제 2 출력라인에서 피드백된 출력데이터를 배타적 오아연산하는 제 3 배타적 오아연산부(40)와, 제 1, 제 2 및 제 3 배타적 오아연산부(10,20,40)의 연산결과치 또는 피드백된 전단의 출력데이터를 래치하는 복수의 플립플롭으로 수성된 레지스터로 구성된다.
상기와 같이 구성된 회로의 동작을 설명하면 다음과 같다.
제 1 클럭신호(CK)에 동기되어 1비트의 데이터가 직렬입력되면 레지스터(60)으로부터 제 16 출력라인(L16)을 통해 귀환되는 데이터(lfsr[15])와 1비트 입력데이터를 제 1 배타적 오아연산부(10)에서 배타적 오아연산을 한다. 이와 더블어서 제 2, 제 3 배타적 오아연산부(20,40)에서도 각각이 제 16 출력라인(L16)을 통해 귀환되는 데이터(lfsr[15])와 제 2 플립플롭(f2)에서 출력되는 데이터(lfsr[1])을배타적 오아연산을 하고, 제 16 출력라인(L16)을 통해 귀환되는 데이터(lfsr[15])와 제 15 플립플롭에서 출력되는 데이터(lfsr[14])를 배타적 오아연산 한다. 도면에 도시된 바와 같이 나머지 플립플롭들(f2,f4~f15) 각각은 전단의 플립플롭의 출력단에 연결되어 클럭신호에 동기되어 1비트씩 쉬프트 한다. 이어서, 데이터의 직렬입력과 함께 클럭신호가 입력될 때 마다 상기의 동작을 반복한다.
예를 들어, 입력데이터가 16비트이라면 도 1 의 회로는 16번의 클럭신호에 응답하여 레지스터(60)의 순환데이터들을 배타적오어 연산과 쉬프트과정을 거쳐서 그 결과된 데이터를 최종적으로 레지스터(60)에 래치한다. 이 레지된 데이터는 디코딩시 에러검출을 위해서 사용된다.
도 2 는 종래의 순환리던던시검사 회로의 시믈레이션 결과를 나타낸 파형도로서 128비트의 입력데이터를 순환부호로 만들기 위해서는 입력데이터와 동일한 128번의 클럭이 필요함을 나타내고 있다.
상술한 바와 같이 종래의 순환리던던시검사 회로는 입력을 1비트씩 받아 처리하고, AC-3의 CRC가 동작하기 위해서는 CRC에 해당되는 비트수 만큼의 클럭이 소요되며, AC-3 디코더가 입력을 16비트로 받아서 동작한다는 것은 시스템 저하의 요인이 된다.
그리고, 종래의 기술은 수학식 1 을 바탕으로 선형 피드백 쉬프트 레지스터를 이용한 1비트 와이즈 방식으로 처리하거나 색인 테이블 방법을 사용하는 것으로서, 전자는 하드웨어의 구성비용은 적으나 처리속도가 느리고, 후자는 처리속도는 빠르나 하드웨어의 구성비용이 크다는 단점을 가지고 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 선형 피드백 쉬프트 레지스터(LFSR)를 이용한 비트-와이즈 방법과 색인 테이블 방법의 각 장점을 모아 병렬로 입력되는 데이터를 병렬로 출력할수 있도록 하여 하드웨어의 비용을 크게 늘리지 않으면서 처리속도를 향상시킨 순환리던던시검사 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 회로는 복수의 데이터를 병렬로 입력하기 위한 복수의 데이터입력라인; 상기 복수의 데이터입력라인에서 전송된 복수의 데이터와 피드백된 복수의 출력데이터를 배타적 오어연산하여 연산된 복수의 출력데이터를 발생하는 배타적 오어 연산수단; 및 클럭신호에 동기되어 상기 배타적 오어 연산수단으로부터 전송된 복수의 출력데이터를 래치하여, 래치된 데이터를 출력하는 레지스터 및 상기 레지스터로부터 출력된 복수의 데이터들 각각을 실어서 상기 배타적 오어 연산수단에 피드백시키는 복수의 데이터 출력라인을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 방법은 복수의 데이터를 병렬로 입력하는 단계, 상기 복수의 데이터입력라인에서 전송된 복수의 데이터와 피드백된 복수의 출력데이터를 소정의 연산방법에 따라 배타적 오어연산을 수행하여 연산된 복수의 데이터를 출력하는 단계, 및 클럭신호에 동기되어 상기 배타적 오어 연산수단으로부터 전송된 복수의 출력데이터를 래치하여, 래치된 데이터를 출력하는 단계, 및 상기 레지스터로부터 출력된 복수의 데이터들 각각을 실어서 상기 배타적 오어 연산수단에 피드백시키는 단계를 구비하는 것을 특징으로 한다.
도 1 은 종래의 순환리던던시검사 회로의 일실시예를 설명하기 회로도.
도 2 는 종래의 순환리던던시검사 회로의 시물레이션 결과를 나타낸 파형도.
도 3 은 본 발명에 의한 16비트 순환리던던시검사 회로의 바람직한 일실시예를 설명하기 위한 회로도.
도 4 는 본 발명에 의한 16비트 순환리던던시검사 회로의 시물레이션 결과를 나타낸 회로도.
이하, 첨부한 도면을 참고하여 본 발명을 상세하게 설명하면 다음과 같다.
도 3 은 본 발명에 의한 16비트 순환리던던시검사 회로의 바람직한 일 실시예를 설명하기 위한 회로도이다.
상기 순환리던던시검사 회로는 복수의 데이터를 병렬로 입력하기 위한 복수의 데이터입력라인(a)와, 복수의 데이터입력라인(a)에서 전송된 복수의 데이터(rccd[0])와 피드백된 복수의 출력데이터를 배타적 오어연산하여 연산된 복수의 출력데이터를 발생하는 배타적 오어 연산부(10)와, 클럭신호(CK)에 동기되어 배타적 오어 연산부(10)로부터 전송된 복수의 출력데이터를 래치하여, 래치된 데이터를 출력하는 레지스터(20)와, 레지스터(20)로부터 출력된 복수의 데이터들 개개의 라인에 실어서 상기 배타적 오어 연산부(20)에 피드백시키는 복수의 데이터 출력라인(b)으로 구성된다.
상기 배타적 오어 연산부(20)은 입력되는 병렬 시이컨스 데이터의 최하위 제 1 비트(rcvd[15])와 피드백된 제 1 ,제 2,제 3,제 4,제 5,제 6,제 7 ,제 8,제 9,제 10,제 11,제 12,제 13,제 14 및 제 16 출력테이터(lfsr[0]~lfsr[13],lfsr[15])를 배타적 오어 연산하는 제 1 배타적 오어 게이트(XOR1)와, 입력되는 병렬데이터의 제 2 비트(rcvd[14])와 피드백된 제 2,제 3,제 4,제 5,제 6,제 7 ,제 8,제 9,제 10,제 11,제 12,제 13,제 14 및 제 15 출력테이터(lfsr[1]~lfsr[15])를 배타적 오어 연산하는 제 2 배타적 오어 게이트와(XOR2), 입력되는 병렬데이터의 제 3 비트(rcvd[13])와 피드백된 제 1,제 2 및 제 15 출력데이터(lfsr[0],lfsr[1],lfsr[14])를 배타적 오어 연산하는 제 3 배타적 오어 게이트(XOR3)와, 입력되는 병렬데이터의 제 4 비트(rcvd[12])와 피드백된 제 2,제 3 및 제 16 출력데이터(lfsr[1],lfsr[2],lfsr[15])를 배타적 오어 연산하는 제 4 배타적 오어 게이트(XOR4)와, 입력되는 병렬데이터의 제 5 비트(rcvd[11])와 피드백된 제 3 및 제 4 출력데이터(lfsr[2],lfsr[3])를 배타적 오어 연산하는 제 5 배타적 오어 게이트(XOR5)와, 입력되는 병렬데이터의 제 6 비트(rcvd[10])와 피드백된 제 4, 제 5 출력데이터(lfsr[3],lfsr[4])를 배타적 오어 연산하는 제 6 배타적 오어 게이트(XOR6)와, 입력되는 병렬데이터의 제 7 비트(rcvd[9])와 피드백된 제 5 및 제 6 출력데이터(lfsr[4],lfsr[5])를 배타적 오어 연산하는 제 7 배타적 오어 게이트(XOR7)와, 입력되는 병렬데이터의 제 8 비트(rcvd[8])와 피드백된 제 6 및 제 7 출력데이터(lfsr[5],lfsr[6])를 배타적 오어 연산하는 제 8 배타적 오어 게이트(XOR8)와, 입력되는 병렬데이터의 제 9 비트(rcvd[7])와 피드백된 제 7 및 제 8 출력데이터(lfsr[6],lfsr[7])를 배타적 오어 연산하는 제 9 배타적 오어 게이트(XOR9)와, 입력되는 병렬데이터의 제 10 비트(rcvd[6])와 피드백된 제 8 및 제 9 출력데이터(lfsr[7],lfsr[8])를 배타적 오어 연산하는 제 10 배타적 오어 게이트(XOR10)와, 입력되는 병렬데이터의 제 11 비트(rcvd[5])와 피드백된 제 9 및 제 10 출력데이터(lfsr[8],lfsr[9])를 배타적 오어 연산하는 제 11 배타적 오어 게이트(XOR11)와, 입력되는 병렬데이터의 제 12 비트(rcvd[4])와 피드백된 제 10 및 제 11 출력데이터(lfsr[9],lfsr[10])를 배타적 오어 연산하는 제 12 배타적 오어 게이트(XOR12)와, 입력되는 병렬데이터의 제 13 비트(rcvd[3])와 피드백된 제 11 및 제 12 출력데이터(lfsr[10],lfsr[11])를 배타적 오어 연산하는 제 13 배타적 오어 게이트(XOR13)와, 입력되는 병렬데이터의 제 14 비트(rcvd[2])와 피드백된 제 12 및 제 13 출력데이터(lfsr[11],lfsr[12])를 배타적 오어 연산하는 제 14 배타적 오어 게이트(XOR14)와, 입력되는 병렬데이터의 제 15 비트rcvd[1]와 피드백된 제 13 및 제 14 출력데이터(lfsr[12],lfsr[13])를 배타적 오어 연산하는 제 15 배타적 오어 게이트(XOR15)와, 입력되는 병렬데이터의 최상위 제 16 비트(rcvd[0])와 피드백된 제 1 ,제 2,제 3,제 4,제 5,제 6,제 7 ,제 8,제 9,제 10,제 11,제 12,제 13,제 15 및 제 16 출력테이터(lfsr[0]~lfsr[12],lfsr[14],lfsr[15])를 배타적 오어 연산하는 제 16 배타적 오어 게이트와(XOR16)로 구성된다,
상기와 같이 구성된 회로의 동작을 살펴보면 다음과 같다.
본 발명은 기본적으로 다항식를 고속 병렬 수행에 적합하도록 변형하여 이를 선형 피드백 쉬프트 레지스터(LFSR)로 구현하였으며, 상기 배타적 오어 연산부(20)의 동작을 식으로 표현하면 다음과 같다.
[수학식 1]
여기에서, rcvd[15:0]는 입력 데이터이며, rcvd[0]는 최상위비트(Most Significant Bit)를 나타낸다. 그리고 lfsr[15:0]는 도 3 에 나타낸 레지스터값이며, 윗 첨자로 표시한 것은 레지스터값의 시간에 상응한 값을 표시한 것이다. 즉,은 n번째 값이고,은 (n+1)번째 값을 의미한다.
도 4 는 본 발명에 의한 16비트 순환리던던시검사 회로의 시물레이션 결과를 나타낸 회로도로서, 1 비트 와이즈(1-bit wise)로 구현하였을 경우의 시믈레이션 결과를 나타내었다.
도 3 을 참조하여 설명하면, 16비트의 입력데이터(rcvd[0]~rcvd[15])가 16비트의 데이터입력라인(a)에 입력되고, 일회의 클럭신호가 입력되면 레지스터(20)의 출력데이터(lfsr[0],lfsr[15])가 복수의 출력라인(L1~L16)과 공통데이터 출력라인(b)를 경유하여 배타적 오어 연산부(10)로 피드백되고, 배타적 오어 연산부(10)는 상기 16비트의 입력데이터(rcvd[0]~rcvd[15])와 피드배된 데이터를 배타적 오어연산하여 그 연산 결과치를 레지스터(20)에 래치한다. 여기에서, 배타적 오어 연산부(10)의 각 배타적오어 게이트(XOR1~XOR16)는 상기 레지스터(20)의 출력라인들(L1~L16)중 소정의 출력라인에 연결되어 있다.
상술한 동작은 일회의 클럭신호로 16비트의 입력데이터를 순환부호화 할 수 있으므로 128비트의 입력 데이터를 순환부호화 하는 데는 단지 8개의 클럭만으로 가능하게 된다.
따라서, 상술한 바와 같이 본 발명은 선형 피드백 쉬프트 레지스터(LFSR)를 이용한 비트-와이즈 방법과 색인 테이블 방법의 각 장점을 모아서, 특히 선형 피드백 쉬프트 레지스터(LFSR)를 비트-와이즈가 아닌 16-비트 병렬로 구성하여 하드웨어 구성비용의 부담을 덜면서 처리속도를 향상 시킬수 있고, 동일 비트를 처리하는 데 보다 적은 클럭수가 필요하고, 또한 동기 바이트 검출에도 효율적이다.
Claims (5)
- 복수의 데이터를 병렬로 입력하기 위한 복수의 데이터입력라인, 상기 복수의 데이터입력라인에서 전송된 복수의 데이터와 피드백된 복수의 출력데이터를 배타적 오어연산하여 연산된 복수의 출력데이터를 발생하는 배타적 오어 연산수단 및 클럭신호에 동기되어 상기 배타적 오어 연산수단으로부터 전송된 복수의 출력데이터를 래치하여, 래치된 데이터를 출력하는 레지스터와, 및 상기 레지스터로부터 출력된 복수의 데이터들 각각을 실어서 상기 배타적 오어 연산수단에 피드백시키는 복수의 데이터 출력라인을 구비하는 것을 특징으로 하는 순환리던던시검사(CRC) 회로.
- 제 1 항에 있어서, 상기 레지스터에서 상기 배타적 오어 연산수단으로 피드백되는 출력데이터는 16비트데이터인 것을 특징으로 하는 순환리던던시검사(CRC) 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 배타적 오어 연산수단은 16개의 배타적 오어 게이트를 구비하고, 상기 16비트 데이터 각 비트들에 대해서 아래의 수식:에 의한 배타적 오어 연산을 수행하는 것을 특징으로 하는 순환리던던시검사(CRC) 회로.
- 제 1 항에 있어서, 상기 레지스터는 상기 클럭신호에 동기되어 상기 배타적 오어연산수단의 복수의 출력데이터를 래치하는 복수의 플립플롭으로 구성되는 것을 특징으로 하는 순환리던던시검사(CRC) 회로.
- 복수의 데이터를 병렬로 입력하는 단계, 상기 복수의 데이터입력라인에서 전송된 복수의 데이터와 피드백된 복수의 출력데이터를 소정의 연산방법에 따라 배타적 오어연산을 수행하여 연산된 복수의 데이터를 출력하는 단계, 및 클럭신호에 동기되어 상기 배타적 오어 연산수단으로부터 전송된 복수의 출력데이터를 래치하여, 래치된 데이터를 출력하는 단계, 및 상기 레지스터로부터 출력된 복수의 데이터들 각각을 실어서 상기 배타적 오어 연산수단에 피드백시키는 단계를 구비하는 것을 특징으로 하는 순환리던던시검사(CRC) 회로.
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| KR19980028168A true KR19980028168A (ko) | 1998-07-15 |
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| KR (1) | KR19980028168A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439225B1 (ko) * | 2000-07-13 | 2004-07-05 | 엘지전자 주식회사 | 고속 데이터의 오류 검증회로 |
| KR100745863B1 (ko) * | 2000-04-14 | 2007-08-02 | 마츠시타 덴끼 산교 가부시키가이샤 | 씨알씨 연산장치 및 씨알씨 연산방법 |
-
1996
- 1996-10-21 KR KR1019960047165A patent/KR19980028168A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745863B1 (ko) * | 2000-04-14 | 2007-08-02 | 마츠시타 덴끼 산교 가부시키가이샤 | 씨알씨 연산장치 및 씨알씨 연산방법 |
| KR100439225B1 (ko) * | 2000-07-13 | 2004-07-05 | 엘지전자 주식회사 | 고속 데이터의 오류 검증회로 |
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