KR19980027761A - Multiple pocket implants for improved MOSFET and channel length control - Google Patents
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- 239000007943 implant Substances 0.000 title claims abstract description 16
- 238000002789 length control Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000002347 injection Methods 0.000 claims description 33
- 239000007924 injection Substances 0.000 claims description 33
- 239000002019 doping agent Substances 0.000 claims description 28
- 229910052785 arsenic Inorganic materials 0.000 claims description 15
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000002513 implantation Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical group [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
Abstract
트랜지스터와 트랜지스터 형성 방법이 제공된다. 트랜지스터(10)은 기판(12)에 위치된 소스 영역(20)과 드레인 영역(22)을 포함한다. 트랜지스터(10)은 또한 상측부(28)과 하측부(30)을 갖는 포켓 주입 영역(26)을 포함한다. 상측부(28)는 표면 근처에서 더 높은 종 농도를 제공한다. 하측부(30)는 표면 아래 영역 근처에서 더 높은 종 농도를 제공한다. 따라서, DIBL과 드레시홀드 전압 롤-오프가 향상될 수 있다.Transistors and transistor forming methods are provided. The transistor 10 includes a source region 20 and a drain region 22 positioned on the substrate 12. Transistor 10 also includes a pocket implant region 26 having an upper portion 28 and a lower portion 30. Top 28 provides higher species concentration near the surface. Lower portion 30 provides a higher species concentration near the subsurface area. Thus, the DIBL and the threshold voltage roll-off can be improved.
Description
본 발명은 일반적으로 반도체 처리에 관한 것으로 특히 단채널 트랜지스터에 관한 것이다.The present invention relates generally to semiconductor processing and in particular to short channel transistors.
최근의 소규모 트랜지스터(즉, 0.5마이크론 이하의 채널 길이를 갖는 것)는 드레인 유도 배리어 강하(DIBL)와 이에 의해 드레시홀드 전압 롤-오프(roll-off) 등의 MOSFET(산화 금속 반도체 필드 효과 트랜지스터)의 채널 길이 조절에 따른 문제점을 안고 있다. DIBL은 그 표면에서 또는 표면 아래(서브-표면:통상 깊이1500Å)에서 발생할 수 있다. 표면과 서브-표면 DIBL 모두는 바람직하지 않게 소스와 드레인 사이에 높은 MOSFET 누설 전류를 유도할 수 있다. 서브-표면 DIBL은 (a) 소스와 드레인 사이의 낮은 순수 서브-표면 도펀트 농도 및/또는 (b) 소스와 드레인 영역 사이의 저 효과 서브-표면 분리에 관련되는 것에 유의해야 한다. 유사하게, 표면 DIBL은 (a) 소스와 드레인 사이에 표면에서 또는 표면 근처에서의 낮은 순수 도펀트 농도 및/또는 (b) 표면에서 또는 표면 근처에서의 소스와 드레인 사이의 낮은 유효 분리와 관련되게 된다. 표면 DIBL의 예로서, 저 표면 농도의 도펀트와 고 서브-표면 농도(즉, 역행 프로필)을 형성하도록 비소의 채널(2)의 드레시홀드 조절 주입부를 갖는 p형 MOSFET에서는, 상당한 소스/드레인 도펀트 단부 프로필(4)이 도 1에서 나타낸 바와 같이 장치의 표면에 존재하는 것을 알 수 있다. 확산 단부 프로필은 상술된 (a) 와 (b)의 이유로 인해 단부 프로필 없이 예상되는 것 이상으로 드레시홀드 전압 롤-오프를 증가시킴으로써 MOSFET 성능에 불이익이 되어 버릴 수 있다.Recent small transistors (i.e., having channel lengths of less than 0.5 microns) have MOSFETs (metal oxide semiconductor field effect transistors) such as drain inductive barrier drop (DIBL) and thereby threshold voltage roll-off. There is a problem caused by adjusting the channel length. DIBL is either at or below the surface (sub-surface: normal depth 1500 ms). Both the surface and sub-surface DIBLs can undesirably induce high MOSFET leakage currents between the source and drain. It should be noted that the sub-surface DIBL relates to (a) low pure sub-surface dopant concentration between the source and drain and / or (b) low effect sub-surface separation between the source and drain regions. Similarly, surface DIBL is associated with (a) low pure dopant concentration at or near the surface between the source and drain and / or (b) low effective separation between the source and drain at or near the surface. . As an example of surface DIBL, in a p-type MOSFET with a dopant of low surface concentration and a threshold-controlled implant of arsenic channel 2 to form a high sub-surface concentration (ie, retrograde profile), significant source / drain dopant ends It can be seen that the profile 4 is present on the surface of the device as shown in FIG. 1. The diffusion end profile can be disadvantageous to MOSFET performance by increasing the threshold voltage roll-off beyond what would be expected without the end profile for reasons of (a) and (b) described above.
포켓 주입은 소스와 드레인 사이의 전체 채널 영역에 도펀트 농도를 상당히 증가시키지 않는 것 이외에는, MOSFET 특성의 채널 길이 제어를 향상시키는 데에 사용된다. 포켓 주입은 MOSFET 채널 영역의 단부에서/단부 근처에서 소스와 드레인 영역중 하나 또는 둘 다에 인접하여 도펀트 농도를 증가시키는 부가의 도펀트 단계이다. 포켓 주입이 예를 들어 비소 도펀트로 형성되어 역행 포켓 도핑 프로필을 형성하게 되면(도 2a에서 나타낸 바와 같이), 서브-표면 영역의 고 도펀트 농도가 서브-표면 DIBL을 방지할 수 있다. 그러나, 표면 또는 표면 근처 영역의 최종저 도펀트 농도는 표면 DIBL을 충분하게 방지할 수가 없다. 역으로, 인과 같은 다른 도펀트 종(및/또는 저 에너지 비소 주입)이 비역행 도핑 프로필(즉, 도 2b에서 나타낸 바와 같이 고 표면 농도와 저 서브-표면 농도)을 형성하는 데에 사용되면, 표면 영역의 고 도펀트 농도는 표면 DIBL을 방지할 수 있다. 그러나, 서브-표면 영역의 최종 저 도펀트 농도는 충분히 서브-표면 DIBL을 방지할 수 없다. 따라서, 표면(근처) 누설과 서브-표면 누설을 최적으로 개선하는 트랜지스터와 방법이 요망되고 있다.Pocket implants are used to improve channel length control of the MOSFET characteristics, except not significantly increasing the dopant concentration in the entire channel region between the source and drain. Pocket implantation is an additional dopant step that increases the dopant concentration near one or both of the source and drain regions at or near the end of the MOSFET channel region. If pocket implantation is formed with, for example, arsenic dopants to form a retrograde pocket doping profile (as shown in FIG. 2A), the high dopant concentration of the sub-surface region may prevent the sub-surface DIBL. However, the final low dopant concentration in the surface or near the surface may not sufficiently prevent the surface DIBL. Conversely, if other dopant species such as phosphorus (and / or low energy arsenic implants) are used to form a nonreverse doping profile (i.e., high surface concentrations and low sub-surface concentrations as shown in FIG. 2B), the surface High dopant concentrations in the region can prevent surface DIBL. However, the final low dopant concentration of the sub-surface region cannot sufficiently prevent the sub-surface DIBL. Accordingly, there is a need for transistors and methods that optimally improve surface (near) leakage and sub-surface leakage.
트랜지스터와 트랜지스터를 형성하는 방법이 여기에서 기술되고 있다. 트랜지스터는 적어도 채널 영역의 소스측과 드레인측중 하나와 둘 모두에 적어도 두 단계의 포켓 주입으로 이루어진다. 포켓 주입중 한 단계는 트랜지스터의 표면 근처의 충분한 농도를 확실하게 한다. 포켓 이식의 다른 단계는 트랜지스터의 서브-표면 영역의 충분한 농도를 확실하게 한다. 따라서, 표면과 서브-표면 DIBL 및 드레시홀드 전압 롤-오프가 향상된다.Transistors and methods of forming the transistors are described herein. The transistor consists of at least two stages of pocket implantation on at least one and both of the source and drain sides of the channel region. One step of pocket injection ensures a sufficient concentration near the surface of the transistor. Another step of pocket implantation ensures sufficient concentration of the sub-surface region of the transistor. Thus, surface and sub-surface DIBL and threshold voltage roll-offs are improved.
본 발명의 이점은 MOSFET 특성의 채널 길이 제어가 향상된 트랜지스터를 제공하는 것이다.An advantage of the present invention is to provide a transistor with improved channel length control of MOSFET characteristics.
본 발명의 다른 이점은 DIBL과 드레시홀드 전압 롤-오프가 최적으로 향상되는 트랜지스터를 제공하는 것이다.Another advantage of the present invention is to provide a transistor in which the DIBL and the threshold voltage roll-off are optimally improved.
이들 및 그 외 이점은 청구범위와 관련하여 상세한 설명에 관련되는 기술에 통상의 지식을 가지는 당업자에게는 명백하게 될 것이다.These and other advantages will be apparent to those skilled in the art having ordinary skill in the art related to the detailed description in relation to the claims.
도 1은 소스 및 드레인 도펀트 프로필 단부를 갖는 종래의 트랜지스터의 단면도.1 is a cross-sectional view of a conventional transistor having source and drain dopant profile ends.
도 2는 종래의 포켓 주입에 대한 도펀트 농도 대 기판의 깊이의 그래프.2 is a graph of dopant concentration versus depth of substrate for conventional pocket implants.
도 3은 본 발명에 따른 복수의 포켓 주입부를 갖는 PMOSFET의 단면도.3 is a cross-sectional view of a PMOSFET having a plurality of pocket implants in accordance with the present invention.
도 4-7은 도 3의 복수의 포켓 주입 MOSFET의 여러 제작 단계에서의 단면도.4-7 are cross-sectional views at various stages of fabrication of the plurality of pocket injection MOSFETs of FIG. 3.
＊도면의 주요부분에 대한 부호의 설명＊＊ Description of symbols for main parts of the drawings ＊
10:PMOSFET10: PMOSFET
12:웰 영역12: Well area
14:게이트 전극14: gate electrode
16:산화 게이트층16: oxide gate layer
20:소스 영역20: source area
22:드레인 영역22: drain area
24:채널 영역24: channel area
26:포켓 주입 영역26: pocket injection area
본 발명은 p형 MOSFET(PMOSFET)에 관련하여 설명될 것이다. 본 발명의 장점은 또한 MNOSFET와 같은 다른 형태의 트랜지스터로, 또한 상승된 소스/드레인을 갖는 다른 형태의 트랜지스터로 이용될 수 있는 것이 본 기술에의 당업자에게는 명백할 것이다. 본 발명이 소스측에 인접하여 포켓 주입부를 갖고 있는 것으로 설명되고 있지만, 포켓 주입부는 대체적으로 또는 부가적으로 드레인측에 형성될 수 있다.The present invention will be described with reference to a p-type MOSFET (PMOSFET). It will be apparent to those skilled in the art that the advantages of the present invention can also be used with other types of transistors, such as MNOSFETs, and with other types of transistors with raised sources / drains. Although the present invention has been described as having a pocket injection portion adjacent to the source side, the pocket injection portion may alternatively or additionally be formed on the drain side.
본 발명에 따른 PMOSFET(10)가 도 3에서 나타나 있다. PMOSFET(10)은 n형 웰(또는 기판)(12)에 형성된다. 게이트 전극(14)은 산화 게이트층(16)에 의해 웰 영역(12)으로부터 분리되어 있다. 소스 영역(20)과 드레인 영역(22)은 웰 영역(12)에 형성되어 있고, PMOSFET에 대해서는 p형 도펀트로 이루어져 있다. 채널영역(24)은 게이트 전극(14)아래에 위치되어 있다.A PMOSFET 10 according to the present invention is shown in FIG. 3. PMOSFET 10 is formed in n-type well (or substrate) 12. The gate electrode 14 is separated from the well region 12 by the oxide gate layer 16. The source region 20 and the drain region 22 are formed in the well region 12. The PMOSFET is formed of a p-type dopant. The channel region 24 is located under the gate electrode 14.
채널 영역(24)의 일 측상에는 포켓 주입 영역(26)이 있다. 포켓 영역(26)은 소스측, 드레인측에 위치할 수 있거나, 하나의 포켓 영역(26)이 소소측상에 다른 영역이 드레인측에 위치할 수 있다. 포켓 주입 영역(26)은 두 개의 부분, 상측부(28)와 하측부(30)로 이루어진다. 상측부(28)는 표면에서 고 도펀트 농도를 제공하여 도 2b과 유사하게 표면 DIBL을 바람직하게 감소시킨다. 하측부(30)는 서브-표면 영역에서 고 도펀트 농도를 제공하여 도 2a와 유사하게 서브-표면 DIBL을 향상시킨다. 상측부와 하측부(28, 30)은 다른 종, 다른 주입량으로의 동일한 종, 다른 에너지로 주입된 동일하거나 다른 종, 다른 각도에서 주입된 동일하거나 다른 종, 또는 상기의 조합으로 이루어질 수 있다. 결과는 표면 근처와 서브-표면 영역에서 충분한 도펀트 농도를 갖는 포켓 주입 영역(26)이다. 본 발명에 대한 예시의 도펀트 프로필은 도 4에서 나타내고 있다. 도 4에서 표면 근처와 서브-표면 영역에서 평평한 도펀트 프로필을 설명하고 있지만, 평평한 도펀트 프로필은 충분한 도펀트가 표면 근처와 서브-표면 영역에서 존재하는 한 필요하지 않다. 원하는 종의 농도는 설계되고 있는 MOSFET 기술에 관련되는 공칭 게이트 길이와 전원을 포함하는 많은 요인에 따라서 변한다. 예시가 이하 설명된다.On one side of the channel region 24 is a pocket injection region 26. The pocket region 26 may be located at the source side and the drain side, or one pocket region 26 may be located at the source side and the other region may be located at the drain side. The pocket injection area 26 consists of two parts, the upper part 28 and the lower part 30. Upper portion 28 provides a high dopant concentration at the surface to preferably reduce surface DIBL, similar to FIG. 2B. Lower portion 30 provides high dopant concentration in the sub-surface region to enhance the sub-surface DIBL similar to FIG. 2A. The upper and lower portions 28 and 30 may be of different species, the same species at different doses, the same or different species injected at different energies, the same or different species injected at different angles, or a combination of the above. The result is a pocket implant region 26 with sufficient dopant concentration near the surface and in the sub-surface region. An exemplary dopant profile for the present invention is shown in FIG. Although FIG. 4 illustrates a flat dopant profile near the surface and in the sub-surface region, a flat dopant profile is not necessary as long as sufficient dopant is present near the surface and in the sub-surface region. The desired species concentration will vary depending on a number of factors, including the nominal gate length and power supply associated with the MOSFET technology being designed. An example is described below.
본 발명의 일 실시예에 따른 PMOSFET(10)를 형성하는 방법이 이하 설명된다. 먼저, 이 소자는 도 5에서 나타낸 바와 같이, 게이트 전극(14)의 형성을 통해 제작된다. 드레인 영역이나 소스 영역이 형성되게 되는 기판(12)의 영역을 노출시키는 마스킹층(32)이 형성된다. 포켓 영역이 양측상에서 요망되고 있는 경우, 소스와 드레인측이 노출되게 된다. 양 측상에 포켓 주입 영역(26)을 갖는 대칭 소자는 제작 비용이 덜 든다. 그러나, 일 측상에만 포켓 주입 영역을 갖게 하면 더 나은 성능을 얻게 된다. 바람직한 실시예에서, 드레인 영역은 도 6에서 나타낸 바와 같이, 노출되게 된다. 드레인측상에 포켓 주입 영역을 위치시킴으로써 얻어지는 이점이 텍사스 인스트루먼트상에 양도된 미국 특허 출원 번호 No. (T1-20072)에서 기술되고 있다. 제1공정은 포켓 주입 영역(26)의 일부(28)를 형성하는 데에 이용된다. 제2공정은 포켓 주입 영역(26)의 일부(30)를 형성하는 데에 사용된다. 두 부분(28, 30)은 도 7에서 나타내고 있다. 먼저 상측부(28)을 형성하는 것으로 도시되고 있지만, 원한다면 차례는 바뀔 수도 있어 하측부(30)를 형성하는 제2공정이 먼저 실행될 수 있다. 제1공정은 서브-표면 영역에 고 농도의 종을 위치하게 하도록 설계된다. 5E16-4E17의 범위의 농도는 표면 근처에서 바람직하고 2E17-1E18의 범위는 서브-표면 영역에서 바람직하다. 제1 및 제2공정은 다른 종, 예를 들어 인 및 비소를 각각 사용할 수 있다. 비소는 안티몬으로 대체될 수 있다. NMOSFET에 대해서, 인은 붕소로 대체될 수 있고 비소는 인듐으로 대체될 수 있다. 이 종은 도펀트 단부를 절단하고 드레시홀드 전압 롤-오프와 DIBL을 증진시키는 기능을 성취할 수 있는 한, 도펀트일 필요가 없음에 유의하는 것이 중요하다. 예를 들어, 게르마늄 또는 실리콘 종이 사용될 수 있다.A method of forming the PMOSFET 10 according to one embodiment of the present invention is described below. First, this device is fabricated through the formation of the gate electrode 14, as shown in FIG. The masking layer 32 which exposes the area | region of the board | substrate 12 in which a drain region or a source region is formed is formed. If the pocket region is desired on both sides, the source and drain sides are exposed. Symmetrical elements with pocket injection regions 26 on both sides are less expensive to manufacture. However, having a pocket injection area on only one side yields better performance. In a preferred embodiment, the drain region is exposed, as shown in FIG. The benefit obtained by placing a pocket injection region on the drain side is assigned to U.S. Patent Application No. (T1-20072). The first process is used to form a portion 28 of the pocket injection region 26. The second process is used to form a portion 30 of the pocket injection region 26. Two parts 28, 30 are shown in FIG. 7. Although first shown as forming the upper portion 28, the order may be reversed if desired so that a second process of forming the lower portion 30 may be performed first. The first process is designed to place high concentration species in the sub-surface region. Concentrations in the range of 5E16-4E17 are preferred near the surface and ranges of 2E17-1E18 are preferred in the sub-surface region. The first and second processes may use different species, for example phosphorus and arsenic, respectively. Arsenic can be replaced with antimony. For NMOSFETs, phosphorus can be replaced with boron and arsenic can be replaced with indium. It is important to note that this species need not be a dopant as long as it can achieve the function of cutting the dopant end and enhancing the threshold voltage roll-off and DIBL. For example, germanium or silicon paper can be used.
다르게는, 제1공정은 제2공정보다 더 낮은 에너지에서 동일하거나 다른 종으로 실행될 수 있다. 예를 들어, 상측부(28)는 제1에너지 레벨(예를 들어, 5-30KeV)에서 비소를 주입하여 형성될 수 있고 하측부(30)는 제1에너지 레벨(예를 들어, 80-180KeV)보다 더 낮은 제2에너지 레벨에서 비소를 주입하여 형성될 수 있다. 두 종을 원한다면, 상측부(28)는 하나의 에너지 레벨(예를 들어, 5-50KeV)에서 인을 주입하여 형성될 수 있고 하측부는 제1에너지 레벨(80-180KeV)보다 더 높은 제2에너지 레벨에서 비소를 주입하여 형성될 수 있다. 물론, 원하는 에너지 레벨은 종의 타입과 주입량과 같은 많은 요소에 따라 변할 수 있다. 요점은 제2주입 공정에 관련한 주입 범위가 제1공정보다 더 넓다는 것이다.Alternatively, the first process can be performed with the same or different species at lower energy than the second process. For example, the upper portion 28 may be formed by injecting arsenic at a first energy level (eg, 5-30 KeV) and the lower portion 30 may be formed by a first energy level (eg, 80-180 KeV). It may be formed by injecting arsenic at a second energy level lower than). If two species are desired, the upper portion 28 can be formed by injecting phosphorus at one energy level (eg 5-50 KeV) and the lower portion is a second energy higher than the first energy level (80-180 KeV). It can be formed by injecting arsenic at the level. Of course, the desired energy level can vary depending on many factors, such as the type of species and the dosage. The point is that the injection range associated with the second injection process is wider than that of the first process.
상측부 및 하측부(28, 30)을 형성하는 다른 방법에서는 제1 및 제2공정에 대해 다른 주입량 레벨 및/또는 다른 주입 각도를 이용하고 있다. 주입량 레벨을 이용하게 되면, 상측부에 비교하여 하측부에 대하여 더 높은 주입 레벨이 이용된다. 다른 주입 각도가 바람직한 경우, 상측부를 형성하는 제1공정이 제2공정보다 더 큰 각도를 이용하고 있다.Other methods of forming the upper and lower portions 28, 30 use different injection level and / or different injection angles for the first and second processes. With an injection level, higher injection levels are used for the lower side as compared to the upper side. If another injection angle is desired, the first step of forming the upper portion uses a larger angle than the second step.
상기 제안들은 상측부와 하측부(28, 30)을 형성하도록 결합될 수 있음에 주의해야 한다. 바람직한 실시예에서, 다른 종 및 에너지 레벨이 사용될 수 있다. 예를 들어, 인과 비소는 비소를 인보다 더 높은 에너지에서 주입되게 하여 주입된다. 비소 주입은 수퍼 스팁 역행(SSR) 주입으로 알려진 종래의 포켓 주입이 가능하다. 다음에 부가의 인 주입이 실행된다. 따라서, 비소 주입은 기판에서 원하는 깊이로 고 농도를 제공하고 인 주입은 표면 근처에서 더욱 고 농도를 제공한다.It should be noted that the above suggestions can be combined to form the upper and lower portions 28 and 30. In preferred embodiments, other species and energy levels may be used. For example, phosphorus and arsenic are injected by allowing arsenic to be injected at higher energy than phosphorus. Arsenic implantation is possible with conventional pocket implantation known as super-steep retrograde (SSR) implantation. Additional phosphorus implantation is then performed. Thus, arsenic implants provide higher concentrations at the desired depth in the substrate and phosphorus implants provide higher concentrations near the surface.
이 점에서, 측벽 이격기(36)는 원한다면 도 8에서 나타낸 바와 같이, 게이트 전극(14)의 측벽상에 형성될 수 있다. 측벽 이격기(36)는 통상 산화 실리콘 또는 질화 실리콘과 같은 비유전 재료로 이루어진다. 다른 적당한 재료가 당업자에게 명백하게 될 것이다. 다음에, 소스 영역(20)과 드레인 영역(22)은 예를 들어, 이온 주입에 의해 형성된다. 소스 영역(20)과 드레인 영역(22)은 p형 도펀트로 이루어진다. 도펀트 농도는 디자인에 따라 변하는데, 예를 들어 1E18 내지 1E20/㎤일 수 있다. 소스 영역(20)과 드레인 영역(22) 및/또는 측벽 이격기(36)는 포켓 주입 영역(26) 이전에 형성될 수 있음에 주의해야 한다. 더욱이 드레인 연장 영역은 이 기술에서 알려진 바와 같이 형성될 수 있다. 포켓 주입(26)의 깊이는 서브-표면 누설을 방지하는 데에 필요한 것으로 결정된다. 따라서, 깊이는 소스와 드레인 영역(20, 22)의 깊이와 유사하다.In this regard, sidewall spacers 36 may be formed on the sidewalls of the gate electrode 14, as desired, as shown in FIG. Sidewall spacers 36 are typically made of a non-dielectric material, such as silicon oxide or silicon nitride. Other suitable materials will be apparent to those skilled in the art. Next, the source region 20 and the drain region 22 are formed by ion implantation, for example. The source region 20 and the drain region 22 are made of p-type dopant. The dopant concentration varies depending on the design, for example 1E18 to 1E20 / cm 3. It should be noted that the source region 20 and the drain region 22 and / or the sidewall spacers 36 may be formed before the pocket implant region 26. Moreover, the drain extension region can be formed as known in the art. The depth of pocket injection 26 is determined to be necessary to prevent sub-surface leakage. Thus, the depth is similar to the depth of the source and drain regions 20, 22.
NMOSFET를 원하는 경우, 상술된 도전형의 역전될 수 있다는 것이 당업자에게 명백할 것이다. 본 발명이 실시예로 설명하면서 기술되고 있지만, 이 설명은 제한적으로 파악되기 위한 것이 아니다. 본 설명을 기초로 하여 상기 설명된 실시예의 각종 변형 및 조합과, 본 발명의 다른 실시예들이 당업자에게는 명백하게 될 것이다. 예를 들어, 둘 이상의 주입 공정이 이용될 수 있다. 따라서 첨부한 청구범위는 이러한 변형 또는 실시예를 포함하는 것으로 의도된다.If an NMOSFET is desired, it will be apparent to those skilled in the art that the conductivity type described above can be reversed. Although the present invention has been described by way of examples, this description is not intended to be limiting. Various modifications and combinations of the above-described embodiments and other embodiments of the present invention will become apparent to those skilled in the art based on the present description. For example, more than one implantation process can be used. Accordingly, the appended claims are intended to cover such modifications or embodiments.
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Claims (26)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US608395P | 1995-10-24 | 1995-10-24 | |
| US60/006,083 | 1995-10-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980027761A true KR19980027761A (en) | 1998-07-15 |
Family
ID=21719219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960046666A KR19980027761A (en) | 1995-10-24 | 1996-10-18 | Multiple pocket implants for improved MOSFET and channel length control |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH09246553A (en) |
| KR (1) | KR19980027761A (en) |
| TW (1) | TW349248B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100775732B1 (en) * | 2001-06-29 | 2007-11-09 | 후지쯔 가부시끼가이샤 | Semiconductor device having pocket and manufacture thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3530410B2 (en) | 1999-02-09 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | Method for manufacturing semiconductor device |
| JP4481388B2 (en) * | 1999-06-25 | 2010-06-16 | 独立行政法人情報通信研究機構 | Insulated gate field effect transistor and method of manufacturing the same |
| JP2007335704A (en) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | Field-effect transistor and method of manufacturing the same |
-
1996
- 1996-10-18 KR KR1019960046666A patent/KR19980027761A/en not_active Application Discontinuation
- 1996-10-24 JP JP8282698A patent/JPH09246553A/en active Pending
- 1996-12-20 TW TW085115733A patent/TW349248B/en active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100775732B1 (en) * | 2001-06-29 | 2007-11-09 | 후지쯔 가부시끼가이샤 | Semiconductor device having pocket and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW349248B (en) | 1999-01-01 |
| JPH09246553A (en) | 1997-09-19 |
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|---|---|---|---|
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