KR19980027603A

KR19980027603A - Stacked Package

Info

Publication number: KR19980027603A
Application number: KR1019960046434A
Authority: KR
Inventors: 신명진
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-10-17
Filing date: 1996-10-17
Publication date: 1998-07-15

Abstract

본 발명은 적층형 패키지에 관한 것으로, 종래에는 반도체 패키지를 고집적하는데 한계가 있는 문제점이 있었던 바, 본 발명 적층형 패키지는 상부피시비의 상,하부에 다수개의 칩을 접속부재를 이용하여 실장하고, 상부피시비와 하부피시비의 전기적인 연결을 연결부재를 이용하여 연결함으로서, 고집적의 패키지를 제조하는 것이 용이한 효과가 있고, 또한 박형의 패키지를 제조할 수 있는 효과가 있다.The present invention relates to a stacked package, and in the related art, there has been a problem in that the semiconductor package has a limitation in high integration. In the stacked package of the present invention, a plurality of chips are mounted on upper and lower portions of an upper PCB by using a connection member, and an upper PCB ratio. By connecting the electrical connection of the lower portion of the PCB with the connecting member, it is easy to manufacture a high-density package, there is an effect that can be produced a thin package.

Description

Stacked Package

본 발명은 적층형 패키지에 관한 것으로, 특히 상부피시비의 상,하부에 다수개의 칩을 설치할 수 있도록 함으로서 최소한의 면적으로 고집적을 이룰 수 있도록 하는데 적합한 적층형 패키지에 관한 것이다.The present invention relates to a stacked package, and more particularly, to a stacked package suitable for achieving high integration with a minimum area by allowing a plurality of chips to be installed above and below an upper PCB.

최근들어 반도체 기술의 급격한 발전으로 주어진 면적내에 보다 많은 갯수의 칩을 내장하기 위한 노력을 기울이고 있는 바, 그 일예로서 메모리 모듈(MEMORY MODULE)에 서로다른 메모리 칩을 피기-백(PIGGY-BAG)형태로 적층한 적층형 반도체 패키지가 쓰여지고 있다.In recent years, due to the rapid development of semiconductor technology, efforts have been made to embed a larger number of chips in a given area. For example, different memory chips in a memory module are called PIGGY-BAG. Laminated semiconductor packages stacked on the substrate have been used.

상기한 바와 같은 피기-백 형태의 적층형 반도체 패키지의 전형적인 실시형태를 첨부된 도면에 의하여 설명하면 다음과 같다.Referring to the accompanying drawings, a typical embodiment of the stacked-type semiconductor package of the piggy-back type as described above is as follows.

도 1은 종래 SOJ 패키지의 구조를 보인 종단면도로서 리드프레임(1)의 패들(2) 상면에 반도체 칩(3)이 부착되어 있고, 그 칩(3)의 양측에 다수개의 인너리드(4)가 설치되어 있으며, 상기 칩(3)과 다수개의 인너리드(4)는 각각 금속와이어(5)로 연결되어 있고, 상기 칩(3), 패들(2), 금속와이어(5), 인너리드(4)의 일정부분을 감싸도록 에폭시로 몰딩된 몰딩부(6)가 형성되어 있으며, 상기 인너리드(4)에 연장하여 몰딩부(6)의 외측으로 아웃리드(7)가 연장형성되어 있다.1 is a vertical cross-sectional view showing a structure of a conventional SOJ package, in which a semiconductor chip 3 is attached to an upper surface of a paddle 2 of a lead frame 1, and a plurality of inner leads 4 are provided on both sides of the chip 3. The chip 3 and the plurality of inner leads 4 are respectively connected by metal wires 5, and the chips 3, paddles 2, metal wires 5 and inner leads ( A molding part 6 molded with epoxy is formed to surround a portion of 4), and the out lead 7 extends to the outside of the molding part 6 by extending to the inner lead 4.

이에 따라, 도 2에 도시한 바와 같이, 상기한 바와 같은 구조를 가지는 반도체 패키지(P')의 아웃리드(7)에 상부 반도체 패키지(P)의 아웃리드(7')를 접속시켜 피기-백 형태의 적층형 패키지(P)를 얻을 수 있으며, 이와 같은 적층형 패키지(P)는 직접도를 높이는 효과를 가질뿐 아니라, 통상적인 방법에 의하여 메모리 모듈이나 보드 레벨에 실장된다.Accordingly, as shown in FIG. 2, the outlead 7 ′ of the upper semiconductor package P is connected to the outlead 7 of the semiconductor package P ′ having the structure as described above. The stacked package P can be obtained, and the stacked package P can be mounted at the memory module or the board level by a conventional method as well as having an effect of directly increasing the degree of directivity.

그러나, 상기와 같은 종래 기술에 의한 적층형 패키지는 별도의 각각 형성된 반도체 패키지(P')(P)를 적층시킨 구조로서, 각각의 반도체 패키지(P')(P)마다 와이어본딩공정에 의한 와이어 루프 높이(WIRE LOOP HEIGHT) 및 몰딩부(6)의 두께 만큼 적층형 패키지(P)의 두께가 두꺼워지게 됨으로써 적층형 패키지(P)의 박형화에 기여할 수 없는 문제점이 있었다. 또한 하나의 적층형 패키지(P)를 제조하기 위하여 독립된 반도체 패키지를 각각 제조한 후, 상측에 위치하는 패키지의 아웃리드(7')와 하측에 위치하는 패키지의 아웃리드(7)를 일일이 접속시키는 것으로, 시간이 많이 소요되고, 작업이 난이하여 고집적화하는데 한계가 있는 문제점이 있었다.However, the stacked package according to the related art is a structure in which semiconductor packages P 'and P formed separately are laminated, and a wire loop is formed by a wire bonding process for each semiconductor package P' and P. FIG. Since the thickness of the stacked package P is increased by the height of the wire loop height and the molding part 6, there is a problem in that the thickness of the stacked package P cannot be reduced. In addition, in order to manufacture one stacked package P, each independent semiconductor package is manufactured, and then the outlead 7 'of the package located on the upper side and the outlead 7 of the package located on the lower side are individually connected. It is time consuming and difficult to work with, so there is a limit to high integration.

본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 적층형 패키지를 제공함에 있다.An object of the present invention is to provide a stacked package that does not have various problems as described above.

본 발명의 다른 목적은 상부피시비의 양측에 수개의 칩을 실장하여 박형화에 기여할 수 있도록 하는데 적합한 적층형 패키지를 제공함에 있다.Another object of the present invention is to provide a stacked package suitable for mounting several chips on both sides of the upper PCB so as to contribute to thinning.

본 발명의 또다른 목적은 패턴이 내설된 다층레이어의 상부피시비에 칩을 실장하여 고집적화가 용이하도록 하는데 적합한 적층형 패키지를 제공함에 있다.Still another object of the present invention is to provide a stacked package suitable for facilitating high integration by mounting a chip on the upper PCB of a multilayer layer having a pattern.

도 1은 종래 SOJ 패키지의 구조를 보인 종단면도.1 is a longitudinal sectional view showing a structure of a conventional SOJ package.

도 2는 종래 기술에 의한 적층형 패키지의 구조를 보인 종단면도.Figure 2 is a longitudinal sectional view showing the structure of a stacked package according to the prior art.

도 3은 본 발명 적층형 패키지의 실시예를 보인 종단면도.Figure 3 is a longitudinal sectional view showing an embodiment of the present invention laminated package.

도 4는 도 3의 변형예를 보인 종단면도.4 is a longitudinal sectional view showing a modification of FIG.

도 5는 도 3의 다른 변형예를 보인 종단면도.5 is a longitudinal sectional view showing another modification of FIG.

도 6은 도 3의 또다른 변형예를 보인 종단면도.Figure 6 is a longitudinal cross-sectional view showing another modification of FIG.

도 7은 도 3의 또다른 변형예를 보인 종단면도.FIG. 7 is a longitudinal sectional view showing another modified example of FIG. 3; FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11 : 상부피시비12 : 칩11: upper PCB ratio 12: chip

13 : 범프14 : 지지용피시비13: bump 14: support

15 : 하부피시비15a : 패드15: lower portion ratio 15a: pad

16 : 몰딩부21 : 접속와이어16 molding unit 21 connection wire

31 : 연결와이어31: connection wire

상기와 같은 본 발명의 목적을 달성하기 위하여 다층레이어로된 상부피시비와, 그 상부피시비의 상,하부에 설치되는 수개의 반도체 칩과, 그 칩과 상부피시비의 사이에 개재되는 다수개의 접속부재와, 상기 상부피시비의 하면 가장자리에 설치되는 연결부재와, 그 연결부재의 하면에 설치되며 하면에 다수개의 패드가 형성되어 있는 하부피시비와, 상기 칩, 상,하부피시비, 연결부재를 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성된 것을 특징으로 하는 적층형 패키지가 제공된다.In order to achieve the object of the present invention as described above, the upper PCB in a multi-layer layer, several semiconductor chips provided on the upper and lower portions of the upper PCB, a plurality of connection members interposed between the chip and the upper PCB; And a connecting member installed at the bottom edge of the upper PCB, a lower PCB installed on the lower surface of the connecting member and having a plurality of pads formed thereon, and an epoxy to surround the chip, the upper and lower PCBs, and the connecting member. Provided is a laminated package, characterized in that comprising a molded part for molding.

이하, 상기와 같이 구성되는 본 발명 적층형 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in more detail with reference to the embodiment of the accompanying drawings, the laminate package is configured as described above as follows.

도 3은 본 발명 적층형 패키지의 실시예를 보인 종단면도로서, 도시된 바와 같이, 패턴(미도시) 내설되며 다층레이어로된 상부피시비(11)의 상,하부에 각각 수개의 칩(12)이 설치되고, 그 칩(12)과 상부피시비(11) 사이에는 다수개의 범프(13)로 접속되며, 상기 상부피시비(11)의 하면 가장 자리에는 상,하방향의 비어홀(미도시)이 내설된 지지용피시비(14)가 설치되며, 그 지지용피시비(14)의 하면에는 다수개의 패드(15a)가 하면에 구비된 하부피시비(15)가 설치되고, 상기 하부피시비(15)의 하면을 외부로 노출시킴과 아울러 상기 상부피시비(11), 칩(12), 지지용피시비(14), 하부피시비(15)의 일정부분을 감싸도록 에폭시로 몰딩되어 몰딩부(16)가 형성된다.3 is a longitudinal cross-sectional view showing an embodiment of the stacked package of the present invention. As shown, a plurality of chips 12 are formed on the upper and lower portions of the upper PCB 11 in a pattern (not shown) and formed of a multilayer layer. And a plurality of bumps 13 connected between the chip 12 and the upper PCB 11, and upper and lower via holes (not shown) are built in the bottom edge of the upper PCB 11. A support PCB 14 is installed, and a lower PCB 15 provided with a plurality of pads 15a is provided on a lower surface of the support PCB 14, and a lower surface of the lower PCB 15 is externally provided. In addition, the molding part 16 is formed by molding with epoxy to cover a portion of the upper PCB 11, the chip 12, the supporting PCB 14, and the lower PCB 15.

이와 같이 구성되는 본 발명 실시예에 따른 적층형 패키지는 지지용피시비(14)가 설치된 하부피시비(15)의 상부에 수개의 칩(12)이 실장된 상부피시비(11)를 솔더링(SOLDERING)으로 설치하고, 하부피시비(15)의 하면을 외부로 노출시킴과 동시에 상기 상부피시비(11), 칩(12), 지지용피시비(14), 하부피시비(15)의 일정부분을 감싸도록 에폭시(EPOXY)로 몰딩(MOLDING)하여 완성한다.In the stacked package according to the embodiment of the present invention configured as described above, the upper PCB 11 on which several chips 12 are mounted is installed on the upper portion of the lower PCB 15 on which the supporting PCB 14 is installed by soldering. And expose the lower surface of the lower portion of the lower portion 15 to the outside, and at the same time, cover the upper portion of the upper portion 11, the chip 12, the supporting portion of the portion 14, and the lower portion of the portion 15 of the epoxy (EPOXY). Finish by molding with.

도 4는 도 3의 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 수개의 칩(12)과 다층레이어로된 상부피시비(11)를 접속와이어(21)로 전기적인 연결을 하였다.FIG. 4 is a longitudinal sectional view showing the modification of FIG. 3, and as shown in FIG. 3, the basic configuration is the same as that of FIG. 3, and the plurality of chips 12 and the upper PCB 11 formed of multilayer layers are connected to the wire 21. Electrical connection.

도 5은 도 3의 다른 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 상부피시비(11)의 상부에 설치되는 칩(12)은 접속와이어(21)로 연결하고, 하부에 설치되는 칩(12)은 범프(13)로 접속시켜서 구성된다.FIG. 5 is a longitudinal cross-sectional view illustrating another modified example of FIG. 3. As shown in FIG. 5, the basic configuration is the same as that of FIG. 3, and the chip 12 installed on the upper portion of the upper PCB 11 is connected to the connection wire 21. The chip 12 installed in the lower portion is connected by bumps 13.

도 6은 도 3의 또다른 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 상부피시비(11)의 상부에 설치되는 칩(12)은 접속와이어(21)로 연결하고, 하부에 설치되는 칩(12)은 범프(13)로 접속시키며, 상기 상부피시비(11)와 하부피시비(15)를 연결와이어(31)로 연결한 것이다.FIG. 6 is a longitudinal cross-sectional view illustrating another modified example of FIG. 3. As shown in FIG. 6, the basic configuration is the same as that of FIG. 3, and the chip 12 installed on the upper portion of the upper PCB 11 includes a connection wire 21. The chip 12 is installed in the lower portion is connected to the bump 13, and the upper PCB 11 and the lower PCB 15 are connected by a connection wire 31.

도 7은 도 3의 또다른 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 상부피시비(11)와 하부피시비(15)의 전기적인 연결을 연결와이어(31)로 연결한 것이다.FIG. 7 is a longitudinal cross-sectional view showing another modified example of FIG. 3, and as shown in FIG. 3, the basic configuration is the same as that of FIG. 3, and the electrical connection between the upper and lower PCBs 11 and 15 is connected to the wires ( 31).

이상에서 상세히 설명한 바와 같이 본 발명 적층형 패키지는 상부피시비의 상,하부에 다수개의 칩을 실장하고, 접속부재를 이용하여 전기적인 연결을 함으로서, 고집적의 패키지를 제조하는 것이 용이한 효과가 있고, 또한 박형의 패키지를 제조할 수 있는 효과가 있다.As described in detail above, the stacked package of the present invention mounts a plurality of chips on the upper and lower portions of the upper PCB, and makes an electrical connection by using a connection member, thereby making it easy to manufacture a highly integrated package. There is an effect that can produce a thin package.

Claims

An upper PCB formed of a multilayered layer, several semiconductor chips provided on the upper and lower portions of the upper PCB, a plurality of connection members interposed between the chip and the upper PCB, and a lower edge of the upper PCB And a lower portion of the connecting portion, a lower portion of the lower portion of the connecting portion, which is formed on the lower portion of the connecting member, and a molding portion formed of epoxy to surround the chip, the upper and lower portions of the portion, and the connecting member. Stackable package.

The laminated package according to claim 1, wherein the connection member is a bump or a connection wire.

The package of claim 1, wherein the connection member is a support PCB or a connection wire.