KR19980026770A - Codec interface circuit - Google Patents
Codec interface circuit Download PDFInfo
- Publication number
- KR19980026770A KR19980026770A KR1019960045330A KR19960045330A KR19980026770A KR 19980026770 A KR19980026770 A KR 19980026770A KR 1019960045330 A KR1019960045330 A KR 1019960045330A KR 19960045330 A KR19960045330 A KR 19960045330A KR 19980026770 A KR19980026770 A KR 19980026770A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- clock signal
- bit
- bclk
- dividing
- Prior art date
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
본 발명은 코덱 인터페이스 회로에 관한 것으로, 디지털 신호 처리부와 코덱 사이의 신호 전달을 인터페이싱하는 코덱 인터페이스 회로에 있어서, 상기 코덱 인터페이스 회로는, 외부로부터 소정의 주파수를 갖는 클럭 신호와 모드 선택 신호를 입력받고, 상기 모드 선택 신호에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 상기 클럭 신호를 분주하여 비트 클럭 신호로서 출력하는 제 1 분주 수단과, 상기 제 1 분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 소정의 분주비로 분주하여 출력하는 제 2 분주 수단과, 상기 제 2 분주 수단의 출력 신호에 동기되어서 소정 주파수의 동기 펄스 신호를 출력하는 동기 펄스 발생 수단 및, 상기 제 1 분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 상기 동기 펄스 발생 수단으로부터 상기 동기 펄스 신호를 입력받고, 상기 동기 펄스 신호를 상기 비트 클럭 신호에 동기시켜 프레임 동기 신호를 발생시키는 프레임 동기 신호 발생 수단을 포함하여 구성된다. 이러한 장치에 의해서, 서로 다른 주파수를 갖는 복수의 프레임 동기 신호를 발생시킬 수 있게 되었다.The present invention relates to a codec interface circuit, the codec interface circuit for interfacing the signal transfer between the digital signal processing unit and the codec, the codec interface circuit receives a clock signal and a mode selection signal having a predetermined frequency from the outside; First division means for dividing the clock signal at any one of a plurality of division ratios and outputting the clock signal as a bit clock signal in response to the mode selection signal, and receiving the bit clock signal from the first division means; Second dividing means for dividing and outputting at a predetermined dividing ratio, synchronous pulse generating means for outputting a synchronous pulse signal of a predetermined frequency in synchronization with an output signal of the second dividing means, and the bit clock from the first dividing means. Receiving a signal and synchronizing the pulse from the synchronizing pulse generating means And frame synchronizing signal generating means for receiving a signal and generating a frame synchronizing signal by synchronizing the synchronizing pulse signal with the bit clock signal. This apparatus makes it possible to generate a plurality of frame synchronizing signals having different frequencies.
Description
본 발명은 코덱 인터페이스(CODEC interface) 회로에 관한 것으로, 보다 구체적으로, 4 개의 서로 다른 주파수를 갖는 프레임(frame) 동기 신호를 발생시킬 수 있는 코덱 인터페이스 회로에 관한 것이다.The present invention relates to a codec interface circuit, and more particularly, to a codec interface circuit capable of generating a frame synchronization signal having four different frequencies.
코덱 인터페이스 회로는, 보통 8 kHZ의 샘플링 주파수를 갖는 프레임 동기 신호에 맞추어, 코덱으로부터 입력되는 PCM(pulse code modulation) 데이터 혹은, 뮤-로우(│L low) 데이터를 디지털 신호 처리부(DSP;digital signal processor)에서 처리할 수 있는 선형(linear) 데이터로 전환시키거나, 반대로, 디지털 신호 처리부로부터 입력되는 선형 데이터를 코덱에서 처리할 수 있는 PCM 데이터 또는, 뮤-로우 데이터로 전환시키는 회로이다.The codec interface circuit is configured to convert PCM (pulse code modulation) data or mu-low data input from the codec in accordance with a frame synchronization signal having a sampling frequency of 8 kH Z. A circuit converts linear data that can be processed by a signal processor, or conversely, converts linear data input from a digital signal processor into PCM data or mu-low data that can be processed by a codec.
도 1은 디지털 신호 처리부와 코덱 사이에서 코덱 인터페이스 회로의 동작을 설명하기 위한 도면이다.1 is a diagram for describing an operation of a codec interface circuit between a digital signal processor and a codec.
도 1을 참조하면, 코덱 인터페이스 회로(20)는, 디지털 신호 처리부(10)로부터 입력되는 선형 데이터를 코덱(30)에서 처리 가능한 PCM 데이터나 뮤-로우 데이터로 전환시켜서 이 데이터를 코덱(30)으로 전달한다. 그리고, 코덱(30)으로부터 입력되는 PCM 데이터나 뮤-로우 데이터는 디지털 신호 처리부(10)에서 처리 가능한 선형 데이터로 전환시켜 상기 디지털 신호 처리부(10)로 전달한다.Referring to FIG. 1, the codec interface circuit 20 converts linear data input from the digital signal processing unit 10 into PCM data or mu-low data that can be processed by the codec 30 and converts the data into the codec 30. To pass. The PCM data or the mu-low data input from the codec 30 are converted into linear data that can be processed by the digital signal processor 10 and transferred to the digital signal processor 10.
그러나, 종래 코덱 인터페이스 회로(20)에 의하면, 코덱(30)으로 전달되는 프레임 동기 신호(fsync)가 한 개로 고정되어 있다. 따라서, 다른 주파수의 프레임 동기 신호(fsync)를 갖는 코덱으로는 전달이 불가능하다. 즉, 디지털 신호 처리부(10)의 소프트 웨어의 변경 압축률이 높아짐에 따라 프레임 동기 신호(fsync)의 변동이 있는 경우, 변동된 프레임 동기 신호(fsync)에 맞는 코덱을 사용하여야 된다. 그러나, 코덱 인터페이스 회로(20)는 변동된 프레임 동기 신호(fsync)에 맞추어 교체된 코덱과는 서로 주파수가 맞지 않기 때문에 신호의 전달이 불가능하다. 따라서, 외부 코덱(30)이 바뀌게 되면, 칩 전체를 교체해야 하는 문제점이 있었다.However, according to the conventional codec interface circuit 20, the frame sync signal f sync transmitted to the codec 30 is fixed to one. Therefore, transmission is impossible with a codec having a frame sync signal f sync of another frequency. That is, when there is a change in the digital signal processing unit 10 changes the compression ratio of the software increases the frame synchronization signal (f sync) in accordance with, and be using the codec for the changed frame synchronization signal (f sync). However, the codec interface circuit 20 cannot transmit signals because the frequencies of the codec interface circuits that are replaced in accordance with the changed frame sync signal f sync do not coincide with each other. Therefore, when the external codec 30 is changed, there is a problem that the entire chip must be replaced.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 4 개의 서로 다른 주파수를 갖는 프레임 동기 신호를 발생시킬 수 있는 코덱 인터페이스 회로를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems, and an object thereof is to provide a codec interface circuit capable of generating frame synchronization signals having four different frequencies.
도 1은 디지털 신호 처리부와 코덱 사이에서 코덱 인터페이스 회로가 동작하는 것을 설명하기 위한 도면;1 is a view for explaining the operation of the codec interface circuit between the digital signal processing unit and the codec;
도 2는 본 발명의 실시예에 따른 코덱 인터페이스 회로를 개략적으로 보이는 도면;2 is a schematic illustration of a codec interface circuit according to an embodiment of the invention;
도 3은 본 발명의 실시예에 따른 제 1 분주 수단을 개략적으로 보이는 도면;3 shows schematically a first dispensing means according to an embodiment of the invention;
도 4는 본 발명의 실시예에 따른 프레임 동기 신호 발생부를 개략적으로 보여주는 도면;4 is a schematic view of a frame sync signal generator according to an embodiment of the present invention;
도 5는 본 발명의 실시예에 따른 프레임 동기 신호 발생부의 동작을 설명하기 위한 타이밍 도.5 is a timing diagram for explaining an operation of a frame sync signal generator according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
10 : 디지털 신호 처리부 20 : 코덱 인터페이스10: digital signal processor 20: codec interface
30 : 코덱 40 : 제 1 분주 수단30 codec 40 first dispensing means
50 : 제 2 분주 수단 60 : 동기 펄스 발생 수단50: second division means 60: synchronization pulse generating means
70 : 프레임 동기 신호 발생 수단70: frame synchronization signal generating means
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 디지털 신호 처리부와 코덱 사이를 인터페이싱하는 코덱 인터페이스 회로에 있어서, 상기 코덱 인터페이스 회로는, 외부로부터 소정의 주파수를 갖는 클럭 신호와 모드 선택 신호를 입력받고, 상기 모드 선택 신호에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 상기 클럭 신호를 분주하여 비트 클럭 신호로서 출력하는 제 1 분주 수단과, 상기 제 1 분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 소정의 분주비로 분주하여 출력하는 제 2 분주 수단과, 상기 제 2 분주 수단의 출력 신호를 입력받아 소정 주파수의 동기 펄스 신호를 출력하는 동기 펄스 발생 수단 및, 상기 제 1 분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 상기 동기 펄스 발생 수단으로부터 상기 동기 펄스 신호를 입력받고, 상기 동기 펄스 신호를 상기 비트 클럭 신호에 동기시켜 프레임 동기 신호를 발생시키는 프레임 동기 신호 발생 수단을 포함하여 구성된다.According to a feature of the present invention for achieving the above object, in a codec interface circuit for interfacing between a digital signal processor and a codec, the codec interface circuit inputs a clock signal and a mode selection signal having a predetermined frequency from the outside. And a first division means for dividing the clock signal at any one of a plurality of division ratios and outputting the clock signal as a bit clock signal in response to the mode selection signal, and inputting the bit clock signal from the first division means. Second distributing means for dividing and outputting at a predetermined division ratio, and outputting a synchronous pulse signal of a predetermined frequency by receiving the output signal of the second distributing means, and the bit from the first distributing means. Receiving a clock signal and receiving the sync pulse signal from the sync pulse generator; And frame synchronizing signal generating means for receiving the input and generating a frame synchronizing signal by synchronizing the synchronizing pulse signal with the bit clock signal.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 분주 수단은, 상기 모드 선택 신호가 00 의 2 비트 값일때는 상기 클럭 신호를 12 분주하여 비트 클럭 신호로서 출력하고, 상기 모드 선택 신호가 01 의 2 비트 값일때는 상기 클럭 신호를 13 분주하여 비트 클럭 신호로서 출력하고, 상기 모드 선택 신호가 10 의 2 비트 값일때는 상기 클럭 신호를 14 분주하여 비트 클럭 신호로서 출력하고, 상기 모드 선택 신호가 11 의 2 비트 값일때는 상기 클럭 신호를 15 분주하여 비트 클럭 신호로서 출력한다.In a preferred embodiment of this aspect, the first division means divides the clock signal into 12 when the mode selection signal is a 2-bit value of 00 and outputs it as a bit clock signal, and the mode selection signal is 2 by 01. When the bit value is 13, the clock signal is divided and output as a bit clock signal. When the mode select signal is a 2-bit value of 10, the clock signal is divided by 14 and output as a bit clock signal. When the value is 2 bits, the clock signal is divided into 15 bits and output as a bit clock signal.
(작용)(Action)
이러한 장치에 의해서, 입력되는 소정의 클럭 신호를 소정의 모드 선택 신호에 응답하여 소정의 분주비로 분주하여, 서로 다른 주파수를 갖는 4 개의 프레임 동기 신호를 발생 시킨다.By such an apparatus, an input predetermined clock signal is divided at a predetermined division ratio in response to a predetermined mode selection signal to generate four frame synchronizing signals having different frequencies.
(실시예)(Example)
이하, 도 2 내지 도 5 를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 5.
도 2 를 참고하면, 본 발명의 바람직한 실시예에 따른 신규한 코덱 인터페이스 회로는, 외부로부터 입력된 소정의 클럭 신호를 소정의 모드 선택 신호에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 분주하여 비트 클럭 신호로서 출력하는 제 1 분주 수단을 포함하여 구성된다. 이러한 장치에 의해서, 서로 다른 4 개의 프레임 동기 신호를 발생시킬 수 있게 되어, 코덱의 교체시 칩 전체를 교체해야 하는 문제점을 해결하였다.Referring to FIG. 2, a novel codec interface circuit according to a preferred embodiment of the present invention divides a predetermined clock signal input from the outside into one of a plurality of division ratios in response to a predetermined mode selection signal. And first distributing means for outputting as a bit clock signal. By this device, it is possible to generate four different frame synchronization signals, thereby solving the problem of replacing the entire chip when replacing the codec.
도 2는 본 발명의 바람직한 실시예에 따른 코덱 인터페이스 회로를 보여주는 도면이다.2 is a diagram illustrating a codec interface circuit according to a preferred embodiment of the present invention.
도 2를 참조하면, 참조번호 40은 외부로부터 소정의 주파수를 갖는 클럭 신호(mclk)와 소정의 2 비트 값을 갖는 모드 선택 신호(mode[0:1])를 입력받고, 이 모드 선택 신호(mode[0:1])에 응답하여 복수의 분주비들 중에 어느 하나의 분주비로 상기 클럭 신호(mclk)를 분주하여 비트 클럭 신호(bclk)로서 출력하는 제 1 분주 수단이고, 50은 상기 제 1 분주 수단(40)으로부터 소정의 주파수를 갖는 비트 클럭 신호(bclk)를 입력받고, 이 비트 클럭 신호(bclk)를 소정의 분주비로 분주하여 출력하는 제 2 분주 수단이고, 60은 상기 제 2 분주 수단(50)의 출력 신호를 입력받고, 소정의 주파수를 갖는 동기 펄스 신호(intr)를 출력하는 동기 펄스 발생 수단이고, 70은 상기 제 1 분주 수단(40)의 출력 신호인 상기 비트 클럭 신호(bclk)를 입력받고, 상기 동기 펄스 발생 수단(60)으로부터 상기 동기 펄스 신호(intr)를 입력받아, 상기 동기 펄스 발생 신호(intr)를 상기 비트 클럭 신호(bclk)에 동기시켜 프레임 동기 신호(fsync)를 발생시키는 프레임 동기 신호 발생 수단이다.Referring to FIG. 2, reference numeral 40 receives a clock signal mclk having a predetermined frequency and a mode selection signal mode [0: 1] having a predetermined 2-bit value from the outside, and receives the mode selection signal ( mode [0: 1]) is a first division means for dividing the clock signal mclk at any one of a plurality of division ratios and outputting it as a bit clock signal bclk, wherein 50 is the first division means. A second division means for receiving a bit clock signal bclk having a predetermined frequency from the division means 40, dividing the bit clock signal bclk at a predetermined division ratio, and outputting the result; A synchronous pulse generating means for receiving an output signal of 50 and outputting a synchronous pulse signal intr having a predetermined frequency, and 70 is the bit clock signal bclk which is an output signal of the first dividing means 40 ) Is inputted from the synchronous pulse generating means 60 Receiving the pulse signal period (intr), a frame synchronization signal generating means in synchronism with the synchronizing pulse generating signal (intr) to the bit clock signal (bclk) generating a frame synchronization signal (f sync).
여기에서, 상기 제 1 분주 수단(40)은, 외부로부터 상기 클럭 신호(mclk)를 입력받고, 이 클럭 신호(mclk)를 상기 모드 선택 신호(mode[0:1])가 00 의 값을 가지면 12 분주하여 출력하고, 01 의 값을 가지면 13 분주하여 출력하고, 10 의 값을 가지면 14 분주하여 출력하고, 11 의 값을 가지면 15 분주하여 출력한다.Here, when the first division means 40 receives the clock signal mclk from the outside and the mode selection signal mode [0: 1] has a value of 00 from the clock signal mclk, It divides and outputs 12, and if it has a value of 01, it divides and outputs 13, and if it has a value of 10, it divides and outputs 14, and if it has a value of 11, it divides and outputs 15.
다음, 상기 제 2 분주 수단(50)은, 상기 제 1 분주 수단(40)의 출력 신호인 비트 클럭 신호(bclk)를 256 분주하여 출력한다. 이때, 상기 비트 클럭 신호(bclk)를 256 분주하기 위해서, 상기 비트 클럭 신호(bclk)를 4 분주 회로(50a)에 의해 4 분주시킨 다음, 6 비트 카운터(50b)를 사용하여 상기 4 분주 회로의 출력 신호를 다시 64 분주시킨다.Next, the second division means 50 divides and outputs a bit clock signal bclk, which is an output signal of the first division means 40. At this time, in order to divide the bit clock signal bclk by 256, the bit clock signal bclk is divided into four by the four dividing circuit 50a, and then, by using the six bit counter 50b, Divide the output signal by 64 again.
이어, 상기 동기 펄스 발생 수단(60)은, 디코더로 구성되었으며, 이 디코더로부터 출력되는 복수의 제어 신호중에서 하나의 제어 신호가 동기 펄스 신호(intr)로서 상기 프레임 동기 신호 발생 수단(70)으로 출력된다.Subsequently, the sync pulse generating means 60 is configured as a decoder, and one control signal is output from the plurality of control signals output from the decoder to the frame sync signal generating means 70 as a sync pulse signal intr. do.
일 예로, 상기 클럭 신호(mclk)가 24 MHZ의 주파수를 가지는 경우, 4 개의 서로 다른 프레임 동기 신호(fsync)들을 발생시키는 과정을 살펴보면 다음과 같다.For example, when the clock signal (mclk) a having a frequency of 24 MH Z, look at the process of generating the four different frame synchronization signal (f sync) as follows.
먼저, 상기 모드 선택 신호(mode[0:1])가 00 의 값을 가지면, 상기 24 MHZ의 주파수를 갖는 클럭 신호(mclk)는 상기 제 1 분주 수단(40)에서 12 분주되어 2 MHZ의 비트 클럭 신호(bclk)로 출력된다. 그리고, 이 비트 클럭 신호(bclk)는 상기 제 2 분주 수단(50)에서 256 분주되어 최종적으로 8 kHZ의 주파수로 출력된다. 이 출력 신호는 상기 프레임 동기 신호 발생 수단(70)에서 상기 비트 클럭 신호(bclk)에 동기되어 최종적으로 8 kHZ의 주파수를 갖는 프레임 동기 신호(fsync)가 발생된다.First, when the mode selection signal mode [0: 1] has a value of 00, the clock signal mclk having the frequency of 24 MH Z is divided by 12 in the first distributing means 40 to 2 MH Z. Is output as a bit clock signal bclk. Then, the bit clock signal (bclk) 256 is dispensed at the second frequency division means 50 is finally output to the 8 kH Z frequency. This output signal is synchronized with the bit clock signal bclk in the frame synchronizing signal generating means 70, and finally a frame synchronizing signal f sync having a frequency of 8 kH Z is generated.
이와 동일한 방법으로, 상기 클럭 신호(mclk)를 상기 모드 선택 신호(mode[0:1])가 01 의 값을 가지면, 상기 제 1 분주 수단(40)에서 13 분주되어 최종적으로 7.38 kHZ의 주파수를 갖는 프레임 동기 신호(fsync)가 발생되고, 상기 모드 선택 신호(mode[0:1])가 10 의 값을 가지면, 상기 제 1 분주 수단(40)에서 14 분주되어 최종적으로 6.86 kHZ의 주파수를 갖는 프레임 동기 신호(fsync)가 발생되고, 상기 모드 선택 신호(mode[0:1])가 11 의 값을 가지면, 상기 제 1 분주 수단(40)에서 15 분주되어 최종적으로 6.4 kHZ의 주파수를 갖는 프레임 동기 신호(fsync)가 발생된다.In the same way, if the clock signal mclk is divided into 13 by the first division means 40 when the mode selection signal mode [0: 1] has a value of 01, a frequency of 7.38 kH Z is finally obtained. When the frame synchronization signal f sync is generated and the mode selection signal mode [0: 1] has a value of 10, the first division means 40 is divided 14 to finally give a value of 6.86 kH Z. When a frame sync signal f sync having a frequency is generated and the mode selection signal mode [0: 1] has a value of 11, 15 minutes are divided by the first dispensing means 40 and finally 6.4 kH Z. A frame sync signal f sync having a frequency of is generated.
도 3은 상기 제 1 분주 수단(40)을 신호의 흐름에 따라 복수개의 논리 게이트들과 복수개의 멀티 플렉서 및 복수개의 플립플롭을 사용하여 나타낸 회로도이다.FIG. 3 is a circuit diagram illustrating the first division means 40 using a plurality of logic gates, a plurality of multiplexers, and a plurality of flip-flops according to a signal flow.
도 4는 상기 프레임 동기 신호 발생 수단(70)을 복수개의 논리 게이트들과 플립플롭을 사용하여 나타낸 회로도로서, 입력 신호인 동기 펄스 신호(intr)와 비트 클럭 신호(bclk)가 동기되어 프레임 동기 신호(fsync)가 출력되는 것을 나타내고 있다.FIG. 4 is a circuit diagram showing the frame synchronizing signal generating means 70 using a plurality of logic gates and flip-flops, wherein a synchronizing pulse signal intr and a bit clock signal bclk, which are input signals, are synchronized with each other. (f sync ) is displayed.
도 5는 상기 프레임 동기 신호 발생 수단(70)의 동작을 설명하기 위한 타이밍 도로서, 상기 8 kHZ의 주파수를 갖는 동기 펄스 신호(intr)가 상기 2 MHZ의 주파수를 갖는 비트 클럭 신호(bclk)에 동기되어 8 kHZ의 주파수를 갖는 프레임 동기 신호(fsync)가 발생되는 것을 보여주는 도면이다.Fig. 5 is a timing diagram for explaining the operation of the frame synchronizing signal generating means 70, in which a sync pulse signal intr having a frequency of 8 kH Z has a bit clock signal bclk having a frequency of 2 MH Z. ), A frame synchronization signal f sync having a frequency of 8 kH Z is generated.
종래 코덱 인터페이스 회로는, 프레임 동기 신호가 한 개로 고정되어, 코덱의 교체가 있는 경우, 전체 칩을 교체해야 하는 문제점이 있었다.In the conventional codec interface circuit, the frame synchronization signal is fixed to one, and when the codec is replaced, there is a problem that the entire chip needs to be replaced.
이와 같은 문제점을 해결하기 위한 본 발명은, 제 1 및 제 2 분주 수단과, 동기 펄스 발생 수단, 그리고, 프레임 동기 신호 발생 수단을 포함하여, 4 개의 서로 다른 프레임 동기 신호를 발생시키는 코덱 인터페이스 회로를 구성한다.The present invention for solving such a problem comprises a codec interface circuit for generating four different frame synchronizing signals, including first and second dispensing means, synchronizing pulse generating means, and frame synchronizing signal generating means. Configure.
따라서, 입력되는 소정 주파수의 클럭 신호를 모드 선택 신호에 의하여 4 개의 서로 다른 주파수를 갖는 프레임 동기 신호를 발생 시킬 수 있다. 그러므로, 서로 다른 4 개의 프레임 동기 신호를 갖는 코덱을 모두 사용할 수 있게 되어, 코덱의 교체가 있을 경우, 칩 전체를 교체해야 하는 문제점을 해결하였다.Therefore, a frame synchronization signal having four different frequencies may be generated by the mode selection signal from the input clock signal having a predetermined frequency. Therefore, it is possible to use all of the codecs having four different frame synchronization signals, thereby solving the problem of replacing the entire chip when there is a replacement of the codec.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045330A KR100222077B1 (en) | 1996-10-11 | 1996-10-11 | Codec interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045330A KR100222077B1 (en) | 1996-10-11 | 1996-10-11 | Codec interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980026770A true KR19980026770A (en) | 1998-07-15 |
| KR100222077B1 KR100222077B1 (en) | 1999-10-01 |
Family
ID=19477135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960045330A KR100222077B1 (en) | 1996-10-11 | 1996-10-11 | Codec interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100222077B1 (en) |
-
1996
- 1996-10-11 KR KR1019960045330A patent/KR100222077B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100222077B1 (en) | 1999-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0477582B1 (en) | Digital frequency multiplication and data serialization circuits | |
| KR960003108A (en) | Frequency adjustable ring oscillator | |
| US4573173A (en) | Clock synchronization device in data transmission system | |
| KR0177733B1 (en) | Clock sync. circuit of data transmitter | |
| US5335337A (en) | Programmable data transfer timing | |
| US5708685A (en) | Frame synchronous signal detector | |
| US5070312A (en) | Pulse width modulation circuit of programmable subframe system | |
| KR19980026770A (en) | Codec interface circuit | |
| US5243600A (en) | Time-division multiplexing apparatus | |
| US5596294A (en) | Synchronizing circuit for dividing a frequency of a clock signal supplied from an external device into a plurality of internal clock signals | |
| US6275952B1 (en) | Information transmission system and information transmission apparatus | |
| KR100211333B1 (en) | Adjustment synchronization device of digital voice signal | |
| KR950009772Y1 (en) | Data convert circuit | |
| KR100376731B1 (en) | Method and Apparatus for Data Matching between Other Apparatus Having Different Bus Width | |
| KR100234318B1 (en) | Field signal generation apparatus | |
| US6801055B1 (en) | Data driven clocking | |
| KR100246340B1 (en) | Digital delay locked loop apparatus | |
| JP3219651B2 (en) | Bit phase synchronization circuit and bit phase synchronization device | |
| KR970002073B1 (en) | Vld device using pipe line structure | |
| JP3493111B2 (en) | Semiconductor integrated circuit device | |
| KR940008107B1 (en) | Data transmitting apparatus | |
| KR100220388B1 (en) | Asynchronous data interfacing apparatus | |
| JPH02121541A (en) | Channel access system | |
| KR0131448Y1 (en) | Data serial parallel converting circuit | |
| KR0143124B1 (en) | Video signal generator to be possible of timing control |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070612 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |