KR100246340B1 - Digital delay locked loop apparatus - Google Patents

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KR100246340B1 KR1019970014394A KR19970014394A KR100246340B1 KR 100246340 B1 KR100246340 B1 KR 100246340B1 KR 1019970014394 A KR1019970014394 A KR 1019970014394A KR 19970014394 A KR19970014394 A KR 19970014394A KR 100246340 B1 KR100246340 B1 KR 100246340B1
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Abstract

본 발명은 디지탈 지연 고정 루프 장치에 관한 것으로, 종래장치는 일반적으로 지연부가 직렬로 연결된 단위 지연선을 갖는 버퍼로 구성되어 클럭의 폴링타임과 라이징타임이 항상 같지가 않아서 한 클럭주기에 두 데이터가 동기 되는 경우에 한 데이터의 주기가 클럭주기의 반이 되지 않아 충분한 셋업 홀드타임을 갖지 못하는 문제점이 있었다. 따라서, 본 발명은 레퍼런스클럭을 입력받아 이를 다수의 탭을 이용하여 순차적으로 지연하는 지연부와; 상기 레퍼런스클럭의 위상과 피이드백된 출력클럭의 위상을 비교하여 그에 따른 차신호를 출력하는 위상비교기와; 상기 위상비교기의 차신호를 카운팅하여 그에 따른 카운팅신호를 상기 출력클럭에 동기하여 출력하는 제1 카운터와; 상기 제1 카운터의 카운팅신호에 의해 상기 지연부의 탭을 소정개 선택하여 그에 따른 소정개의 지연신호를 출력하는 멀티플렉서와; 고주파신호를 발진하는 고주파발진기와; 상기 고주파발진기의 고주파신호에 동기하여 피이드백된 출력클럭을 카운팅하는 제2 카운터와; 상기 제2 카운터의 카운팅신호에 의해 상기 멀티플렉서로부터 입력된 소정개의 지연신호를 믹싱하여 그에 따른 출력클럭을 발생하는 클럭믹서로 구성하여 클럭을 매 주기마다 유니트 지연만큼 보정하여서 최종적으로 클럭주기의 반값으로 가져감으로써 클럭의 양쪽 에지를 모두 사용하는 회로에서 최적의 셋업 홀드타임을 가지는 디지탈 지연고정장치를 제공하는 데에 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital delay locked loop device, in which a conventional device is generally composed of a buffer having unit delay lines connected in series, so that the clock polling time and the rising time are not always the same to synchronize two data in one clock cycle. In this case, there is a problem in that a period of one data does not become half of a clock period and thus does not have sufficient setup hold time. Accordingly, the present invention includes a delay unit which receives a reference clock and sequentially delays it using a plurality of taps; A phase comparator for comparing the phase of the reference clock and the phase of the fed back output clock and outputting a difference signal accordingly; A first counter that counts the difference signal of the phase comparator and outputs a counting signal corresponding thereto in synchronization with the output clock; A multiplexer for selecting a predetermined number of taps of the delay unit according to a counting signal of the first counter and outputting a predetermined delay signal accordingly; A high frequency oscillator for oscillating a high frequency signal; A second counter that counts the output clock fed back in synchronization with the high frequency signal of the high frequency oscillator; A clock mixer that mixes a predetermined delay signal input from the multiplexer by the counting signal of the second counter and generates an output clock accordingly, corrects the clock by unit delay at every cycle, and finally returns to half of the clock cycle. This is to provide a digital delay lock with optimal setup hold time in circuits that use both edges of the clock.

Description

디지탈 지연 고정 루프장치{DIGITAL DELAY LOCKED LOOP APPARATUS}DIGITAL DELAY LOCKED LOOP APPARATUS}

본 발명은 디지탈 지연 고정 루프에 관한 것으로, 특히 클럭의 양 에지에 동기된 데이터를 받아들이는데 최적인 셋업 홀드 타임을 보장하는 내부 클럭을 발생시키는 디지탈 지연 고정 루프 장치에 관한 것이다.The present invention relates to a digital delay locked loop, and more particularly to a digital delay locked loop device that generates an internal clock that ensures an optimal setup hold time for accepting data synchronized to both edges of the clock.

종래 디지탈 지연 고정 루프(Digital Delay Locked Loop:이하 디엘엘) 장치는 도1에 도시된 바와같이, 레퍼런스클럭(CLKref)을 순차적으로 지연하는 지연부(11)와; 레퍼런스클럭(CLKref)을 입력받아 출력클럭(CLKout)과 위상을 비교하여 그 차신호를 출력하는 위상비교기(12)와; 상기 위상비교기(12)로부터의 차신호에 의해 업/다운 카운팅 동작을 결정하여 상기 출력클럭(CLKout)을 카운팅하여 그 카운팅 신호를 출력하는 카운터(13)와; 상기 카운터(13)로부터 출력된 카운팅신호에 해당하는 상기 지연부(11)의 탭을 선택하여 출력클럭(CLKout)을 발생하는 멀티플렉서(14)로 구성된다.A conventional digital delay locked loop (DL) device includes a delay unit 11 which sequentially delays a reference clock CLKref, as shown in FIG. 1; A phase comparator 12 which receives the reference clock CLKref and compares the phase with the output clock CLKout and outputs the difference signal; A counter (13) for determining an up / down counting operation according to the difference signal from the phase comparator (12), counting the output clock (CLKout), and outputting the counting signal; The multiplexer 14 selects a tap of the delay unit 11 corresponding to the counting signal output from the counter 13 and generates an output clock CLKout.

이와같이 구성된 종래 장치의 동작은 다음과 같다.The operation of the conventional apparatus configured as described above is as follows.

레퍼런스 클럭(CLKref)이 입력되어 출력클럭(CLKout)을 발생시킴에 있어서, 위상 비교기(12)는 출력클럭(CLKout)을 레퍼런스클럭(CLKref)과 비교하게 된다.When the reference clock CLKref is input to generate the output clock CLKout, the phase comparator 12 compares the output clock CLKout with the reference clock CLKref.

이때, 출력클럭(CLKout)이 레퍼런스클럭(CLKref)보다 빠른 상태이면 카운터(13)는 상기 위상비교기(12)에서 출력된 차신호를 입력받아 출력클럭(CLKout)을 다운 카운팅하여 그 카운팅 신호를 출력하고, 이 카운팅 신호를 입력받은 멀티플렉서(14)는 상기 지연부(11)의 탭중에서 출력클럭(CLKout)의 현재 값보다 느린 지연을 갖는 탭을 선택하여 출력클럭(CLKout)을 출력한다.At this time, if the output clock CLKout is faster than the reference clock CLKref, the counter 13 receives the difference signal output from the phase comparator 12 and down counts the output clock CLKout to output the counting signal. The multiplexer 14 receiving the counting signal selects a tap having a delay that is slower than the current value of the output clock CLKout among the taps of the delay unit 11 and outputs the output clock CLKout.

이때, 지연부(11)는 클럭의 0도에서 360도에 해당하는 지연을 갖는 탭을 가진다.At this time, the delay unit 11 has a tap having a delay corresponding to 0 degrees to 360 degrees of the clock.

이와는 반대로, 출력클럭(CLKout)이 레퍼런스클럭(CLKref)보다 느린 상태이면 카운터(13)는 상기 위상비교기(12)에서 출력된 차 신호를 입력받아 출력클럭(CLKout)을 업 카운팅하여 그 카운팅 신호를 출력하고, 이 카운팅 신호를 입력받은 멀티플렉서(14)는 지연부(11)의 탭중에서 출력클럭(CLKout)의 현재 값보다 빠른 지연을 갖는 탭을 선택하여 출력클럭(CLKout)을 출력한다.On the contrary, if the output clock CLKout is slower than the reference clock CLKref, the counter 13 receives the difference signal output from the phase comparator 12 and counts up the output clock CLKout to receive the counting signal. The multiplexer 14 which receives this counting signal selects a tap having a delay that is earlier than the current value of the output clock CLKout among the taps of the delay unit 11 and outputs the output clock CLKout.

종래장치는 이와 같은 과정을 반복하여 출력클럭(CLKout)과 레퍼런스클럭(CLKref)이 일치하는 위치까지 가게 되면 고정되어 진다.The conventional apparatus is fixed when the output clock CLKout and the reference clock CLKref are moved to the same position by repeating the above process.

그러나, 종래 장치는 일반적으로 지연부가 직렬로 연결된 유니트 지연선을 갖는 버퍼로 구성된다. 따라서, 클럭의 폴링타임과 라이징타임이 항상 같지가 않기 때문에 한 클럭주기에 두 데이터가 동기되는 경우에 한 데이터의 주기가 클럭주기의 반이 되지 않아 충분한 셋업 홀드타임을 갖지 못하는 문제점이 있었다.However, the conventional apparatus is generally composed of a buffer having a unit delay line in which delay units are connected in series. Therefore, since the clock polling time and the rising time are not always the same, when two data are synchronized in one clock cycle, there is a problem in that the period of one data does not become half of the clock cycle and thus does not have sufficient setup hold time.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 출력클럭의 하이/로우 구간을 매 주기마다 유니트 지연만큼 보정하여 최종적으로 클럭주기의 반값으로 가져감으로써 클럭의 양쪽 에지를 모두 사용하는 회로에서 최적의 셋업 홀드타임을 가지는 디지탈 지연 고정 루프 장치를 제공하는 데에 있다.The object of the present invention is to optimize the high / low intervals of the output clock by unit delay every cycle and finally bring it to half of the clock cycle. It is to provide a digital delay locked loop device having a setup hold time of.

도1은 종래의 디지탈 지연고정 루프장치의 블록 구성도.1 is a block diagram of a conventional digital delay locked loop device.

도2는 본 발명의 디지탈 지연고정 루프장치의 블록 구성도.Figure 2 is a block diagram of a digital delay locked loop device of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

12,22 : 위상비교기 14,24 : 멀티플렉서12,22: phase comparator 14,24: multiplexer

25 : 고주파발진기 27: 클럭믹서25: high frequency oscillator 27: clock mixer

본 발명은 상기와 같은 목적을 달성하기 위하여, 레퍼런스클럭을 입력받아 이를 다수의 탭을 이용하여 순차적으로 지연하는 지연부와; 상기 레퍼런스클럭의 위상과 피이드백된 출력클럭의 위상을 비교하여 그에 따른 차신호를 출력하는 위상비교기와; 상기 위상비교기의 차신호를 카운팅하여 그에 따른 카운팅신호를 상기 출력클럭에 동기하여 출력하는 제1 카운터와; 상기 제1 카운터의 카운팅신호에 의해 상기 지연부의 탭을 소정개 선택하여 그에 따른 소정개의 지연신호를 출력하는 멀티플렉서와; 고주파신호를 발진하는 고주파발진기와; 상기 고주파발진기의 고주파신호에 동기하여 피이드백된 출력클럭을 카운팅하는 제2 카운터와; 상기 제2 카운터의 카운팅신호에 의해 상기 멀티플렉서로부터 입력된 소정개의 지연신호를 믹싱하여 그에 따른 출력클럭을 발생하는 클럭믹서로 구성한다.In order to achieve the above object, the present invention includes: a delay unit which receives a reference clock and sequentially delays the plurality of taps; A phase comparator for comparing the phase of the reference clock and the phase of the fed back output clock and outputting a difference signal accordingly; A first counter that counts the difference signal of the phase comparator and outputs a counting signal corresponding thereto in synchronization with the output clock; A multiplexer for selecting a predetermined number of taps of the delay unit according to a counting signal of the first counter and outputting a predetermined delay signal accordingly; A high frequency oscillator for oscillating a high frequency signal; A second counter that counts the output clock fed back in synchronization with the high frequency signal of the high frequency oscillator; A predetermined number of delay signals inputted from the multiplexer are mixed by the counting signal of the second counter, and the clock mixer generates an output clock accordingly.

이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명한다.Hereinafter, the operation and effects of the present invention will be described with reference to one embodiment.

도2는 본 발명의 일실시예시도로서, 이에 도시한 바와같이 레퍼런스클럭(CLKref)을 입력받아 이를 다수의 탭을 이용하여 순차적으로 지연하는 지연부(21)와; 상기 레퍼런스클럭(CLKref)의 위상과 피이드백된 출력클럭(CLKout)의 위상을 비교하여 그에 따른 차신호를 출력하는 위상비교기(22)와; 상기 위상비교기(22)의 차신호를 카운팅하여 그에 따른 카운팅신호를 상기 출력클럭(CLKout)에 동기하여 출력하는 제1 카운터(23)와; 상기 제1 카운터(23)의 카운팅신호에 의해 상기 지연부(21)의 탭을 소정개 선택하여 그에 따른 소정개의 지연신호를 출력하는 멀티플렉서(24)와; 고주파신호를 발진하는 고주파발진기(25)와; 상기 고주파발진기(25)의 고주파신호에 동기하여 피이드백된 출력클럭(CLKout)을 카운팅하는 제2 카운터(26)와; 상기 제2 카운터(26)의 카운팅신호에 의해 상기 멀티플렉서(24)로부터 입력된 소정개의 지연신호를 믹싱하여 그에 따른 출력클럭(CLKout)을 발생하는 클럭믹서(27)로 구성한다.2 is an exemplary embodiment of the present invention, and as shown therein, a delay unit 21 for receiving a reference clock CLKref and sequentially delaying it using a plurality of taps; A phase comparator 22 for comparing the phase of the reference clock CLKref with the phase of the fed back output clock CLKout and outputting a difference signal according thereto; A first counter (23) for counting the difference signal of the phase comparator (22) and outputting a counting signal corresponding thereto in synchronization with the output clock (CLKout); A multiplexer (24) for selecting a predetermined number of taps of the delay unit (21) according to the counting signal of the first counter (23) and outputting a predetermined delay signal accordingly; A high frequency oscillator 25 for oscillating a high frequency signal; A second counter (26) for counting the output clock (CLKout) fed back in synchronization with the high frequency signal of the high frequency oscillator (25); It consists of a clock mixer 27 for mixing a predetermined delay signal input from the multiplexer 24 by the counting signal of the second counter 26 to generate an output clock (CLKout) accordingly.

이와같이 구성한 본 발명의 일실시예의 동작을 설명하면 다음과 같다.Referring to the operation of the embodiment of the present invention configured as described above are as follows.

먼저, 레퍼런스 클럭(CLKref)을 입력으로 출력 클럭(CLKout)을 발생시킴에 있어서 위상 비교기(22)는 레퍼런스 클럭(CLKref)과 출력 클럭(CLKout)의 위상을 비교하여 출력클럭(CLKout)의 라이징 에지와 폴링 에지중 한 에지의 리드(LEAD) 또는 래그(LAG)를 판단하고, 그 판단 신호를 제1 카운터(23)에 출력한다.First, in generating the output clock CLKout with the reference clock CLKref as input, the phase comparator 22 compares the phases of the reference clock CLKref and the output clock CLKout, thereby rising the rising edge of the output clock CLKout. The lead LEAD or the lag LAG of one of the edges and the falling edge is determined, and the determination signal is output to the first counter 23.

이때, 제1 카운터(23)는 위상 비교기(22)에서 출력된 판단 신호를 입력받아 다운카운팅 또는 업 카운팅을 수행하여, 그 카운팅에 의한 값을 출력한다.At this time, the first counter 23 receives the determination signal output from the phase comparator 22 and performs down counting or up counting, and outputs the counting value.

이후, 상기 제1 카운터(23)로부터 카운트값을 입력받은 멀티플렉서(24)는 카운트값과 그 카운트값의 이전,이후에 해당하는 3개의 탭 신호를 지연부(21)에서 선택하여 클럭믹서(27)로 출력하게 된다.Thereafter, the multiplexer 24, which receives the count value from the first counter 23, selects the count value and three tap signals corresponding to before and after the count value by the delay unit 21 to select the clock mixer 27. Will be printed.

이때, 고주파발진기(25)는 디엘엘이 출력클럭(CLKout)의 양쪽 에지를 사용하도록 하기 위하여 고주파신호를 발진하여 출력하며, 이 고주파신호를 입력받은 제2 카운터(26)는 그 고주파신호에 따라서 위상비교기(22)가 보정하는 출력클럭(CLKout)의에지에서 클리어 한다.At this time, the high frequency oscillator 25 oscillates and outputs a high frequency signal in order for the DL to use both edges of the output clock CLKout, and the second counter 26 receiving the high frequency signal according to the high frequency signal Cleared at the edge of the output clock CLKout corrected by the phase comparator 22.

여기서, 상기 카운트한 값은 양 및 음의 값을 가지며, 상기 제2 카운터(26)의 부호비트가 이를 표시한다.Here, the counted value has a positive value and a negative value, and a sign bit of the second counter 26 indicates this.

이때, 상기 제2 카운터(26)의 부호 비트가 양이면 출력클럭(CLKout)의 하이구간이 로우구간보다 더 긴 것을 의미하여 업 카운트하고, 반대로 부호 비트가 음이면 출력클럭(CLKout)의 하이 구간 보다 로우 구간이 더 긴 것을 의미하여 상기 제2 카운터(26)는 다운카운트 한다.At this time, if the sign bit of the second counter 26 is positive, it means that the high section of the output clock CLKout is longer than the low section and counts up. If the sign bit is negative, the high section of the output clock CLKout is negative. The second counter 26 is down counted because the row period is longer than the second counter 26.

최적의 셋업 및 홀드타임은 클럭주기의 절반이므로 하이구간과 로우구간이 같아야 한다.The optimal setup and hold time is half the clock period, so the high and low sections must be the same.

이에 따라, 클럭믹서(27)는 제2 카운터(26)로부터의 입력신호가 다운 카운팅신호이면 멀티플렉서(24)로부터의 3개의 클럭을 입력받아 현재 클럭 과 그 클럭보다 한 유니트 전의 클럭을 믹싱하여 최종적으로 클럭(CLKout)을 출력하게 된다.Accordingly, if the input signal from the second counter 26 is a down counting signal, the clock mixer 27 receives three clocks from the multiplexer 24 and finally mixes the current clock with a clock one unit before the clock. Will output the clock CLKout.

이와는 반대로, 클럭믹서(27)는 제2 카운터(26)로부터의 입력신호가 업 카운팅신호이면 멀티플렉서(24)로부터의 3개의 클럭을 입력받아 현재 클럭 과 그 클럭보다 한 유니트 후의 클럭을 믹싱하여 최종적으로 클럭(CLKout)을 출력하게 된다.On the contrary, if the input signal from the second counter 26 is an up counting signal, the clock mixer 27 receives three clocks from the multiplexer 24 and finally mixes the current clock with a clock one unit after the clock. Will output the clock CLKout.

이와같은 과정은 반복적으로 수행되며 이러한 과정을 통해 출력 클럭(CLKout)의 하이/로우 구간이 같아지도록 한다.This process is performed repeatedly so that the high and low periods of the output clock CLKout are the same.

이상에서 상세히 설명한 바와같이, 본 발명은 클럭의 하이/로우 구간을 매 주기마다 유니트 지연 만큼 보정하여 최종적으로 클럭주기의 반주기값으로 가져감으로써 출력클럭의 양쪽 에지를 모두 사용하는 장치에서 최적의 셋업 및 홀드타임을 제공하는 효과가 있다.As described in detail above, the present invention corrects the high / low section of the clock by unit delay at every cycle and finally brings it to the half-cycle value of the clock cycle, so that the optimal setup is performed in an apparatus using both edges of the output clock. And hold time.

Claims (4)

레퍼런스클럭을 입력받아 이를 다수의 탭을 이용하여 순차적으로 지연하는 지연부와; 상기 레퍼런스클럭의 위상과 피이드백된 출력클럭의 위상을 비교하여 그에 따른 차신호를 출력하는 위상비교기와; 상기 위상비교기의 차신호를 카운팅하여 그에 따른 카운팅신호를 상기 출력클럭에 동기하여 출력하는 제1 카운터와; 상기 제1 카운터의 카운팅신호에 의해 상기 지연부의 탭을 소정개 선택하여 그에 따른 소정개의 지연신호를 출력하는 멀티플렉서와; 고주파신호를 발진하는 고주파발진기와; 상기 고주파발진기의 고주파신호에 동기하여 피이드백된 출력클럭을 카운팅하는 제2 카운터와; 상기 제2 카운터의 카운팅신호에 의해 상기 멀티플렉서로부터 입력된 소정개의 지연신호를 믹싱하여 그에 따른 출력클럭을 발생하는 클럭믹서로 구성하는 것을 특징으로 하는 디지탈 지연 고정루프장치.A delay unit which receives a reference clock and sequentially delays the reference clock using a plurality of taps; A phase comparator for comparing the phase of the reference clock and the phase of the fed back output clock and outputting a difference signal accordingly; A first counter that counts the difference signal of the phase comparator and outputs a counting signal corresponding thereto in synchronization with the output clock; A multiplexer for selecting a predetermined number of taps of the delay unit according to a counting signal of the first counter and outputting a predetermined delay signal accordingly; A high frequency oscillator for oscillating a high frequency signal; A second counter that counts the output clock fed back in synchronization with the high frequency signal of the high frequency oscillator; And a clock mixer for mixing a predetermined delay signal input from the multiplexer by the counting signal of the second counter and generating an output clock according to the delay signal. 제1항에 있어서, 멀티플렉서는 5*3 멀티플렉서를 특징으로 하는 디지탈 지연 고정 루프장치.2. The digital delay locked loop device of claim 1 wherein the multiplexer features a 5 * 3 multiplexer. 제1항 또는 제2항에 있어서, 멀티플렉서는 지연부로부터 제1 카운터의 출력값에 해당하는 클럭과 그 클럭의 전후에 해당하는 클럭을 선택하도록 구성한 것을 특징으로 하는 디지탈 지연 고정 루프장치.3. The digital delay lock loop as recited in claim 1 or 2, wherein the multiplexer is configured to select a clock corresponding to the output value of the first counter and a clock corresponding to before and after the clock from the delay unit. 제1항에 있어서, 클럭믹서는 제2 카운터의 출력값에 따라 현재의 클럭과 그 클럭의 전 또는 후의 클럭을 믹싱하도록 구성한 것을 특징으로 하는 디지탈 지연 고정 루프장치.The digital delay lock loop as recited in claim 1, wherein the clock mixer is configured to mix a current clock and a clock before or after the clock according to the output value of the second counter.
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