KR19980026113A - Semiconductor device structure with improved antistatic - Google Patents
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Abstract
본 발명은 반도체 제품에 있어서 회로 변경을 가하지 않고 정전기 수준을 향상하는 것에 관한 것으로서, 각 소자들이 형성될 제 1액티브 영역, 제 2액티브 영역, 제 3액티브 영역들과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막(field oxide)을 포함하고 있는 N형 반도체 기판; 상기 제 1액티브(active) 영역 및 제 2액티브 영역 하면과 상기 N형 반도체 기판 사이에 형성된 플로팅(floating) P영역; 상기 제 1액티브 영역과 상기 플로팅 P영역 사이에 형성된 N- 영역; 상기 N-영역 상면에 국부 형성된 N+저항; 상기 N+저항 상면에 형성에 형성된 입력 단자; 상기 플로팅 P영역과 제 2액티브 영역에 이온주입 되어 형성된 P+영역; 상기 P+ 영역에 전기를 인가하기 위해 형성된 플로팅 전극; 상기 N 형 반도체 기판과 제 3액티브 영역에 형성된 N+영역; 상기 N+영역 상면에 형성된 출력단자; 들을 포함하고 있는 것을 특징으로 하는 반도체 소자에 있어서, 상기 N- 영역의 두께가 3 마이크로 메타 이상인 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 장치를 제공하여 제품의 신뢰성을 높이고데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improving static electricity levels without altering circuitry in semiconductor products. The present invention relates to electrically separating the first active region, the second active region, the third active regions, and the active regions from which the elements are to be formed. An N-type semiconductor substrate including a field oxide film formed for the purpose; A floating P region formed between the bottom surface of the first active region and the second active region and the N-type semiconductor substrate; An N- region formed between the first active region and the floating P region; An N + resistor locally formed on the N-region; An input terminal formed on the upper surface of the N + resistor; A P + region formed by ion implantation into the floating P region and the second active region; A floating electrode formed to apply electricity to the P + region; An N + region formed in the N-type semiconductor substrate and a third active region; An output terminal formed on an upper surface of the N + region; In the semiconductor device, the semiconductor device having an anti-static structure, characterized in that the thickness of the N- region is 3 micrometr or more to increase the reliability of the product.
Description
본 발명은 직접회로 반도체 소자에서 발생하는 정전기를 방지하기 위한 것으로서, 더욱 상세하게는 CMOS(상보성 금속 산화 반도체) 반도체에서 회로 수정이 불가능한 경우 구조적 변경을 통하여 정전기 특성이 가능하도록 개선한 것이다.The present invention is to prevent the static electricity generated in the integrated circuit semiconductor device, and more particularly, to improve the electrostatic characteristics through a structural change when the circuit is impossible to modify in a CMOS (complementary metal oxide semiconductor) semiconductor.
일반적으로 반도체 직접회로(IC) 소자 내부에 정전기(electrostatic discharge ; EDS) 스트레스(stress)가 인가 되었을 때, 그 직접회로 소자 내부로 높은 전류가 유입된다.In general, when an electrostatic discharge (ESD) stress is applied to a semiconductor integrated circuit (IC) device, a high current flows into the integrated circuit device.
현재의 CMOS 반도체 경향은 소규모화와 특수한 입 출력 전압(special input / output voltage) 회로를 가지고 있으며, 고품질을 요구하는 제품일수록 정전기 특성은 더욱 강되고 있는 추세이다.Current CMOS semiconductor trends include miniaturization and special input / output voltage circuits, and the higher the demand for high quality products, the stronger the electrostatic characteristics.
대부분의 CMOS 반도체 제품은 회로 개선을 통하여 정전기 특성 개선을 기대할 수 있으나, 회로 설계상 그 회로의 보호 회로 사용이 불가한 제품이 설계되는 경우가 흔히 발생한다.Most CMOS semiconductor products can be expected to improve their static characteristics through circuit improvements, but the circuit design often results in products that cannot use the protection circuit.
이렇게 회로 수정이 불가능할 경우, 공정을 변경하여 구조를 달리 함으로서 정전기 방전 경로를 유도하고, 방전 특성을 향상시켜 구조 변경만으로도 정전기 특성이 가능하여 품질 향상에 기여 할 있는 제조 방법들이 소개되고 있다.If it is impossible to modify the circuit like this, manufacturing methods that contribute to quality improvement by introducing electrostatic discharge paths by changing the process to change the structure and changing the discharge characteristics to improve the discharge characteristics are possible.
이하, 도면을 참조하여 종래 기술에 의한 입력단 회로도를 살펴보기로 한다.Hereinafter, an input terminal circuit diagram according to the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술에 의한 일반적인 입력단 회로도 이다.1 is a general input stage circuit diagram according to the prior art.
먼저, 전기 신호가 인가된는 입력단자(10)과 저항들(30) 그리고 다이오드(40) 및 트랜지스터(50)를 포함하고 있는 일반적인 입력단 회로이며, 상기 입력단자(10)로 전기적인 신호 및 전류가 인가되어 작동하는 구조를 가지고 있다.First, a general input terminal circuit including an input terminal 10, resistors 30, a diode 40, and a transistor 50, to which an electric signal is applied, has an electrical signal and current supplied to the input terminal 10. It has a structure that is authorized and works.
또한, 도 1은 전기 신호가 상기 입력단자(10)로 인가되고, 저항(30)기 바로 앞지점에서 정전 파괴 지점(20)이 나타나는 것을 보여주고 있다.In addition, FIG. 1 shows that an electrical signal is applied to the input terminal 10 and an electrostatic breakdown point 20 appears at a point just in front of the resistor 30.
상기와 같은 입력단 회로도를 갖고 있는 경우, 입력단에 전류를 가할 때 발생하는 정전기 스트레스(stress)로 인하여 회로가 파괴되어 제품의 불량을 일으키는 원인이 되고 있다.In the case of having the input terminal circuit diagram as described above, the circuit is destroyed due to the electrostatic stress generated when the current is applied to the input terminal, which causes the defect of the product.
또한, 대부분의 반도체 회로에서 정전기 스트레스 인가시 N＋저항과 플로팅 P 영역 사이에 도핑(dopping) 농도가 낮은 N－영역층에 인가되므로, 깊이가 적은 N＋영역과 N－영역에 의해 반도체 실리콘 격자에 알루미늄이 침투하여 N＋영역과 N－영역층이 더 작아져 정전기 누설이 증가한다.In addition, most of the semiconductor circuit-static stress applied when N + resistor and the floating P region N doping (dopping) a low concentration range from - since applied to the region layer and a depth smaller N + region and the N-semiconductor silicon lattice by region the aluminum penetrates the N + region and the N - region layer becomes smaller to increase the static leakage.
특히, 플로팅(floating)된 입력(input)구조이거나, 오픈 드레인(open drain)인 출력(output)구조를 가지는 회로로 정전기 보호 회로를 구성하는 경우, 정전기 특성이 상대적으로 취약하여 제품의 신뢰성을 저하시키는 원인이 되고 있다.In particular, when the static electricity protection circuit is composed of a floating input structure or an open drain output circuit, the static electricity characteristics are relatively weak, thereby degrading the reliability of the product. It is the cause of letting.
따라서, 본 발명의 목적은 상기와 같은 구조에서 회로 수정이 불가능할 경우, 상기 회로 소자들을 구성하고 있는 반도체 기판상의 구조 변경을 통하여 정전기 방전 경로를 유도하고, 방전 특성을 향상할 수 있는 방법을 제공하여 고신뢰성의 반도체 디바이스를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a method for inducing an electrostatic discharge path and improving discharge characteristics through a structure change on a semiconductor substrate constituting the circuit elements when it is impossible to modify a circuit in the above structure. The present invention provides a highly reliable semiconductor device.
도 1은 종래 기술에 의한 입력단 회로도1 is a circuit diagram of an input stage according to the related art.
도 2는 본 발명에 의한 정전기 방전을 제어한 수직 구조 단면도2 is a vertical cross-sectional view of controlling the electrostatic discharge according to the present invention
도 3은 본 발명에 의한 정전기 특성을 나타내는 그래프3 is a graph showing the electrostatic characteristics according to the present invention
* 도면의 주요 부호에 대한 설명 *Description of the main symbols in the drawings
10 : 입력단20 : 정전기 파괴 지점10: input terminal 20: static destruction point
30 : 저항40 : 다이오드30 resistance 40 diode
50 : 트랜지스터50: transistor
100 : 반도체 기판110 : P 영역100 semiconductor substrate 110 P region
120 : 필드 산화막130 : 입력단자120: field oxide film 130: input terminal
140 : N＋저항150 : N－영역140: N + resistance 150: N - region
160 : 플로팅(floating)170 : P＋영역160: floating 170: P + region
180 : 출력 단자190 : N＋영역180: output terminal 190: N + region
상기 목적을 달성하기 위하여, 각 소자들이 형성될 제 1액티브 영역, 제 2액티브 영역, 제 3액티브 영역들과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막(field oxide)을 포함하고 있는 N형 반도체 기판; 상기 제 1액티브(active) 영역 및 제 2액티브 영역 하면과 상기 N형 반도체 기판 사이에 형성된 플로팅(floating) P영역; 상기 제 1액티브 영역과 상기 플로팅 P영역 사이에 형성된 N－영역; 상기 N－영역 상면에 국부 형성된 N＋저항; 상기 N＋저항 상면에 형성에 형성된 입력 단자; 상기 플로팅 P영역과 제 2액티브 영역에 이온주입 되어 형성된 P＋영역; 상기 P＋영역에 전기를 인가하기 위해 형성된 플로팅 전극; 상기 N형 반도체 기판과 제 3액티브 영역에 형성된 N＋영역; 상기 N＋영역 상면에 형성된 출력단자; 들을 포함하고 있는 것을 특징으로 하는 반도체 소자에 있어서, 상기 N－영역의 두께가 약 2 ㎛ 이상인 것을 특징으로 하는 정전기 방지 구조를 갖는 반도체 장치를 제공하는데 있다.In order to achieve the above object, an N-type including a field oxide film formed to electrically separate the first active region, the second active region, the third active regions, and the active regions from which the elements are to be formed. Semiconductor substrates; A floating P region formed between the bottom surface of the first active region and the second active region and the N-type semiconductor substrate; An N − region formed between the first active region and the floating P region; N + resistance locally formed on the N − region; An input terminal formed on the upper surface of the N + resistor; A P + region formed by ion implantation into the floating P region and the second active region; A floating electrode formed to apply electricity to the P + region; An N + region formed in the N type semiconductor substrate and a third active region; An output terminal formed on an upper surface of the N + region; A semiconductor device comprising the above - mentioned device, wherein the thickness of said N - region is about 2 micrometers or more, The semiconductor device which has an antistatic structure characterized by the above-mentioned.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the drawings will be described in more detail the present invention.
도 2는 본 발명에 의한 정전기 방전을 제어한 수직 구조 단면도이다.2 is a vertical cross-sectional view of controlling the electrostatic discharge according to the present invention.
도 3은 본 발명에 의한 정전기 특성을 나타내는 그래프이다.3 is a graph showing the electrostatic characteristics according to the present invention.
먼저, 도 2를 살펴보면, N형 반도체 기판(100) 상에 각 소자들이 형성될 제 1액티브 영역, 제 2액티브 영역, 제 3액티브 영역들(도면 부호표시 안됨)과 그 액티브 영역들을 전기적으로 분리하기 위하여 형성된 필드 산화막(120)이 형성되어 있다.First, referring to FIG. 2, the first active region, the second active region, the third active regions (not shown) and the active regions on which the elements are to be formed on the N-type semiconductor substrate 100 are electrically separated from each other. The field oxide film 120 formed for this purpose is formed.
상기 제 1액티브 영역 및 제 2액티브 영역 하면과 상기 N형 반도체 기판(100) 사이에 형성된 플로팅 P영역(110)이 형성되어 있다.A floating P region 110 is formed between the lower surface of the first active region and the second active region and the N-type semiconductor substrate 100.
또한, 상기 P영역은 이온 주입하는 방법에 의하여 P형 불순물이 상기 제 1액티브 영역과 제 2 액티브 영역의 표면 하면에 약 6.5 ㎛의 깊이로 형성되어 있다.In the P region, a P-type impurity is formed to a depth of about 6.5 μm on the lower surface of the first active region and the second active region by ion implantation.
그리고, 상기 제 1액티브 영역과 상기 플로팅 P영역(110) 사이에 형성된 N－영역(150)은, 상기 제 1 액티브 영역 표면으로부터 약 3㎛ 의 깊이로 N형 불순물을 주입하여 형성되어 있다.The N − region 150 formed between the first active region and the floating P region 110 is formed by implanting N type impurities at a depth of about 3 μm from the surface of the first active region.
상기 N－영역(150)의 깊이는 종래보다 약 2㎛ 정도 깊게 형성된 것이며, 이는 정전기의 방향을 상기 반도체 기판(100)의 하면으로 유도 하기 위하여 이온주입 시간 및 확산 온도를 조절하여 형성한 것이다.The depth of the N − region 150 is about 2 μm deeper than that of the related art, and is formed by controlling ion implantation time and diffusion temperature in order to direct the direction of static electricity to the lower surface of the semiconductor substrate 100.
그리고, 상기 N-영역(150) 상면에 국부 형성된 N＋저항(140)이 상기 제 1액티브 영역의 표면으로부터 약 0.45㎛ 깊이로 형성되어 있으며, 그 N＋저항(140) 상면에 전기를 인가할 수 있는 입력 단자(130)가 형성되어 있다.Then, the N + and resistor 140 locally formed on the upper surface of the N- region 150 is formed to be about 0.45㎛ depth from the surface of said first active region, to apply electricity to the upper surface of the N + resistor 140 The input terminal 130 is formed.
또한, 상기 플로팅 P영역(110)과 제 2액티브 영역에 이온주입 되어 P＋영역(170)이 형성되어 있으며, 상기 P＋영역(170)에 전기를 인가하기 위해 형성된 플로팅 전극(160)이 형성되어 있다.In addition, the P + region 170 is formed by ion implantation into the floating P region 110 and the second active region, and the floating electrode 160 formed to apply electricity to the P + region 170 is formed. It is.
그리고, 상기 N 형 반도체 기판(100)과 제 3액티브 영역에 N＋영역(190)이 형성되어 있으며, 상기 N＋영역(190) 상면에 출력단자(180)가 형성되어 있다.An N + region 190 is formed in the N-type semiconductor substrate 100 and the third active region, and an output terminal 180 is formed on an upper surface of the N + region 190.
상기 도 2에서 설명한 바와 같이, 본 발명에 의한 정전기를 제거하기 위한 구조를 갖는 반도체 회로 구조는 공정의 변화 없이 상기 N－영역(110)의 깊이를 기존보다 증가 시켜 정전기 경로를 반도체 기판 방향으로 유도한 것이다.As described above with reference to FIG. 2, the semiconductor circuit structure having the structure for removing static electricity according to the present invention increases the depth of the N − region 110 than the conventional one without changing a process to induce an electrostatic path toward the semiconductor substrate. It is.
도 3을 살펴보면 정전기 수준과 N－영역의 깊이에 관한 그래프로서, N－영역의 영역의 깊이가 증가 할수록 정전기 수준이 높아지는 것을 나타내고 있다.Looking at Figure 3 static level and N - a graph of the depth of the region, N - As the depth of the region of the area increases indicates that the static level increased.
즉, N－영역의 깊이가 3.5㎛가 될 때, 정전기 수준이 최고 3,000 V를 나타내고 있다.That is, when the depth of the N − region is 3.5 μm, the static electricity level is at most 3,000 V.
그러나, 생산성 및 제조 공정상 N－영역의 깊이가 약 3㎛의 깊이로 형성되는 것이 가정 효과적이다.However, it is hypothesized that the depth of the N − region is formed to a depth of about 3 μm in terms of productivity and manufacturing process.
이하, 표 1을 참조하여 설명하기로 한다.Hereinafter, with reference to Table 1 will be described.
[표 1]TABLE 1
상기 기술한 표 1은 N－영역을 열확산에 의한 실험 값을 표현한 것이다.Table 1 described above represents experimental values obtained by thermal diffusion of the N − region.
즉, 확산 시간, 확산 온도와 불순물 농도에 따라 N－영역의 두께에 영향을 주고, 표 1에 나타낸 것처럼 N－영역이 깊을수록 정전기 수준이 높아짐을 알수 있다.In other words, the diffusion time, diffusion temperature, and impurity concentration affect the thickness of the N - region, and as shown in Table 1, the deeper the N - region, the higher the static electricity level.
또한, 각 공정의 특성상 알맞는 확산 온도와 확산 시간을 선택하여 N－영역을 형성함으로써, 회로 변경을 통하지 않고도 정전기 수준을 낮출 수 있다.In addition, by selecting a diffusion temperature and a diffusion time suitable for the characteristics of each process to form an N − region, the level of static electricity can be reduced without changing the circuit.
본 발명은 정전기가 발생하는 회로에 있어서, 그 회로의 변경을 가하지 않고도 그 반도체 구조중 N－영역의 두께만을 증가시켜 정전기 수준을 현격히 높힐 수 있는 이점(利點)을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides an advantage that a static electricity level can be significantly increased by increasing only the thickness of the N − region in a semiconductor structure in a circuit in which static electricity is generated, without changing the circuit.
또한, CMOS반도체등 그 정전기 특성이 강조되는 고품질을 요구하는 반도체 제품에 있어서, 그 회로 변경을 통하지 않고, 기존 공정중 N－영역을 확산에 의하여 형성하는 공정에 있어서, 단순히 N－영역 확산 공정 변수 만을 변경하여 정전기 특성을 개선할 수 있는 이점을 제공하는데 있다.In addition, in semiconductor products requiring high quality such as CMOS semiconductors whose electrostatic properties are emphasized, in the process of forming the N - region by diffusion in the existing process without passing through the circuit change, simply the N - region diffusion process variable. The only change is to provide the advantage of improving the electrostatic properties.
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