KR100271090B1 - Semiconductor device esd protection device and manufacturing the same - Google Patents
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Abstract
Description
제1도는 반도체 장치의 입력패드측에 정전기 보호 소자가 구성된 것을 보인 등가 회로도.1 is an equivalent circuit diagram showing that an electrostatic protection element is formed on the input pad side of a semiconductor device.
제2도는 반도체 장치의 출력패드측에 정전기 보호 소자가 구성된 것을 보인 등가 회로도.2 is an equivalent circuit diagram showing that an electrostatic protection element is formed on the output pad side of a semiconductor device.
제3a도-제3d도는 본 발명의 공정 수순도이다.3a-3d show the process flow of the present invention.
제4도 내지 제6도는 전압인가시 소자내의 전류 및 전계 분포를 나타낸 특성단면도이다.4 to 6 are characteristic cross-sectional views showing the current and electric field distribution in the device when voltage is applied.
본 발명은 반도체 장치의 정전기 보호를 위한 정전기 보호 소자에 관한 것으로, 보호소자의 동작전압을 조절하여 형성할 수 있는 정전기 보호소자 및 이의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection device for electrostatic protection of a semiconductor device, and more particularly, to an electrostatic protection device and a method of forming the same, which are formed by adjusting an operating voltage of the protection device.
일반적으로 반도체 장치는 칩내에 형성된 후, 외부와의 연결을 위해 연결 입/출력 패드를 갖고 있다. 이때 패드를 통해 내부 반도체 장치로 고압의 정전기가 유입되어 장치를 파괴할 수 있으므로 고압에서 동작하여 정전기를 접지로 방전시킬 수 있는 정전기 보호 수단이 반도체 장치의 입/출력 패드측에 형성되고 있다.In general, a semiconductor device is formed in a chip and has a connection input / output pad for connection with the outside. At this time, since the high-voltage static electricity flows into the internal semiconductor device through the pad to destroy the device, an electrostatic protection means capable of operating at high pressure to discharge the static electricity to the ground is formed on the input / output pad side of the semiconductor device.
종래의 정전기 보호회로 구성에 사용되는 소자는 게이트 절연막의 두께가 두꺼운 트랜지스터나 다이오드 또는 펀치드루우 현상을 이용하는 소자등이 있다.The elements used in the conventional static electricity protection circuit configuration include a transistor having a thick gate insulating film, a diode, or a device using a punch draw phenomenon.
게이트 절연층의 두께가 5000Å 이상인 TGO(thick gate oxide) 전계 트랜지스터를 사용하여 공정상 문턱전압이 드레인과 소오스 사이의 브릭다운(break-down) 전압보다 큰 값을 가지게 되어 보호회로를 구현하는 경우에는 저항이 TGO 전계 트랜지스터와 내부 반도체 회로 사이에 직렬로 추가되어야 한다.In the case of using a thick gate oxide (TGO) transistor with a gate insulating layer of 5000Å or more, the threshold voltage in the process is larger than the break-down voltage between the drain and the source, thereby implementing a protection circuit. A resistor must be added in series between the TGO field transistor and the internal semiconductor circuit.
펀치드루 현상을 이용하는 보호회로의 경우에는 액티브 대 액티브 영역간 간격을 조절함으로써 정전기 보호소자의 동작 전압을 조절하고 있으나 일반적으로는 액티브와 액티브간 거리의 최소값은 공정에 의해 제한되므로 설졔자 임의로 동작전압을 결정하는 것은 아니다.In the case of the protection circuit using the punch-through phenomenon, the operating voltage of the electrostatic protection device is controlled by controlling the distance between the active and active areas. However, in general, the minimum value of the distance between the active and active is limited by the process. It is not a decision.
다이오드를 이용하는 보호회로에 있어서는 동작전압을 설계자가 조절하는 것이 불가능하기 때문에 더욱 선택의 제한을 받는다.In a protection circuit using a diode, the operation voltage is further limited because the designer cannot control the operating voltage.
정전기 보호수단은 반드시 필요하고 요구되는 것이지만 공정상 소자의 동작전압을 설계자의 임의로 선택 제어하는 것이 아니므로 실상은 보호회로의 설계에 많은 제약이 있어왔다.Although the electrostatic protection means is necessary and required, in practice, since the operating voltage of the device is not arbitrarily selected and controlled by the designer, there have been many limitations in the design of the protection circuit.
따라서, 본 발명의 목적은 이러한 문제를 해결하는 것으로 본 발명에서는 반도체 소자의 디자인 룰에 기초하여 소자 특성이 가변되는 정전기 보호 소자를 형성하게 하여 최적화된 정전기 보호 소자를 형성하게 하는 제조방법 및 그 장치 구성을 제공하고자 한다.Accordingly, an object of the present invention is to solve such a problem, and in the present invention, a manufacturing method and apparatus for forming an optimized electrostatic protection device by forming an electrostatic protection device having variable device characteristics based on a design rule of a semiconductor device. We want to provide a configuration.
그러므로 보호회로의 설계여유폭이 증대되고 설계시 요구되는 특성에 적합하게 형성되므로 신뢰성이 증대된다.Therefore, the design margin of the protection circuit is increased and the reliability is increased because it is formed to suit the characteristics required in the design.
본 발명의 목적에 따른 정전기 보호소자의 형성방법은 기판상에 n웰과 이에 인접한 p웰이 형성된 상기 웰 접촉 부분과 소정거리(d)로 이격된 상기 p웰내의 부분에 형성한 제2 불순물 영역과, 동일 p웰내에서 상기 제2 불순물 영역과 소자 분리된 거리에 형성한 제3 불순물 영역과, 상기 n웰상에 상기 제2 불순물 영역과는 소자 분리된 위치에 형성된 제1 불순물영역이 형성되는 각각의 액티브 영역을 마련하는 소자분리 단계; 상기 소자분리후 제1, 제2 액티브 영역에 n형 고농도 불순물이온 주입과, 제3액티브 영역내에 p형 고농도 불순물 이온 주입으로 각각 상기 제1 내지 제3 불순물 영역을 형성하는 단계; 기판상에 절연층을 형성하고, 상기 불순물 영역에 접촉창을 형성한 후 금속층을 연결하여 제1 및 제3 불순물 영역은 접지에, 제2 불순물 영역은 전극 패드에 연결하는 단계로 이루어 짐을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an electrostatic protection device, wherein a second impurity region is formed in a portion of the p well spaced at a predetermined distance d from a well contact portion where n wells and p wells adjacent thereto are formed on a substrate. And a third impurity region formed at a distance between the second impurity region and the element in the same p well, and a first impurity region formed at a position where the second impurity region is separated from the second impurity region on the n well. A device isolation step of providing an active region of the device; Forming the first to third impurity regions by implanting n-type high concentration impurity ions into the first and second active regions and implanting p-type high concentration impurity ions into the third active region after the device isolation; Forming an insulating layer on the substrate, forming a contact window in the impurity region, and then connecting the metal layers to connect the first and third impurity regions to ground and the second impurity regions to electrode pads. do.
또한, 본 발명에서 제공하는 정전기 보호 소자는 기판상에 n웰과 이에 인접한 p웰이 형성된 상기 웰 접촉 부분과 소정거리(d)로 이격된 상기 p웰내의 부분에 형성한 제2 불순물 영역과, 동일 p웰내에서 상기 제2 불순물 영역과 소자 분리된 거리에 형성한 제3 불순물 영역과, 상기 n웰상에 상기 제2 불순물 영역과는 소자 분리된 위치에 형성된 제1 불순물영역과, 상기 각 영역을 소자 분리하는 소자분리영역과, 상기 불순물 영역에 연결한 금속층을 포함하고, 상기 제1 및 제3 불순물 영역은 접지에, 제2 불순물 영역은 전극 패드에 연결하여 구성된 것을 특징으로 한다.In addition, the electrostatic protection device provided in the present invention includes a second impurity region formed on a portion of the p well spaced apart from the well contact portion where n wells and p wells adjacent thereto are formed at a predetermined distance d on a substrate; A third impurity region formed at a distance between the second impurity region and the element in the same p well, a first impurity region formed at a position where the second impurity region is separated from the second impurity region on the n well, and each of the regions The device may include an isolation region for separating an element, and a metal layer connected to the impurity region, wherein the first and third impurity regions are connected to ground and the second impurity region is connected to an electrode pad.
다음에 첨부한 도면을 사용하여 상기 공정에 준한 실시예를 설명한다.Next, the Example according to the said process is demonstrated using an accompanying drawing.
먼저, 제1도와 제2도의 회로도는 입력 패드(IP)와 출력 패드(0P)에 관련하여 정전기 보호 소자(20), (40)가 CM0S장치(10),(30)에 연결된 것을 나타낸 것으로 본 발명에서는 정전기 보호소자(20),(40)가 실제 반도체 공정에서 실현되는 것을 다음에 보이고자 한다.First, the circuit diagrams of FIGS. 1 and 2 show that the electrostatic protection elements 20 and 40 are connected to the CM0S devices 10 and 30 in relation to the input pad IP and the output pad 0P. In the present invention, the electrostatic protection devices 20 and 40 will be shown next in the actual semiconductor process.
그러나, 상기 소자는 내부회로 구성을 대표적으로 나타낸 CMOS장치 구성시 동시에 형성됨에 유의한다.However, it should be noted that the above elements are formed at the same time in the configuration of the CMOS device representatively showing the internal circuit configuration.
제3도(a)-(d)는 본 발명의 공정을 실시하는 예를 보인 것이다.3 (a)-(d) show an example of carrying out the process of the present invention.
제3도(a)에서, p형기판(1)내에는 확산이나 이온 주입등의 방법으로 p-웰 영역(3)과 n-웰 영역(2)이 형성된다.In FIG. 3A, the p-well region 3 and the n-well region 2 are formed in the p-type substrate 1 by diffusion or ion implantation.
다음에 제3도(b)와 같이 소자분리영역을 형성하는 공정을 진행한다. 반도체 기판상에는 패턴된 포토레지스트층(4)이 형성되는데 열려진 개구부는 필드 산화막이 될 것이며, 포토레지스트층이 형성된 부위는 액티브영역이 형성될 것이다.Next, as shown in FIG. 3B, a process of forming an isolation region is performed. A patterned photoresist layer 4 is formed on the semiconductor substrate, and the openings will be field oxide films, and the active region will be formed at the site where the photoresist layer is formed.
우선은 소자분리영역 밑에 채널스톱층이 형성되도록 제3도 (b)의 단계에서 채널스톱 불순물올을 이온 주입하고, LOCOS공정에 따라 열산화공정을 진행한다. 그러면 기판의 실리콘을 소모하면서 제3도 (c)의 '6'부분과 같이 필드산화막이 형성되고 따라서 이것에 의해 액티브 영역이 마련된다.First, the channel stop impurity ol ions are implanted in the step of FIG. 3 (b) to form a channel stop layer under the device isolation region, and thermal oxidation is performed according to the LOCOS process. Then, while the silicon of the substrate is consumed, a field oxide film is formed as in the '6' part of FIG. 3 (c), thereby providing an active region.
채널 스톱층에 의한 영향으로 보호소자의 동작전압이 내부회로의 브릭다운(Breakdown)전압보다 커지는 경우는 채널 스톱 이온주입을 생략하여 진행할 수도 있다.If the operating voltage of the protection element is greater than the breakdown voltage of the internal circuit due to the influence of the channel stop layer, the channel stop ion implantation may be omitted.
그러면 n-웰(2)에 마련된 제1 액티브 영역과 이웃한 p웰(3)의 제2 액티브영역에 대해서 n+고농도 불순물을 이온주입하여 고농도 n+불순물층(7), (8)을 각각 형성한다. 이때 상기 동일 p웰(3)의 제3 액티브 영역은 p+불순물이 이온주입으로 형성되어야 하므로 서로 다른 타입의 불순물 이온 주입에 대한 블록킹하는 포토레지스트 층을 사용한다.Then, n + high concentration impurities are implanted into the first active region provided in the n-well 2 and the second active region of the neighboring p well 3 to form the high concentration n + impurity layers 7 and 8, respectively. Form. In this case, since the p + impurity must be formed by ion implantation, the third active region of the same p well 3 uses a photoresist layer for blocking different types of impurity ion implantation.
다음 단계로 전면에 절연층(10)을 형성하고 각 액티브 영역의 배선을 위한 콘택영역을 형성한다.In the next step, an insulating layer 10 is formed on the entire surface and a contact region for wiring of each active region is formed.
다음에 제3도(d)와 같이 금속층을 액티브 영역과 접촉하도록 형성하고 제1 불순물(7)과 제3 불순물층(9)은 공히 연결하여 접지시키고, 제2 불순물영역(8)은 출력패드(0P)에 연결하여 동작전압이 조절된 정전기 보호 소자를 형성한다.Next, as shown in FIG. 3D, the metal layer is formed to be in contact with the active region, and the first impurity 7 and the third impurity layer 9 are connected and grounded together, and the second impurity region 8 is output pad. (0P) to form an electrostatic protection device with controlled operating voltage.
다음에 상기한 바와 같이 형성된 본 발명에 따른 정전기 보호소자에 대한 동작을 살펴본다.Next, the operation of the electrostatic protection device according to the present invention formed as described above will be described.
본 발명의 소자는 다이오드로 작용하는 트랜지스터 구성이며, 제2도와 같이 베이스(B)와 콜렉터(C)는 접지에 공히 연결되고, 에미터(E)는 패드(OP)측에 연결된다.The device of the present invention has a transistor structure that acts as a diode. As shown in FIG. 2, the base B and the collector C are connected to ground, and the emitter E is connected to the pad OP side.
제3도(d)에서 E, B, C는 각각 에미터, 베이스, 콜렉터를 지칭하며, n+에미터 영역(E)에 역방향인 정(+)전압이 인가되면 인가 전압의 크기에 따라 공핍영역이 확장하게 된다. 확장된 공핍영역이 p웰(3)의 엣지 부분(10)에 이르게 되면 에미터에서 주입된 전자들이 에미터와 콜렉터 사이의 전계에 의해 베이스영역에서의 재결합이 없이 콜렉터 영역에 도달하여 접지단으로 방전하게 된다. 따라서 정전기에 의한 과전류를 내부회로에 영향없이 접지로 방전시키는 것이다.In FIG. 3 (d), E, B, and C refer to the emitter, the base, and the collector, respectively, and when a positive voltage is applied to the n + emitter region E in the reverse direction, depletion depends on the magnitude of the applied voltage. The area will expand. When the extended depletion region reaches the edge portion 10 of the p well 3, the electrons injected from the emitter reach the collector region without recombination in the base region by the electric field between the emitter and the collector and reach the ground end. Discharge. Therefore, the overcurrent caused by static electricity is discharged to the ground without affecting the internal circuit.
이러한 동작에서 p웰(3)과 n+에미터(E)사이의 거리(d)는 본 소자의 동작전압을 조절하는 중요 요소이다. 즉, 상기 거리(d)의 조절은 본 소자의 동작 전압을 조절하므로 설계자가 필요로 하는 동작전압을 구현하기 위해서는 이 사이의 거리를 적절히 유지하면 된다.In this operation, the distance d between the p well 3 and n + emitter E is an important factor controlling the operating voltage of the device. That is, the adjustment of the distance (d) adjusts the operating voltage of the device, so in order to implement the operating voltage required by the designer, the distance between them may be properly maintained.
반대로 n+에미터영역(E)에 순방향의 부(-)전압이 인가되는 경우는 n+에미터 영역과 p-웰 사이가 순방향의 다이오드로 동작하게 되므로 정전기에 의한 과전류를 접지단으로 방전시킬 수 있는 것이다.On the contrary, when a negative negative voltage is applied to the n + emitter region E, a positive diode is operated between the n + emitter region and the p - well to discharge the overcurrent caused by static electricity to the ground terminal. It can be.
위에 언급한 바와 같이 본 보호소자는 별도의 보회회로 추가없이 정전압(+)과 부전압(-)의 정전기 인가에 대해 내부회로를 보호할 수 있게 되는 것이다.As mentioned above, the protection device can protect the internal circuit against static electricity application of the positive voltage and the negative voltage without the addition of a supplementary circuit.
본 공정에 따른 정전기 보호 소자의 제조 수순은 이미 앞에서 언급한 것과 같이 일반적인 CMOS장치 제조 공정에 기초하여 진행되는데, 이때 유의할 것은 본 소자의 동작원리가 역 바이어스 상태에서 확장하는 공핍층 영역에 의해 동작하는 소자이므로 p웰(3)과 n+에미터 영역(E)간의 거리(d)가 설계된 바 설정된 거리를 유지하게 하는 것이 중요하다.The manufacturing procedure of the electrostatic protection device according to the present process proceeds based on the general CMOS device manufacturing process as mentioned above, in which the principle of operation of the device is operated by the depletion layer region extending in the reverse bias state. It is important that the distance d between the p well 3 and the n + emitter region E is designed so that the set distance is maintained.
정전기 보호소자의 동작전압을 결정할 때, 집의 내부 로직을 구성하고 있는 MOS소자의 드레인과 소오스 사이의 브릭다운 전압보다는 정전기 보호소자의 동작전압이 낮도록 하는 것이 요구된다. 왜냐하면 내부로직이 사태(avalache) 브릭다운 현상을 일으키기 전에, 즉, 쥴 히팅(Joule Heating)에 의한 Al과 Si의 반응으로 p-n접합간의 단락(short)현상이 발생하기 전에 보호소자를 통해 정전기에 의한 과전류를 방진시키기 위한 것이다.In determining the operating voltage of the electrostatic protection device, it is required to lower the operating voltage of the electrostatic protection device than the brick down voltage between the drain and the source of the MOS device constituting the internal logic of the house. Because the internal logic before the avalache brick down phenomenon, that is, the short circuit between the pn junction due to the reaction of Al and Si by Joule heating, This is to isolate the overcurrent.
제4도와 제5도는 n+에미터에 정전압(+)이 인가되는 경우의 소자 동작상태를 나타낸 것이다. 그리고 이하 도면에서 D는 ㎛단위의 소자크기를 나타내고 채널스톱 도우즈는 8×1012atoms/㎠이다. 제4도는 작은 양의 정전압(+)이 인가되는 경우로 (a)는 전류흐름을 나타낸 것으로 이때는 공핍영역이 p웰의 엣지부분에 도달하지 않은 상태이므로 n+에미터와 n+콜렉터 사이에 흐르는 전류의 양은 극히 미흡하며 이때의 전계는 제4도의 (b)와 같이 n+에미터와 p-베이스 사이에 대부분이 분포하게 된다. n+에미터에 인가되는 전압이 증가하여 n+에미터와 n+콜렉터 사이에 전류가 흐르는 경우의 전류 흐름을 제5도의 (a)에 나타내었다. 이 경우는 n+에미터에서 확장한 공핍잉역이 p웰의 에지에 도달하여 n+에미터에서 주입된 전자들이 p웰에서의 재결합이 없이 n웰에 도달하게 되고 n웰내의 n+액티브 영역을 통해 접지단으로 방전하게 된다. 이때의 전류 흐름은 채널스톱 이온주입의 영향으로 대부분 실리콘 기판의 표면이 아닌 필드 절연층 아래를 통해 형성된다. 제5도의 (b)는 위 경우의 전계 분포를 나타내고 있다.4 and 5 show an operating state of the device when a constant voltage (+) is applied to the n + emitter. In the following drawings, D represents the device size in 占 퐉 and the channel stop dose is 8 x 10 12 atoms / cm 2. A fourth turning when applied with a positive voltage (+) of a small amount (a) because it is state as that case, the depletion region showing the current flow does not reach the edge portion of the p-well flowing between the n + emitter and the n + collector The amount of current is extremely low and the electric field is distributed mostly between n + emitter and p - base as shown in (b) of FIG. increasing the voltage applied to the n + emitter is shown by the flow of current when the current flowing between the n + emitter and the n + collector of claim 5 degrees (a). In this case, the n + active areas in the n + is a depletion ingyeok extend from the emitter to reach the edge of the p-well to the electrons injected from n + emitter and reach the n-well without the recombination in the p-well n-well Through the discharge to the ground terminal. At this time, the current flow is formed through the field insulating layer rather than the surface of the silicon substrate due to the effect of channel stop ion implantation. (B) of FIG. 5 shows the electric field distribution in the above case.
그리고 BiCMOS공정에 적용할 때에는 기판내에 매립층을 형성하여 소자를 전기적으로 분리시켜 주는 것이 좋다.When applied to the BiCMOS process, it is preferable to form a buried layer in the substrate to electrically isolate the devices.
이와 같이 설계된바 책정된 d의 거리는 공정중에 유지된다. 본 발명에 따라서 정전기 보호회로의 설계시, 설계자가 요구하는 동작전압에서 동작하는 보호회로를 구현할 수 있으며, 공정에 따라 서로 다른 동작 전압을 가지는 보호회로를 구현할 수 있게 된다.Designed as such, the distance d is maintained during the process. When designing the electrostatic protection circuit according to the present invention, it is possible to implement a protection circuit operating at the operating voltage required by the designer, it is possible to implement a protection circuit having a different operating voltage according to the process.
또한 p웰과 n웰을 통하는 방전경로가 형성될 수 있으므로 소자의 손상을 최소화한다.In addition, the discharge path through the p well and n well can be formed to minimize damage to the device.
제5도와 제6도를 비교하면 알 수 있겠지만, 채널 스톱 이온주입의 농도에 따라 전류흐름의 형성이 다르게 나타나는데 채널스톱 이온주입의 도핑농도가 낮은 경우는 실리콘 기판의 표면을 통해 흐르는 전류가 발생하게 되며, 실리콘 표면 영역에서 확장하는 공핍영역의 폭이 채널스톱 이온주입 농도의 영향으로 커지게 되므로 소자의 동작전압에 영향을 미치게 된다. 채널스톱의 농도가 낮아진 경우의 소자 동작상태를 제6도의 (a), (b)에 나타내었다. 위에서 언급한 바와 같이 채널스톱 이온주입이 소자의 동작전압에 영향을 미치게 되므로 더욱 낮은 동작전압을 요구하는 경우는 채널스톱 이온주입의 양을 줄이는 것이 바람직하다.As can be seen from comparing FIG. 5 and FIG. 6, the current flow is different depending on the concentration of the channel stop ion implantation. When the doping concentration of the channel stop ion implantation is low, the current flowing through the surface of the silicon substrate is generated. In addition, the width of the depletion region extending from the silicon surface region is increased by the influence of the channel stop ion implantation concentration, thereby affecting the operating voltage of the device. The element operating states when the concentration of the channel stop is lowered are shown in Figs. 6A and 6B. As mentioned above, since channel stop ion implantation affects the operating voltage of the device, it is desirable to reduce the amount of channel stop ion implantation when a lower operating voltage is required.
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| KR1019930016466A KR100271090B1 (en) | 1993-08-24 | 1993-08-24 | Semiconductor device esd protection device and manufacturing the same |
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| KR100271090B1 true KR100271090B1 (en) | 2000-11-01 |
Family
ID=19361840
Family Applications (1)
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Country Status (1)
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|---|---|---|---|---|
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-
1993
- 1993-08-24 KR KR1019930016466A patent/KR100271090B1/en not_active IP Right Cessation
Also Published As
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| KR950007092A (en) | 1995-03-21 |
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