KR19980023093U - Interprocessor communication system via VME bus - Google Patents

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정장호
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M3/00—Automatic or semi-automatic exchanges
    • H04M3/22—Arrangements for supervision, monitoring or testing

Abstract

본 고안은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈간에 VME 버스를 통하여 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 관한 것으로, 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템에 관한 것이다.The present invention relates to a processor-to-processor communication system through a VME bus for transmitting and receiving data between a master processor module and a plurality of slave processor modules through a VME bus. When the master processor module accesses a slave processor module, The present invention relates to an interprocessor communication system for improving operation reliability by stopping access to a corresponding slave processor module when it is in an unresponsive state.

종래의 VME 버스를 통한 프로세서간 통신 시스템에서, 마스터 프로세서 모듈의 CPU는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈측에 전송한 후에 슬레이브 프로세서 모듈로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호 발생부로 부터의 타임아웃신호에 의하여 강제로 리스타트 됨으로 인하여 기존에 실행하고 있던 모든 정보가 상실되고 처음부터 다시 시작해야 하므로 CPU 입장에서는 리스타트 됨으로 인한 치명적인 손실을 입게되는 문제점이 있다. 또한, 마스터 프로세서 모듈의 CPU가 리스타트 된후에 전송응답신호를 인가받지 못했던 해당 슬레이브 프로세서 모듈을 다시 억세스하게 됨으로 인하여 또 다시 리스타트 되어 시스템에 치명적인 손실을 주는 문제점이 있다.In the conventional interprocessor communication system via the VME bus, the CPU of the master processor module transmits the address of the slave processor module and transmits the address strobe signal to the slave processor module side, and then a transmission response signal is applied within a predetermined time from the slave processor module. If it does not, it is forcibly restarted by the timeout signal from the timeout signal generator, and all information previously executed is lost and must be restarted from the beginning. There is a problem. In addition, after the CPU of the master processor module is restarted, the corresponding slave processor module, which has not received the transmission response signal, is restarted and restarted again, thereby causing a fatal loss to the system.

본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.According to the present invention, when the master processor module accesses the slave processor module, if the slave processor module is in an unresponsive state, access to the slave processor module is stopped, thereby improving operation reliability.

Description

VME 버스를 통한 프로세서간 통신 시스템Interprocessor communication system via VME bus

본 고안은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템을 제공하는 데에 목적이 있다.The present invention is devised to solve the above problems, and when the master processor module accesses the slave processor module, if the slave processor module is in an unresponsive state, the access to the slave processor module is stopped. It is an object of the present invention to provide an interprocessor communication system that improves operational reliability.

이와 같은 목적을 달성하기 위한 본 고안은, 마스터 프로세서 모듈(30)과 다수의 슬레이브 프로세서 모듈(40a∼40n)을 VME 버스를 통해 접속하여 상기 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n) 사이에 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 있어서, 상기 마스터 프로세서 모듈(30)은 어드레스라인(AL)을 정합하여 인가받은 어드레스를 VME 버스에 전달하는 어드레스라인 인터페이스부(32)와; 인가받은 어드레스를 래치하는 어드레스 래치부(33)와; 데이타라인(DL)을 정합하여 VME 버스에 입출력되는 데이타를 전달하는 데이타라인 인터페이스부(34)와; 제어라인(CL)을 정합하여 VME 버스에 입출력되는 제어신호를 전달하는 제어라인 인터페이스부(35)와; 상기 제어라인 인터페이스부(35)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스 스트로브 신호(VAS*)가 출력된후 소정시간 이내에 상기 슬레이브 프로세서 모듈(40a∼40n)로부터 전송응답신호(VDTACK*)가 인가되지 않으면 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 출력하는 인터럽트/전송응답신호 발생부(36)와; 상기 어드레스라인 인터페이스부(32)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스와 어드레스 스트로브 신호(VAS*)를 전송한후 상기 인터럽트/전송응답신호 발생부(36)로부터 인터럽트신호(INT)와 전송응답신호(VDTACK*)가 인가되면 상기 어드레스를 상기 어드레스 래치부(33)에 래치시키고 처리루틴으로 부터 빠져나오며 그후에 해당 어드레스의 슬레이브 프로세서 모듈(40a∼40n)을 억세스하지 않는 CPU(31)를 구비하는 것을 특징으로 한다.The present invention for achieving the above object, the master processor module 30 and the plurality of slave processor modules (40a to 40n) are connected through the VME bus, the master processor module 30 and the slave processor module (40a to 40n) In the inter-processor communication system through the VME bus for transmitting and receiving data between the), the master processor module 30 matches the address line (AL) and delivers the authorized address to the VME bus 32 Wow; An address latch section 33 for latching the applied address; A data line interface unit 34 for matching data lines DL and transferring data input / output to the VME bus; A control line interface unit 35 matching the control lines CL and transferring control signals inputted and outputted to the VME bus; From the slave processor modules 40a to 40n within a predetermined time after the address strobe signal VAS * is outputted to the slave processor modules 40a to 40n via the control line interface unit 35 via the VME bus. An interrupt / transmission response signal generator 36 for generating and outputting an interrupt signal INT and a transmission response signal VDTACK * when the transmission response signal VDTACK * is not applied; The interrupt / transmission response signal generator 36 transmits an address and an address strobe signal VAS * to the slave processor modules 40a to 40n via the VME bus via the address line interface 32. When the interrupt signal INT and the transfer response signal VDTACK * are applied, the address is latched in the address latching section 33, and it exits from the processing routine. Then, the slave processor modules 40a to 40n of the address are accessed. It is characterized by including a CPU 31 that does not.

이와 같은 구성에 의해 본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.With this configuration, when the master processor module accesses the slave processor module, when the slave processor module is in an unresponsive state, access to the slave processor module is stopped, thereby improving operation reliability.

도1은 종래의 VME 버스를 통한 프로세서간 통신 시스템에 대한 구성도.1 is a block diagram of an interprocessor communication system through a conventional VME bus.

도2는 도1에 도시된 마스터 프로세서 모듈의 상세 구성도.FIG. 2 is a detailed configuration diagram of the master processor module shown in FIG.

도3은 본 고안에 따른 VME 버스를 통한 프로세서간 통신 시스템에 대한 구성도.3 is a block diagram of an interprocessor communication system via a VME bus according to the present invention;

도4는 도3에 도시된 마스터 프로세서 모듈의 상세 구성도.4 is a detailed configuration diagram of the master processor module shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30 : 마스터 프로세서 모듈 31 : CPU30: master processor module 31: CPU

32 : 어드레스라인 인터페이스부 33 : 어드레스 래치부32: address line interface unit 33: address latch unit

34 : 데이타라인 인터페이스부 35 : 제어라인 인터페이스부34: data line interface unit 35: control line interface unit

36 : 인터럽트/전송응답신호 발생부 40a∼40n : 슬레이브 프로세서 모듈36: interrupt / transmission response signal generator 40a to 40n: slave processor module

본 고안은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈간에 VME 버스를 통하여 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 관한 것으로, 특히 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템에 관한 것이다.The present invention relates to a processor-to-processor communication system through a VME bus for transmitting and receiving data between a master processor module and a plurality of slave processor modules through a VME bus, in particular, when the master processor module accesses the slave processor module. When in this unresponsive state, the present invention relates to an interprocessor communication system for improving operation reliability by suspending access to a corresponding slave processor module.

일반적으로 전전자 교환기 등과 같이 다수의 프로세서를 구비하고 있는 시스템에서는 프로세서들간에 VME 버스를 통하여 통신 동작을 수행하여 데이타를 처리함으로써 시스템의 고유 기능을 발휘한다.In general, a system having a plurality of processors, such as an electronic switch, exhibits a unique function of the system by processing data by performing a communication operation between the processors through the VME bus.

종래의 VME 버스를 통한 프로세서간 통신 시스템은 도1에 도시된 바와 같이 마스터 프로세서 모듈(10)과 다수의 슬레이브 프로세서 모듈(20a∼20n)을 구비하여 이루어 지는데, 마스터 프로세서 모듈(10)과 슬레이브 프로세서 모듈(20a∼20n)은 VME 버스를 통하여 상호 접속되어 통신 동작을 수행한다. 마스터 프로세서 모듈(10)과 슬레이브 프로세서 모듈(20a∼20n)은 어드레스 라인(AL), 데이타 라인(DL) 및 제어라인(CL)을 통해 VME 버스에 접속되어 데이타를 송수신한다.A conventional inter-processor communication system via a VME bus is provided with a master processor module 10 and a plurality of slave processor modules 20a to 20n, as shown in FIG. 1, which includes a master processor module 10 and a slave processor. Modules 20a-20n are interconnected via a VME bus to perform communication operations. The master processor module 10 and the slave processor modules 20a to 20n are connected to the VME bus through the address line AL, the data line DL, and the control line CL to transmit and receive data.

한편, 마스터 프로세서 모듈(10)은 도2에 도시된 바와 같이 CPU(11), 어드레스라인 인터페이스부(12), 데이타라인 인터페이스부(13), 제어라인 인터페이스부(14) 및 타임아웃신호 발생부(15)를 구비하여 이루어 진다. CPU(11)는 데이타 통신 동작을 관할하고, 어드레스라인 인터페이스부(12)는 어드레스라인(AL)을 정합하여 CPU(11)로부터 인가되는 어드레스를 VME 버스에 전달하여 주고, 데이타라인 인터페이스부(13)는 데이타라인(DL)을 정합하여 CPU(11)와 VME 버스간에 입출력되는 데이타를 전달하며, 제어라인 인터페이스부(14)는 제어라인(CL)을 정합하여 CPU(11)와 VME 버스간에 입출력되는 제어신호를 전달한다. 타임아웃신호 발생부(15)는 CPU(11)가 슬레이브 프로세서 모듈(20a∼20n)을 억세스하기 위하여 VME 버스상에 어드레스 스트로브 신호를 출력한후 소정시간 이내에 슬레이브 프로세서 모듈(20a∼20n)로부터 전송응답신호가 인가되지 않으면 타임아웃신호(VBERR*)를 발생하여 CPU(11)측에 출력한다.Meanwhile, as illustrated in FIG. 2, the master processor module 10 includes a CPU 11, an address line interface unit 12, a data line interface unit 13, a control line interface unit 14, and a timeout signal generator. It is made with (15). The CPU 11 is responsible for the data communication operation, the address line interface unit 12 matches the address line AL, transfers the address applied from the CPU 11 to the VME bus, and the data line interface unit 13. ) Matches data lines DL to transfer data input / output between the CPU 11 and the VME bus, and the control line interface unit 14 matches the control line CL to input / output between the CPU 11 and the VME bus. Transfers a control signal. The timeout signal generator 15 transmits the address strobe signal on the VME bus so that the CPU 11 accesses the slave processor modules 20a to 20n, and then transmits the slave signal to the slave processor modules 20a to 20n within a predetermined time. If the response signal is not applied, the timeout signal VBERR * is generated and output to the CPU 11 side.

이와 같이 구성된 VME 버스를 통한 프로세서간 통신 시스템은 다음과 같이 동작한다.The interprocessor communication system via the VME bus configured as described above operates as follows.

예를들어, 마스터 프로세서 모듈(10)이 슬레이브 프로세서 모듈(20a)과 통신하기 위하여 어드레스라인 인터페이스부(12)를 통해 VME버스를 경유하여 슬레이브 프로세서 모듈(20a)측에 해당 슬레이브 프로세서 모듈의 어드레스를 보내고, 해당 어드레스가 유효함을 알리기 위한 어드레스 스트로브 신호를 제어라인 인터페이스부(14)를 통해 슬레이브 프로세서 모듈(20a)측에 전송한후, 읽기/쓰기를 결정하는 쓰기신호를 슬레이브 프로세서 모듈(20a)측에 전송하고, 슬레이브 프로세서 모듈(20a)로 부터의 전송응답신호가 제어라인 인터페이스부(14)를 통해 인가되면 해당 슬레이브 프로세서 모듈(20a)에 대해서 데이타를 읽기/쓰기 함으로써 통신하는 비동기 방식으로 통신한다.For example, in order for the master processor module 10 to communicate with the slave processor module 20a, an address of the corresponding slave processor module is sent to the slave processor module 20a via the VME bus via the address line interface unit 12. Transmits an address strobe signal for indicating that the address is valid to the slave processor module 20a through the control line interface unit 14, and then sends a write signal for determining read / write to the slave processor module 20a. Communication in asynchronous manner, when the transmission response signal from the slave processor module 20a is applied through the control line interface unit 14 to read / write data to the corresponding slave processor module 20a. do.

한편, 슬레이브 프로세서 모듈(20a)에는 어드레스 비교부가 구비되어 있어서, 마스터 프로세서 모듈(10)로부터 인가되는 어드레스가 자신의 어드레스 인지를 비교하여 일치하면 일정시간후에 전송응답신호를 마스터 프로세서 모듈(10)측에 송신함으로써 마스터 프로세서 모듈(10)에게 데이타를 읽고 쓰는 것을 허락한다.On the other hand, the slave processor module 20a is provided with an address comparison unit, and if the address applied from the master processor module 10 compares its own address and matches, the transmission response signal is transmitted after a predetermined time to the master processor module 10 side. The master processor module 10 allows the master processor module 10 to read and write data.

이와 같은 과정에서 마스터 프로세서 모듈(10)의 CPU(11)는 슬레이브 프로세서 모듈(20a)의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈(20a)측에 전송한 후에 슬레이브 프로세서 모듈(20a)로부터 전송응답신호를 인가받아야 슬레이브 프로세서 모듈(20a)에 대하여 데이타를 읽거나 쓰는 동작을 수행할 수 있고, 해당 슬레이브 프로세서 모듈(20a)이 탈장되어 있거나 기능 상실되어 슬레이브 프로세서 모듈(20a)로부터 전송응답신호를 인가받지 못하면 해당 처리루틴을 빠져나올 수 없다. 이와 같은 현상을 방지하기 위하여, 마스터 프로세서 모듈(10)의 타임아웃신호 발생부(15)는 슬레이브 프로세서 모듈(20a)의 어드레스가 전송되고 어드레스 스트로브 신호가 슬레이브 프로세서 모듈(20a)측에 전송된 후에 타이머를 구동하여, 슬레이브 프로세서 모듈(20a)로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호(VBERR*)를 발생하여 CPU(11)측에 출력함으로써 CPU(11)를 강제로 리스타트(Restart) 시켜 해당 처리루틴을 빠져 나올 수 있도록 하고 있다.In this process, the CPU 11 of the master processor module 10 transmits the address of the slave processor module 20a and transmits the address strobe signal to the slave processor module 20a and then from the slave processor module 20a. When the response signal is applied, the slave processor module 20a may read or write data, and the slave processor module 20a is detached or lost and thus transmits a response signal from the slave processor module 20a. If it is not authorized, it cannot exit the processing routine. In order to prevent such a phenomenon, the timeout signal generator 15 of the master processor module 10 transmits the address of the slave processor module 20a and the address strobe signal to the slave processor module 20a. The timer 11 is driven to generate a timeout signal VBERR * and output the CPU 11 to the CPU 11 when the transfer response signal is not applied from the slave processor module 20a within a predetermined time. It restarts to exit the processing routine.

이상과 같은 종래의 VME 버스를 통한 프로세서간 통신 시스템에서, 마스터 프로세서 모듈(10)의 CPU(11)는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈측에 전송한 후에 슬레이브 프로세서 모듈로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호 발생부(15)로 부터의 타임아웃신호(VBERR*)에 의하여 강제로 리스타트 됨으로 인하여 기존에 실행하고 있던 모든 정보가 상실되고 처음부터 다시 시작해야 하므로 CPU(11) 입장에서는 리스타트 됨으로 인한 치명적인 손실을 입게되는 문제점이 있다. 또한, 마스터 프로세서 모듈(10)의 CPU(11)가 리스타트 된후에 전송응답신호를 인가받지 못했던 해당 슬레이브 프로세서 모듈을 다시 억세스하게 됨으로 인하여 또 다시 리스타트 되어 시스템에 치명적인 손실을 주는 문제점이 있다.In the conventional interprocessor communication system via the VME bus as described above, the CPU 11 of the master processor module 10 transmits the address of the slave processor module and transmits the address strobe signal to the slave processor module side, and then the slave processor module. If the transmission response signal is not applied within a predetermined time from the time, all information previously executed is lost due to forced restart by the timeout signal VBERR * from the timeout signal generator 15. Since it must be restarted from the CPU 11, there is a problem that a fatal loss due to the restart. In addition, after the CPU 11 of the master processor module 10 is restarted, the corresponding slave processor module, which has not received a transmission response signal, is accessed again, thereby restarting again and causing a fatal loss to the system.

본 고안에 따른 VME 버스를 통한 프로세서간 통신 시스템은 도3에 도시된 바와 같이 마스터 프로세서 모듈(30)과 다수의 슬레이브 프로세서 모듈(40a∼40n)을 구비하여 이루어 지는데, 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n)은 VME 버스를 통하여 상호 접속되어 통신 동작을 수행한다. 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n)은 어드레스 라인(AL), 데이타 라인(DL) 및 제어라인(CL)을 통해 VME 버스에 접속되어 데이타를 송수신한다.The inter-processor communication system via the VME bus according to the present invention is provided with a master processor module 30 and a plurality of slave processor modules 40a to 40n, as shown in Figure 3, and the master processor module 30 and Slave processor modules 40a to 40n are interconnected via a VME bus to perform communication operations. The master processor module 30 and the slave processor modules 40a to 40n are connected to the VME bus through the address line AL, the data line DL, and the control line CL to transmit and receive data.

한편, 마스터 프로세서 모듈(30)은 도4에 도시된 바와 같이 CPU(31), 어드레스라인 인터페이스부(32), 어드레스 래치부(33), 데이타라인 인터페이스부(34), 제어라인 인터페이스부(35) 및 인터럽트/전송응답신호 발생부(36)를 구비하여 이루어 진다. CPU(31)는 데이타 통신 동작을 관할하고, 어드레스라인 인터페이스부(32)는 어드레스라인(AL)을 정합하여 CPU(31)로부터 인가되는 어드레스를 VME 버스에 전달하여 주고, 어드레스 래치부(33)는 CPU(31)로부터 인가받은 어드레스를 래치하였다가 CPU(31)의 요구에 따라 해당 어드레스를 CPU(31)측에 인가한다. 데이타라인 인터페이스부(34)는 데이타라인(DL)을 정합하여 CPU(31)와 VME 버스간에 입출력되는 데이타를 전달하며, 제어라인 인터페이스부(35)는 제어라인(CL)을 정합하여 CPU(31)와 VME 버스간에 입출력되는 제어신호를 전달한다. 인터럽트/전송응답신호 발생부(36)는 CPU(31)가 슬레이브 프로세서 모듈(40a∼40n)을 억세스하기 위하여 VME 버스상에 어드레스 스트로브 신호(VAS*)를 출력한후 소정시간 이내에 슬레이브 프로세서 모듈(40a∼40n)로부터 전송응답신호(VDTACK*)가 인가되지 않으면 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 CPU(31)측에 출력한다.Meanwhile, as illustrated in FIG. 4, the master processor module 30 includes a CPU 31, an address line interface unit 32, an address latch unit 33, a data line interface unit 34, and a control line interface unit 35. ) And an interrupt / transmission response signal generator 36. The CPU 31 manages data communication operations, the address line interface unit 32 matches the address line AL, transfers the address applied from the CPU 31 to the VME bus, and the address latch unit 33. Latches an address received from the CPU 31 and applies the address to the CPU 31 according to the request of the CPU 31. The data line interface unit 34 matches data lines DL to transfer data input / output between the CPU 31 and the VME bus, and the control line interface unit 35 matches the control line CL to the CPU 31. ) And control signals input and output between the bus and the VME bus. The interrupt / transmission response signal generator 36 outputs the address strobe signal VAS * on the VME bus to allow the CPU 31 to access the slave processor modules 40a to 40n within a predetermined time period. If the transfer response signal VDTACK * is not applied from 40a to 40n, an interrupt signal INT and a transfer response signal VDTACK * are generated and output to the CPU 31 side.

이와 같이 구성된 VME 버스를 통한 프로세서간 통신 시스템은 다음과 같이 동작한다.The interprocessor communication system via the VME bus configured as described above operates as follows.

예를들어, 마스터 프로세서 모듈(30)이 슬레이브 프로세서 모듈(40a)과 통신하기 위하여 어드레스라인 인터페이스부(32)를 통해 VME버스를 경유하여 슬레이브 프로세서 모듈(40a)측에 해당 슬레이브 프로세서 모듈의 어드레스를 보내고, 해당 어드레스가 유효함을 알리기 위한 어드레스 스트로브 신호(VAS*)를 제어라인 인터페이스부(35)를 통해 슬레이브 프로세서 모듈(40a)측에 전송한후, 읽기/쓰기를 결정하는 쓰기신호(VWR*)를 슬레이브 프로세서 모듈(40a)측에 전송하고, 슬레이브 프로세서 모듈(40a)로 부터의 전송응답신호(VDTACK*)가 제어라인 인터페이스부(35)를 통해 인가되면 해당 슬레이브 프로세서 모듈(40a)에 대해서 데이타를 읽기/쓰기 함으로써 통신한다.For example, in order for the master processor module 30 to communicate with the slave processor module 40a, an address of the corresponding slave processor module is sent to the slave processor module 40a via the VME bus via the address line interface unit 32. Send the address strobe signal (VAS *) to the slave processor module 40a side through the control line interface unit 35 to indicate that the address is valid, and then write signal (VWR *) to determine read / write. ) Is transmitted to the slave processor module 40a, and when the transmission response signal VDTACK * from the slave processor module 40a is applied through the control line interface unit 35, the slave processor module 40a is transmitted. Communicate by reading / writing data.

또한, 슬레이브 프로세서 모듈(40a)은 어드레스 비교부를 구비하고 있어서, 마스터 프로세서 모듈(30)로부터 인가되는 어드레스가 자신의 어드레스 인지를 비교하여 일치하면 일정시간후에 전송응답신호(VDTACK*)를 마스터 프로세서 모듈(30)측에 송신함으로써 마스터 프로세서 모듈(30)에게 데이타를 읽고 쓰는 것을 허락한다.In addition, the slave processor module 40a includes an address comparator, and compares whether the address applied from the master processor module 30 is its own address, and transmits the transmission response signal VDTACK * after a predetermined time if the address is identical. By transmitting to the (30) side, the master processor module 30 is allowed to read and write data.

이와 같은 과정에서 마스터 프로세서 모듈(30)의 CPU(31)는 슬레이브 프로세서 모듈(40a)의 어드레스를 전송하고 어드레스 스트로브 신호(VAS*)를 슬레이브 프로세서 모듈(40a)측에 전송한 후에 슬레이브 프로세서 모듈(40a)로부터 전송응답신호(VDTACK*)를 인가받아야 슬레이브 프로세서 모듈(40a)에 대하여 데이타를 읽거나 쓰는 동작을 수행할 수 있는데, 해당 슬레이브 프로세서 모듈(40a)이 탈장되어 있거나 기능 상실되어 슬레이브 프로세서 모듈(40a)로부터 전송응답신호(VDTACK*)를 인가받지 못하면 슬레이브 프로세서 모듈(40a)에 대하여 데이타를 읽거나 쓰는 동작을 수행할 수 없다.In this process, the CPU 31 of the master processor module 30 transmits the address of the slave processor module 40a and transmits the address strobe signal VAS * to the slave processor module 40a. Only when the transmission response signal VDTACK * is received from 40a, data can be read or written to the slave processor module 40a. However, the slave processor module 40a is demounted or lost. If the transmission response signal VDTACK * is not received from the 40a, the slave processor module 40a may not read or write data.

슬레이브 프로세서 모듈(40a)의 어드레스가 전송되고 어드레스 스트로브 신호(VAS*)가 슬레이브 프로세서 모듈(40a)측에 전송되는 경우에, 인터럽트/전송응답신호 발생부(36)는 타이머를 구동하여 슬레이브 프로세서 모듈(40a)로부터 소정시간 이내에 전송응답신호(VDTACK*)가 인가되지 않게 되면 인터럽트신호(INT)를 발생하여 CPU(31)측에 출력함과 동시에 전송응답신호(VDTACK*)를 발생하여 CPU(31)측에 출력한다. 이때, CPU(31)는 인터럽트/전송응답신호 발생부(36)로부터 인터럽트신호(INT)와 전송응답신호(VDTACK*)가 인가되면, 해당 어드레스의 슬레이브 프로세서 모듈(40a)에 대한 처리루틴을 정상적으로 빠져나옴과 동시에 해당 슬레이브 프로세서 모듈(40a)의 어드레스를 어드레스 래치부(33)에 래치시켜, 그후 CPU(31)의 요구에 의해 어드레스 래치부(33)가 전송응답신호(VDTACK*)를 전송하지 않은 어드레스를 CPU(31)에게 알려주도록 함으로써 해당 슬레이브 프로세서 모듈(40a)이 정상적으로 동작하기 전까지는 CPU(31)가 슬레이브 프로세서 모듈(40a)을 억세스하지 못하게 한다.When the address of the slave processor module 40a is transmitted and the address strobe signal VAS * is transmitted to the slave processor module 40a side, the interrupt / transmission response signal generator 36 drives a timer to drive the slave processor module. When the transfer response signal VDTACK * is not applied within a predetermined time from 40a, an interrupt signal INT is generated and output to the CPU 31, and at the same time, a transfer response signal VDTACK * is generated to generate the CPU 31. Output to the At this time, when the interrupt signal INT and the transfer response signal VDTACK * are applied from the interrupt / transmission response signal generator 36, the CPU 31 normally processes the processing routine for the slave processor module 40a of the corresponding address. At the same time, the address latch unit 33 latches the address of the slave processor module 40a in the address latch unit 33. Then, at the request of the CPU 31, the address latch unit 33 does not transmit the transfer response signal VDTACK *. By notifying the CPU 31 of the unaddressed address, the CPU 31 is prevented from accessing the slave processor module 40a until the slave processor module 40a operates normally.

즉, 본 고안에서는 마스터 프로세서 모듈(30)의 CPU(31)가 억세스 하고자하는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호(VAS*)를 슬레이브 프로세서 모듈측에 전송한후 소정시간 이내에 해당 슬레이브 프로세스 모듈로부터 전송응답신호(VDTACK*)가 수신되지 않는 경우에, 인터럽트/전송응답신호 발생부(36)가 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 CPU(31)측에 출력함으로써, CPU(31)를 리스타트 시키지 않고 정상적으로 처리루틴으로부터 빠져나오게 하고 해당 슬레이브 프로세서 모듈의 어드레스를 어드레스 래치부(33)에 래치시켜, 전송응답신호(VDTACK*)를 전송하지 않은 해당 어드레스의 슬레이브 프로세서 모듈을 CPU(31)가 억세스 하지 않게 하므로, CPU(31)의 리스타트에 기인하여 처음부터 처리동작을 수행해야 하는 문제점과 다시 해당 슬레이브 프로세서 모듈을 억세스함에 기인한 시스템의 치명적인 손실을 방지하게 된다.That is, in the present invention, the CPU 31 of the master processor module 30 transmits the address of the slave processor module to be accessed, and transmits the address strobe signal VAS * to the slave processor module side within a predetermined time. When the transmission response signal VDTACK * is not received from the module, the interrupt / transmission response signal generation unit 36 generates the interrupt signal INT and the transmission response signal VDTACK * and outputs them to the CPU 31 side. This allows the CPU 31 to exit from the processing routine without restarting the CPU 31, and latches the address of the slave processor module in the address latch section 33 so that the slave of the corresponding address not transmitting the transfer response signal VDTACK *. Since the CPU 31 does not access the processor module, it is necessary to perform the processing operation from the beginning due to the restart of the CPU 31. Thus preventing a catastrophic loss of the system due to the slave processor module as access again to the problem.

이상 설명한 바와 같이, 본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.As described above, when the master processor module accesses the slave processor module, when the slave processor module is in an unresponsive state, access to the slave processor module is stopped, thereby improving operation reliability.

Claims (1)

마스터 프로세서 모듈(30)과 다수의 슬레이브 프로세서 모듈(40a∼40n)을 VME 버스를 통해 접속하여 상기 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n) 사이에 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 있어서,The master processor module 30 and the plurality of slave processor modules 40a to 40n are connected through a VME bus to transmit and receive data between the master processor module 30 and the slave processor modules 40a to 40n. In an interprocessor communication system, 상기 마스터 프로세서 모듈(30)은 어드레스라인(AL)을 정합하여 인가받은 어드레스를 VME 버스에 전달하는 어드레스라인 인터페이스부(32)와; 인가받은 어드레스를 래치하는 어드레스 래치부(33)와; 데이타라인(DL)을 정합하여 VME 버스에 입출력되는 데이타를 전달하는 데이타라인 인터페이스부(34)와; 제어라인(CL)을 정합하여 VME 버스에 입출력되는 제어신호를 전달하는 제어라인 인터페이스부(35)와; 상기 제어라인 인터페이스부(35)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스 스트로브 신호(VAS*)가 출력된후 소정시간 이내에 상기 슬레이브 프로세서 모듈(40a∼40n)로부터 전송응답신호(VDTACK*)가 인가되지 않으면 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 출력하는 인터럽트/전송응답신호 발생부(36)와; 상기 어드레스라인 인터페이스부(32)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스와 어드레스 스트로브 신호(VAS*)를 전송한후 상기 인터럽트/전송응답신호 발생부(36)로부터 인터럽트신호(INT)와 전송응답신호(VDTACK*)가 인가되면 상기 어드레스를 상기 어드레스 래치부(33)에 래치시키고 처리루틴으로 부터 빠져나오며 그후에 해당 어드레스의 슬레이브 프로세서 모듈(40a∼40n)을 억세스하지 않는 CPU(31)를 구비하는 것을 특징으로 하는 VME 버스를 통한 프로세서간 통신 시스템.The master processor module 30 includes an address line interface unit 32 that matches an address line AL and delivers an authorized address to a VME bus; An address latch section 33 for latching the applied address; A data line interface unit 34 for matching data lines DL and transferring data input / output to the VME bus; A control line interface unit 35 matching the control lines CL and transferring control signals inputted and outputted to the VME bus; From the slave processor modules 40a to 40n within a predetermined time after the address strobe signal VAS * is outputted to the slave processor modules 40a to 40n via the control line interface unit 35 via the VME bus. An interrupt / transmission response signal generator 36 for generating and outputting an interrupt signal INT and a transmission response signal VDTACK * when the transmission response signal VDTACK * is not applied; The interrupt / transmission response signal generator 36 transmits an address and an address strobe signal VAS * to the slave processor modules 40a to 40n via the VME bus via the address line interface 32. When the interrupt signal INT and the transfer response signal VDTACK * are applied, the address is latched in the address latching section 33, and it exits from the processing routine. Then, the slave processor modules 40a to 40n of the address are accessed. An interprocessor communication system via a VME bus, comprising a CPU (31) which does not.
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KR100367699B1 (en) * 1999-12-23 2003-01-10 엘지전자 주식회사 apparatus for error controlling in parallel bus system
KR100429267B1 (en) * 2001-11-27 2004-04-29 엘지전자 주식회사 Apparatus and method for detecting dtack fail of external device
CN102734835A (en) * 2012-05-25 2012-10-17 青岛华特自动化设备有限公司 Detector of cigar lighter

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