KR19980022941A - Parallel Bit Test (PBT) Control Circuit for Synchronous Semiconductor Memory Device (SDRAM) and Its Control Method - Google Patents
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Abstract
본 발명은 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로 및 그 제어 방법에 관한 것으로, 칼럼 선택선의 동작을 제어하는 제어 신호를 입력으로하여 상기 제어 신호를 일정 시간 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력단에 입력단이 연결되며 정상 동작 모드일 때는 디세이블(disable)되고 병렬 비트 테스트 모드일 때는 인에이블(enable)되는 다른 제어 신호가 디세이블될 때만 상기 제1 지연회로의 출력 신호를 통과시키는 전송 게이트와, 상기 제1 지연회로의 출력단에 입력단이 연결되어 상기 제1 지연회로의 출력 신호를 일정 시간 지연시키는 제2 지연회로와, 상기 제2 지연회로의 출력단에 입력단이 연결되어 상기 다른 제어 신호가 인에이블될때만 상기 제2 지연회로의 출력 신호를 통과시키는 다른 전송 게이트 및 상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되어 상기 전송 게이트와 다른 전송 게이트를 통과하는 신호를 일정 시간 지연시켜서 출력하는 제3 지연회로를 구비함으로써 병렬 비트 테스트 모드를 이용할 때 메모리 셀 어레이로부터 입출력 버퍼로 데이터의 전송이 완전히 이루어지므로 동기식 반도체 메모리 장치에서 병렬 비트 테스트 모드를 이용하는데 아무런 문제가 발생하지 않는다.The present invention relates to a parallel bit test control circuit for a synchronous semiconductor memory device and a control method thereof, comprising: a first delay circuit configured to delay a predetermined time by inputting a control signal for controlling the operation of a column select line; The output signal of the first delay circuit is only connected when the input terminal is connected to the output terminal of the first delay circuit and is disabled in the normal operation mode and disabled in the parallel bit test mode. A transmission gate for passing through the signal, an input terminal is connected to an output terminal of the first delay circuit, and a second delay circuit for delaying an output signal of the first delay circuit for a predetermined time, and an input terminal is connected to an output terminal of the second delay circuit. Another transmission gate for passing the output signal of the second delay circuit only when the other control signal is enabled and the An input terminal is connected to an output terminal of the transfer gate and another transfer gate, and has a third delay circuit for delaying and outputting a signal passing through the transfer gate and the other transfer gate for a predetermined time. Since the data is completely transferred to the buffer, there is no problem in using the parallel bit test mode in the synchronous semiconductor memory device.
Description
본 발명은 동기식 반도체 메모리 장치(SDRAM;Syncronous DRAM)를 위한 병렬 비트 테스트(PBT;Parallel Bit Test) 제어 회로 및 그 제어 방법에 관한 것으로서, 특히 정상 동작 모드와 병렬 비트 테스트 모드를 구분하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로 및 그 제어 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel bit test (PBT) control circuit for a synchronous semiconductor memory device (SDRAM; Syncronous DRAM) and a control method thereof. In particular, the synchronous semiconductor memory distinguishes between a normal operation mode and a parallel bit test mode. A parallel bit test control circuit for an apparatus and a control method thereof.
일반적으로 사용되고 있는 반도체 메모리 장치는 반도체 메모리 장치의 테스트 시간을 줄이기 위해 병렬 비트 테스트 방식을 사용하고 있다.BACKGROUND OF THE INVENTION In general, semiconductor memory devices that are being used use a parallel bit test method to reduce test time of semiconductor memory devices.
도 1은 반도체 메모리 장치의 일반적인 데이터 입출력 구성을 도시한 블록도이다. 도 1을 참조하면, 반도체 메모리 장치는 MxN(M과 N은 양의 정수)으로 구성된 메모리 셀 어레이(11)를 구비하고 있으며, 상기 메모리 셀 어레이(11)의 정보를 입출력하기 위한 입출력 회로(13), 입출력 경로를 선택해주기 위한 입출력 경로 제어 회로(21) 내의 입출력 멀티플렉서(multiplexer) 회로(15), 병렬 비트 테스트를 구현하기 위한 출력 비교기 회로(17) 및 데이터 입출력 정보를 칩 외부와 내부의 인터페이스를 위한 입출력 버퍼 및 패드(pad)(19)로 구성되어있다.1 is a block diagram illustrating a general data input / output structure of a semiconductor memory device. Referring to FIG. 1, a semiconductor memory device includes a memory cell array 11 formed of M × N (M and N are positive integers), and an input / output circuit 13 for inputting / outputting information of the memory cell array 11. ), An input / output multiplexer circuit 15 in the input / output path control circuit 21 for selecting an input / output path, an output comparator circuit 17 for implementing parallel bit test, and data input / output information interface with the outside of the chip. It consists of an input and output buffer and a pad (19).
반도체 메모리 장치는 한 사이클 동작 구간 동안에 입출력할 수 있는 데이터의 수와 관련하여 x4, x8, x16 등 다양한 모드를 가질 수 있다. 하지만 테스트 시간을 감소시키기 위해 병렬 비트 테스트를 수행할 시에는 한 사이클 동작 구간 동안에 정상 동작시 억세스할 수 있는 비트의 수보다 많은 64개의 셀 정보를 처리하게 된다. 여기서 병렬 비트 테스트시 억세스 되는 비트 수는 달라질 수 있다. 병렬 비트 테스트시 억세스하는 비트 수의 용량에 의해 메모리 셀 어레이(11)에 정보를 억세스할 수 있는 최소한의 입출력 회로(13)의 수가 정해진다. 즉 64비트 병렬 비트 테스트를 위해서는 적어도 64개의 입출력 회로(13)를 구비하여야 한다.The semiconductor memory device may have various modes, such as x4, x8, and x16, with respect to the number of data that can be input and output during one cycle operation period. However, when the parallel bit test is performed to reduce the test time, 64 cell information is processed more than the number of bits accessible in normal operation during one cycle operation period. The number of bits accessed in the parallel bit test may vary. The minimum number of input / output circuits 13 that can access information in the memory cell array 11 is determined by the capacity of the number of bits to be accessed during the parallel bit test. That is, at least 64 input / output circuits 13 should be provided for the 64-bit parallel bit test.
도 1에 도시한 반도체 메모리 장치가 정상 동작 모드에서 16개의 정보를 동시에 억세스한다고 하면, 64개의 입출력 회로(13) 중에서 16개의 입출력 회로가 동작하면 된다. 다시 말하면, 각 데이터 입출력 경로 제어 회로(21)에 연결된 16개의 입출력 회로(13) 중에서 4개의 회로만 동작함을 의미한다.If the semiconductor memory device shown in FIG. 1 simultaneously accesses 16 pieces of information in the normal operation mode, 16 input / output circuits of the 64 input / output circuits 13 may operate. In other words, only four circuits among the 16 input / output circuits 13 connected to each data input / output path control circuit 21 operate.
상기 4개의 입출력 회로들(13)의 출력은 입출력 멀티플렉서 회로(15)에 입력되어 원하는 입출력 버퍼 및 패드(19)로 연결되게 되는 것이다. 그리고 도 1에 도시한 반도체 메모리 장치(10)가 정상 동작 모드에서 8개의 정보를 동시에 억세스한다고 하면, 64개의 입출력 회로(13) 중에서 8개의 회로만 동작함을 의미한다. 이 8개의 입출력 회로의 출력은 입출력 멀티플렉서 회로(15)에 각각 입력되어 원하는 입출력 버퍼 및 패드(19)로 연결되게 되는 것이다. 반도체 메모리 장치(10)가 정상적인 동작에서 4개의 정보를 동시에 억세스하는 경우에도 위와 동일한 방법으로 동작하게 된다. 지금까지 살펴본 바와 같이 억세스되는 비트 수에 따라 사용되어 지는 입출력 버퍼 및 패드(19)의 수가 달라지게 된다. x16에서는 16개의 입출력 버퍼 및 패드(19)가 모두 사용되지만, x8 또는 x4에서는 8개 또는 4개의 입출력 버퍼 및 패드(19)가 사용되어진다. 이는 곧 병렬 비트 테스트시 출력 비교기(17)의 단수를 결정짓는 요소로 작용하게 된다.The outputs of the four input / output circuits 13 are input to the input / output multiplexer circuit 15 to be connected to the desired input / output buffer and the pad 19. When the semiconductor memory device 10 shown in FIG. 1 simultaneously accesses eight pieces of information in the normal operation mode, it means that only eight circuits among the 64 input / output circuits 13 operate. The outputs of these eight input / output circuits are respectively input to the input / output multiplexer circuit 15 to be connected to the desired input / output buffer and the pad 19. Even when the semiconductor memory device 10 simultaneously accesses four pieces of information in a normal operation, the semiconductor memory device 10 operates in the same manner as described above. As described above, the number of input / output buffers and pads 19 used varies according to the number of bits accessed. In x16, all 16 input / output buffers and pads 19 are used, whereas in x8 or x4, eight or four input / output buffers and pads 19 are used. This serves as a factor that determines the number of stages of the output comparator 17 during the parallel bit test.
병렬 비트 테스트시 반도체 메모리 장치(10)의 동작에 관해 설명하기로 한다. 반도체 메모리 장치(10)가 병렬 비트 테스트 모드로 동작하게 되면 입출력 회로(13)로부터 64개의 데이터가 동시에 출력되게 된다. 이러한 64개의 데이터가 칩 외부와 연결되기 위해서는 64개의 입출력 버퍼 및 패드가 있어야 하지만 이러한 데이터를 입출력하기 위한 패드의 수는 제한되어있다. 다시 말하면, x4 모드에서는 4개의 패드에서, x8 모드에서는 8개의 패드에서, x16 모드에서는 16개의 패드만 선택적으로 동작하게 된다. 이것은 64개의 데이터를 내부에서 비교하기 위한 출력 비교기가 있어야함을 말해준다. x16 모드에서는 64개의 데이터를 1차 출력 비교기(23)를 이용하여 16개의 데이터를 출력하게 하고, x8 모드에서는 1차 출력 비교기(23)에서 만들어진 16개의 출력을 입력으로하여 2차 출력 비교기(25)를 이용하여 8개의 데이터를 출력하게 하며, x4 모드에서는 2차 출력 비교기(25)에서 만들어진 8개의 출력을 입력으로하여 3차 출력 비교기(27)에서 4개의 출력을 만들어 출력시켜야 한다.An operation of the semiconductor memory device 10 during the parallel bit test will be described. When the semiconductor memory device 10 operates in the parallel bit test mode, 64 data are simultaneously output from the input / output circuit 13. In order for these 64 data to be connected to the outside of the chip, there must be 64 input / output buffers and pads, but the number of pads for inputting / outputting such data is limited. In other words, only four pads are selectively operated in four pads in x4 mode, eight pads in x8 mode, and 16 pads in x16 mode. This tells us that there must be an output comparator to compare 64 data internally. In the x16 mode, 64 data are outputted using the primary output comparator 23, and in the x8 mode, the 16 outputs produced by the primary output comparator 23 are inputted as the secondary output comparator (25). 8 data are outputted using the reference signal, and in the x4 mode, four outputs are generated by the third output comparator 27 by outputting the eight outputs generated by the secondary output comparator 25.
도 2에 비교기 회로의 구성에 대한 구체적인 회로를 도시하였다. 각각의 출력 비교기들(23,25,27)은 입력이 같으면 논리 하이 레벨(logic high level)을 출력하며, 입력이 다를 경우 출력 비교기들(23,25,27)의 출력이 논리 로우 레벨(logic low level)이 출력되게 되도록 구성되어있다. 또한 모드에 따라 각 출력 비교기들(23,25,27)의 출력의 경로를 제어함으로써 원하는 입출력 버퍼 및 패드로 연결되어진다.2 shows a specific circuit of the configuration of the comparator circuit. Each of the output comparators 23, 25, 27 outputs a logic high level if the inputs are the same, and the outputs of the output comparators 23, 25, 27 are the logic low levels if the inputs are different. low level) is configured to output. In addition, by controlling the path of the output of each of the output comparators (23, 25, 27) according to the mode is connected to the desired input and output buffer and pad.
도 3은 종래의 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도이다. 도 3의 구조는 칼럼 선택선 허용 신호인 PCSLE(Pi Column Selection Line Enable) 신호를 입력으로하여 데이터 저장 허용 신호인 PDLE(Pi Data load Enable 또는 Pi Data Latch Enable)를 출력하는 두 개의 지연회로들(33,35)로 구성되어있다.3 is a parallel bit test control circuit diagram for a conventional synchronous semiconductor memory device. 3 has two delay circuits for outputting a data storage enable signal PDLE (Pi Data load Enable or Pi Data Latch Enable) by inputting a PCSLE signal. 33,35).
반도체 메모리 장치의 독출 동작시 PCSLE가 인에이블되면 메모리 셀 어레이(도1의 11))의 데이터는 일정한 시간이 경과한 후에 입출력 버퍼 및 패드(도 1의 19)에 도달하게 된다. 따라서 데이터가 입출력 버퍼 및 패드(도 1의 19)에 도달하는데 걸리는 시간을 감안하여 데이터 저장 인에이블 신호인 PDLE 신호도 PCSLE 신호가 인에이블된 후에 일정 시간 지연된 후에 발생되어야 한다. 이와 같이 PCSLE가 인에이블된 후 PDLE의 발생을 일정 시간을 지연시켜주는 회로가 상기 지연회로들(33,35)이다.If the PCSLE is enabled during the read operation of the semiconductor memory device, the data of the memory cell array (11 in FIG. 1) reaches the input / output buffer and the pad (19 in FIG. 1) after a predetermined time elapses. Therefore, in consideration of the time taken for data to reach the input / output buffer and the pad (19 of FIG. 1), the PDLE signal, which is a data storage enable signal, should also be generated after a certain time delay after the PCSLE signal is enabled. As described above, the delay circuits 33 and 35 are circuits that delay the generation of the PDLE after the PCSLE is enabled.
도 4는 정상 동작 모드와 병렬 비트 테스트 모드시 데이터 저장 상태를 보여주기 위해 도시한 신호들의 타이밍도이다.4 is a timing diagram of signals illustrated to show a data storage state in a normal operation mode and a parallel bit test mode.
도 4를 참조하여 도 3을 설명하기로 한다. 정상 동작 모드시 도 1의 메모리 셀 어레이(11)로부터 데이터를 독출하여 입출력 버퍼 및 패드(19)로 전송하기 위하여 PCSLE가 인에이블되면 도 1의 메모리 셀 어레이(11)의 특정 데이터는 입출력 버퍼 및 패드(19)로 전송된다. 이 상태에서 PDLE가 인에이블되고, PDLE가 인에이블되어있는 동안에 상기 특정 데이터는 입출력 버퍼의 입력단에 있는 임의의 저장 수단에 의해 1차적으로 저장되어 패드(19)를 통하여 외부로 출력된다. 그런데 병렬 비트 테스트 모드에서는 도 1의 메모리 셀 어레이(11)로부터 전송되는 특정 데이터가 도 1의 출력 비교기(17)를 통과하여 입출력 버퍼 및 패드(19)로 전송되기 때문에 정상 동작 모드의 데이터보다 t2만큼 시간이 지연된다. 따라서 상기 특정 데이터가 입출력 버퍼 및 패드(19)에 입력되는 시구간이 t1만큼 단축됨에 따라 데이터가 정상적으로 전달되지 못할 수가 있다.3 will be described with reference to FIG. 4. In the normal operation mode, when PCSLE is enabled to read data from the memory cell array 11 of FIG. 1 and transmit the data to the input / output buffer and the pad 19, the specific data of the memory cell array 11 of FIG. Sent to pad 19. In this state, the PDLE is enabled, and while the PDLE is enabled, the specific data is primarily stored by any storage means at the input of the input / output buffer and output to the outside through the pad 19. However, in the parallel bit test mode, since specific data transmitted from the memory cell array 11 of FIG. 1 is transmitted through the output comparator 17 of FIG. 1 to the input / output buffer and the pad 19, t2 is larger than the data of the normal operation mode. As long as the time is delayed. Therefore, as the time period in which the specific data is input to the input / output buffer and the pad 19 is shortened by t1, the data may not be delivered normally.
상술한 바와 같이 종래 기술에 따르면, 병렬 비트 테스트 모드를 이용하여 데이터를 독출시 데이터가 정상적으로 입출력 버퍼 및 패드로 전송되지않는 경우가 발생하여 데이터의 에러를 발생시킨다.As described above, according to the related art, when data is read using the parallel bit test mode, data may not be normally transmitted to the input / output buffer and the pad, thereby causing an error in the data.
따라서 본 발명이 이루고자 하는 기술적 과제는 병렬 비트 테스트 모드를 이용할 때 데이터의 전송이 완전히 이루어지게 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide a parallel bit test control circuit for a synchronous semiconductor memory device which completely transfers data when using the parallel bit test mode.
본 발명이 이루고자 하는 다른 기술적 과제는 병렬 비트 테스트 모드를 이용할 때 데이터의 전송이 완전히 이루어지게 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 방법을 제공하는데 있다.Another object of the present invention is to provide a parallel bit test control method for a synchronous semiconductor memory device which completely transmits data when using the parallel bit test mode.
도 1은 반도체 메모리 장치의 일반적인 데이터 입출력 구성을 도시한 블록도.1 is a block diagram showing a general data input / output structure of a semiconductor memory device.
도 2는 상기 도 1에 도시한 출력 비교기의 논리 회로도.FIG. 2 is a logic circuit diagram of the output comparator shown in FIG.
도 3은 종래의 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도.3 is a parallel bit test control circuit diagram for a conventional synchronous semiconductor memory device.
도 4는 정상 동작 모드와 병렬 비트 테스트 모드시 동작하는 신호들의 타이밍도.4 is a timing diagram of signals operating in a normal operation mode and a parallel bit test mode.
도 5는 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도.5 is a parallel bit test control circuit diagram for a synchronous semiconductor memory device according to the present invention.
도 6은 상기 도 4에 도시된 지연회로들의 구체 회로도.FIG. 6 is a detailed circuit diagram of delay circuits shown in FIG. 4; FIG.
도 7은 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 신호들의 타이밍도.7 is a timing diagram of parallel bit test control signals for a synchronous semiconductor memory device according to the present invention.
상기 과제를 이루기 위하여 본 발명은, 칼럼 선택선의 동작을 제어하는 제어 신호를 입력으로하여 상기 제어 신호를 일정 시간 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력단에 입력단이 연결되며 정상 동작 모드일 때는 디세이블되고 병렬 비트 테스트 모드일 때는 인에이블되는 다른 제어 신호가 디세이블될 때만 상기 제1 지연회로의 출력 신호를 통과시키는 전송 게이트와, 상기 제1 지연회로의 출력단에 입력단이 연결되어 상기 제1 지연회로의 출력 신호를 일정 시간 지연시키는 제2 지연회로와, 상기 제2 지연회로의 출력단에 입력단이 연결되어 상기 다른 제어 신호가 인에이블될때만 상기 제2 지연회로의 출력 신호를 통과시키는 다른 전송 게이트 및 상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되어 상기 전송 게이트와 다른 전송 게이트를 통과하는 신호를 일정 시간 지연시켜서 출력하는 제3 지연회로를 구비하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로를 제공한다.In order to achieve the above object, the present invention, a first delay circuit for delaying the control signal for a predetermined time by inputting a control signal for controlling the operation of the column select line, and an input terminal is connected to the output terminal of the first delay circuit and the normal operation In the mode, the transmission gate passes the output signal of the first delay circuit only when another control signal is disabled when the control signal is disabled in the parallel bit test mode, and an input terminal is connected to the output terminal of the first delay circuit. A second delay circuit for delaying the output signal of the first delay circuit for a predetermined time, and an output terminal of the second delay circuit passes through an output signal of the second delay circuit only when the other control signal is enabled; An input terminal is connected to another transmission gate and an output terminal of the transmission gate and another transmission gate to And a signal passing through the other transfer gate delays a certain period of time to provide a third delay circuit in parallel bit test control circuit for a synchronous semiconductor memory device having an outputting.
상기 과제를 이루기 위하여 본 발명은 또한, 칼럼 선택선 인에이블 신호를 입력으로하는 제1 지연회로와, 상기 제1 지연회로의 출력단에 입력단이 연결된 전송 게이트와, 상기 제1 지연회로의 출력단에 입력단이 연결된 제2 지연회로와, 상기 제2 지연회로의 출력단에 입력단이 연결되고 상기 전송 게이트의 상보 게이트에 게이트가 연결되며 상기 전송 게이트의 게이트에 상보 게이트가 연결된 다른 전송 게이트와, 병렬 비트 테스트 인에이블 신호와 상기 다른 전송 게이트의 게이트에 입력단이 연결되고 출력단은 상기 다른 전송 게이트의 상보 게이트에 연결된 다른 인버터 및 상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되고 출력단으로 데이터 저장 인에이블 신호가 출력되는 제3 지연회로를 구비하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로를 제공한다.In order to achieve the above object, the present invention also provides a first delay circuit for inputting a column select line enable signal, a transfer gate connected to an output terminal of the first delay circuit, and an input terminal to an output terminal of the first delay circuit. The second delay circuit connected to the output terminal of the second delay circuit, another transmission gate connected to a complementary gate of the transfer gate, and a complementary gate connected to the gate of the transfer gate, and a parallel bit test. An input terminal is connected to an enable signal and a gate of the other transmission gate, and an output terminal is connected to another inverter connected to a complementary gate of the other transmission gate and an output terminal of the transmission gate and another transmission gate, and a data storage enable signal is output to the output terminal. Synchronous semiconductor memory device having an output third delay circuit To provide a parallel bit test control circuit.
바람직하기는, 상기 제1 지연회로와, 제2 지연회로 및 제3 지연회로는 제1 인버터와, 상기 제1 인버터의 제어단에 일단이 연결되고 타단은 접지된 저항과, 상기 제1 인버터의 출력단에 입력단이 연결된 제2 인버터와, 상기 제2 인버터의 제어단에 일단이 연결되고 타단은 전원에 연결된 다른 저항으로 구성한다.Preferably, the first delay circuit, the second delay circuit and the third delay circuit include a first inverter, a resistor connected at one end to a control terminal of the first inverter and the other end of the first inverter, A second inverter having an input connected to an output terminal, and another resistor connected to one end of the control terminal of the second inverter and connected to a power source.
상기 다른 과제를 이루기 위하여 본 발명은, 메모리 셀 어레이의 데이터를 입출력 버퍼로 전송하기 위하여 칼럼 선택선 인에이블 신호를 인에이블하는 단계, 및 정상 동작 모드에서는 병렬 비트 테스트 인에이블 신호를 디세이블하고 병렬 비트 테스트 모드에서는 상기 정상 동작 모드보다 지연된 데이터 저장 인에이블 신호를 출력하기 위하여 병렬 비트 테스트 모드를 인에이블하는 단계를 포함하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 방법을 제공한다.According to another aspect of the present invention, there is provided a method of enabling a data signal including: enabling a column select line enable signal to transfer data of a memory cell array to an input / output buffer, and disabling and paralleling a parallel bit test enable signal in a normal operation mode. The bit test mode provides a parallel bit test control method for a synchronous semiconductor memory device including enabling the parallel bit test mode to output a delayed data storage enable signal than the normal operation mode.
상기 본 발명에 의하여 병렬 비트 테스트 모드를 이용할 때 데이터의 전송이 완전히 이루어진다.According to the present invention, data transmission is completely performed when using the parallel bit test mode.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.
도 5는 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도이다. 도 5에 도시된 회로의 구조는 칼럼 선택선 인에이블 신호인 PCSLE를 입력으로하는 제1 지연회로(53)와, 상기 제1 지연회로(53)의 출력단에 입력단이 연결된 제1 전송 게이트(57)와, 상기 제1 지연회로(53)의 출력단에 입력단이 연결된 제2 지연회로(55)와, 상기 제2 지연회로(55)의 출력단에 입력단이 연결되고 상기 제1 전송 게이트(57)의 상보 게이트에 게이트가 연결되며 상기 제1 전송 게이트(57)의 게이트에 상보 게이트가 연결된 제2 전송 게이트(59)와, 병렬 비트 테스트 인에이블 신호인 PBTE와 상기 제2 전송 게이트(59)의 게이트에 입력단이 연결되고 출력단은 상기 제2 전송 게이트(59)의 상보 게이트에 연결된 다른 인버터(61) 및 상기 제1 전송 게이트(57)와 제2 전송 게이트(59)의 출력단에 입력단이 연결되고 출력단으로 데이터 저장 인에이블 신호인 PDLE가 출력되는 제3 지연회로(63)로 구성되어있다. 상기 제1 지연회로(53), 제2 지연회로(55) 및 제3 지연회로(63)는 동일한 회로 구성으로 되어있다.5 is a parallel bit test control circuit diagram for a synchronous semiconductor memory device according to the present invention. The structure of the circuit shown in FIG. 5 includes a first delay circuit 53 for inputting PCSLE, which is a column select line enable signal, and a first transmission gate 57 having an input terminal connected to an output terminal of the first delay circuit 53. ), A second delay circuit 55 having an input terminal connected to an output terminal of the first delay circuit 53, an input terminal connected to an output terminal of the second delay circuit 55, and A second transfer gate 59 having a gate connected to the complementary gate and having a complementary gate connected to the gate of the first transfer gate 57, a PBTE that is a parallel bit test enable signal, and a gate of the second transfer gate 59. An input terminal is connected to an output terminal and an output terminal is connected to an output terminal of another inverter 61 connected to the complementary gate of the second transmission gate 59 and the first transmission gate 57 and the second transmission gate 59, and an output terminal thereof. PDLE, the data storage enable signal, is output. Claim 3 is composed of a delay circuit 63. The first delay circuit 53, the second delay circuit 55, and the third delay circuit 63 have the same circuit configuration.
도 6은 상기 도 5에 도시된 지연회로들의 구체 회로도이다. 구체적으로, 제1 인버터(71)와, 상기 제1 인버터(71)의 제어단에 일단이 연결되고 타단은 접지된 저항(73)과, 상기 제1 인버터(71)의 출력단에 입력단이 연결된 제2 인버터(75)와, 상기 제2 인버터(75)의 제어단에 일단이 연결되고 타단은 전원인 Vdd에 연결된 다른 저항(77)으로 구성한다.FIG. 6 is a detailed circuit diagram of the delay circuits shown in FIG. 5. Specifically, one end is connected to the first inverter 71, the control terminal of the first inverter 71, the other end is grounded resistor 73, and the first terminal connected to the input terminal of the output terminal of the first inverter 71; One end is connected to the second inverter 75 and the control terminal of the second inverter 75, and the other end is formed of another resistor 77 connected to Vdd as a power source.
도 7은 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 신호들의 타이밍도이다.7 is a timing diagram of parallel bit test control signals for a synchronous semiconductor memory device according to the present invention.
도 1과 도 7을 참조하여 도 5에 도시된 회로의 동작을 설명하기로 한다. PCSLE가 인에이블되면 도 1의 메모리 셀 어레이(19)의 특정 데이터는 정상 동작 모드일 경우는 입출력 회로(13)와 입출력 멀티플렉서(15)를 통하여 입출력 버퍼 및 패드(19)로 전송되고 병렬 비트 테스트 모드일 경우는 입출력 회로(13)에서 출력 비교기(17)를 통하여 입출력 버퍼 및 패드(19)로 출력된다. 때문에 병렬 비트 테스트 모드시 입출력 버퍼 및 패드(19)에 도달하는 특정 데이터 신호는 정상 동작 모드시 입출력 버퍼 및 패드(19)에 도달하는 특정 데이터보다 t3만큼 늦는다.An operation of the circuit shown in FIG. 5 will be described with reference to FIGS. 1 and 7. When the PCSLE is enabled, specific data of the memory cell array 19 of FIG. 1 is transmitted to the I / O buffer and the pad 19 through the I / O circuit 13 and the I / O multiplexer 15 in the normal operation mode, and the parallel bit test is performed. In the case of the mode, the input / output circuit 13 is output to the input / output buffer and the pad 19 through the output comparator 17. Therefore, the specific data signal reaching the input / output buffer and the pad 19 in the parallel bit test mode is delayed by t3 than the specific data reaching the input / output buffer and the pad 19 in the normal operation mode.
정상 동작 모드일 경우, PCSLE는 제1 지연회로(53)에서 일정 시간 지연된 다음 제1 전송 게이트(57)에 입력된다. 이 때 PBTE가 디세이블되어 제1 전송 게이트(57)를 동작시켜서 상기 PCSLE는 제1 전송 게이트(57)를 통과하여 제3 지연회로(63)에 입력된다. 제3 지연회로(63)에 의해 일정 시간 지연된 다음 PDLE를 인에이블시킨다. PDLE가 인에이블되어있는 동안 상기 특정 데이터는 입출력 버퍼의 임의의 데이터 저장 수단에 데이터를 전송하게 된다.In the normal operation mode, the PCSLE is delayed for a predetermined time in the first delay circuit 53 and then input to the first transfer gate 57. At this time, the PBTE is disabled to operate the first transfer gate 57 so that the PCSLE passes through the first transfer gate 57 and is input to the third delay circuit 63. The third delay circuit 63 delays the predetermined time and then enables the PDLE. While the PDLE is enabled, the specific data transmits data to any data storage means of the input / output buffer.
병렬 비트 테스트 모드일 경우, PBTE는 인에이블된다. 그러면 제1 지연회로(53)의 출력 신호는 제2 지연회로(55)에 입력되어 일정 시간 지연된 다음 제2 전송 게이트(59)에 입력된다. 이 때 상기 제1 지연회로(53)의 출력 신호는 제1 전송 게이트(57)에도 입력되지만 제1 전송 게이트(57)가 동작하지 않기 때문에 제1 전송 게이트(57)를 통과하지 못한다. PBTE가 인에이블됨으로 인하여 제2 전송 게이트(59)는 동작 상태가 되어 상기 제2 지연회로(55)의 출력을 통과시켜서 제3 지연회로(63)에 입력시킨다. 그로 인하여 PDLE는 정상 동작 모드보다 t3만큼 지연되어 인에이블된다. 따라서 병렬 비트 테스트에서의 특정 데이터가 정상 동작 모드에 비해 t3만큼 지연되어 입출력 버퍼 및 패드(19)에 도달하는 것과 마찬가지로 PDLE도 t3만큼 지연되므로 특정 데이터는 손실 없이 모두 입출력 버퍼 및 패드(19)를 통과하여 외부로 전달된다.When in parallel bit test mode, the PBTE is enabled. Then, the output signal of the first delay circuit 53 is input to the second delay circuit 55 to be delayed for a predetermined time and then to the second transfer gate 59. At this time, the output signal of the first delay circuit 53 is also input to the first transfer gate 57 but cannot pass through the first transfer gate 57 because the first transfer gate 57 does not operate. As the PBTE is enabled, the second transmission gate 59 enters an operating state and passes the output of the second delay circuit 55 to be input to the third delay circuit 63. As a result, the PDLE is enabled with a delay of t3 than the normal operation mode. Therefore, as the specific data in the parallel bit test is delayed by t3 to reach the input / output buffer and pad 19 as compared to the normal operation mode, the PDLE is also delayed by t3, so that all the specific data is lost without loss of the input / output buffer and the pad 19. Passed and passed out.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 병렬 비트 테스트 모드를 이용할 때 메모리 셀 어레이로부터 입출력 버퍼로 데이터의 전송이 완전히 이루어지므로 동기식 반도체 메모리 장치에서 병렬 비트 테스트 모드를 이용하는데 아무런 문제가 발생하지 않는다.As described above, according to the present invention, since data is completely transferred from the memory cell array to the input / output buffer when the parallel bit test mode is used, there is no problem in using the parallel bit test mode in the synchronous semiconductor memory device.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960042238A KR100213216B1 (en) | 1996-09-24 | 1996-09-24 | Parallel bit test control circuit for synchronous dram and control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960042238A KR100213216B1 (en) | 1996-09-24 | 1996-09-24 | Parallel bit test control circuit for synchronous dram and control method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980022941A true KR19980022941A (en) | 1998-07-06 |
| KR100213216B1 KR100213216B1 (en) | 1999-08-02 |
Family
ID=19475233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960042238A KR100213216B1 (en) | 1996-09-24 | 1996-09-24 | Parallel bit test control circuit for synchronous dram and control method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100213216B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379532B1 (en) * | 2001-04-18 | 2003-04-10 | 주식회사 하이닉스반도체 | Circuit for controlling column |
-
1996
- 1996-09-24 KR KR1019960042238A patent/KR100213216B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379532B1 (en) * | 2001-04-18 | 2003-04-10 | 주식회사 하이닉스반도체 | Circuit for controlling column |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100213216B1 (en) | 1999-08-02 |
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