KR19980017805A - 부분적 오류 제어 장치 - Google Patents

Abstract

본 발명은 부분적 오류 제어 장치에 관한 것으로서, 임의의 신호가 오류없이 신호 처리되었는 가를 테스트하는 시스템에 있어서, 제 1 신호 처리부(100)와; 상기 제 1 신호 처리부와 같은 처리 과정을 수행하는 제 2 신호 처리부(200); 특정 신호를 상기 제 1 신호 처리부(100) 또는 제 2 신호 처리부(200)로 입력시켰을 때 출력될 신호를 미리 예상하고 있다가 상기 특정 신호가 입력되면 상기 특정 신호에 대한 오류 없는 예상 신호를 출력시키는 오류 검사부(300); 상기 제 1 신호 처리부(100) 또는 상기 제 2 신호 처리부(200)로부터의 입력 신호와 상기 오류 검사부(300)로부터의 입력 신호가 일치하는 가를 비교하여 비교 결과를 출력하는 비교부(400); 상기 비교 결과에 따라 전원을 상기 제 1 신호 처리부(100)에 인가할 것인가 또는 상기 제 2 신호 처리부(200)에 인가할 것인가를 결정하는 스위칭부(500); 및 상기 비교 결과에 따라 상기 제 1 신호 처리부(100)로부터의 입력신호와 상기 제 2 신호 처리부(200)로부터의 입력 신호를 다중화 시키는 다중화부(600)로 구성되며, 상기와 같은 본 발명에 따르면 종래에 비해 오류 검사부 수가 반으로 감소하므로써, 구성 하드웨어를 줄이고 신호 지연도 감소시킬뿐 만 아니라, 상기 두 신호 처리부 중 하나만을 동작시키므로써 전력 소비를 반으로 줄이게 되는 효과가 있다.

Description

부분적 오류 제어 장치 (An apparatus for partially controlling errors)

본 발명은 부분적 오류 제어 장치에 관한 것으로서, 특히 하나의 신호 처리 장치에 특정 신호가 입력된 경우, 상기 신호 처리된 출력 신호에 오류가 발생했는 가를 검사한 후 그 검사 결과에 따라 상기 신호 처리 장치의 동작을 중지시키고 같은 역할을 하는 또 하나의 신호 처리 장치를 동작시켜서 오류없이 신호를 처리하도록 된 부분적 오류 제어 장치에 관한 것이다.

여기서, 상기 특정 신호란 자주 발생하는 신호 또는 오류 발생률이 높은 신호를 말하는데, 예를 들어 푸른 산을 촬영한 영상 데이터는 푸른색 계열의 데이터가 발생할 확률이 높으므로, 상기 푸른색 계열의 데이터가 특정 신호인 것이다.

일반적으로 디지탈 시스템에서 발생되는 오류는 임의의 데이타를 완전히 다른 데이타로 와전시켜서 큰 정보 손실을 불러 일으킨다. 특히, 디지탈 영상 시스템에서 영상 정보의 오류에 따른 화질 손상의 정도는 부호화 방법에 따라 다르지만 통상 압축 정도가 클수록 화질 손상이 심해진다. 최악의 경우, 한 비트 오류가 복호화 과정에서 동기 손실을 일으켜 다시 동기를 회복할 때까지 심한 화질의 손상을 초래할 수도 있다.

상기와 같은 치명적인 손상을 막기 위해 오류를 검출할 수 있는 여러가지 코딩법들이 제안되었는데, 그 중 가장 간단한 방법이 균형 검사 비트 코딩법(Parity-check bit coding)이다.

상기 균형 검사 비트 코딩법은 각 단어의 끝에 하나의 가외 비트를 더 첨가시키는 것이다. 이러한 가외 비트를 균형 검사 비트라 하며 각 단어에서 '1' 의 갯수가 짝수가 되도록 선택한다. 예를 들어, 4비트 단위로 구성되는 단어가 1011 인 경우 1을 덧붙여서 10111 로 부호화 시키고, 4비트 단위로 구성되는 단어가 1010 인 경우 0을 덧붙여서 10100 으로 부호화 시킨다.

상기 균형 검사 비트 코딩법은 비트 오류률이 한 단어에 한 비트 이상 발생하지 않을 정도로 낮다면 매우 편리한 방법이지만, 한 단어에서 어느 비트가 오류인지를 확인 할 수 없고, 한 단어에 오류가 2개 혹은 4개 발생한 경우(예를 들면, 1010이 1001로 또는 0101로 오류가 발생한 경우)에는 발생한 오류를 검출할 수 없다는 단점이 있다.

한편, 또 다른 코딩법으로서의 해밍 코딩법(Hamming coding)은 해밍 거리(Hamming distance)를 이용하여 오류를 검출(detecting) 및 정정(correcting)하는 코딩법이다.

예를 들어, 5비트로 24개의 심볼(A,B,C,…, Z)을 갖는 알파벳을 표현 한다고 가정하자. 즉, A=00000, B=00001, H=00111, Z=11001 와 같이 각 심볼에 대해서 벡터를 할당한다. 여기서, 해밍 거리란 두 벡터의 치이를 말하는데, 심볼 A(00000)와 B(00001)의 해밍 거리는 첫 번째 비트만 다르므로 1이 되고, 심볼 A(00000)와 H(00111)의 해밍 거리는 3이 된다.

이때, 알파벳을 표현하기 위한 최소한의 비트, 즉 5비트로는 오류를 검출하거나 정정할 수 없다. 이를 해결하기 위해 비트수를 늘려서 각 심볼간의 해밍 거리가 홀수차(3, 5, 7, …)가 되도록 각 심볼의 벡터를 설정한다.

이때, 심볼 A와 B사이의 해밍 거리가 3인 경우, 심볼 A의 벡터 중 1비트에 오류가 발생하여 그 비트의 logic이 0에서 1, 또는 1에서 0으로 천이되었을 때 그 오류 벡터는 심볼 A와 B 사이에 존재하므로 A와의 해밍 거리는 1이고 B와의 해밍 거리는 2가 된다. 이에, 상기 오류 벡터는 해밍 거리가 가장 작은(가장 가까운) 심볼 A로 수정된 후 출력된다.

그러나, 상기와 같은 해밍 코딩법은 심볼 A의 벡터 중 2비트에 오류가 발생한 경우, A를 B로 바꾸어 출력하므로써 오류를 심화시킬 수 있다는 단점이 있다. 마지막으로, 또 다른 코딩법은 체크섬 코딩법(Checksum coding)이다. 상기 체크섬이란 단일 검사 바이트의 형태를 말하고, 상기 체크섬 코딩법은 단일 바이트 오류를 검출할 수 있는데 오류는 체크섬과 일치하지 않는 바이트의 합을 재계산하는 원인이 된다.

한편, 도 1은 이상에서 설명한 코딩법을 이용한 종래 오류 제어 장치의 구성을 도시한 블록도이다.

도 1에 도시된 종래 오류 제어 장치는 제 1 신호 처리부(1)와 제 1 오류 검사부(2), 제 2 신호 처리부(3), 제 2 오류 검사부(4), 제 1 비교부(5), 제 2 비교부(6) 및 다중화부(7)로 구성된다.

상기 제 1 신호 처리부(1)는 입력 신호를 적절히 처리하여 출력하고, 상기 제 1 오류 검사부(2)는 상기 제 1 신호 처리부(1)로부터 입력된 신호에 오류가 있는 가를 검사하여 검사 결과를 출력한다.

상기 제 2 신호 처리부(3)는 입력 신호를 적절히 처리하여 출력하고, 상기 제 2 오류 검사부(4)는 상기 제 2 신호 처리부(3)로부터의 입력 신호에 오류가 있는 가를 검사하여 검사 결과를 출력한다.

여기서, 상기 제 1 신호 처리부(1)와 제 2 신호 처리부(3)는 입력된 신호에 대하여 같은 처리 과정을 수행하며, 상기 제 1 오류 검사부(2)와 제 2 오류 검사부(4)는 상술한 세가지 코딩법을 이용하여 오류를 검출해 낸다.

상기 제 1 비교부(5)는 상기 제 1 오류 검사부(2)로부터 입력되는 검사 결과와 상기 제 2 오류 검사부(4)로부터 입력되는 검사 결과가 일치하는 가를 비교한 후, 그 비교 결과에 따라 상기 제 2 비교부(5), 또는 상기 다중화부(7)로 구동 신호를 출력시킨다.

상기 제 2 비교부(6)는 상기 제 1 비교부(5)로부터 구동 신호가 입력되면, 상기 제 1 신호 처리부(1)로부터의 입력 신호와 상기 제 2 신호 처리부(3)로부터의 입력 신호가 일치하는 가를 비교한 후, 그 비교 결과에 따른 구동 신호를 상기 다중화부(7)로 출력한다.

상기 다중화부(7)는 상기 제 1 비교부(5)로부터의 구동 신호, 또는 제 2 비교부(6)로부터의 구동신호에 따라 상기 제 1 신호 처리부(1)로부터의 입력신호와 상기 제 2 신호 처리부(3)로부터의 입력신호를 다중화시킨다.

상기와 같이 구성된 종래 오류 제어 장치의 동작을 살펴보면 다음과 같다.

먼저, 전원이 온 되면 제 1 신호 처리부(1)와 제 2 신호 처리부(3)에 동시에 신호가 입력된다.

상기 입력신호는 제 1 신호 처리부(1)와 제 2 신호 처리부(3)에서 적절히 처리된 후 출력된다. 여기서, 상기 제 1 신호 처리부(1)의 출력 신호와 제 2 신호 처리부(3)의 출력 신호 모두에 오류가 발생할 확률은 0 %라고 가정한다.

이어서, 상기 제 1 신호 처리부(1)로부터의 신호는 제 1 오류 검사부(2)로 입력된다. 이때, 제 1 오류 검사부(2)는 입력 신호에 오류가 있는 가를 검사한 후, 오류 검사 결과를 출력한다. 예를 들어, 제 1 오류 검사부(2)가 입력 신호에 오류가 발생한 경우에 오류 검사 결과로서 1을 출력하고 입력 신호에 오류가 발생하지 않은 경우에는 오류 검사 결과로서 0을 출력한다.

한편, 상기 제 2 신호 처리부(3)로부터의 신호는 제 2 오류 검사부(4)로 입력된다. 이어서, 제 2 오류 검사부(4)는 입력 신호에 오류가 있는 가를 검사한 후, 오류 검사 결과를 출력한다. 예를 들어, 제 2 오류 검사부(4)가 입력 신호에 오류가 발생한 경우에 오류 검사 결과로서 1을 출력하고 입력 신호에 오류가 발생하지 않은 경우에는 오류 검사 결과로서 0을 출력한다.

상기 제 1 오류 검사부(2)로부터의 오류 검사 결과 신호와 상기 제 2 오류 검사부(4)로부터의 오류 검사 결과 신호는 제 1 비교부(5)로 입력되어 두 신호가 서로 동일한가 비교된다. 이어서, 상기 제 1 비교부(5)는 상기 비교 결과에 따라 상기 제 2 비교부(5), 또는 상기 다중화부(7)로 구동 신호를 출력한다.

즉, 상기 제 1 신호 처리부(1)의 출력 신호에 오류가 발생하지 않아 상기 제 1 오류 검사부(2)의 오류 검사 결과가 0이고, 또한 상기 제 2 신호 처리부(3)의 출력 신호에 오류가 발생하지 않아 상기 제 2 오류 검사부(4)의 오류 검사 결과도 0인 경우, 상기 제 1 비교부(5)는 상기 다중화부(7)로 구동 신호를 출력한다

한편, 상기 제 1 신호 처리부(1)의 출력 신호에 오류가 발생하여 상기 제 1 오류 검사부(2)의 오류 검사 결과가 1이거나 상기 제 2 신호 처리부(3)의 출력 신호에 오류가 발생하여 상기 제 2 오류 검사부(4)의 오류 검사 결과가 1인 경우, 상기 제 1 비교부(5)는 상기 제 2 비교부(6)로 구동 신호를 출력한다.

이어서, 상기 제 1 비교부(5)로부터의 구동 신호가 입력된 경우, 제 2 비교부(6)는 상기 제 1 신호 처리부(1)로부터의 입력 신호와 상기 제 2 신호 처리부(3)로부터의 입력 신호가 일치하는 가를 비교한 후, 그 비교 결과에 따른 구동 신호를 상기 다중화부(7)로 출력한다.

즉, 상기 제 2 비교부(6)는 제 1신호 처리부(1)에서 처리된 출력 데이타와 제 2 신호 처리부(3)에서 처리된 출력 데이타가 일치하는 가를 비교한다.

예를 들어, 상기 제 1신호 처리부(1)에서 처리된 출력 데이타와 상기 제 2 신호 처리부(3)에서 처리된 출력 데이타가 일치하는 경우, 비교 결과로서 1을 출력하고, 상기 제 1신호 처리부(1)에서 처리된 출력 데이타와 상기 제 2 신호 처리부(3)에서 처리된 출력 데이타가 일치하지 않는 경우, 비교 결과로서 0을 출력한다.

이어서, 상기 다중화부(7)는 상기 제 1 비교부(5)로부터의 구동 신호, 또는 상기 제 2 비교부(6)로부터의 구동 신호에 따라 상기 제 1 신호 처리부(1)로부터의 입력신호와 상기 제 2 신호 처리부(3)로부터의 입력신호를 다중화시킨다.

즉, 상기 다중화부(7)가 상기 제 1 비교부(5)로부터 구동 신호를 입력받은 경우, 다시 말해서 상기 제 1 신호 처리부(1)의 출력 신호와 상기 제 2 신호 처리부(3)의 출력신호 모두에 오류가 발생되지 않은 경우, 상기 제 1 신호 처리부(1)의 출력 신호와 상기 제 2 신호 처리부(3)의 출력신호 중 어느 한 신호를 출력시킨다.

반면에, 상기 다중화부(7)가 상기 제 2 비교부(6)로부터 구동 신호를 입력받은 경우는 다음의 두 가지 경우로 나누어 설명하기로 한다.

먼저, 상기 제 1 신호 처리부(1)의 출력 신호와 상기 제 2 신호 처리부(3)의 출력신호 중 어느 한 신호에 오류가 발생되어 상기 두 신호 처리부의 출력 데이타가 일치하는 가를 판단해 본 결과, 상기 두 출력 데이타가 일치하는 경우, 상기 다중화부(7)는 상기 제 1 신호 처리부(1)의 출력 신호와 상기 제 2 신호 처리부(3)의 출력신호 중 어느 한 신호를 출력시킨다.

한편, 상기 제 1 신호 처리부(1)의 출력 신호와 상기 제 2 신호 처리부(3)의 출력신호 중 어느 한 신호에 오류가 발생되어 상기 두 신호 처리부의 출력 데이타가 일치하는 가를 판단해 본 결과, 상기 두 출력 데이타가 일치하지 않는 경우, 상기 제 1 신호 처리부(1)와 제 2 신호 처리부(3)는 새로운 제 1 신호 처리부(1)와 제 2 처리부(3)로 교체된다.

즉, 상기와 같은 오류 제어 장치는 입력되는 모든 신호에 대해 오류 제어를 하고, 오류가 발생한 경우, 상기 두 신호 처리부 모두를 새로운 신호 처리부로 교체한다.

그런데, 상기와 같은 종래 오류 제어 장치는 같은 입력 신호에 대해 동일 기능을 수행하는 두 신호 처리부를 같이 동작시키기 때문에 하나의 신호 처리부를 동작시킬 때 보다 2배의 전력 소비를 수반하고, 상기 두 신호 처리부의 오류를 제어하기 위해 두개의 오류 제어부가 항상 동작을 하므로 전체 신호 처리에 지연(delay)이 발생하게 되는 문제점이 있었다.

뿐 만 아니라, 종래 오류 제어 장치는 상기 두 신호 처리부의 출력신호 중 어느 한 신호에 오류가 발생되어 상기 두 신호 처리부의 츨력 데이타가 일치하는 가를 판단해 본 결과, 상기 두 출력 데이타가 일치하지 않는 경우, 즉, 어느 한 신호 처리부에 오류가 발생한 경우에도 상기 두 신호 처리부 모두를 새로운 신호 처리부로 교체하므로써 낭비가 심하다는 문제점이 있었다.

이에, 전력 소비와 지연를 감소시키고, 경제적 효율성을 고려한 새로운 부분적 오류 제어 장치에 대한 필요성이 요구되었다.

따라서, 본 발명은 상기와 같은 요구를 충족시켜 효율적이고 오류없이 신호 처리를 수행하도록 하기 위한 것으로서, 특히 하나의 신호 처리 장치에 특정 신호가 입력된 경우, 상기 신호 처리된 출력 신호에 오류가 발생했는 가를 검사한 후 그 검사 결과에 따라 상기 신호 처리 장치의 동작을 중지시키고 같은 역할을 하는 또 하나의 신호 처리 장치를 동작시켜서 오류없이 신호를 처리하도록 된 부분적 오류 제어 장치을 제공하는 데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 부분적 오류 제어 장치는 임의의 신호가 오류없이 처리되어 출력되었는가를 테스트하는 시스템에 있어서, 신호를 입력받아 처리하는 제 1 신호 처리부; 신호를 입력받아 상기 제 1 신호 처리부와 같은 처리과정을 수행하는 제 2 신호 처리부; 특정 신호를 상기 제 1 신호 처리부 또는 상기 제 2 신호 처리부로 입력시켰을 때 출력될 신호를 미리 예상하고 있다가 상기 특정 신호가 입력되면 상기 특정 신호에 대한 상기 출력 신호를 출력시키는 오류 검사부; 상기 제 1 신호 처리부 또는 상기 제 2 신호 처리부로부터의 입력 신호와 상기 오류 검사부로부터의 입력 신호가 일치하는 가를 비교하여 비교 결과를 출력하는 비교부; 상기 비교 결과에 따라 전원을 상기 제 1 신호 처리부에 인가할 것인가 또는 상기 제 2 신호 처리부에 인가할 것인가를 결정하는 스위칭부; 및 상기 비교 결과에 따라 상기 제 1 신호 처리부로부터의 입력신호와 상기 제 2 신호 처리부로부터의 입력 신호를 다중화 시키는 다중화부로 구성되는 것을 특징으로 한다.

상기와 같은 본 발명에 따르면, 종래의 부분적 오류 제어 장치에 비해 오류 검사부 수가 감소하여 구성 하드웨어(hardway)를 줄이고 상기 오류 검사부로 인한 신호 지연도 줄이게 된다.

뿐 만 아니라, 상기 두 신호 처리부 중 하나만을 동작시키므로써 전력 소비를 반으로 줄이고, 한 신호 처리부에 오류가 발생한 경우, 종래와는 달리 상기 두 신호 처리부를 버리는 것이 아니라 동작시키지 않고 있던 다른 신호 처리부를 동작시키므로써 경제적 낭비를 막을 수 있다는 효과가 있다.

도 1은 종래의 오류 제어 장치를 도시한 구성 블록도,

도 2는 MPEG-2 (Moving Picture Expert Group-2) 부호화 시스템의 전체 구성을 도시한 블록도,

도 3은 본 발명에 따른 부분적 오류 제어 장치의 구성을 도시한 블록도,

도 4의 (가)는 본 발명의 오류 검사부의 일예로 동작하는 D 플립플럽 (Data transfer flip-flop)을 도시한 논리도,

(나)는 상기 D 플립플럽의 기호를 도시한 도면,

(다)는 상기 D 플립플럽의 특성표를 도시한 도면,

(라)는 상기 D 플립플럽의 카르노 맵과 특성 방정식을 도시한 도면,

도 5는 내용 주소화 메모리 기능을 갖는 롬으로 구현되는 오류 검사부의 구성을 도시한 불록도,

도 6은 상기 내용 주소화 메모리 기능을 갖는 롬으로 구현되는 오류 검사부의 입력신호와 그에 대한 출력신호 테이블을 도시한 도면

도 7의 (가)는 신호 처리부로 입력되는 입력 신호의 타이밍도,

(나)는 오류 검사부의 클럭 타이밍도이며,

(다)는 신호 처리부의 클럭 타이밍도,

(라)는 신호 유지부에서 내용 주소화 메모리로 출력되는 signal match no_ma

tch 신호의 타이밍도,

도 8은 본 발명에 따른 MPEG-2 부호화 시스템에서의 오류 제어 장치를 도시한 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100: 제 1 신호 처리부 200: 제 2 신호 처리부

300: 오류 검사부 400: 비교부

500: 스위칭부 600: 다중화부

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다. 즉, 본 발명에 따른 오류 검출 기능을 갖는 MPEG(Moving Picture Expert Group)-2 부호화 시스템을 설명하기로 한다.

먼저, 본 발명의 이해를 돕기 위해 MPEG-2 부호화 시스템의 전체 구성을 살펴보면 다음과 같다.

일반적으로 널리 사용되는 MPEG-2 부호화 시스템은 방대한 양의 신호를 전송하기 위해 고도의 입축 기술 즉, 시간적 중복성을 제거하는 기술과 공간적 중복성을 제거하는 기술, 데이타의 통계적 특성에 따라 데이타를 압축시키는 기술이 필요하다.

여기서, 상기 시간적 중복성을 제거하는 기술은 현재 화상과 다음 화상간의 관계, 즉 움직임 추정 및 보상을 이용하여 정보 전송량을 줄이는 방법이다.

또한, 상기 공간적 중복성을 제거하는 기술은 이산 여현 변환(Discrete cosine transform: 이하 DCT 라 칭함)과 양자화 기법으로 한 화상 안의 정보를 줄이는 방법이다.

마지막으로, 통계적 특성에 따라 데이타를 압축시키는 기술은 상기 DCT 변환되고 양자화된 정보를 정보의 확률적 분포에 의해 적절한 크기의 bit로 변환하는 가변장 부호화(Variable length coder: VLC)기법으로 대표된다.

도 2는 상기와 같은 압축 기술을 구비한 MPEG-2 부호화 시스템의 전체 구성을 도시한 블록도로서, MPEG-2 부호화 시스템은 색성분간 중복성 제거부(20)와 신호원(Source) 부호화부(40)와 채널 부호화부(60)로 구성된다.

상기 색성분간 중복성 제거부(20)는 저역 통과 필터(21 : Low pass filter: LPF)와 A/D 변환부(22), YUV 변환부(23), 간축부(24: Decimator) 및 다중화부(25)로 구성된다.

상기 신호원 부호화부(40)는 필드/프레임 메모리(41)와 움직임 보상 차분 펄스 부호 변조부(42: Differential pulse code modulation: DPCM), DCT 변환부(43), 양자화부(44: Quantization: Q), 역양자화부(45: Inverse Q: IQ), 역DCT 변환부(46: Inverse DCT: IDCT), 역 적응 예측화부(47), 필드/ 프레임 메모리(48), 가변장 부호화부(49), 버퍼(50), 복잡성 계산부(51: Activity caculator), 전송 조절부(52: Rate control) 및 다중화부(53)로 구성된다.

상기 채널 부호화부(60)는 순방향 에러 정정 (Forward error correction: 이하 FEC라 칭한다.) 부호화부(61), QPSK(Quaternary phase shift keying) 변조부(62) 및 극초단파(Ultrahigh frequency: UHF)/ 초고주파(Very high frequency: VHF) 송신부(63)로 구성된다.

여기서, 상기 움직임 보상 차분 펄스 부호 변조부(42)는 제 1 움직임 추정부(42-1: Motion estimator)와 제 2 움직임 추정부(42-2), 적응 예측화부(42-3: Adaptive predictor) 및 스위칭부(42-4)로 구성된다.

한편, 비디오 입력 장치(도시되지 않음)로부터 입력되는 R, G, B 영상 신호는 저역 통과 필터(21)를 거친 후, A/D 변환부(22)로 입력되어 A/D 변환된다.

상기 YUV 변환부(23)가 상기 A/D 변환된 R, G, B 신호는 색성분간의 상호도가 높아, 이 상관도를 떨어뜨리고 인간의 시각 특성에 맞도록 하기 위해서 Y, U, V의 색체계로 변환시킨다.

상기 Y 신호(휘도 신호)는 인간의 눈에 가장 민감한 성분이므로 약 30 MHz의 대역을 차지하나, 상기 U, V 신호(색차 신호)는 인간의 시각적 특성에 맞도록 약 15 MHz 정도의 대역을 차지한다.

이에, 상기 간축부(24)는 상기 U 신호와 상기 V 신호의 샘플의 수를 줄이고, 상기 다중화부(25)는 상기 Y 신호와 상기 간축된 U, V 신호를 다중화 시킨다.

상기 필드/프레임 메모리(41)는 상기 다중화되어 필드 또는 프레임 단위로 입력되는 Y, U, V 영상 신호를 버퍼링한다.

상기 제 1 움직임 추정부(42-1)는 상기 현재 필드 및 프레임(current field/frame) 화소(pixel)들의 움직임을 추정한다.

상기 제 2 움직임 추정부(42-2)는 이전 필드 및 프레임(previous field/frame) 화소들의 움직임을 추정하여, 상기 현재 필드 프레임의 화소들이 이전 필드 및 프레임에 비해 어느 정도 움직였는 가를 벡터로 표시한 움직임 벡터(motion vector)를 추정한다.

상기 적응 예측부(42-3)는 상기 움직임 벡터를 이용해 새로운 필드 또는 프레임을 예측한다.

상기 스위칭부(42-4)는 하나의 필드 및 프레임 내(Intra field/frame)에서 움직임 추정 및 예측을 수행할 것인지 또는 필드 및 프레임 간(Inter field/frame)의 움직임 추정 및 예측을 수행할 것인지를 결정한다.

상기 DCT 부(43)는 상기 현재 필드 및 프레임과 상기 예측된 필드 및 프레임간의 차이(움직임 보상 오차 신호)를 구한 후, 상기 움직임 보상 오차 신호를 블록단위(8 * 8 화소 단위)로 DCT 시킨다.

상기 DCT 은 영상 신호의 공간 방향으로의 상관성이 큰 것에 바탕을 둔 것으로 영상의 모든 화소에 분산된 에너지를 낮은 주파수를 갖는 DC와 AC의 DCT 계수(Coefficients)로 집중시킨다. 다시 말해서, 상기 DCT 계수는 주로 움직임 보상을 행한 후 얻어지는 결과이므로, 통계적으로 대부분 0의 값을 가지며, 상기 0의 값은 주로 고주파 영역에 존재한다.

상기 양자화부(44)가 상기 DCT 에 의해 주파수 영역으로 변환된 실수 변환 계수들을 한정된 데이타 길이로 표현하는데, 상기 양자화 과정은 양자화 잡음을 수반하는 손실 부호화(lossy coding) 기법이다.

상기 변환 계수의 저주파 성분은 진폭 변화가 크고 고주파 성분은 진폭의 변화가 작으므로, 고주파 성분에 비해 저주파 성분에 많은 비트가 할당되어야 한다. 단순히 복호된 영상의 SNR을 높이기 위해서라면 각 주파수 성분 별로 통계적 분산을 구하여 양자화 잡음이 주파수에 관계없이 균일하게 유지되도록 비트 할당을 하면 되지만, 인간의 시각 특성(Human visual system: HVS)이 고주파 성분의 양자화 잡음에는 덜 민감하므로 고주파 성분일수록 양자화 스텝 사이즈를 크게 하여 양자화 잡음을 더 허용하고 있다. 이를 위해 DCT 계수들은 먼저 인간의 시각 특성에 따른 무게 매트릭스(weighting matrix)에 의해 나누어진 후, 상기 버퍼와 블록의 복잡성에 따라 결정되는 양자화 스텝 사이즈에 의해 양자화 된다.

상기 역양자화부(45)는 상기 양자화된 변환 계수들을 역양자화시키고, 상기 역DCT 변환부(46)는 상기 역양자화와 DCT 된 변환 계수들을 역DCT 시킨다.

상기 역 적응 예측화부(47)는 상기 역 DCT 된 신호를 역 적응 예측화시키고, 상기 필드 및 프레임 메모리(48)는 상기 역 적응 예측화된 신호를 저장하여 다음 필드 및 프레임(next field/frame) 영상에 대한 움직임 추정에 이용된다.

상기 가변장 부호화부(49)는 상기 양자화된 DCT 계수를 통계적 특성에 따라, 가변장 부호를 사용하는 엔트로피 부호화(entropy coding)시키므로써 더욱 압축시킨다. 상기 가변장 부호화 과정은 상기 양자화 과정과는 달리 손실이 없는 무손실 부호화(lossless coding) 기법이다.

상기 엔트로피 부호에는 허프만 부호(Huffman code), 수학적 부호(arithmetic code), 유니버셜 부호(universal code)등이 있는데, 상기 양자화된 DCT 계수는 주로 허프만 부호를 사용하여 가변장 부호화된다.

이때, 상기 가변장 부호화부(49)는 상기 DCT 계수 중 DC 계수와 AC 계수를 구분하여 서로 다른 방법으로 부호화 시킨다.

즉, 보통 각 블록의 DC 값은 주변 불록의 DC 값과 많은 상관성이 있으므로 이전 블록의 DC 값과 차이를 구하여 그 차이값을 부호화하고, 첫번째 블록의 DC는 DC 가변 범위의 중간값(256 레벨인 경우 128)과의 차이를 구하여 부호화한다.

한편, 각 블록의 AC 값들은 상기 DCT 변환시, DC 계수 부근의 AC 계수값이 0이 아닐 확률이 높다는 점을 이용하여, 보다 효과적으로 데이터를 압축시키기 위해 계수들을 재정렬하는데, 주로 지그-재그 스캔(zig-zag scan) 을 통하여 2차원의 DCT계수들을 1차원으로 정렬시킨다.

이어서, 상기 1차원으로 정렬된 DCT 계수를 0이 연속적으로 나타나는 갯수(zero-

run)와 0이 아닌 계수들의 값(level)을 (run, level)의 2차원으로 표현한다. 예를 들어, 지그-재그 스캔되어 30, 2, 0, 0, -8, 0, 0, 0, 9,. 와 같이 정렬된 DCT 계수는 (run, level) 부호화를 통하여 (0,30), (0, 2), (2, -8), (3, 9),.와 같이 표현된다. 그리고, 지그-재그 스캔된 계수들이 어느 위치 이후에 계속해서 끝까지 0이 발생할 경우는 블록의 끝을 나타내는 EOB(end of block)부호를 추가한다. 이와 같이 (run, level) 부호화된 데이타는 2-D 허프만 부호표를 이용하여 부호화된다.

상기 버퍼(50)는 상기 가변장 부호화된 DCT 계수를 버퍼링한다.

상기 복잡성 계산부(51)는 상기 필드 및 프레임 메모리(41)에 저장된 각 블록의 복잡성을 계산한다.

상기 전송 조절부(52)가 전송 채널의 대역폭은 고정되어 있는 반면, 최종적으로 가변장 부호화된 데이터량은 시간에 따라 달라지므로, 상기 버퍼(50)의 충만도에 따라 상기 양자화부(44)의 양자화 스텝 사이즈를 가변시키므로써 데이타의 발생량을 조절한다.

즉, 가변장 부호화부(49)에서 발생된 비트수가 기준치 이상이면 버퍼에 채워지는 데이타량이 증가하므로 양자화 스텝 사이즈를 증가시켜 다음에 발생할 비트수를 감소시키고, 상기 발생된 비트수가 기준치 이하이면 버퍼에 채워지는 데이타량이 감소하므로 양자화 스텝 사이즈를 감소시켜 다음에 발생할 비트수를 증가시키므로써, 상기 버퍼(50)가 항상 일정 상태를 유지할 수 있도록 조절한다.

상기 다중화부(53)는 상기 버퍼로부터 입력된 신호원 부호화된 영상 신호와 부호화된 오디오 신호, 데이타등을 다중화한다.

상기 FEC 부호화부(61)는 상기 다중화된 신호를 순방향 오류 정정 부호화를 수행하고, 상기 QPSK 변환부(62)는 상기 순방향 오류 정정 부호화된 신호를 변조시키며, 상기 UHF/VHF 송신부(63)은 상기 변조된 신호를 송출한다.

이어서, 상기 송출된 신호는 채널을 통해 MPEG-2 복호화 시스템으로 입력되어 복호화된다.

한편, 본 발명은 임의의 신호 처리 장치에서 입력 신호를 오류없이 처리하여 출력하고 있는가를 테스트(test)하는 시스템에서의 부분적 오류 제어 장치이다.

여기서, 상기 신호 처리 장치 테스트 방법은 항상 테스트를 수행하는 완전 테스트(perfect test) 방법과 특정한 경우에만 테스트를 수행하는 불완전 테스트(non-perfect test) 방법이 있다.

상기 완전 테스트 방법은 오류의 발생이 시스템 동작에 치명적인 손실을 유발하는 경우에 주로 사용되며, 상기 시스템은 항상 오류없는 신호(error-free signal)만을 출력한다.

반면에, 상기 불완전 테스트 방법은 영상 처리 시스템과 같이 인간 시각 특성상 오류 발생이 인정되는 시스템에서 주로 사용되며, 상기 시스템은 특정한 경우에만 테스트를 수행하여 오류없는 신호를 출력하고, 그 외 경우에는 오류 발생을 감수한다.

도 3은 상기 불완전 테스트 방법을 구현하기 위한 본 발명의 부분적 오류 제어 장치의 구성을 도시한 블록도로서, 부분적 오류 제어 장치는 제 1 신호 처리부(100)와 제 2 신호 처리부(200), 오류 검사부(300), 비교부(400), 스위칭부(500) 및 다중화부(600)로 구성된다.

상기 제 1 신호 처리부(100)는 상기 스위칭부(500)에 의해 전원이 인가되면 신호를 입력받아 처리한 후 출력하고, 상기 제 2 신호 처리부(200)는 상기 스위칭부(500)에 의해 전원이 인가되면 신호를 입력받아 상기 제 1 신호 처리부(100)와 같은 처리 과정을 수행하여 출력한다.

여기서, 상기 제 1 신호 처리부(100)와 상기 제 2 신호 처리부(200)는 동시에 동작하지 않는 동일 신호 처리부이다. 예를 들면, 제 1 신호 처리부(100)가 양자화부인 경우 제 2 신호 처리부(200)도 양자화부이다.

또한, 상기 오류 검사부(300)는 상기 신호 처리부로 입력되는 신호 중 특정 신호를 입력받은 경우에만 동작하기 시작하는데, 상기 특정 신호를 제 1 신호 처리부(100) 및 제 2 신호 처리부(200)로 입력시켰을 때 처리되어 출력될 신호를 미리 예상하고 있다가 상기 특정 신호가 입력되면 상기 특정 신호에 대한 상기 출력 신호를 출력시킨다.

상기 오류 검사부(300)는 상기 특정 입력 신호에 대해 항상 일정한 신호를 출력시키는 플립플롭으로 구현되는데, 여기서는 D 플립플럽(Data transfer flip-flop 또는 Delay flip-flop)을 예로 들어 설명하기로 한다.

먼저, 도 4a는 상기 오류 검사부(300)로 동작하는 D플립플럽의 논리도이고, 도 4b는 상기 D 플립플럽의 기호를 도시한 도면이며, 도 4c는 상기 D 플립플럽의 특성표를 도시한 도면이고, 도 4d는 D 플립플럽의 카르노 맵(Karnaugh map)과 특성 방정식을 도시한 도면이다.

상기 도 4a에 도시된 D 플립플럽은 RS(reset set) 플립플럽의 한 변형으로서, NAND 게이트 1과 2는 기본 플립플럽이고 게이트 3과 4는 RS 플립플럽을 구성한다.

상기 도 4a에 도시된 D 입력은 S입력으로 바로 들어가며, 그의 보수가 5번 게이트를 통해서 R의 입력에 가해진다. 클럭 펄스(clock pulse: CP) 입력이 0이면, 상기 3번과 4번 게이트는 다른 입력 값에 관계없이 출력을 1 상태를 유지한다. 이것은 기본 NAND 플립플롭의 두 입력이 초기에 1 상태로 있어야 하는 요구 조건을 따르는 것이다. 입력 D 값은 한 클럭 펄스 발생 지속 기간에만 받아 들여 진다. 입력 D가 1이면 3번 게이트의 출력이 0이 되므로 D 플립플럽의 결과치는 세트(1)상태가 되며, 입력 D가 0이면 4번 게이트의 출력이 0이 되므로 D 플립플럽의 결과치는 클리어(clear: 0)상태가 된다.

상기 도 4d에 도시된 특성 방적식을 살펴보면, D 플립플럽의 다음 상태(Q(t+1))가 D 입력과 같으며 현재 상태의 값(Q(t))에는 무관하다는 것을 보여준다.

그런데, 상기 플립플럽은 비용(cost)면에서 경제적이라는 장점이 있는 반면, 입력신호의 비트수가 매우 제한되어 있다는 단점이 있다.

이에, 상기 오류 검사부(300)는 입력 신호의 비트수 제한이 매우 자유로운 내용 주소화 메모리(content addressed memory: CAM) 기능을 갖는 롬(Read only memory : ROM)으로 구현되기도 한다.

즉, 도 5는 상기 내용 주소화 메모리 기능을 갖는 롬으로 구현되는 오류 검사부의 구성을 도시한 블록도로서, 오류 검사부는 내용 주소화 메모리(320)와 롬(340) 및 신호 유지부(360)로 구성된다.

상기 내용 주소화 메모리(320)는 상기 제 1 신호 처리부(100) 또는 상기 제 2 신호 처리부(200)로 입력되는 신호 중 특정 신호 데이터값에 따라 주소를 지정한다.

상기 롬(340)은 상기 특정 신호가 상기 제 1 신호 처리부(100) 또는 제 2 신호 처리부(200)에서 처리된 후 출력될 데이타 값을 저장하고 있다가 상기 지정된 주소가 입력되면 그 주소에 해당하는 데이타 값을 출력한다.

상기 신호 유지부(360)는 상기 특정 신호에 따라 상기 롬(320)에서 출력될 데이타 값을 일정기간 유지시킨다.

즉, 상기 특정 신호가 상기 내용 주소화 메모리(320)로 연속적으로 입력될 경우, 만약 상기 특정 입력 신호가 내용 주소화 메모리(320)와 롬(340)에서 처리된 후 상기 비교부(400)로 출력되는 데에 한 클럭 지속 시간이 소요된다면, 상기 특정 입력 신호가 상기 제 1 신호 처리부(100) 또는 제 2 신호 처리부(200)에서 처리된 후 상기 비교부(400)로 출력되는데에는 수 클럭 지속 시간(각 신호 처리부에 따라 각각 다르게 정해져 있다)이 소용된다.

이에, 상기 신호 유지부(360)는 일단 특정 신호가 상기 내용 주소화 메모리에 입력되면 signal match 신호를 상기 내용 주소화 메모리(320)로 출력하여 이후 내용 주소화 메모리(320)로 입력되는 신호를 무시하다가, 상기 제 1 또는 제 2 신호 처리부(100, 200)에서 처리된 신호가 출력되면 signal no_match 신호를 상기 내용 주소화 메모리(320)로 출력하여 이후 내용 주소화 메모리(320)로 입력되는 신호를 처리하게 한다.

도 6은 상기 내용 주소화 메모리 기능을 갖는 롬으로 구현되는 오류 검사부의 입력신호와 그에 대한 출력신호의 일예를 도시한 도면이다.

도 7에 도시된 바와 같이 입력 신호 비트수가 3 bit 일 경우, 상기 내용 주소화 메모리(320)는 3bit 로 표현할 수 있는 모든 데이타 값에 주소를 할당해 두고, 상기 롬(340)은 상기 주소에 해당하는 즉, 상기 입력 신호에 대한 신호 처리 출력값을 저정해 둔다.

한편, 상기 비교부(400)는 상기 제 1 신호 처리부(100) 또는 상기 제 2 신호 처리부(200)로부터의 입력 신호와 상기 오류 검사부(300)로부터의 입력 신호가 일치하는 가를 비교하여 비교 결과를 출력한다.

상기 스위칭부(500)는 상기 비교부의 비교 결과에 따라 전원을 상기 제 1 신호 처리부(100)에 인가할 것인가 또는 상기 제 2 신호 처리부(200)에 인가할 것인가를 결정한다. 따라서, 상기 제 1 신호 처리부(100)와 제 2 신호 처리부(200)는 동시에 동작할 수 없다.

상기 다중화부(600)는 상기 비교부(400)의 비교 결과에 따라 상기 제 1 신호 처리부(100)로부터의 입력신호와 상기 제 2 신호 처리부(200)로부터의 입력 신호를 다중화 시킨다.

이어서, 상기와 같이 구성된 본 발명의 동작을 도 3, 5, 6도를 참조하여 자세히 살펴보기로 한다. 즉, 오류 검출부는 내용 주소화 메모리 기능을 갖는 롬으로 구현된 것으로 본다.

우선, 입력 신호는 3 bit 단위로 입력되며, 최초 동작 신호 처리부는 제 1 신호 처리부라 가정하고, 특정 신호 11 이 입력된 경우, 연속적으로 특정 신호인 1가 입력된 경우, 이어서 불특정 신호 100 이 입력된 경우로 구분하여 본 발명의 동작을 설명해 보기로 한다.

도 7a는 제 1 신호 처리부(100) 또는 제 2 신호 처리부(200)로 입력되는 입력 신호의 타이밍도이고, 도 7b는 오류 검출부(300)의 클럭 타이밍도이며, 도 7c는 제 1 신호 처리부(100) 또는 제 2 신호 처리부(200)의 클럭 타이밍도이고, 도 7d는 신호 유지부(360)에서 내용 주소화 메모리(320)로 출력되는 signal match no_match 신호의 타이밍도이다. 상기 도 7d의 실선은 signal match 신호 이고 점선은 signal no_match 신호를 나타낸다.

(1) 특정 신호 11 이 입력된 경우

전원이 온되면 도 7a에 도시된 특정 신호 11은 제 1 신호 처리부(100)와 오류 검출부(300)의 내용 주소화 메모리(320)로 동시에 입력된다.

이때, 도 7d에 도시된 바와 같이 신호 유지부(360)는 signal match 신호를 상기 내용 주소화 메모리(320)로 출력시키므로써, 이후 입력되는 신호는 signal no_match 신호가 입력될 때 까지 무시된다.

여기서, 도 7c에 도시된 바와 같이 상기 특정 신호 11이 상기 내용 주소화 메모리(320)와 롬(340)에서 처리되어 출력되는 데 소요되는 시간이 한 클럭 타임(T)이라 할 때, 도 7b에 도시된 바와 같이 상기 특정 신호 11이 제 1 신호 처리부(100)에서 처리되어 출력되는 데 소요되는 시간은 세 클럭 타임(3T)이라고 가정하자.

이때, 상기 제 1 신호 처리부(100)로 입력된 특정 신호 11 은 적절히 처리되어 비교부(400)와 다중화부(600)로 출력되고, 상기 내용 주소화 메모리(320)에 입력된 특정 신호 11은 자신의 주소를 지정받게 되고, 상기 지정된 주소(4)에 따라 롬(340)에서 출력 데이타 값(0010)을 찾아 기다리다 상기 세 클럭 타임(3T)이 지나면 비교부(400)로 출력된다.

이어서, 상기 제 1 신호 처리부(100)로부터의 출력 신호와 상기 롬(360)으로부터의 출력 신호는 상기 비교부(400)로 입력되어 서로 동일한가 비교된다.

상기 비교 결과, 상기 두 출력 신호가 동일한 경우, 상기 비교부(400)는 상기 다중화부(600)로 구동 신호를 출력하고, 상기 구동 신호를 입력 받은 다중화부(600)는 상기 제 1 신호 처리부(100)로부터 입력되는 신호를 출력시킨다.

즉, 특정 신호 11이 제 1신호 처리부(100)에서 오류 없이 처리되어 10으로 출력된다.

반면에, 상기 비교 결과, 상기 두 출력 신호가 동일하지 않은 경우, 상기 비교부(400)는 스위칭부(500)를 제어하여 상기 제 1 신호 처리부(100)에 인가되고 있는 전원을 제 2 신호 처리부(200)에 인가하므로써, 상기 특정 신호 11은 상기 제 2 신호 처리부(200)로 입력된다.

본 발명의 두 신호 처리부(100, 200) 모두에 오류가 발생할 확률은 0%이므로, 상기 특정 신호 11은 상기 제 2 신호 처리부(200)에서 적절히 처리된 후, 상기 비교부(400)에서 비교된 후, 상기 다중화부(600)를 통해 출력된다.

즉, 제 1 신호 처리부(100)에서 오류가 발생했던 특정 신호 11은 제 2신호 처리부(200)에서 오류 없이 처리되어 10으로 출력된다.

(2) 특정 신호 1 이 입력된 경우

상기 특정 신호 11에 이어서 특정 신호 1이 연속적으로 제 2 신호 처리부(200)와 오류 검출부(300)의 내용 주소화 메모리(320)로 동시에 입력된다.

이때, 도 7d에 도시된 바와 같이 신호 유지부(360)로부터 signal no_match 신호를 입력받은 내용 주소화 메모리(320)는 상기 특정 신호 1을 입력 받은 후, signal match 신호를 입력 받아서 이후 입력되는 모든 신호를 무시한다.

이때, 상기 제 2 신호 처리부(200)로 입력된 특정 신호 1 은 적절히 처리되어 비교부(400)와 다중화부(600)로 출력되고, 상기 내용 주소화 메모리(320)에 입력된 특정 신호 1은 자신의 주소를 지정받게 되고, 상기 지정된 주소(2)에 따라 롬(340)에서 출력 데이타 값(1111)을 찾아 기다리다 상기 세 클럭 타임(3T)이 지나면 비교부(400)로 출력된다.

이어서, 상기 제 2 신호 처리부(200)로부터의 출력 신호와 상기 롬(360)으로부터의 출력 신호는 상기 비교부(400)에서 서로 동일한가 비교된다.

상기 비교 결과, 상기 두 출력 신호가 동일한 경우, 상기 비교부(400)는 상기 다중화부(600)로 구동 신호를 출력하고, 상기 구동 신호를 입력 받은 다중화부(600)는 상기 제 2 신호 처리부(200)로부터 입력되는 신호(1111)를 출력시킨다.

즉, 특정 신호 1이 제 2신호 처리부(200)에서 오류 없이 처리되어 1111로 출력된다.

반면에, 상기 비교 결과, 상기 두 출력 신호가 동일하지 않은 경우, 상기 비교부(400)는 스위칭부(500)를 제어하여 상기 제 2 신호 처리부(200)에 인가되고 있는 전원을 다시 제 1 신호 처리부(100)에 인가하므로써, 상기 특정 신호 1은 상기 제 2 신호 처리부(200)로 입력된다.

이어서, 상기 특정 신호 1은 상기 제 1 신호 처리부(100)에서 적절히 처리된 후, 상기 비교부(400)에서 비교된 후, 상기 다중화부(600)를 통해 출력된다.

즉, 제 2 신호 처리부(200)에서 오류가 발생했던 특정 신호 1은 제 1신호 처리부(100)에서 오류 없이 처리되어 1111로 출력된다.

(2) 불특정 신호 100 이 입력된 경우

상기 입력 신호 100은 특정 신호가 아니므로 상기 오류 검사부(300)와 비교부(400)를 거치지 않고, 제 1 신호 처리부(100)에서 적절히 처리된 후 다중화부를 통하여 출력된다.

즉, 본 발명의 부분적 오류 제어 장치는 모든 오류를 모두 제어 하는 것이 아니라 특정 신호 즉, 자주 발생하는 데이타 또는 오류 발생률이 높은 데이타의 오류만을 제어하므로 상기 입력 신호 100에 발생하는 오류는 제어 없이 출력된다.

한편, 도 8는 본 발명에 따른 MPEG-2 부호화 시스템에서의 오류 제어 장치를 도시한 구성 블록도이다. 상기 도 2의 MPEG-2 부호화 시스템의 모든 구성 요소가 본 발명의 신호 처리부가 될 수 있으나 대표적으로 DCT 변환부를 예를 들어 설명하기로 한다.

상기 도 2의 필드/프레임 메모리(41)로부터의 특정신호가 제 1 DCT 변환부(43)와 오류 검출부(300)의 내용 주소화 메모리(320)로 동시에 입력된다.

이때, 신호 유지부(360)는 signal match 신호를 상기 내용 주소화 메모리(320)로 출력시키므로써, 이후 입력되는 신호는 signal no_match 신호가 입력될 때 까지 무시된다.

이어서, 상기 DCT 변환된 신호는 비교부(400)와 역다중화부(600)로 출력되고, 상기 내용 주소화 메모리(320)에 입력된 특정 신호는 롬(340)에서 오류없이 DCT 변환된 출력 신호를 찾아 기다리다 상기 세 클럭 타임(3T)이 지나면 비교부(400)로 출력된다.

이어서, 상기 제 1 DCT 변환부(43)로부터의 출력 신호와 상기 롬(360)으로부터의 출력 신호는 상기 비교부(400)에서 서로 동일한가 비교된다.

상기 비교 결과, 상기 두 출력 신호가 동일한 경우, 상기 비교부(400)는 상기 역다중화부(600)로 구동 신호를 출력하고, 상기 구동 신호를 입력 받은 역다중화부(600)는 상기 제 1 DCT 변환부(43)로부터 입력되는 신호를 출력시킨다.

반면에, 상기 비교 결과, 상기 두 출력 신호가 동일하지 않은 경우, 상기 비교부(400)는 스위칭부(500)를 제어하여 상기 제 1 DCT 변환부(100)에 인가되고 있는 전원을 제 2 신호 처리부(200)에 인가하므로써, 상기 특정 신호는 상기 제 2 DCT 변환부(43)로 입력된다.

본 발명의 제 1, 2 DCT 변환부(43) 모두에 오류가 발생할 확률은 0%이므로, 상기 특정 신호는 상기 제 2 DCT 변환부(43)에서 적절히 처리된 후, 상기 비교부(400)에서 비교되어 상기 다중화부(600)를 통해 출력된다.

즉, 제 1 DCT 변환부(43)에서 오류가 발생했던 특정 신호는 제 2 DCT 변환부(43)에서 오류 없이 DCT 변환되어 양자화부(44)로 출력된다.

한편, 특정 신호가 아닌 신호가 입력되면 상기 오류 검사부(300)와 비교부(400)를 거치지 않고, 제 1 DCT 변환부 또는 제 2 DCT 변환부(43)에서 DCT 변환된 후 바로 상기 다중화부(600)를 통하여 상기 양자화부(44)로 출력된다.

즉, 본 발명의 부분적 오류 제어 장치는 모든 오류를 모두 제어 하는 것이 아니라 특정 신호 즉, 자주 발생하는 데이타 또는 오류가 많은 데이타에 발생하는 오류만을 제어하므로 상기 입력 신호 100에 발생하는 오류는 제어 없이 출력된다.

따라서, 본 발명의 부분적 오류 제어 장치는 발생하는 모든 오류를 제어 하는 것이 아니라 특정 신호에 발생하는 오류만을 제어하므로써, 인간의 시각적 특성을 고려하여 어느 정도의 오류가 인정되는 영상 시스템에서는 매우 바람직한 오류 제어 장치임을 알 수 있다.

이상에서 살펴본 바와 같이, 본 발명에 따른 부분적 오류 제어 장치는 종래의 오류 제어 장치에 비해 오류 검사부 수가 감소하여 구성 하드웨어(hardway)를 줄이고 상기 오류 검사부로 인한 신호 지연도 줄이게 된다.

뿐 만 아니라, 상기 두 신호 처리부 중 하나만을 동작시키므로써 전력 소비를 반으로 줄이고, 한 신호 처리부에 오류가 발생한 경우, 종래와는 달리 상기 두 신호 처리부를 버리는 것이 아니라 동작시키지 않고 있던 다른 신호 처리부를 동작시키므로써 경제적 낭비를 막을 수 있다는 효과가 있다.

Claims (4)

1. 임의의 신호가 오류없이 처리되었는 가를 테스트하는 시스템에 있어서, 신호를 입력받아 처리하는 제 1 신호 처리부(100)와; 상기 신호를 입력받아 상기 제 1 신호 처리부와 같은 처리 과정을 수행하는 제 2 신호 처리부(200); 특정 신호를 상기 제 1 신호 처리부(100) 및 제 2 신호 처리부(200)로 입력시켰을 때 출력될 신호를 미리 예상하고 있다가 상기 특정 신호가 입력되면 상기 특정 신호에 대한 상기 출력 신호를 출력시키는 오류 검사부(300); 상기 제 1 신호 처리부(100) 또는 상기 제 2 신호 처리부(200)로부터의 입력 신호와 상기 오류 검사부(300)로부터의 입력 신호가 일치하는 가를 비교하여 비교 결과를 출력하는 비교부(400); 상기 비교 결과에 따라 전원을 상기 제 1 신호 처리부(100)에 인가할 것인가 또는 상기 제 2 신호 처리부(200)에 인가할 것인가를 결정하는 스위칭부(500); 및 상기 비교 결과에 따라 상기 제 1 신호 처리부(100)로부터의 입력신호와 상기 제 2 신호 처리부(200)로부터의 입력 신호를 다중화 시키는 다중화부(600)로 구성되는 것을 특징으로 하는 부분적 오류 제어 장치.
2. 제 1항에 있어서, 상기 오류 검사부(300)와 상기 비교부(400)는 상기 특정 신호가 입력될 때에만 동작하는 것을 특징으로 하는 부분적 오류 제어 장치.
3. 제 1항에 있어서, 상기 오류 검사부(300)는 상기 특정 입력 신호에 대해 항상 일정한 신호를 출력하는 플립플롭으로 구현되는 것을 특징으로 하는 부분적 오류 제어 장치.
4. 제 1항에 있어서, 상기 오류 검사부(300)는 상기 입력되는 특정 신호의 데이터값에 따라 주소를 지정해 주는 내용 주소화 메모리(320)와; 상기 특정 신호가 상기 제 1 신호 처리부(100) 또는 제 2 신호 처리부(200)로 입력되었을 때 출력될 출력 데이타 값을 저장하고 있다가 상기 지정된 주소가 입력되면 그 주소에 해당하는 출력 데이타 값을 출력하는 롬(340); 및 상기 내용 주소화 메모리(320)로 입력된 특정 신호를 일정기간 유지시키는 신호 유지부(360)로 구성되는 것을 특징으로 하는 부분적 오류 제어 장치.