KR19980015800A

KR19980015800A - Bit error rate measuring device of Reed Solomon decoder

Info

Publication number: KR19980015800A
Application number: KR1019960035238A
Authority: KR
Inventors: 임용희
Original assignee: 배순훈; 대우전자(주)
Priority date: 1996-08-23
Filing date: 1996-08-23
Publication date: 1998-05-25
Also published as: KR100202945B1

Abstract

본 발명은 에러 정정 부호화(error correcting coding)되어 전송된 디지털 데이터를 에러 정정 복호화하는 리드 솔로몬 복호기에 관한 것으로, 특히 현재 채널 상태를 모니터할 수 있도록 수신 신호와 에러정정된 신호를 비트별로 비교하여 에러가 발생한 비트 수를 카운팅하므로써 간단한 하드웨어 구조를 갖는 리드 솔로몬 복호기의 비트 에러율 측정 장치에 관한 것으로서, 소정의 심벌단위로 비트를 검사하기 위한 비트 선택신호(sel_bit)를 출력하는 선택신호 발생부(31)와; 상기 비트 선택신호(sel_bit)에 따라 수신 비트 r_i,k와 에러 정정된 비트 c_i,k를 비교하여 두 비트가 동일하면 제 1 레벨값을 , 두 비트가 동일하지 않으면 제 2 레벨값을 출력하는 비트 비교부(33); 비트 비교부(33)의 제 2 레벨값출력을 카운팅하여 소정의 코드워드에서 발생한 에러 비트수(36)를 출력하는 에러 카운팅부(35); 상기 에러 카운팅부(35)의 에러 비트 수(36)와 피드백 입력된 수(38)를 덧셈하여 에러 비트 수(40)를 출력하는 가산부(37); 소정의 검사 주기동안 상기 가산부(37)로부터 출력된 에러 비트 수(40)를 입력받아 다시 상기 가산부(37)로 피드 백 입력시키는 에러 비트수 저장부(39);로 구성된 본 발명에 따르면, 수신 심벌과 에러정정된 심벌의 각 비트별로 비교하여 다른 비트일 때 카운터를 증가시켜서 에러 비트수를 측정하도록 하여 간단한 하드웨어 구조를 갖는 효과가 있다.In particular, the present invention relates to a Reed Solomon decoder for error correction decoding digital data transmitted by error correcting coding. More particularly, the present invention relates to a Reed Solomon decoder for error correction by comparing a received signal and an error- A selection signal generator 31 for outputting a bit selection signal sel_bit for checking a bit on a predetermined symbol unit basis, Wow; The received bit r _{i, k} is compared with the error corrected bit c _{i, k} according to the bit selection signal sel_bit. If the two bits are the same, the first level value is output. If the two bits are not the same, A bit comparator (33) An error counting unit 35 for counting the output of the second level value of the bit comparing unit 33 and outputting the number of error bits 36 generated in a predetermined code word; An adder 37 for adding the number of error bits 36 of the error counting unit 35 and the number of feedback inputs 38 to output the number of error bits 40; And an error bit number storage unit 39 for receiving the error bit number 40 output from the addition unit 37 during a predetermined inspection period and feeding back the error bit number 40 to the addition unit 37 , It is advantageous to have a simple hardware structure by comparing every bit of the received symbol and the error-corrected symbol, and counting the number of error bits by incrementing the counter when the bits are different.

Description

An apparatus for measuring a bit error rate of a Reed-Solomon decoder (Reed-Solomon decoder)

본 발명은 에러 정정 부호화(error correcting coding, error control coding : 이하 ECC라 칭함)되어 전송된 디지털 데이터를 에러 정정 복호화하는 리드 솔로몬 복호기에 관한 것으로, 특히 현재 채널 상태를 모티터할 수 있도록 수신 신호와 에러정정된 신호를 비트별로 비교하여 에러가 발생한 비트 수를 카운팅하므로써 간단한 하드웨어 구조를 갖는 리드 솔로몬 복호기의 비트 에러율 측정 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Reed Solomon decoder for performing error correction decoding on error-correcting coding (ECC) digital data, And a bit error rate measuring apparatus of a Reed-Solomon decoder having a simple hardware structure by counting the number of bits in which an error occurs by comparing the error corrected signals bit by bit.

일반적으로, 에러 정정 부호화(ECC)는 디지털 데이터를 통신 채널을 통해 전송하거나 저장 매체에 저장시에 발생되는 에러를 검출·정정하기 위해 디지털 데이터를 부호화하는 것으로서, 에러를 검출하거나 정정하는데 사용되는 검사 데이터를 부가함으로써, 데이터의 신뢰도를 높이게 되는 것이다.Generally, error correction coding (ECC) encodes digital data in order to detect and correct errors generated when digital data is transmitted through a communication channel or stored in a storage medium. The error correction coding (ECC) The reliability of the data is increased.

이러한 에러 정정 코드(ECC)의 역사는 1948년 Claude Shannon에서 부터 시작되었다. Claude Shannon은 아주 좋은 성능의 채널을 구현하는 것보다 다소 성능이 떨어지는 기존 채널을 사용하면서도 에러 정정 부호를 사용하는 것이 더 경제적이라는 것을 증명하였다.The history of these error correction codes (ECCs) began in 1948 at Claude Shannon. Claude Shannon has shown that it is more economical to use error-correcting codes while using existing channels that are somewhat less capable than implementing very good channel performance.

그러나, Claude Shannon은 단지 에러 정정 코드가 존재한다는 것만을 증명하였을 뿐이며, 에러 정정 코드를 찾는 방법에 대해서는 언급하지 않았다. 이에 따라, 에러 정정 코드를 찾기 위한 노력이 현재까지 꾸준히 진행되고 있으며, 이러한 에러 정정 코드는 크게 블록 코드(block code)와 난블록 코드(nonblock code)로 나누어진다.However, Claude Shannon has only proven that there is an error correcting code, and does not mention how to find the error correcting code. Accordingly, an effort to find an error correcting code has been steadily progressing up to now. Such an error correcting code is mainly divided into a block code and a nonblock code.

상기 블록 코드는 정보 시퀀스를 k개의 비트로 이루어진 블록으로 분리한 다음 블럭 단위로 에러 정정 부호화하며, 상기 난블록 코드는 정보 시퀀스의 입력순서에 따라 에러 정정 부호화를 수행한다. 블록 코드의 대표적인 예로는 BCH 코드(Bose and Ray-Chaudhuri and Hocquenghem code)와 리드 솔로몬 코드(RS code)가 있고, 난블록 코드의 대표적인 예로는 길쌈 부호(convolutional code)가 있다.The block code divides the information sequence into blocks of k bits and then performs error correction coding on a block-by-block basis, and performs error correction coding according to the input sequence of the information sequence. A typical example of the block code is a BCH code (Bose and Ray-Chaudhuri and Hocquenghem code) and a Reed Solomon code (RS code). A typical example of the I block code is a convolutional code.

상기 BCH 코드는 사이클릭 코드(cyclic code)로서 2^m개의 원소를 갖는 갈로아체 GF(2^m) 상에서 동작된다. 사이클릭 코드란 선형 코드(liner code)의 어떤 선형 벡터를 사이클릭 시프트시키더라도 사이클릭 시프트된 선형 벡터가 상기 선형 코드의 선형 벡터에 속하는 선형 코드를 말한다.The BCH code is operated on a Galois field GF (2 ^m ) having 2 ^m elements as a cyclic code. A cyclic code refers to a linear code in which a cyclic-shifted linear vector belongs to a linear vector of the linear code even if any linear vector of a linear code is cyclic-shifted.

따라서, BCH 코드는 하기 수학식 1 과 같이 코드 발생 다항식 g(x)이 정해지면 피드백 시프트 레지스터를 이용하여 코드를 부호화할 수 있다.Accordingly, the BCH code can code the code using the feedback shift register if the code generation polynomial g (x) is determined as shown in the following Equation (1).

[수학식 1][Equation 1]

이때, 상기 BCH 코드는 코드 발생 다항식 g(x)이 연속하는 2t 개의 근을 가진다면 t 개 까지의 에러를 정정할 수 있는 능력을 가진다.At this time, the BCH code has the ability to correct up to t errors if the code generating polynomial g (x) has 2t consecutive roots.

리드 솔로몬 코드는 상기 BCH 코드의 최적 코드로서, 코드 발생 다항식이 상기 수학식 1 과 같이 정해지면 t 개의 에러를 정정할 수 있기 때문에 통신 및 컴퓨터 기억 시스템 등에 폭 넓게 사용될 뿐만 아니라 재밍(jamming)에 대항하기 위한 방법으로서 비밀 통신 시스템에서 사용되기도 한다.The Reed-Solomon code is an optimal code of the BCH code. If the code generating polynomial is set as shown in Equation (1) above, it is possible to correct t errors, so that it is widely used for communication and computer storage systems, And may be used in a confidential communication system.

이와 같은 상기 리드 솔로몬 코드는 갈로아체 GF(2^m) 상에서 동작되어 (상기 갈로아체 필드 GF(2^m)는 2^m개의 원소를 갖는 수체계(number system)로서, 이러한 수체계를 하드웨어로 구현하게 되면 각 원소들이 모두 m개의 바이너리 디지트(binary digit)로 표현되므로) 디지탈 구조에 효과적이며, 뿐만 아니라 오버 플로우(over flow)가 발생하지 않게 된다.In the Reed-Solomon code as are operating on a Galois field GF (2 ^m) (as a number system (number system) having the above-described Galois field field GF (2 ^m) is 2 ^m-element, to implement such a number system to the hardware , All the elements are represented by m binary digits), which is effective for the digital structure, and also overflow does not occur.

상기와 같이 갈로아체 필드 GF(2^m) 상의 코드를 가지는 리드 솔로몬 코드는 정보와 패리티(parity)가 섞이지 않는 계통적 코드(systematic code)와 정보와 패리티(parity)가 섞이는 비계통적 코드(nonsystematic code)로 분류된다.As described above, the Reed-Solomon code having the code on the Galois field field GF (2 ^m ) is composed of a systematic code in which information and parity are not mixed, a nonsystematic code in which information and parity are mixed, .

상기 계통적 코드는 정보와 패리티가 섞이지 않도록 우선 정보를 상위 바이트로 이동시킨 다음 에러 정정용 코드를 구하여 더한 것으로, 수학식 2로부터 구해진다.The systematic code is obtained by shifting the priority information to a higher byte so as not to mix information and parity, and then adding an error correcting code to obtain the systematic code.

[수학식 2]&Quot; (2) "

상기 수학식 2에 있어서, 상기 c(x)는 코드워드 다항식이고, i(x)는 정보 다항식이며, t(x)는 에러 정정용 패리티의 다항식이다. 즉, 정보와 패리티를 섞이지 않게 정보 i(x)를차 만큼 상위 바이트로 이동시킨 다음,를 만족하는 패리티 t(x)를 구한다. 여기서,을 만족하는 패리티 t(x)는 수학식 3 으로부터 구할 수 있다.In Equation (2), c (x) is a codeword polynomial, i (x) is an information polynomial, and t (x) is a polynomial of error correction parity. That is, the information i (x) After shifting to the upper byte as much as the difference, (X) < / RTI > here, The parity t (x) satisfying the following equation (3) can be obtained from the equation (3).

[수학식 3]&Quot; (3) "

상기에 있어서는 코드워드 다항식 c(x)를 코드 발생 다항식 g(x)로 나눈 나머지값을 의미한다. 즉, 상기 패리티 t(x)를 구하기 위해서는를 코드 발생 다항식 g(x)로 나누는 과정을 수행하여야 하며, 이러한 과정은 시프트 레지스터를 코드 발생 다항식 g(x)에 따라 연결하여 구현할 수 있다.In the above, Denotes a residual value obtained by dividing the codeword polynomial c (x) by the code generation polynomial g (x). That is, to obtain the parity t (x) Is divided into a code generation polynomial g (x). This process can be implemented by connecting shift registers according to a code generation polynomial g (x).

그리고, 상기 비계통적 코드는 수학식 4 와 같이 단순히 정보 i(x)에 코드 발생 다항식 g(x)을 곱해 주므로써 정보와 패리티가 섞여 코드화를 이룬다.The non-systematic code is obtained by simply multiplying information i (x) by a code generation polynomial g (x) as shown in Equation (4), thereby coding information and parity.

[수학식 4]&Quot; (4) "

상기 수학식 4에서 c(x)는 n-1 차의 코드워드 다항식이고, i(x)는 k-1 차의 정보 다항식, g(x)는 n-k 차의 코드 발생 다항식이다.In Equation (4), c (x) is an n-1 th code word polynomial, i (x) is a k-th order information polynomial, and g (x) is an n-k th code generation polynomial.

상기 코드 발생 다항식 g(x)은 코드워드 다항식 c(x)를 만들어 내기 위해 정보 다항식 i(x)에 곱해지는 것으로, 이러한 코드 발생 다항식 g(x)을 수학식 5 와 같이 연속적인 2t개의 근을 가지도록 정하면 t개의 에러를 정정할 수 있다.The code generation polynomial g (x) is multiplied by the information polynomial i (x) to produce a codeword polynomial c (x), and this code generation polynomial g (x) , It is possible to correct t errors.

[ 수학식 5]&Quot; (5) "

상기와 같은 방법으로 리드 솔로몬 부호화된 디지털 데이타를 리드 솔로몬 복호화하는 방법은 크게 주파수 영역 복호화와 시간 영역 복호화로 나누어지며, 상기 시간 영역에서 리드 솔로몬 복호화하는 과정은 다음과 같이 크게 3 단계로 이루어진다.The Reed-Solomon decoding of the Reed-Solomon coded digital data is divided into frequency domain decoding and time domain decoding. The Reed Solomon decoding in the time domain is performed in three stages as follows.

(1) 신드롬 계산(1) Syndrome calculation

수신된 데이터 γ(x)는 수학식 6 과 같이 코드워드 다항식 c(x)과 전송중에 발생된 에러 다항식 e(x)를 더한 값으로 표현될 수 있다.The received data y (x) can be expressed by the sum of the codeword polynomial c (x) and the error polynomial e (x) generated during transmission as shown in Equation (6).

[수학식 6]&Quot; (6) "

따라서, 하기 수학식 7a 과 같이 수신된 데이터 r(x)에 코드 발생 다항식 g(x)의 근 α⁰∼α^2t-1을 차례대로 대입함으로써 전송중에 에러가 발생되었는지를 알 수 있는 것이다.Therefore, by referring to the received data r (x) as shown in the following equation (7a), it is possible to know whether an error has occurred during transmission by substituting the neighboring roots alpha ⁰ through alpha ^2t-1 of the code generation polynomial g (x).

[수학식 7]&Quot; (7) "

즉, 수신된 데이터 γ(x)에 코드 발생 다항식 g(x)의 근 αⁱ을 대입하여 수신된 데이터 γ(x)가 0이면 전송중에 에러가 발생되지 않았다는 것을 의미하며, 수신 데이터 γ(x)가 0이 아니면 에러가 발생하였다는 것을 의미한다.That is, if the received data y (x) is 0 by substituting the root ⁱ of the code generation polynomial g (x) into the received data y (x), it means that no error occurred during transmission, ) Is not 0, it means that an error has occurred.

(2) 에러 위치 다항식 계산(finding error location)(2) finding error location < RTI ID = 0.0 >

Berlekamp-Massey 알고리즘 또는 Euclid 알고리즘으로부터 에러 위치 다항식의 계수를 계산한다. 상기 알고리즘에 의해 구해진 에러 위치 다항식을 σ(X)라 하면 에러 정정 능력이 t인 리드 솔로몬 코드에서는 수학식 8 과 같이 최고 t차 이하의 에러 위치 다항식이 얻어진다.Calculate the coefficients of the error locator polynomial from the Berlekamp-Massey algorithm or the Euclid algorithm. Assuming that the error locator polynomial obtained by the above algorithm is sigma (X), an error locator polynomial of less than or equal to the maximum t-th order is obtained in the Reed Solomon code having the error correction capability t as shown in Equation (8).

[수학식 8]&Quot; (8) "

(3)에러값 계산 및 정정(3) Error value calculation and correction

(3-1) 에러 평가 다항식 Ω(X)의 계수를 하기 수학식 9 를 이용하여 계산한다.(3-1) Error evaluation The coefficient of the polynomial Ω (X) is calculated using the following equation (9).

[수학식 9]&Quot; (9) "

상기 수학식 9에 있어서, σ(X)는 에러 위치 다항식이고, S(X)는 신드롬 다항식이다.In Equation (9),? (X) is an error location polynomial and S (X) is a syndrome polynomial.

(3-2) 평가 진행(evaluation procedure)(3-2) Evaluation procedure

GF(2^m)의 원소인 α⁰, α¹, …, α^(N-1)의 역수를 취하여, 그 역수값을 에러 평가 다항식 Ω(X), 에러 위치 다항식 σ(X), 에러 위치 다항식 σ(X)을 미분한 에러 위치 미분 다항식 σ'(X)에 각각 대입하여 평가값을 구하며, 그 평가값들을 구하는 과정을 평가 진행이라 한다.The elements of GF (2 ^m ), α ⁰ , α ¹ , ... , X ^{(N), and} the reciprocal of the error position polynomial? (X), the error position polynomial? (X) and the error position polynomial? (X) ), Respectively, to obtain an evaluation value, and the process of obtaining the evaluation values is referred to as evaluation progress.

(3-3) 상기 (3-2)과정에서 얻어진 평가값들을 이용하여 하기 수학식 10 과 같이 에러값 e_i(x)을 계산한다.(3-3) Using the evaluation values obtained in the above (3-2), an error value e _i (x) is calculated as shown in Equation (10).

[수학식 10]&Quot; (10) "

상기 수학식 10은 포니 알고리듬(Forney alogorithm)을 이용하여 얻어진 것이다.Equation (10) is obtained by using a Pony algorithm (Forney alogorithm).

(3-4) 에러 정정(3-4) Error Correction

상기와 같이 에러값 e(x)을 구한 다음 하기 수학식 11 을 이용하여 원래의 코드워드 다항식 c(x)를 구하는 것이다.As described above, the error value e (x) is obtained and the original codeword polynomial c (x) is obtained using the following equation (11).

[수학식 11]&Quot; (11) "

갈로아체 특성상 같은 값을 더하면 0이 되므로 e(x) + e(x) = 0 이 되는 것이다.If the same value is added to the Galois field characteristic, it becomes 0, so e (x) + e (x) = 0.

한편, 상기에 기술한 과정들이 진행되는 리드 솔로몬 복호화 방법은 하드웨어로 구현한 일반적인 리드 솔로몬 복호기에 대한 전체 블럭도를 도 1에 도시하였다.FIG. 1 shows an overall block diagram of a conventional Reed Solomon decoder implemented by hardware in a Reed-Solomon decoding method in which the above-described processes are performed.

도 1에 도시된 바와 같이, 리드 솔로몬 부호화된 수신 신호 r(x)를 일시 저장하였다가 출력하는 선입선출버퍼(1)와; 상기 리드 솔로몬 부호화된 수신 신호 r(x)로부터 신드롬 S_i을 계산하여 출력하는 신드롬 계산부(3); 상기 신드롬 S_i을 입력받아 에러 위치 다항식 ｜S(X)을 계산하여 출력하는 에러 위치 다항식 계산부(5); 상기 신드롬 S_i및 에러 위치 다항식 ｜S(X)을 입력받아 에러 평가 다항식 ｜9(X)을 구하는 한편 상기 에러 평가 다항식 ｜9(X)으로부터 에러값 e_i를 구하고, 상기 선입선출버퍼(1)에서 출력된 수신 신호 r(x)에 상기 에러값 e_i을 더해 수신 신호 r(x)에 발생된 에러를 정정하는 에러 정정부(7) 및; 상기 신드롬 계산부(3)와 에러 위치 다항식 계산부(5) 및 상기 에러 정정부(7)를 각각 제어하는 제어부(9)를 포함하여 구성되어 있다.A first-in-first-out buffer 1 for temporarily storing a Reed-Solomon coded reception signal r (x) and outputting it; A syndrome calculation unit 3 for calculating and outputting the syndrome S _i from the Reed-Solomon coded reception signal r (x); An error locator polynomial calculator 5 receiving the syndrome S _i and calculating and outputting an error locator polynomial S (X); (X) is obtained from the syndrome S _i and the error locator polynomial S (X), an error value e _i is determined from the error evaluation polynomial | 9 (X), and the first-in- An error correction unit 7 for adding the error value e _i to the received signal r (x) output from the error correction unit 7 to correct an error generated in the received signal r (x); And a control unit 9 for controlling the syndrome calculation unit 3, the error locator polynomial calculation unit 5, and the error correction unit 7, respectively.

상기 신드롬 계산부(3)는 수신 신호 r(x)를 입력받아 신드롬 S_i을 계산하며, 이때 상기 신드롬 계산부(3)는 하나의 코드 워드 c(x)가 모두 입력되어야만 신드롬 계산이 완료된다.The syndrome calculation unit 3 receives the received signal r (x) and calculates syndromes S _i . At this time, the syndrome calculation unit 3 completes the syndrome calculation only when one code word c (x) is input .

그리고, 에러 위치 다항식 계산부(5)는 Berlekamp algorithm이나 Euclid algorithm 등을 통하여 에러의 위치를 찾아낼 수 있는 다항식, 즉 에러 위치 다항식 ｜S(X)을 계산하여 에러 정정부(7)로 출력한다.Then, the error locator polynomial calculation unit 5 calculates a polynomial, that is, an error locator polynomial S (X) that can find the position of the error through the Berlekamp algorithm or the Euclid algorithm, and outputs it to the error correction unit 7 .

그리고, 에러 정정부(7)는 상기 에러 위치 다항식 ｜S(X)과 상기 신드롬 계산부(3)에서 출력된 신드롬 S_i으로부터 에러 평가 다항식 ｜9(X)을 구한 다음 상기 에러 평가 다항식 ｜9(X)으로부터 에러값 e_i을 구하여 상기 선입선출버퍼(1)에서 출력된 수신 신호 r(x)에 더해줌으로써, 수신 신호 r(x)에 발생된 에러를 정정하여 에러 정정 복고화된 코드 워드 c(x)를 출력하는 것이다.Then, the error correction unit 7 obtains an error evaluation polynomial | 9 (X) from the error position polynomial S (X) and the syndrome S _i output from the syndrome calculation unit 3, (X) by adding the error value e _i to the received signal r (x) output from the first-in-first-out buffer 1 by correcting the error generated in the received signal r (x) and outputs c (x).

그러나, 만약, t개 까지의 에러 정정 능력을 갖는 리드 솔로몬 부호가 페이딩 통신 채널을 통해 전송되어 t+1개 이상의 에러가 발생하게 되면, 리드 솔로몬 복호기를 통해 에러 정정된 코드 워드 c(x)는 신뢰할 수 없는 데이터가 되는 것이다. 따라서, 현재 사용하는 페이딩 통신 채널하에서 얼마만큼의 에러가 발생할 것인지를 알수 있게 되면, 그 채널에 적합한 에러 정정 능력을 갖는 부호어와 적당한 송수신 전력을 를 채택하여 보다 정확한 데이터를 수신할 수 있게 될 것이다.However, if a Reed Solomon code having up to t error correcting capability is transmitted through the fading communication channel and more than t + 1 errors occur, the error corrected code word c (x) through the Reed- It will be untrustworthy data. Accordingly, if it is known how much error will occur under the fading communication channel currently used, a codeword having an error correction capability suitable for the channel and a proper transmission / reception power can be adopted to receive more accurate data.

이와같이 통신 채널의 상태가 어떠한가를 알아볼 수 있는 평가 기준으로 비트 에러율(BER : bit error rate)을 정의하여 사용한다.In this way, the bit error rate (BER) is defined and used as an evaluation criterion for determining the state of the communication channel.

비트 에러율(BER)이란, 송신 비트 수와 잘못 수신된 비트 수의 비로서, N비트가 송신되고, 수신 비트 중 n개가 에러인 경우에 n／N(＝에러가 발생한 비트／총 전송한 비트 수)으로 정의된다.The bit error rate (BER) is a ratio of the number of transmitted bits to the number of bits received incorrectly. When N bits are transmitted and n of the received bits are errors, n / N (= ).

한편, 비트 에러율을 모니터하는 장치는 수신측의 복호기에 추가되어 복호기 자체의 성능에 어떤 영향을 주는 것은 아니지만, 채널의 페이딩 환경을 파악할 수 있고, 다음 연결된 시스템에서 동기를 맞추는 데 용이하게 이용될 것이라는 통상의 개념은 이미 제시된 바 있다.On the other hand, the apparatus for monitoring the bit error rate does not have any influence on the performance of the decoder itself by being added to the decoder on the receiving side, but it can be easily used for synchronizing in the next connected system The usual concept has already been presented.

그러나, 리드 솔로몬 복호기의 비트 에러율을 모니터하는 장치에 대한 실제 구체적으로 구현된 장치에 대해서는 공개되어 있지 않는 문제점이 있었다.However, there is a problem in that the device actually implemented specifically for the apparatus for monitoring the bit error rate of the Reed-Solomon decoder is not disclosed.

이에, 본 발명은 상기와 같은 문제점을 해소하기 위하여 안출된 것으로, 수신 신호와 에러정정된 신호의 심벌을 단위로 각각의 비트끼리 비교한 후, 동일하지 않는 비트의 개수를 카운터를 이용하여 측정하도록 하므로써, 간단한 하드웨어 구조를 갖는 리드 솔로몬 복호기의 비트 에러율 측정 장치를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a method and apparatus for comparing the bits of a received signal with symbols of an error-corrected signal, And an object of the present invention is to provide an apparatus for measuring a bit error rate of a Reed-Solomon decoder having a simple hardware structure.

상기와 같은 목적을 달성하기 위하여, 본 발명의 리드 솔로몬 복호기의 비트 에러율 측정 장치는 소정의 심벌단위로 비트를 검사하기 위한 비트 선택신호를 출력하는 선택신호 발생부와; 상기 비트 선택신호에 따라 수신 비트와 에러 정정된 비트를 비교하여 두 비트가 동일하면 제 1 레벨값을 , 두 비트가 동일하지 않으면 제 2 레벨값을 출력하는 비트 비교부; 상기 비트 비교부의 제 2 레벨값 출력신호를 카운팅하여 소정의 코드워드 단위동안 발생한 에러 비트 수를 출력하는 에러 카운팅부; 상기 에러 카운팅부의 에러 비트 수와 피드백 입력된 수를 덧셈하여 출력하는 가산부; 및 소정의 검사 주기까지 상기 가산부에서 출력된 에러 비트 수를 입력받아 다시 상기 가산부로 피드 백 입력시키는 에러 비트 수 저장부; 를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an apparatus for measuring a bit error rate of a Reed-Solomon decoder, including: a selection signal generator for outputting a bit selection signal for checking bits in a predetermined symbol unit; A bit comparing unit comparing a received bit with an error-corrected bit according to the bit selection signal and outputting a first level value when the two bits are the same and a second level value when the two bits are not identical; An error counting unit counting a second level value output signal of the bit comparing unit and outputting the number of error bits generated during a predetermined code word unit; An adder for adding the number of error bits of the error counting unit and the feedback input number and outputting the sum; And an error bit number storage unit for receiving the number of error bits output from the addition unit up to a predetermined inspection period and feeding back the error bit number to the addition unit; And a control unit.

상기와 같은 구성을 통하여서 원래 수신된 심벌과 복호기를 통해 에러 정정된 심벌을 비교하여 동일하지 않는 비트의 개수를 카운팅하도록 하여 소정의 주기 동안 발생한 총 비트 에러율을 구할 수 있게 되므로써, 간단한 하드웨어로 리드 솔로몬 복호기의 비트 에러율 측정 장치를 설계할 수 있는 것이다.Through the above-described configuration, the originally received symbols are compared with the error-corrected symbols through the decoder to count the number of bits that are not the same, so that the total bit error rate generated during a predetermined period can be obtained. It is possible to design a device for measuring a bit error rate of a decoder.

도 1은 일반적인 리드 솔로몬 복호기의 전체 블럭도,1 is an overall block diagram of a general Reed Solomon decoder,

도 2는 본 발명에 따른 비트 에러율 측정 장치가 구비된 리드 솔로몬 복호기의 전체 블럭도,FIG. 2 is an overall block diagram of a Reed Solomon decoder having a bit error rate measuring apparatus according to the present invention.

도 3은 도 2의 비트 에러율 측정 장치에 대한 블럭도,FIG. 3 is a block diagram of the bit error rate measuring apparatus of FIG. 2,

도 4는 도 2의 비트 에러율 측정 장치에 대한 1실시 회로도이다.FIG. 4 is a circuit diagram of the bit error rate measuring apparatus of FIG. 2; FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]

31 : 선택신호 발생부31-1 : 제 1 카운터31: selection signal generating unit 31-1: first counter

31-2 : 제 1 반전 게이트33 : 비트 비교부31-2: first inverting gate 33: bit comparing section

33-1∼33-8 : 배타 논리합 게이트33-9 : 제 1 멀티플렉서33-1 to 33-8: exclusive OR gate 33-9: first multiplexer

35 : 에러 카운팅부35-1 : 제 2 카운터35: error counting unit 35-1: second counter

35-2 : 제 2 반전 게이트35-3 : 롬35-2: second inverted gate 35-3: ROM

35-4 : 제 1 논리곱 게이트35-5 : 제 2 멀티플렉서35-4: first AND gate 35-5: second multiplexer

37 : 가산부39 : 에러 비트 수 저장부37: addition section 39: error bit number storage section

39-1 : 레지스터39-2 : 제 3 반전 게이트39-1: register 39-2: third inverted gate

39-3 : 제 2 논리곱 게이트39-3: second AND gate

이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 비트 에러율 측정 장치가 구비된 리드 솔로몬 복호기의 전체 블럭도로서, 도 1의 구성요소에 비트 에러율 측정부(10)가 추가되어 있다.FIG. 2 is an overall block diagram of a Reed-Solomon decoder having an apparatus for measuring a bit error rate according to the present invention, wherein a bit error rate measurement unit 10 is added to the components of FIG.

상기 비트 에러율 측정부(10)는 상기 선입선출버퍼(1)로부터 출력된 수신 심볼 r_i과 에러 정정부(7)로 부터 출력된 에러 정정된 심볼 c_i를 입력받아서, 상기 제어부(9)로부터 제공된 제어신호에 따라 몇개의 코드워드를 소정의 검사 주기로 하여 코드워드 단위시간마다 발생한 에러 비트 수(error_num)를 갱신하여 출력한다.The bit error rate measurement unit 10 receives the received symbol r _i output from the first-in first-out buffer 1 and the error-corrected symbol c _i output from the error correction unit 7, Updates the number of error bits (error_num) generated for each codeword unit time with a predetermined number of codewords as a predetermined check period according to the provided control signal, and outputs the updated number.

도 3은 도 2의 비트 에러율 측정 장치에 대한 블럭도로서, 본 발명의 비트 에러율 측정 장치는 선택신호 발생부(31)와, 비트 비교부(33), 에러 카운팅부(35), 가산부(37), 에러비트수 저장부(39)로 구성되어있다.FIG. 3 is a block diagram of the bit error rate measuring apparatus of FIG. 2. The bit error rate measuring apparatus of the present invention includes a selection signal generating unit 31, a bit comparing unit 33, an error counting unit 35, 37), and an error bit number storage unit 39.

상기 선택신호 발생부(31)는 소정의 심벌단위로 비트를 검사하기 위한 비트 선택 신호(sel_bit)를 출력한다.The selection signal generator 31 outputs a bit selection signal sel_bit for checking a bit in a predetermined symbol unit.

상기 비트 비교부(33)는 상기 비트 선택신호(sel_bit)에 따라 수신 비트 r_i,k와 에러 정정된 비트 c_i,k를 차례로 비교하여 두 비트가 동일하면 0을 , 두 비트가 동일하지 않으면 1을 출력한다.The bit comparator 33 sequentially compares the received bit r _{i, k} with the error-corrected bit c _{i, k} according to the bit selection signal sel_bit. If the two bits are the same, 1.

상기 에러 카운팅부(35)는 상기 비트 비교부(33)의 1 출력신호를 카운팅하여 소정의 코드워드 단위동안 발생한 에러 비트 수(36)를 상기 가산부(37)로 출력한다.The error counting unit 35 counts one output signal of the bit comparing unit 33 and outputs the number of error bits 36 generated for a predetermined code word unit to the adder 37. [

상기 가산부(37)는 상기 에러 카운팅부(35)의 에러 비트 수(36)와 피드백 입력된 수(38)를 덧셈하여 에러 비트 수(40)를 출력한다.The adder 37 adds the number of error bits 36 of the error counting unit 35 and the number of feedback inputs 38 to output the number of error bits 40.

상기 에러 비트 수 저장부(39)는 소정의 검사 주기동안 상기 가산부(37)로부터 출력된 에러 비트 수(40)를 입력받아 다시 상기 가산기(37)로 피드 백 입력(38)시킨다.The error bit number storage unit 39 receives the error bit number 40 output from the adder 37 during a predetermined inspection period and feeds back the error bit number 40 to the adder 37.

이어서, 상기와 같이 구성되는 본 발명의 세부 회로도를 통해 작용 및 효과를 자세히 설명하기로 한다.The operation and effects of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 비트 에러율 측정 장치의 1실시 회로도로서, 본 회로도는 (204, 188)리드 솔로몬 복호기에 적용한 것이다.FIG. 4 is a circuit diagram of a bit error rate measuring apparatus according to the present invention, which is applied to a (204, 188) Reed Solomon decoder.

우선, (204, 188)리드 솔로몬 부호어는 8비트를 1심볼(symbol)로 188개의 정보 심볼과 16개의 검사 심볼로 구성되어 단위 코드워드 길이(code word length)가 204바이트인 블럭 코드로서, 에러 정정 능력이 8심벌(=t)이다.First, the Reed-Solomon codewords (204, 188) are 8-bit symbols, each of which is composed of 188 information symbols and 16 check symbols and has a unit code word length of 204 bytes. The correction capability is 8 symbols (= t).

따라서, 심볼 단위로 복호화를 실시하는 리드 솔로몬 복호기에서는 전송도중 발생한 에러 비트 수가 단위 코드워드 당 8심벌(즉,64개 비트)까지는 에러를 정정 할 수 있으나, 9심볼 이상에서 에러가 발생되었다면 에러를 정정할 수 없기 때문에 복원된 데이터는 신뢰할 수 없는 것이 된다.Therefore, in a Reed-Solomon decoder that performs symbol-by-symbol decoding, the number of error bits generated during transmission can correct errors up to 8 symbols (i.e., 64 bits) per unit code word. However, if an error occurs in more than 9 symbols, The restored data becomes unreliable because it can not be corrected.

이제, 도 4에 도시된 세부 회로도를 통해 각 구성요소의 역할을 살펴보면 다음과 같다.Hereinafter, the role of each component will be described with reference to the detailed circuit diagram shown in FIG.

상기 선택신호 발생부(31)는 외부에서 입력된 리셋신호(rst)에 의해 초기화되고, 외부에서 입력된 인에이블 신호(enable)에 의해 인에이블 상태가 되어서, 비트 클럭(bit_clk)에 동기되어 0∼7까지 카운팅하면서 카운팅값을 비트 선택신호(sel_bit)로서 출력하는 제 1 카운터(31-1)와; 심볼마다 발생되는 심볼 클럭신호(sym_clk)를 반전 시켜 상기 제 1 카운터(31-1)의 클리어신호(clr)로서 제공하는 제 1 반전 게이트(31-2);로 구성되어 있다.The selection signal generator 31 is initialized by an externally input reset signal rst and is enabled by an externally input enable signal enable so that the selection signal generator 31 outputs 0 A first counter (31-1) for counting up to a count value (7) to a count value and outputting the count value as a bit selection signal (sel_bit); And a first inverting gate 31-2 for inverting the symbol clock signal sym_clk generated for each symbol to provide the inverted symbol clock signal sym_clk as a clear signal clr of the first counter 31-1.

그리고, 상기 비트 비교부(33)는 수신된 1심볼의 비트 r_i,k와 에러 정정된 1심볼의 비트 c_i,k를 각각 입력받아 배타논리합 연산(EXOR)하는 8개의 배타논리합 게이트(33-1∼33-8)와; 상기 제 1 카운터(31-1)로부터 출력된 비트 선택신호(sel_bit)에 따라 상기 8개의 배타논리합 게이트(33-1∼33-8)의 출력을 차례대로 선택하여 출력하는 제 1 멀티플렉서(33-9)로 구성되어 있다.The bit comparator 33 receives the bit r _{i, k} of the received 1 symbol and the bit c _{i, k} of the error-corrected 1 symbol _, and outputs eight exclusive OR gates 33 -1 to 33-8); A first multiplexer 33-n for sequentially selecting and outputting the outputs of the eight exclusive OR gates 33-1 to 33-8 according to a bit selection signal sel_bit output from the first counter 31-1, 9).

그리고, 상기 에러 카운팅부(35)는 외부에서 입력된 리셋신호(rst)에 의해 초기화 되며, 비트클럭(bit_clk)에 동기되어 동작되는 한편, 상기 제 1 멀티플렉서(33-9)의 출력신호에 의해 인에이블 상태가 되어서 카운팅하는 제 2 카운터(35-1)와; 외부로부터 입력된 코드워드 시작신호(cw_start)를 반전 시켜 상기 제 2 카운터(35-1)의 클리어 신호(clr)로서 제공하는 제 2 반전 게이트(35-2); 소정의 0x1B 값이 저장된 롬(35-3); 외부로부터 입력된 복원 실패 신호(unrcvr_flag)와 코드워드 시작신호(cw_start)를 논리곱(AND) 연산하는 제 1 논리곱 게이트(35-4); 상기 제 1 논리곱 게이트(35-4)의 출력신호가 1이면 상기 롬값을 선택하여 출력하고, 출력신호가 0이면 상기 제 2 카운터(35-1)의 값을 선택하여 출력하는 제 2 멀티플렉서(35-5)로 구성되어 있다.The error counting unit 35 is initialized by an externally input reset signal rst and is operated in synchronization with a bit clock bit_clk while being output by the output signal of the first multiplexer 33-9 A second counter (35-1) for counting after being enabled; A second inverting gate 35-2 for inverting a codeword start signal cw_start inputted from the outside and providing it as a clear signal clr of the second counter 35-1; A ROM 35-3 storing a predetermined value of 0x1B; A first AND gate 35-4 for ANDing a restoration failure signal unrcvr_flag and a codeword start signal cw_start input from the outside; A second multiplexer for selecting and outputting the ROM value if the output signal of the first AND gate 35-4 is 1 and selecting the value of the second counter 35-1 when the output signal is 0 35-5).

이때, 코드워드 시작신호(cw_start)는 코드워드의 첫번째 심벌이 입력되는 동안 1이 되는 신호이며, 복원 실패 신호(unrcvr_flag)는 에러 정정이 실패했을 때 1이 되는 신호로서, 상기 도 2의 제어부(9)로부터 제공된다.At this time, the codeword start signal cw_start is a signal that is 1 while the first symbol of the codeword is input, and the restoration failure signal unrcvr_flag is 1 when the error correction fails. 9).

그리고, 상기 가산부(37)는 매 코드워드마다 상기 제 2 멀티플렉서(35-5)로부터 출력된 에러 비트 수(36)와 상기 에러 비트 수 저장부(39)로부터 피드백 입력된 값(38)을 덧셈하여 에러 비트 수(40:error_num)를 출력한다.The adder 37 adds the error bit number 36 output from the second multiplexer 35-5 and the value 38 fed back from the error bit number storage 39 And outputs the number of error bits (40: error_num).

그리고, 상기 에러 비트 수 저장부(39)는 상기 가산부(37)로부터 출력된 에러비트 수(error_num)를 입력받아 다시 상기 가산부(37)로 피드 백 출력하는 레지스터(39-1)와; 검사 주기 신호(check_period)를 반전시키는 제 3 반전 게이트(39-2); 상기 제 3 반전 게이트(39-2)의 출력과 리셋신호(rst)를 논리곱(AND) 연산하여 상기 레지스터(39-1)의 리셋신호(rst)로서 제공하는 제 2 논리곱 게이트(39-3); 및 평가 시작 신호(eval_int)와 심볼 클럭 신호(sym_clk)를 논리곱(AND) 연산하여 상기 레지스터(39-1)의 인에이블 신호(ena)로서 제공하는 제 3 논리곱 게이트(39-4)로 구성되어 있다.The error bit number storage unit 39 includes a register 39-1 for receiving the error bit number (error_num) output from the adder 37 and feeding back the error bit number to the adder 37; A third inverting gate 39-2 for inverting the check period signal check_period; And a second AND gate 39-i for ANDing the output of the third inverting gate 39-2 and the reset signal rst and providing it as a reset signal rst of the register 39-1, 3); And a third AND gate 39-4 which performs an AND operation on the evaluation start signal eval_int and the symbol clock signal sym_clk and provides the result as an enable signal ena of the register 39-1 Consists of.

여기서, 검사 주기 신호(check_period)는 100번째 코드워드마다 1로 되는 신호로서, 100개의 코드워드에 한 번씩 상기 레지스터(39-1)를 클리어 시키는 역할을 하고, 상기 평가 시작 신호(eval_int)는 에러 평가 진행(evaluation procedure)을 시작할때 1이 되는 신호로서, 상기 레지스터(39-1)를 인에이블 시키는 역할을 하는 것으로, 상기 도 2의 제어부(9)로부터 제공된다.Here, the check period signal (check_period) is 1 for every 100th code word, clears the register 39-1 once for every 100 code words, and the evaluation start signal (eval_int) And serves as a signal which becomes 1 when the evaluation procedure is started, and serves as a function of enabling the register 39-1, which is provided from the control unit 9 of FIG.

이어서, 상기와 같은 회로로 구성된 비트 에러율 측정 장치의 구체적인 동작을 살펴보면 다음과 같다.A specific operation of the bit error rate measuring apparatus constructed as described above will now be described.

상기 8개의 배타논리합 게이트(33-1∼33-8)에서는 도 2의 선입선출버퍼(1)로부터 출력된 각각의 수신 심볼의 비트 r_i,k와 에러 정정부(9)로부터 출력된 에러 정정된 심벌의 각각의 비트를 배타논리합 연산하여 두 비트가 동일하면 0을, 두 비트가 동일하지 않으면 1을 출력하여 상기 제 1 멀티플렉서(33-9)로 입력한다.In the eight exclusive OR gates 33-1 to 33-8, the bit r _{i, k} of each received symbol output from the first-in-first-out buffer 1 of FIG. 2 and the error correction And outputs 0 if the two bits are the same, and outputs 1 if the two bits are not the same, and inputs the result to the first multiplexer 33-9.

한편, 선택신호 발생부(31)의 제 1 카운터(31-1)는 3비트 카운터로서, 매 심벌마다 발생하는 심볼 클럭 신호(sym_clk)에 의해 클리어 되는 한편, 비트 클럭에 동기되어 0, 1, 2,…, 7, 0, 1,… 의 카운팅값을 비트 선택신호(sel_bit)로서 제공한다.On the other hand, the first counter 31-1 of the selection signal generating section 31 is a 3-bit counter which is cleared by the symbol clock signal sym_clk generated for each symbol, 2,… , 7, 0, 1, ... As a bit selection signal sel_bit.

상기 제 1 멀티플렉서(33-9)는 상기 비트 선택신호(sel_bit)에 따라 상기 배타논리합 게이트(33-1∼33-8)의 출력을 차례대로 선택하여 출력한다.The first multiplexer 33-9 sequentially selects and outputs the outputs of the exclusive OR gates 33-1 to 33-8 according to the bit selection signal sel_bit.

상기 제 2 카운터(35-1)는 상기 제 1 멀티플렉서(33-9)의 출력신호가 1일 때 인에이블 상태가 되어서 비트 클럭에 의해 동기되어 카운팅한다. 즉, 수신비트 r_i,k와 에러정정된 비트 c_i,k가 서로 다를 때만 카운팅을 하여 에러 비트 수를 세는 것이다.The second counter 35-1 is enabled when the output signal of the first multiplexer 33-9 is 1, and counts in synchronization with the bit clock. That is, counting is performed only when the received bits r _{i, k} and the error corrected bits c _{i, k} are different from each other, thereby counting the number of error bits.

이때, 상기 제 2 카운터(35-1)는 0∼63까지 카운팅하는 6비트 카운터로서, 그 이유는 코드워드당 에러정정이 가능한 8개 심벌(=64비트)의 모든 비트에서 에러가 발생되었을 경우를 가정하여 64까지 셀 수 있도록 하였고, 매 코드워드마다 발생하는 코드워드 시작 신호에 의해 클리어(clr)되도록 한 것이다.At this time, the second counter 35-1 is a 6-bit counter counting from 0 to 63 because if an error occurs in all bits of eight symbols (= 64 bits) capable of error correction per codeword , So that it can be counted up to 64, and is cleared (clr) by a code word start signal generated for each codeword.

상기 제 1 논리곱 게이트(35-4)는 에러정정이 성공했을 경우 0이 되고, 에러정정이 실패했을 경우 1이 되는 복원 실패 신호(unrcvr_flag)와 매 코드워드의 첫번째 심벌에서 1이 되어 코드워드의 시작을 알리는 코드워드 시작신호(cw_start)를 논리곱(AND) 연산하여 제 2 멀티플렉서(35-5)의 선택신호(SEL)로서 제공한다.The first AND gate 35-4 becomes 0 when the error correction is successful, becomes 1 in the first symbol of each codeword, and becomes 0 when the error correction fails. (Cw_start) indicating the start of the first multiplexer 35-5 as a selection signal SEL of the second multiplexer 35-5.

이제, 상기 제 2 멀티플렉서(35-5)는 상기 제 1 논리곱 게이트(35-4)의 출력신호에 따라 과거에 복원된 1코드워드의 정정이 실패되었을 경우에는 매 코드 워드가 시작될 때 상기 롬(35-3)의 0x1B값을 선택하여 출력하고, 정정이 성공되었을 경우에는 제 2 카운터(35-1)의 값(코드워드에서 발생한 총 에러 비트 수)을 선택하여 출력한다.If the correction of one codeword restored in the past has failed in accordance with the output signal of the first AND gate 35-4, the second multiplexer 35-5 outputs a signal at the beginning of each codeword And selects and outputs the value of the second counter 35-1 (the total number of error bits generated in the code word) when the correction is successful.

여기서, 상기 롬(35-3)의 값 0x1B은 9개의 심벌에서 27개의 에러비트가 발생하였다는 가정하에 정해진 상수로서, 이 값은 상황에 따라 변경되어질 수 있다.Here, the value 0x1B of the ROM 35-3 is a constant determined on the assumption that 27 error bits are generated in 9 symbols, and this value can be changed according to the situation.

상기 가산기(37)는 상기 제 2 멀티플렉서(35-5)로부터 출력된 값과 상기 레지스터(39-1)로부터 출력된 값을 합하여 에러 비트 수(40:error_num)로서 출력한다.The adder 37 adds the value output from the second multiplexer 35-5 and the value output from the register 39-1 and outputs the sum as an error bit number 40 (error_num).

여기서, 상기 레지스터(39-1)는 매 코드워드(code word)마다 상기 가산기(37)로부터 출력되는 상기 에러 비트 수(40:error_num)를 피드 백 입력받아 다시 상기 가산기(37)로 출력하는 한편, 100번째 코드워드마다 1이 되는 검사 주기 신호(check_period)에 의해 리셋되므로써, 검사 주기 동안에 에러 비트 수(error_bit)를 임시 저장하는 역할을 한다.Here, the register 39-1 feeds back the error bit number (40: error_num) output from the adder 37 for each code word, and outputs it to the adder 37 , And is reset by a check period signal check_period which becomes 1 for every 100th code word, thereby temporarily storing the number of error bits (error_bit) during the check period.

본 발명에 사용된 하드웨어(카운터, 멀티플렉서, 레지스터)의 용량은 고정적이지 않으며, 리드 솔로몬 부호의 에러 정정 능력에 따라 그 용량은 변할 수 있는 것이다.The capacity of the hardware (counter, multiplexer, and register) used in the present invention is not fixed, and its capacity may vary according to the error correction capability of the Reed-Solomon code.

상기와 같이 동작하는 본 발명은, 검사 주기 동안에 (100개의 코드워드가 전송되는 동안) 발생한 총 에러 비트 갯수를 코드워드 단위로 검사할 수 있도록 한 것으로, 매 코드워드가 시작될 때 마다 지금까지 발생한 에러 비트 수를 갱신하여 출력하도록 하였으며, 에러 정정을 실패한 코드워드에 대해서는 27비트를 에러 비트수로 가정하여 증가시켰다.The present invention that operates as described above allows checking the total number of error bits generated during a check period (during transmission of 100 codewords) on a codeword-by-codeword basis. Every time a codeword is started, The number of bits is updated and output. The number of error bits is increased by assuming 27 bits for code words that fail to correct errors.

이상에서 설명한 바와 같이, 본 발명에 따르면 수신 심벌과 에러정정된 심벌의 각 비트별로 비교하여 서로 다른 비트일 때만 카운팅하는 카운터를 이용하여 매 코드워드마다 에러 비트수를 측정하도록하여 간단한 하드웨어 구조를 갖는 효과가 있다.As described above, according to the present invention, the number of error bits is measured for each codeword by using a counter that compares each bit of the received symbol and the error-corrected symbol and counts only when the bits are different from each other. It is effective.

Claims

A selection signal generator 31 for outputting a bit selection signal sel_bit for checking bits in a predetermined symbol unit;

The received bit r _{i, k} is compared with the error corrected bit c _{i, k} according to the bit selection signal sel_bit. If the two bits are the same, the first level value is output. If the two bits are not the same, A bit comparator (33)

An error counting unit 35 for counting the second level value output signal of the bit comparing unit 33 and outputting the number of error bits 36 generated in a predetermined code word;

An adder 37 for adding the number of error bits 36 of the error counting unit 35 and the number of feedback inputs 38 to output the number of error bits 40;

And an error bit number storage unit (39) for receiving the error bit number (40) output from the addition unit (37) during a predetermined inspection period and feeding back the error bit number (40) An apparatus for measuring a bit error rate of a decoder.

The apparatus of claim 1, wherein the selection signal generator (31) is initialized by an externally input reset signal (rst) and is enabled by an externally input enable signal (enable) a first counter 31-1 for outputting a counting value as a bit selection signal sel_bit in synchronization with the bit selection signal sel_bit; And a first inverting gate (31-2) for inverting the symbol clock signal (sym_clk) generated for each symbol unit and providing the inverted signal as the clear signal (clr) of the first counter (31-1) An apparatus for measuring a bit error rate of a decoder.

The apparatus of claim 1, wherein the bit comparator (33) receives eight bits of the received one symbol r _{i, k} and the bit c _{i, k} of the error-corrected one symbol _, OR gates 33-1 to 33-8; A first multiplexer 33-n for sequentially selecting and outputting the outputs of the eight exclusive OR gates 33-1 to 33-8 according to a bit selection signal sel_bit output from the first counter 31-1, 9). &Lt; / RTI >

The apparatus according to claim 1, wherein the error counting unit is initialized by an externally input reset signal rst and is operated in synchronization with a bit clock bit_clk, A second counter (35-1) which is enabled when the output signal is at the second level value and counts the number of error bits generated in the predetermined code word; A second inverting gate 35-2 for inverting the code word start signal cw_start indicating the start of the code word and providing it as a clear signal clr of the second counter 35-1; A ROM 35-3 storing a predetermined number of error bits exceeding the error correction capability range; A first AND gate (35-4) for ANDing a restoration failure signal (unrcvr_flag) informing that error correction has failed and the code word start signal (cw_start); If the output signal of the first AND gate 35-4 is a second level value, the ROM value is selected and output. If the output signal is a first level value, the value of the second counter 35-1 is selected And a second multiplexer 35-5 for outputting the bit error rate of the Reed-Solomon decoder.

The apparatus according to claim 1, wherein the adder (37) adds the number of error bits (36) output from the second multiplexer (35-5) and the value input from the error bit number storage unit (39) 38), and outputs the number of error bits (40: error_num) to the bit error rate measurement unit of the Reed Solomon decoder.

The error bit number storage unit 39 comprises a register 39-1 for receiving the number of error bits (error_num) output from the adder 37 and feedback-outputting the error bit number to the adder 37, ; A third inverting gate 39-2 for inverting a predetermined check period signal check_period; And a second AND gate 39-i for ANDing the output of the third inverting gate 39-2 and the reset signal rst and providing it as a reset signal rst of the register 39-1, 3) and; (ENa) of the register 39-1 by ANDing an evaluation start signal (eval_int) indicating the start of error evaluation of the received symbol and a symbol clock signal (sym_clk) And a product gate (39-4).