KR19980014755A

KR19980014755A - Structure of multi-layer structure and manufacturing method

Info

Publication number: KR19980014755A
Application number: KR1019960033876A
Authority: KR
Inventors: 김대병
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-08-16
Filing date: 1996-08-16
Publication date: 1998-05-25
Also published as: JP2838702B2; JPH1084050A; KR100197520B1

Abstract

본 발명은 제1도전형 기판에 소정의 간격을 유지한 채 소정의 폭을 갖도록 상기 제1도전형과 다른 도전 성질을 갖는 제2도전영역이 다수 개 형성되고, 그 위에 구비되어 있는 산화막의 상부에 상기 제2도전 영역간의 사이 영역의 상부에 해당하는 영역에 소정의 간격을 유지한 채 소정의 폭을 갖는 폴리 게이트를 형성시킨 형태의 롬셀 구조에 관한 것으로 특히, 폴리 게이트가 형성되어 있는 전체 기판 영역에 대하여 형성되는 게이트 산화막과, 게이트 산화막의 상부에 증착되어 지는 박막 폴리층과, 박막 폴리층에 소정의 간격을 유지한 채 소정의 폭을 갖도록 하고 제2도전영역의 상부에 해당하는 영역에 제2도전영역을 이루는 도전물질이 주입된 형태의 또 다른 제2도전영역, 및 박막 폴리층의 상부에 형성되는 산화막을 포함하는 것을 특징으로 하는 다층구조의 롬셀 구조를 제공하면, 평면구조를 갖는 종래기술에 의해 메모리 용량이 증대됨에 따라 셀이 차지하는 면적도 커지게 되어 집적도가 떨어지므로 생산수율의 저하 및 특성저하를 초래하게 되어 생산단가가 상승하였던 문제점을 해소할 수 있다.The present invention is characterized in that a plurality of second conductive regions having a conductivity different from that of the first conductive type are formed so as to have a predetermined width while maintaining a predetermined gap on the first conductive type substrate, In which a poly gate having a predetermined width is formed while maintaining a predetermined gap in a region corresponding to an upper portion of a region between the second conductive regions, and more particularly to a ROM structure in which a poly gate is formed A thin film poly layer deposited on the gate oxide film, and a gate electrode formed on the thin poly layer to have a predetermined width while maintaining a predetermined gap therebetween, A second conductive region in the form of a conductive material forming a second conductive region, and an oxide film formed on the top of the thin poly layer. If the ROM structure of the layer structure is provided, the area occupied by the cells becomes larger as the memory capacity increases due to the conventional technology having a planar structure, and the degree of integration is lowered, resulting in lowering of the production yield and lowering of the characteristics, Can solve the problem.

Description

Structure of multi-layer structure and manufacturing method

제1도는 일반적인 롬셀의 회로 구성도.FIG. 1 is a circuit diagram of a typical ROM cell.

제2도는 제1도에 도시되어 있는 롬의 기판에 형성 시 평면도.FIG. 2 is a plan view of the substrate of FIG. 1 when formed on a substrate of ROM. FIG.

제3도는 제1도 또는 제2도의 A-A'의 단면도.3 is a sectional view taken along the line A-A 'in FIG. 1 or FIG. 2;

제4도는 본 발명에 따른 다층구조의 롬셀 구조 단면도.FIG. 4 is a cross-sectional view of a multilayer structure of a ROMS structure according to the present invention. FIG.

제5도는 제4도의 구성을 제조하는 과정의 공정 순서도.FIG. 5 is a process flow diagram of a process of manufacturing the structure of FIG. 4; FIG.

본 발명은 마스크 롬(ROM) 셀의 제조방법에 관한 것으로 특히, 256메가바이트(Mbyte) 이상의 초고집적 대용량의 ROM제품을 제조하는데 적합한 TFT(Thin film Transistor)를 이용한 마스크 롬 셀의 다층 구조 및 제조방법에 관한 것이다.More particularly, the present invention relates to a multilayer structure and manufacturing method of a mask ROM cell using a TFT (Thin Film Transistor) suitable for manufacturing an ultra high density and large capacity ROM product of 256 megabytes or more &Lt; / RTI >

일반적으로, 마스크 롬 셀은 일반 램(RAM)과는 달리 단위 셀 내에 단순히 0 또는 1의 2진 데이터를 저장시킴으로써, 원하는 정보를 이용자가 이용할 수 있도록 고안된 기억소자이다. 마스크 롬은 최소 기억소자인 한 개의 셀이 하나의 NMOS 트랜지스터로 구성되어 있으며 첨부한 도면 중 제1도에 도시되어 있는 바와 같이 구현되어 있다.In general, a mask ROM cell is a memory device designed to allow users to use desired information by simply storing binary data of 0 or 1 in a unit cell unlike general RAM (RAM). The mask ROM is composed of one NMOS transistor as a minimum storage element and is implemented as shown in FIG. 1 of the accompanying drawings.

상기 제1도에 도시되어 있는 바와 같은 롬셀 회로를 기판에 형성하는 종래의 기술을 첨부한 제2도와 제3도를 살펴보면 다음과 같다.Referring to FIGS. 2 and 3, a conventional technique for forming a ROM cell circuit as shown in FIG. 1 on a substrate will be described.

제2도는 제1도에 도시되어 있는 롬셀 중 워드라인에 해당하는 부분을 기판에 형성하는 경우의 평면도이며, 제3도는 제1도 또는 제2도의 A-A'의 단면도이다.FIG. 2 is a plan view of a portion corresponding to a word line of the ROMS shown in FIG. 1 on a substrate, and FIG. 3 is a cross-sectional view taken along line A-A 'of FIG. 1 or FIG.

현재까지의 기술로는 고집적 기억소자용 실리콘 기판 위에 일반의 MOS트랜지스터를 평면으로 배열시켜 액티브(Active)영역과 폴리 게이트 영역에 의해 이루어 지는 MOS트랜지스터의 개수에 의해 롬의 기억용량을 결정하는데, 이 때 액티브 영역은 금속배선을 통해 비트라인에 연결되고, 폴리 영역은 금속배선을 통해 워드라인을 형성하게 되어 원하는 어드레스 번지를 비트라인과 워드라인의 조합에 의해 원하는 출력을 얻게 된다.Up to now, the storage capacity of the ROM is determined by the number of MOS transistors formed by the active region and the poly gate region by arranging general MOS transistors in a plane on a silicon substrate for a highly integrated storage element. The active region is connected to the bit line through the metal line and the poly region forms the word line through the metal line so that the desired address is obtained by the combination of the bit line and the word line at the desired address.

상기와 같은 종래의 기술에서는 액티브 영역과 폴리영역으로 배열함으로써, 메모리 용량이 증대됨에 따라 셀이 차지하는 면적도 커지게 되어 집적도가 떨어지므로 생산수율의 저하 및 특성저하를 초래하게 되어 생산단가가 상승하는 요인으로 작용하는 문제점이 발생되었다.In the conventional technology as described above, as the memory capacity is increased, the area occupied by the cells becomes larger due to the arrangement of the active area and the poly area. As a result, the degree of integration decreases, resulting in lowering of the production yield and lowering of the characteristics, Which is a problem.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 동일 구조의 비트라인을 구성하는 박막 트랜지스터를 공간적으로 적층하여 부피의 감소를 갖는 다층구조의 롬셀 구조 및 제조방법을 제공하는데 있다.It is an object of the present invention to overcome the above-mentioned problems by providing a multi-layered ROM structure and a manufacturing method of the same, in which the thin film transistors constituting bit lines of the same structure are spatially laminated to reduce the volume.

상기의 목적을 달성하기 위한 본 발명의 특징은, 제1도전형 기판에 소정의 간격을 유지한 채 소정의 폭을 갖도록 상기 제1도전형과 다른 도전 성질을 갖는 제2도전영역이 다수 개 형성되고, 그 위에 구비되어 있는 산화막의 상부에 상기 제2도전영역간의 사이 영역의 상부에 해당하는 영역에 소정의 간격을 유지한 채 소정의 폭을 갖는 폴리 게이트를 형성시킨 형태의 롬셀 구조에 있어서, 상기 폴리 게이트가 형성되어 있는 전체 기판 영역에 대하여 형성되는 게이트 산화막과, 상기 게이트 산화막의 상부에 증착되어 지는 박막 폴리층과, 상기 박막 폴리층에 소정의 간격을 유지한 채 소정의 폭을 갖도록 하고 상기 제2도전영역의 상부에 해당하는 영역에 상기 제2도전영역을 이루는 도전물질이 주입된 형태의 또 다른 제2도전영역, 및 상기 박막 폴리층의 상부에 형성되는 산화막을 포함하는 데 있다.According to an aspect of the present invention, a plurality of second conductive regions having a conductivity different from that of the first conductive type are formed so as to have a predetermined width while a predetermined gap is maintained in the first conductive type substrate And a poly gate having a predetermined width is formed on an upper part of the oxide film provided on the oxide film and in a region corresponding to an upper part of the region between the second conductive regions, A gate oxide film formed on the entire substrate region where the poly gate is formed; a thin film poly layer deposited on the gate oxide film; and a gate electrode formed on the gate insulating film so as to have a predetermined width A second conductive region in which a conductive material forming the second conductive region is implanted into a region corresponding to an upper portion of the second conductive region, And an oxide film formed on the upper surface.

상기의 목적을 달성하기 위한 본 발명의 다른 특징은, 로코스 산화막으로 분리되어 있는 제1도전형 기판의 특정 작업 영역에 실리콘 산화막을 증착하고 그 위에 소정의 간격을 유지한 채 소정의 폭을 갖는 부분에 폴리 게이트를 형성하는 제1공정과, 제1공정으로 형성된 폴리 게이트에 측벽을 형성하고 특정 농도의 제2도전성 이온을 주사하여 상기 실리콘 산화막 아래의 제1도전형 기판에 제2도전형 영역을 다수 개 형성시키는 제2공정과, 전체 기판 영역에 대하여 게이트 산화막을 형성시키는 제3공정과, 상기 게이트 산화막의 상부에 양질의 폴리 필름을 증착하는 제4공정과, 및 제4과정을 통하여 증착되어진 폴리 필름에 상기 제2도전형 영역에 해당하는 부분에 대해 제2도전물질을 이온주입하여 또 다른 제2도전형 영역을 형성하는 제5공정을 포함하는 데 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: depositing a silicon oxide film on a specific working region of a first conductive type substrate separated by a LOCOS oxide film; Forming a sidewall on a poly gate formed in the first step and injecting a second conductive ion at a specific concentration to form a second conductive type region in the first conductive type substrate below the silicon oxide film, A third step of forming a gate oxide film on the whole substrate region, a fourth step of depositing a high quality poly film on the gate oxide film, and a fourth step of depositing And a fifth step of forming a second conductive type region by ion-implanting a second conductive material into a portion of the poly electrically conductive film that corresponds to the second conductive type region, There.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, a preferred embodiment of the present invention will be described with reference to the accompanying drawings.

제4도는 본 발명에 따른 롬 셀의 단면 구조도로서, P형 기판(1)에 소정의 간격을 유지한 채 소정의 폭을 갖도록 N+이온이 도핑되어 있는 제 1 소스/드레인 영역(2) 형성되어 있고 그 위에 실리콘 산화막(4)이 형성되어 있다.FIG. 4 is a sectional view of a ROM cell according to the present invention. Referring to FIG. 4, a first source / drain region 2 doped with N.sup. + Ions is formed on a P- And a silicon oxide film 4 is formed thereon.

또한, 실리콘 산화막(4)의 상부에는 실리콘 산화막(4)의 하부에 형성되어 있는 제1소스/드레인 영역(2)을 드레인 또는 소스 영역으로 사용하기 위한 게이트 폴리 영역(3)이 구비되어 있다.A gate poly region 3 for use as a drain or a source region is formed on the silicon oxide film 4 at the first source / drain region 2 formed under the silicon oxide film 4.

이 때, 폴리 게이트(3)의 상부에 게이트 산화막(5)을 형성한다. 이 후, 게이트 산화막(5)의 상부에 P형 TFT용 폴리 필름(7)을 증착한 후 제1소스/드레인 영역(2)의 상부에 대응하는 특정 영역에 N+ 이온을 주입시켜 제2소스/드레인 영역(6)을 생성하고 그 위에 실리콘 산화막(8)을 형성한다.At this time, a gate oxide film 5 is formed on the poly gate 3. Thereafter, a poly-film 7 for a P-type TFT is deposited on the gate oxide film 5, N + ions are implanted into a specific region corresponding to the upper portion of the first source / drain region 2, Drain region 6 is formed and a silicon oxide film 8 is formed thereon.

제4도에 도시되어 있는 바와 같은 롬 셀의 구조를 형성하기 위한 제조공정을 첨부한 제5도를 참조하여 살펴보면 다음과 같다.The manufacturing process for forming the structure of the ROM cell as shown in FIG. 4 will now be described with reference to FIG.

P형기판(1)의 특정 영역을 필드(field)영역으로 설정하기 위한 LOCOS(4)를 형성시키고, LOCOS(4)로 설정된 영역의 전반에 걸쳐 제1게이트 산화막(도면번호 미부여)을 형성시킨다. 형성된 제1게이트 산화막의 상부에 폴리 실리콘을 증착하고 포토 리소그라피(Photo-lithography) 방법에 의헤 게이트(3)을 형성한다. 게이트(3)가 형성된 전체 영역에 대하여 산화막을 증착한 후 에치백 과정을 통해 게이트(3) 측면에 측벽을 형성한다(제5(가)도 참조).A LOCOS 4 for setting a specific region of the P-type substrate 1 as a field region is formed and a first gate oxide film (not numbered) is formed over the entire region set by the LOCOS 4 . Polysilicon is deposited on the formed first gate oxide film and a gate 3 is formed by a photolithography method. An oxide film is deposited on the entire region where the gate 3 is formed, and a sidewall is formed on the side of the gate 3 through an etchback process (see also FIG.

이 후, N+ 이온을 주사하여 게이트(3)의 좌우로 제1소스/드레인 영역(2)을 형성시키게 된다(제5(나)도 참조).Thereafter, N + ions are scanned to form first source / drain regions 2 on the left and right sides of the gate 3 (see also FIG. 5 (B)).

상술한 이온주입의 과정을 통하여 소스/드레인 영역(2)이 형성되면 전체 영역에 대하여 제2게이트 산화막(5)을 증착시킨다(제5(다)도참조).When the source / drain region 2 is formed through the above-described ion implantation process, the second gate oxide film 5 is deposited over the entire region (refer to FIG. 5 (B)).

과정에서 증착되어진 제2게이트 산화막(5)의 상부에 TFT용 P형 폴리 필름을 증착시키고, 제1소스/드레인 영역(2)의 상부에 대응하는 특정영역에 N+ 이온을주입시켜 제2소스/드레인 영역(6)을 생성하고 그 위에 실리콘 산화막(8)을 형성한다(제5(라)도 참조).The P-type poly film for TFT is deposited on the second gate oxide film 5 deposited in the process and the N + ions are implanted into the specific region corresponding to the upper portion of the first source / drain region 2 to form the second source / Drain region 6 is formed, and a silicon oxide film 8 is formed thereon (see also FIG. 5 (d)).

이에 따라 중간에 형성되어 있는 폴리 게이트(3)에 의해 하부의 MOS 트랜지스터와 상부의 TFT를 구동할 수 있게 된다.Accordingly, the lower MOS transistor and the upper TFT can be driven by the poly gate 3 formed in the middle.

즉, 폴리 게이트(3)와 게이트 산화막의 하부에 형성되어 있는 제1소스/드레인 영역(2)이 구동되면, P형 기판(1)에 채널이 형성되어 제2도에 도시되어 있는 X비트가 동작하는 것과 같이 동작하게 된다. 반면에, 폴리 게이트(3)와 제2소스/드레인 영역(6)이 구동되면, 폴리필름에 채널이 형성되게되어 제2도에 도시되어 있는 X-1비트가 동작하는 것과 같이 동작하게 된다.That is, when the poly gate 3 and the first source / drain region 2 formed under the gate oxide film are driven, a channel is formed in the P-type substrate 1 and the X bit shown in FIG. 2 It will operate as if it were operating. On the other hand, when the poly gate 3 and the second source / drain region 6 are driven, a channel is formed in the poly film, so that the X-1 bit shown in FIG. 2 operates.

이와 같이 동작하는 본 발명에 따른 다층구조의 롬셀 구조 및 제조방법을 제공하면, 평면구조를 갖는 종래 기술에 의해 메모리 용량이 증대됨에 따라 셀이 차지하는 면적도 커지게 되어 집적도가 떨어지므로 생산수율의 저하 및 특성저하를 초래하게되어 생산단가가 상승하였던 문제점을 해소할 수 있다.According to the multi-layered ROM structure and the manufacturing method of the present invention operating in this manner, as the memory capacity increases due to the conventional technology having a planar structure, the area occupied by the cell becomes large, And deterioration of the characteristics, and the production cost is increased.

Claims

A plurality of second conductive regions having a conductivity different from that of the first conductive type are formed so as to have a predetermined width while maintaining a predetermined gap between the first conductive type substrate and the second conductive type region, 2. A ROMS structure in which a poly gate having a predetermined width is formed while maintaining a predetermined gap in a region corresponding to an upper portion of a region between two conductive regions,

A gate oxide film formed on the entire substrate region where the poly gate is formed;

A thin film poly layer deposited on the gate oxide film;

The thin film poly layer has a predetermined width while maintaining a predetermined gap therebetween, and another second conductive region in which a conductive material forming the second conductive region is injected into a region corresponding to an upper portion of the second conductive region ; And

And an oxide film formed on the thin film poly layer.

A first step of depositing a silicon oxide film on a specific working region of a first conductive type substrate separated by a LOCOS oxide film and forming a poly gate on a portion having a predetermined width while maintaining a predetermined gap therebetween;

A second step of forming sidewalls on the poly gate formed in the first step and forming a plurality of second conductivity type regions in the first conductive type substrate under the oxide film oxide by scanning the second conductive ions at a specific concentration;

A third step of forming a gate oxide film on the entire substrate region;

A fourth step of depositing a high quality poly film on the gate oxide film;

And a fifth step of forming another second conductive type region by ion-implanting a second conductive material into a portion of the poly-film deposited through the fourth step corresponding to the second conductive type region A method of preparing a multi-layered rhomboid.