KR102660923B1 - DOPED TIN OXIDE THIN FILE TRANSISTOR and manufacturing method thereof - Google Patents

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Abstract

본 발명은 이산화 주석층의 특정 위치에 알루미늄 도핑층을 도핑한 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층을 포함하는 박막 트랜지스터와 그 제조 방법을 제공하여, 채널층으로 사용하기에 적합한 전하 이동도와 온/오프 전류 비 특성이 달성될 수 있다.The present invention provides a thin film transistor including a SnO 2 :Al (aluminum doped tin oxide) channel layer doped with an aluminum doped layer at a specific position of the tin dioxide layer and a method of manufacturing the same, which provides charge transfer suitable for use as a channel layer. With this degree of on/off current ratio characteristics can be achieved.

Description

도핑된 주석 산화물 박막 트랜지스터 및 그 제조 방법 {DOPED TIN OXIDE THIN FILE TRANSISTOR and manufacturing method thereof}Doped tin oxide thin film transistor and manufacturing method thereof {DOPED TIN OXIDE THIN FILE TRANSISTOR and manufacturing method thereof}

본 발명은 도핑된 주석 산화물을 채널층으로 포함하여 스위칭 특성 및 전하 이동도가 향상된 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor with improved switching characteristics and charge mobility by including doped tin oxide as a channel layer, and a method of manufacturing the same.

박막 트랜지스터는 디스플레이 산업에서 분야에서 필수적으로 포함되는 소자이다. 특히 박막 트랜지스터는 LCD나 OLED와 같은 표시 장치에서 각각의 화소를 스위칭하는 핵심적인 기능을 수행한다. Thin film transistors are essential elements in the display industry. In particular, thin film transistors perform a key function of switching each pixel in display devices such as LCD or OLED.

디스플레이가 대형화됨에 따라 대형 표시 장치의 구동을 위해서는 초고속 구동이 가능한 박막 트랜지스터가 요구된다.As displays become larger, thin film transistors capable of ultra-high speed operation are required to drive large display devices.

종래에는 액티브 층으로 비정질 실리콘이 주로 이용되었으나, 비정질 실리콘은 전자 이동도가 낮아 초고속 구동에 적용이 어렵다는 문제가 있었다. Conventionally, amorphous silicon was mainly used as an active layer, but amorphous silicon had a problem in that it had low electron mobility, making it difficult to apply to ultra-high-speed operation.

비정질 실리콘을 대체하기 위해 높은 전자이동도를 가지는 저온폴리 실리콘과 산화물 반도체가 많은 관심을 받고 있다. Low-temperature polysilicon and oxide semiconductors with high electron mobility are receiving much attention to replace amorphous silicon.

이 중 저온폴리 실리콘은 공정이 복잡하고 반도체층의 균일도를 확보하는 것이 어렵다는 문제점이 있다. 이에 따라 실리콘 반도체 대비 낮은 누설 전류를 가지고 투명하면서 대면적 공정이 용이하다는 장점을 가지는 산화물 반도체가 최근 디스플레이 산업에서 주목을 받고 있다. Among these, low-temperature polysilicon has a problem in that the process is complicated and it is difficult to ensure uniformity of the semiconductor layer. Accordingly, oxide semiconductors, which have the advantage of low leakage current compared to silicon semiconductors, are transparent, and are easy to process in large areas, have recently been attracting attention in the display industry.

특히 산화물 반도체는 높은 이동도, 투명성, 플렉서블 기판에의 적용 가능성뿐만 아니라 낮은 증착 온도와 같은 다양한 장점을 가지고 있기 때문에 최근에는 산화물 반도체를 박막 트랜지스터에 활용하고자 하는 노력들이 증가하고 있다.In particular, oxide semiconductors have various advantages such as high mobility, transparency, applicability to flexible substrates, as well as low deposition temperatures, so efforts to utilize oxide semiconductors in thin film transistors have recently been increasing.

이러한 산화물 반도체 가운데 주석 산화물(tin oxide)은 오랫동안 연구되고 있는 산화물로 물리적, 화학적, 전기적 그리고 광학적 장점을 가진 전자 재료로써 주목을 받고 있다. 특히 이산화 주석(tin dioxide)는 다른 반도체 물질에 비해 높은 밴드갭으로 인해 투명성을 가지며 낮은 전기 비저항의 특성을 통해 투명전도막으로 큰 관심을 받고 있다.Among these oxide semiconductors, tin oxide is an oxide that has been studied for a long time and is attracting attention as an electronic material with physical, chemical, electrical, and optical advantages. In particular, tin dioxide is transparent due to its high bandgap compared to other semiconductor materials, and is receiving great attention as a transparent conductive film due to its low electrical resistivity.

그러나 주석 산화물은 주로 분무 열분해 공정을 통해 제조되는데, 상기 공정은 분문 장치 장치 자체가 대면적화에 적용이 어려워 생산성이 떨어질 뿐만 아니라 산화물 반도체에서는 필수적인 도핑이 쉽지 않아 적용이 매우 어렵다는 단점이 있다. However, tin oxide is mainly manufactured through a spray pyrolysis process, and this process has the disadvantage that not only is productivity low because the spray device itself is difficult to apply to large areas, but it is also very difficult to apply because essential doping is not easy in oxide semiconductors.

한편 현재의 디스플레이 산업에서 널리 사용되는 화학 기상 증착법은 균일하게 증착이 가능하며 후속 공정으로 미세 패터닝 공정을 진행할 수 있다는 장점이 있다. 그러나 화학 기상 증착법은 고품질의 주석 산화물을 얻기 위해 높은 공정온도가 필요하기 때문에 기판으로 플라스틱과 같은 유연 기판을 적용하지 못하며 더 나아가 도핑이 어렵다는 문제점이 있다.Meanwhile, the chemical vapor deposition method widely used in the current display industry has the advantage of being able to deposit uniformly and performing a fine patterning process as a follow-up process. However, the chemical vapor deposition method requires a high process temperature to obtain high-quality tin oxide, so it cannot use flexible substrates such as plastic, and furthermore, doping is difficult.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 도핑된 주석 산화물 채널층을 포함하는 산화물 박막 트랜지스터를 제공하여 스위칭 소자에 대한 전기적 특성 개선시키는 것을 목적으로 한다.The present invention is intended to solve the above-described problems and aims to improve the electrical characteristics of a switching device by providing an oxide thin film transistor including a doped tin oxide channel layer.

또한 본 발명은 주석 산화물 채널층을 도핑함으로써 순수한 주석 산화물 대비 전하 농도는 감소하고 온/오프 전류 비(on/off current ratio) 비율은 향상된 산화물 박막 트랜지스터를 제공하는 것을 다른 목적으로 한다.Another object of the present invention is to provide an oxide thin film transistor with reduced charge concentration and improved on/off current ratio compared to pure tin oxide by doping the tin oxide channel layer.

또한 본 발명은 대면적 공정에 적합하고 도핑 공정 및 열처리 공정 이후 전기적 특성이 향상된 산화물 박막 트랜지스터를 제공하는 것을 또 다른 목적으로 한다.Another object of the present invention is to provide an oxide thin film transistor that is suitable for large-area processing and has improved electrical properties after a doping process and a heat treatment process.

본 발명은 상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 베이스 기판; 상기 베이스 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 채널층; 상기 게이트 절연층 상에 위치하며 상기 채널층을 사이에 두고 상호 이격된 소스 전극과 드레인 전극;을 포함하고, 상기 채널층은 알루미늄이 도핑된 이산화 주석을 포함하며, 전하농도가 1016~1018/㎤인 것;을 특징으로 하는 박막 트랜지스터가 제공된다.According to one embodiment of the present invention for achieving the above object, the present invention includes a base substrate; a gate electrode located on the base substrate; A gate insulating layer located on the gate electrode; a channel layer located on the gate insulating layer; a source electrode and a drain electrode located on the gate insulating layer and spaced apart from each other with the channel layer interposed therebetween, wherein the channel layer includes tin dioxide doped with aluminum and has a charge concentration of 10 16 to 10 18 A thin film transistor characterized by /cm3 is provided.

바람직하게는, 상기 박막 트랜지스터는 전하 이동도(field effect mobility)가 0.1~4 ㎠/Vs인 것;을 특징으로 하는 박막 트랜지스터가 제공될 수 있다.Preferably, the thin film transistor may have a charge mobility (field effect mobility) of 0.1 to 4 cm2/Vs.

바람직하게는, 상기 박막 트랜지스터는 전하 이동도(field effect mobility)가 0.1~4 ㎠/Vs인 것;을 특징으로 하는 박막 트랜지스터가 제공될 수 있다.Preferably, the thin film transistor may have a charge mobility (field effect mobility) of 0.1 to 4 cm2/Vs.

바람직하게는, 상기 박막 트랜지스터는 온/오프 전류 비가 (1~10)*106 인 것;을 특징으로 하는 박막 트랜지스터가 제공될 수 있다.Preferably, the thin film transistor may have an on/off current ratio of (1 to 10)*10 6 .

바람직하게는, 상기 채널층의 대기(air) 어닐링 후 XRD 반치 전폭(full width half maximum)은 (200)면 피크를 기준으로 도핑되지 않은 주석 산화물(SnO2)의 대기 어닐링 후 XRD 반치 전폭보다 1.6배 내지 2.13배 큰 것;을 특징으로 하는 박막 트랜지스터가 제공될 수 있다.Preferably, the XRD full width half maximum after air annealing of the channel layer is 1.6 times greater than the XRD full width half maximum after air annealing of undoped tin oxide (SnO 2 ) based on the (200) plane peak. A thin film transistor characterized by being 2 to 2.13 times larger can be provided.

본 발명은 상기의 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 게이트 절연층을 형성하는 공정; 상기 게이트 절연층 상에 채널층을 형성하는 공정; 상기 게이트 절연층 상에 위치하며 상기 채널층을 사이에 두고 상호 이격된 소스 전극과 드레인 전극을 형성하는 공정; 어닐링 공정;을 포함하고, 상기 채널층을 형성하는 공정은 주석 산화물(SnOx) 사이클/아르곤(Ar) 퍼징/알루미늄 산화물(Al2O3) 사이클/아르곤 퍼징 단계를 포함하며, 상기 알루미늄 산화물(Al2O3) 사이클은 복수 회 수행되는 주석 산화물(SnOx) 사이클의 중간 단계에 수행되는 것;을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공된다.According to another embodiment of the present invention for achieving the above object, the present invention includes a process of forming a gate electrode on a substrate; A process of forming a gate insulating layer on the gate electrode; A process of forming a channel layer on the gate insulating layer; forming a source electrode and a drain electrode positioned on the gate insulating layer and spaced apart from each other with the channel layer interposed therebetween; an annealing process; and the process of forming the channel layer includes a tin oxide ( SnO A method of manufacturing a thin film transistor is provided, wherein the Al 2 O 3 ) cycle is performed in an intermediate stage of the tin oxide (SnO x ) cycle, which is performed multiple times.

바람직하게는, 상기 주석 산화물(SnOx) 사이클은 원자층 증착법(ALD)을 이용하며, 각 단계는 주석 화학종을 공급하여 기판 위에 주석 화학종을 흡착시키는 단계/아르곤 퍼징 단계/산소 원을 공급하여 주석 화학종이 흡착된 기판 위에 산소 화학종을 흡착시켜 산화 반응을 일으키는 단계/아르곤 퍼징 단계를 포함하는 것;을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공될 수 있다.Preferably, the tin oxide ( SnO A method of manufacturing a thin film transistor may be provided, including a step of causing an oxidation reaction by adsorbing oxygen species on a substrate to which tin species are adsorbed/argon purging step.

이 때, 상기 주석 화학종은 4가 주석 전구체를 포함하고, 상기 산소 원은 오존 또는 산소인 것;을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공될 수 있다.At this time, the tin chemical species includes a tetravalent tin precursor, and the oxygen source is ozone or oxygen. A method of manufacturing a thin film transistor may be provided.

바람직하게는, 상기 어닐링 공정은 대기(air)에서 300~500℃ 온도범위에서 수행되는 것; 을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공될 수 있다.Preferably, the annealing process is performed in the air at a temperature range of 300 to 500°C; A method of manufacturing a thin film transistor characterized by can be provided.

특히, 상기 어닐링 공정 후 상기 채널층의 전하농도는 1016~1018/㎤인 것;을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공될 수 있다.In particular, a method of manufacturing a thin film transistor may be provided, wherein after the annealing process, the charge concentration of the channel layer is 10 16 to 10 18 /cm3.

특히, 상기 어닐링 공정 후 상기 박막 트랜지스터의 전하 이동도(field effect mobility)는 0.1~4 ㎠/Vs이고, 온/오프 전류 비는 1~10*106 인 것;을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공될 수 있다.In particular, after the annealing process, the charge mobility (field effect mobility) of the thin film transistor is 0.1 to 4 cm2/Vs, and the on/off current ratio is 1 to 10*10 6. Manufacturing of a thin film transistor, characterized in that A method may be provided.

특히, 상기 어닐링 공정 후 상기 채널층의 XRD 반치 전폭(full width half maximum)은 (200)면 피크를 기준으로 도핑되지 않은 주석 산화물(SnO2)의 XRD 반치 전폭보다 1.6배 내지 2.13배 큰 것;을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공될 수 있다.In particular, the XRD full width half maximum of the channel layer after the annealing process is 1.6 to 2.13 times larger than the XRD full width half maximum of undoped tin oxide (SnO 2 ) based on the (200) plane peak; A method of manufacturing a thin film transistor characterized by can be provided.

본 발명에 따르면 박막 트랜지스터의 채널층으로 알루미늄으로 도핑된 이산화 주석이 적용됨으로써 어닐링 공정 시 도핑된 알루미늄이 주석 산화물 채널층의 결정화를 지연시키는 효과를 얻을 수 있다.According to the present invention, by applying tin dioxide doped with aluminum as a channel layer of a thin film transistor, the effect of the doped aluminum delaying crystallization of the tin oxide channel layer during an annealing process can be obtained.

또한 상기 알루미늄 도핑에 의한 이산화 주석층의 지연된 결정화는 도핑된 이산화 주석층의 전하 농도와 전하 이동도를 스위칭 소자로 사용하기에 적합한 수준으로 감소시키는 효과를 얻을 수 있다. 이와 함께 알루미늄 도핑에서 기인한 상기 지연된 결정화는 본 발명에 따른 박막 트랜지스터의 온/오프 전류 비를 향상시키는 효과가 있다.In addition, the delayed crystallization of the tin dioxide layer by aluminum doping can have the effect of reducing the charge concentration and charge mobility of the doped tin dioxide layer to a level suitable for use as a switching device. In addition, the delayed crystallization resulting from aluminum doping has the effect of improving the on/off current ratio of the thin film transistor according to the present invention.

아울러 본 발명에 따른 알루미늄 도핑된 이산화 주석 채널층을 포함한 박막 트랜지스터의 제조 방법은 낮은 공정 온도와 함께 알루미늄의 안정된 도핑을 가능하게 한다. 그 결과 본 발명의 박막 트랜지스터의 제조 방법은 대면적화 및 유연 기판 사용이 가능한 유리한 효과를 얻을 수 있다.In addition, the method of manufacturing a thin film transistor including an aluminum-doped tin dioxide channel layer according to the present invention enables stable doping of aluminum with a low process temperature. As a result, the method for manufacturing a thin film transistor of the present invention can achieve the advantageous effect of enabling a large area and the use of a flexible substrate.

도 1은 일반적인 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 일시예에 따른 도핑된 채널층을 포함하는 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 제조 공정의 모식도이다.
도 4는 본 발명의 일 실시예에 따른 도핑된 채널층을 형성하는 제조 공정의 모식도이다.
도 5는 본 발명의 비교예에 따른 도핑된 채널층을 포함하는 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 비교예에 따른 도핑된 채널층을 포함하는 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 실시예와 비교예에 따라 증착 직후(as-dep) 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 8은 본 발명의 실시예와 비교예에 따라 증착 후 300℃에서 대기(air) 어닐링된(as-annealed) 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 9는 본 발명의 실시예와 비교예에 따라 증착 후 400℃에서 대기(air) 어닐링된(as-annealed) 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 10 본 발명의 실시예와 비교예에 따라 증착 후 500℃에서 대기(air) 어닐링된(as-annealed) 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 11은 본 발명의 실시예와 비교예에 따른 알루미늄 도핑 주석 산화물 채널층의 증착 직후(as-dep) XRD 결과이다.
도 12는 본 발명의 실시예와 비교예에 따른 알루미늄 도핑 주석 산화물 채널층의 증착 후 300℃에서 대기(air) 어닐링된(as-annealed) XRD 결과이다.
도 13은 본 발명의 실시예와 비교예에 따른 알루미늄 도핑 주석 산화물 채널층의 증착 후 400℃에서 대기(air) 어닐링된(as-annealed) XRD 결과이다.
도 14는 본 발명의 실시예와 비교예에 따른 알루미늄 도핑 주석 산화물 채널층의 증착 후 500℃에서 대기(air) 어닐링된(as-annealed) XRD 결과이다.Figure 1 is a cross-sectional view of a thin film transistor with a typical bottom gate co-planar structure.
Figure 2 is a cross-sectional view of a thin film transistor with a bottom gate co-planar structure including a doped channel layer according to an embodiment of the present invention.
Figure 3 is a schematic diagram of the manufacturing process of a thin film transistor with a bottom gate co-planar structure of the present invention.
Figure 4 is a schematic diagram of a manufacturing process for forming a doped channel layer according to an embodiment of the present invention.
Figure 5 is a cross-sectional view of a thin film transistor with a bottom gate co-planar structure including a doped channel layer according to a comparative example of the present invention.
Figure 6 is a cross-sectional view of a thin film transistor with a bottom gate co-planar structure including a doped channel layer according to another comparative example of the present invention.
Figure 7 is a graph showing the current-voltage characteristics of a thin film transistor with a bottom gate co-planar structure immediately after deposition (as-dep) according to an embodiment and a comparative example of the present invention.
8 is a current of a thin film transistor with a bottom gate co-planar structure that was air-annealed at 300° C. after deposition according to an embodiment and a comparative example of the present invention. This is a graph showing voltage characteristics.
9 is a current of a thin film transistor with a bottom gate co-planar structure that was air-annealed at 400° C. after deposition according to an embodiment and a comparative example of the present invention. This is a graph showing voltage characteristics.
Figure 10 Current-voltage of a thin film transistor with a bottom gate co-planar structure that was air-annealed at 500°C after deposition according to the examples and comparative examples of the present invention. This is a graph showing the characteristics.
Figure 11 shows the XRD results immediately after deposition of the aluminum-doped tin oxide channel layer according to the Examples and Comparative Examples of the present invention.
Figure 12 is an XRD result of as-annealed air at 300°C after deposition of an aluminum-doped tin oxide channel layer according to Examples and Comparative Examples of the present invention.
Figure 13 is an XRD result of as-annealed air at 400°C after deposition of an aluminum-doped tin oxide channel layer according to Examples and Comparative Examples of the present invention.
Figure 14 is an XRD result of as-annealed air at 500°C after deposition of an aluminum-doped tin oxide channel layer according to Examples and Comparative Examples of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the attached drawings. In the drawings, identical reference numerals are used to indicate identical or similar components.

이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. Hereinafter, the “top (or bottom)” of the substrate or the provision or arrangement of any component on the “top (or bottom)” of the substrate means that any component is provided or disposed in contact with the upper (or lower) surface of the substrate. In addition, it is not limited to not including other components between the substrate and any components provided or disposed on (or under) the substrate.

어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.When a component is described as being “connected,” “coupled,” or “connected” to another component, that component may be directly connected or connected to that other component, but there are no other components between each component. It should be understood that may be “interposed” or that each component may be “connected,” “combined,” or “connected” through other components.

본 발명은 다음과 같이 알루미늄으로 도핑된 주석 산화물을 채널층으로 포함하는 주석 산화물 박막 트랜지스터 및 그 제조 방법을 제공한다. The present invention provides a tin oxide thin film transistor including tin oxide doped with aluminum as a channel layer and a method for manufacturing the same as follows.

첫째 본 발명은 일 실시예로 주석 산화물 채널층 내에서 알루미늄 도핑층의 위치를 변화시켜 열처리 후에도 주석 산화물 채널층의 결정화가 지연되어 전기적 특성이 개선된 주석 산화물 박막 트랜지스터를 제공한다.First, in one embodiment, the present invention provides a tin oxide thin film transistor in which electrical characteristics are improved by delaying crystallization of the tin oxide channel layer even after heat treatment by changing the position of the aluminum doping layer in the tin oxide channel layer.

둘째 본 발명의 또 다른 일 실시예로 전기적 특성이 개선된 주석 산화물 박막 트랜지스터를 제조하기 위해 상기 채널층 내에 알루미늄 도핑층을 형성하기 위한 제조 방법을 제공한다.Second, another embodiment of the present invention provides a manufacturing method for forming an aluminum doping layer in the channel layer to manufacture a tin oxide thin film transistor with improved electrical characteristics.

먼저 본 발명의 일 실시예에서의 주석 산화물 박막 트랜지스터는 주석 산화물이 채널층으로써 포함된다.First, the tin oxide thin film transistor in one embodiment of the present invention includes tin oxide as a channel layer.

상기 박막 트랜지스터는 도 1과 같은 구조, 즉 기판(10) 상에 게이트 전극(20), 게이트 절연막(30), 채널층(50) 및 소스/드레인 전극(40)이 순차적으로 적층되어 있는 코-플래너형 구조의 하부 게이트 박막 트랜지스터로 구성될 수 있다.The thin film transistor has the same structure as Figure 1, that is, a gate electrode 20, a gate insulating film 30, a channel layer 50, and source/drain electrodes 40 are sequentially stacked on a substrate 10. It may be composed of a lower gate thin film transistor with a planar-type structure.

상기 기판(10)으로는 이 분야의 일반적인 것이 사용될 수 있으며, 예를 들면, 유리, 금속호일, 플라스틱, 또는 실리콘 중에서 선택될 수 있다. 한편 플렉서블 기판에의 적용 가능성을 감안하면 상기 기판 재료들 중 플라스틱이 보다 바람직하다. The substrate 10 may be any material common in the field, and may be selected from, for example, glass, metal foil, plastic, or silicon. Meanwhile, considering the applicability to flexible substrates, plastic is more preferable among the substrate materials.

상기 게이트 전극(20)으로는 ITO, IZO, ZnO:Al(Ga) 등과 같은 투명 산화물, Ti, Ag, Au, Al, Cr, Al/Cr/Al, Ni등과 같은 여러 종류의 저항이 낮은 금속 또는 전도성 고분자가 사용될 수 있지만, 반드시 이것으로 제한되는 것은 아니다. 상기 게이트 전극(20)은 상기 기판(10) 상에 이 분야의 통상적인 두께로 스퍼터링법, 원자층 증착법(ALD), 화학기상 증착법(CVD) 등의 공정을 통해 증착된 후 패터닝될 수 있다.The gate electrode 20 is made of various types of low-resistance metals such as transparent oxides such as ITO, IZO, ZnO:Al(Ga), Ti, Ag, Au, Al, Cr, Al/Cr/Al, Ni, etc. Conductive polymers may be used, but are not necessarily limited thereto. The gate electrode 20 may be deposited on the substrate 10 through a process such as sputtering, atomic layer deposition (ALD), or chemical vapor deposition (CVD) to a thickness common in this field and then patterned.

상기 기판(10)과 게이트 전극(20) 상에 형성되는 게이트 절연막(30)은 투명한 산화물 또는 질화물, 예를 들면 SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx 중 어느 하나 이상을 포함할 수 있으며, 바람직하게는 산화 알루미늄(Al2O3) 등이 사용될 수 있다. 그 이외에도 고분자를 이용한 박막도 적용 가능하다. 또한, 상기 게이트 절연막(30)은 이 분야의 통상적인 두께로 원자층 증착법(ALD), PECVD법, 기타 스퍼터링법과 같은 공정을 통해 형성될 수 있으며, 도시하지 않았지만 형성 후 전극 연결을 위한 패드가 형성될 수도 있다.The gate insulating film 30 formed on the substrate 10 and the gate electrode 20 includes one or more of transparent oxide or nitride, for example, SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiON, and SiOx. It can be done, and preferably aluminum oxide (Al 2 O 3 ) or the like can be used. In addition, thin films using polymers can also be applied. In addition, the gate insulating film 30 can be formed through a process such as atomic layer deposition (ALD), PECVD, or other sputtering methods at a thickness common in this field, and although not shown, a pad for electrode connection is formed after formation. It could be.

상기 소스/드레인 전극(40) 및 채널 영역 상에 형성되는 채널층(50)은 주석 함유 산화물을 포함할 수 있다. 이 때 주석 함유 산화물은 SnO2의 유형으로 존재될 수 있다.The channel layer 50 formed on the source/drain electrodes 40 and the channel region may include tin-containing oxide. At this time, the tin-containing oxide may be of the type SnO 2 .

다만 결정질 상태의 이산화 주석(SnO2)은 1020~1022/㎤ 정도로 매우 높은 전하 농도를 가진다. 결정질 상태의 이산화 주석은 채널층으로 사용하기에는 너무 높은 전기 전도도를 가지며 오히려 전극과 같은 전도성 소재에 적합하다. 따라서 이산화 주석이 채널층으로 사용되기 위해서는 먼저 전기 전도도가 채널층으로 사용되기에 적합할 정도로 조절되어야 한다. However, tin dioxide (SnO 2 ) in a crystalline state has a very high charge concentration of about 10 20 ~10 22 /cm3. Tin dioxide in its crystalline state has too high an electrical conductivity to be used as a channel layer, and is rather suitable for conductive materials such as electrodes. Therefore, in order for tin dioxide to be used as a channel layer, its electrical conductivity must first be adjusted to a level suitable for use as a channel layer.

이에 따라 본 발명의 박막 트랜지스터는 전기 전도도 및/또는 결정성이 제어된 이산화 주석을 포함한다. 보다 구체적으로 본 발명의 박막 트랜지스터에서의 채널층은 알루미늄 도핑과 함께 상기 알루미늄의 도핑 위치를 제어함으로써 박막 트랜지스터의 전기적 특성을 개선시키는 것을 특징으로 한다. Accordingly, the thin film transistor of the present invention includes tin dioxide with controlled electrical conductivity and/or crystallinity. More specifically, the channel layer in the thin film transistor of the present invention is characterized by improving the electrical characteristics of the thin film transistor by doping aluminum and controlling the doping position of the aluminum.

한편 상기 게이트 절연막(30)에 형성되는 소스·드레인 전극(40)으로는 게이트 전극(20)과 유사하게 ITO, IZO, ZnO:Al(Ga) 등의 투명 산화물, Al, Cr, Au, Ag, Ti 등의 금속 또는 전도성 고분자가 사용할 수 있지만 이것으로 제한되는 것은 아니다. 또한, 상기 소스·드레인 전극(40)은 상기 금속과 산화물의 이층구조를 형성할 수도 있다. 상기 소스/드레인 전극은 이 분야의 통상적인 두께로 스퍼터링법, ALD, CVD 등과 같은 공정을 통해 증착될 수 있다.Meanwhile, the source and drain electrodes 40 formed on the gate insulating film 30, similar to the gate electrode 20, are transparent oxides such as ITO, IZO, ZnO:Al(Ga), Al, Cr, Au, Ag, etc. Metals such as Ti or conductive polymers can be used, but are not limited to these. Additionally, the source/drain electrode 40 may form a two-layer structure of the metal and oxide. The source/drain electrodes may be deposited through processes such as sputtering, ALD, CVD, etc., to a thickness common in this field.

상기 채널층(50) 상에는 도시하지는 도 1에서 않았지만 보호층이 형성될 수 있다. 비한정적인 예로써 폴리이미드 폴리머와 같은 폴리머 물질들이 스핀 코팅, 딥코팅, 캐스팅 등과 같은 방법을 통해 형성된 후 패터닝 될 수 있다. 또한 SiO2, Al2O3와 같은 절연물질들이 화학증착법(CVD), 원자층 증착법(ALD) 등을 통해 형성된 후 패터닝 될 수 있다.A protective layer, not shown in FIG. 1, may be formed on the channel layer 50. As a non-limiting example, polymer materials such as polyimide polymer may be formed and then patterned through methods such as spin coating, dip coating, casting, etc. Additionally, insulating materials such as SiO 2 and Al 2 O 3 can be formed and then patterned through chemical vapor deposition (CVD) or atomic layer deposition (ALD).

도 2는 본 발명의 일시예에 따른 도핑된 채널층을 포함하는 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 단면도이다.Figure 2 is a cross-sectional view of a thin film transistor with a bottom gate co-planar structure including a doped channel layer according to an embodiment of the present invention.

이하 본 발명의 베이스 기판, 게이트 전극, 게이트 절연층, 및 소스 전극과 드레인 전극의 제조 방법과 적층 구조는 도 1의 박막 트랜지스터의 대응 구성과 동일하게 적용이 가능 한 바 이에 대한 자세한 설명은 생략한다. 이하에서는 본 발명의 주요 기술적 특징을 중심으로 해서 설명하도록 한다.Hereinafter, the manufacturing method and laminated structure of the base substrate, gate electrode, gate insulating layer, and source electrode and drain electrode of the present invention can be applied in the same way as the corresponding configuration of the thin film transistor in FIG. 1, and detailed description thereof will be omitted. . Hereinafter, the present invention will be described focusing on the main technical features.

도 2의 박막 트랜지스터는 도 1의 박막 트랜지스터와 대비할 때, 채널층(50)의 중간에 알루미늄 도핑층(60)을 추가로 포함하는 특징이 있다. 본 발명의 실시예의 알루미늄 도핑층(60)은 본 발명의 실시예의 박막 트랜지스터의 스위칭 소자로서의 전기적 특성을 개선하는 기능을 수행한다. Compared to the thin film transistor of FIG. 1, the thin film transistor of FIG. 2 has the feature of additionally including an aluminum doping layer 60 in the middle of the channel layer 50. The aluminum doped layer 60 in the embodiment of the present invention functions to improve the electrical characteristics of the thin film transistor as a switching element in the embodiment of the present invention.

보다 구체적으로 본 발명의 실시예의 알루미늄 도핑층(60)은 이산화 주석 채널층(50)을 알루미늄으로 도핑시켜 스위칭 소자의 주요 특성인 온/오프 전류 비(on/off current ratio)를 향상시킬 수 있다. More specifically, the aluminum doped layer 60 of the embodiment of the present invention can improve the on/off current ratio, which is a main characteristic of the switching device, by doping the tin dioxide channel layer 50 with aluminum. .

또한 이산화 주석 채널층(50)은 도전성 재료에 상응하는 높은 전하 이동도를 가지므로 박막 트랜지스터의 채널층으로 사용하기 어렵다. 본 실시예의 알루미늄 도핑층(60)은 높은 전기 전도도를 가지는 이산화 주석 채널층(50)을 알루미늄으로 도핑시켜 채널층으로 사용할 수 있도록 전하 이동도(field effect mobility)를 감소시킬 수 있다.In addition, the tin dioxide channel layer 50 has a high charge mobility corresponding to a conductive material, so it is difficult to use it as a channel layer in a thin film transistor. The aluminum doped layer 60 of this embodiment can reduce charge mobility (field effect mobility) so that the tin dioxide channel layer 50, which has high electrical conductivity, can be used as a channel layer by doping it with aluminum.

특히 본 발명의 실시예의 알루미늄 도핑층(60)은 이산화 주석 채널층(50)의 두께 방향으로 중간(1/2)에 위치하는 것이 바람직하다. 통상적으로 박막 트랜지스터는 증착 단계 이후 후속 공정으로 어닐링(annealing) 단계를 포함한다. 왜냐하면 박막 트랜지스터의 증착 단계에서도 양호한 증착막 품질을 위해 기판이 일정 온도 이상으로 가열되고 더 나아가 후속 공정에서도 확산(diffusion) 공정 등이 포함되기 때문이다. 만일 본 발명의 실시예의 알루미늄 도핑층(60)이 이산화 주석 채널층(50) 내에서 두께 방향으로 중간에 위치하게 되면, 알루미늄은 어닐링 공정 동안 이산화 주석 채널층(50)으로 확산되어 이산화 주석 채널층(50)의 결정화를 지연시킬 수 있다. 그 결과 이산화 주석 채널층(50)은 결정화가 되지 못하거나 완전한 결정화가 지연되어 전기 전도도가 감소되고 온/오프 전류 비가 높아질 수 있게 된다.In particular, the aluminum doped layer 60 in the embodiment of the present invention is preferably located in the middle (1/2) of the tin dioxide channel layer 50 in the thickness direction. Typically, thin film transistors include an annealing step as a subsequent process after the deposition step. This is because even in the deposition stage of thin film transistors, the substrate is heated above a certain temperature to ensure good deposition film quality, and further, diffusion processes are included in subsequent processes. If the aluminum doped layer 60 of the embodiment of the present invention is located in the middle of the tin dioxide channel layer 50 in the thickness direction, aluminum diffuses into the tin dioxide channel layer 50 during the annealing process and forms the tin dioxide channel layer 50. The crystallization of (50) can be delayed. As a result, the tin dioxide channel layer 50 may not be crystallized or complete crystallization may be delayed, thereby reducing electrical conductivity and increasing the on/off current ratio.

한편 본 발명의 실시예의 알루미늄 도핑층(60)의 어닐링은 300~500℃의 온도 범위에서 수행되는 것이 바람직하다. 만일 어닐링 온도가 300℃ 보다 낮으면, 증착 직후의(as-dep) 비정질 상태의 주석 산화물(50)이 결정화(crystallization)되지 못하여 채널을 형성하지 못하게 되는 문제가 발생한다. 반면 어닐링 온도가 500℃ 보다 높으면, 주석 산화물층(50)으로 알루미늄과 갈륨(Ga)이 반도체 에너지 밴드 갭에서 shallow level로 들어가서 p-type 특성을 나타내어 결과적으로 트랜지스터의 특성을 저하시킬 수 있기 때문이다. Meanwhile, annealing of the aluminum doped layer 60 in the embodiment of the present invention is preferably performed in a temperature range of 300 to 500°C. If the annealing temperature is lower than 300°C, a problem occurs in which tin oxide 50 in an amorphous state immediately after deposition (as-dep) fails to crystallize and thus cannot form a channel. On the other hand, if the annealing temperature is higher than 500°C, aluminum and gallium (Ga) enter the tin oxide layer 50 to a shallow level in the semiconductor energy band gap and exhibit p-type characteristics, which can eventually deteriorate the characteristics of the transistor. .

이하 본 발명의 구체적인 실험예를 토대로 더욱 상세히 설명하지만, 본 발명은 다음의 실험예에 의해 한정되거나 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail based on specific experimental examples, but the present invention is not limited or restricted by the following experimental examples.

실시예Example

도 3은 본 발명의 일실시예인 도 2의 하부 게이트(bottom gate) 코-플래너(co-planar) 구조의 박막 트랜지스터의 제조 공정의 모식도이고, 도 4는 본 발명의 일실시예에 따른 도핑된 채널층을 형성하는 제조 공정의 모식도이다. Figure 3 is a schematic diagram of the manufacturing process of a thin film transistor with a bottom gate co-planar structure of Figure 2, which is an embodiment of the present invention, and Figure 4 is a doped transistor according to an embodiment of the present invention. This is a schematic diagram of the manufacturing process for forming a channel layer.

먼저 100x100 ㎟의 알칼리성 없는 유리 기판을 아세톤, 이소-프로필 알콜 및 탈이온수로 순차적으로 초음파 세정하였다. 이어서, 세정된 유리 기판 상에 ITO를 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 게이트 전극을 증착하고 패터닝하였다. 이어서 170nm 두께로 게이트 절연층을 알루미나를 사용하여 150℃에서 ALD법으로 형성하였다. 다음으로 도 3에서 도시하고 있는 바와 같이, PR층을 코팅한 후 채널층의 형상으로 패터닝한 후 도 2와 같은 본 발명의 일실시예에 따른 알루미늄이 도핑된(60) 이산화 주석 채널층(50)이 형성되었다.First, a 100x100 ㎟ alkaline-free glass substrate was sequentially ultrasonically cleaned with acetone, iso-propyl alcohol, and deionized water. Next, ITO was sputtered on the cleaned glass substrate using a DC-RF magnetron sputter to deposit and pattern a gate electrode to a thickness of 150 nm. Subsequently, a gate insulating layer with a thickness of 170 nm was formed using alumina using the ALD method at 150°C. Next, as shown in FIG. 3, after coating the PR layer and patterning it into the shape of a channel layer, an aluminum-doped (60) tin dioxide channel layer (50) according to an embodiment of the present invention as shown in FIG. ) was formed.

도 2의 본 발명의 일실시예에 따른 이산화 주석 채널층(50)과 알루미늄 도핑층(60)의 형성 방법은 도 4에 자세히 도시되어 있다.The method of forming the tin dioxide channel layer 50 and the aluminum doped layer 60 according to an embodiment of the present invention in FIG. 2 is shown in detail in FIG. 4.

도 4를 참조하여, 본 발명의 일실시예의 이산화 주석 채널층(50)과 알루미늄 도핑층(60)은 원자층 증착법(ALD)으로 증착되었다. 보다 구체적으로 본 발명의 실시예에서의 원자층 증착법은 주석 산화물(SnOx) 사이클/아르곤(Ar) 퍼징/알루미늄 산화물(Al2O3) 사이클/아르곤 퍼징 단계를 포함한다. Referring to FIG. 4, the tin dioxide channel layer 50 and the aluminum doped layer 60 of one embodiment of the present invention were deposited by atomic layer deposition (ALD). More specifically, the atomic layer deposition method in an embodiment of the present invention includes a tin oxide (SnO x ) cycle/argon (Ar) purging/aluminum oxide (Al 2 O 3 ) cycle/argon purging step.

이 때 상기 주석 산화물(SnOx) 사이클은 원하는 이산화 주석 채널층(50)의 두께에 따라 수십~수백 회 반복되었다. 반면 알루미늄 산화물(Al2O3) 사이클은 1회 수행되었다. 그러나 상기 알루미늄 산화물(Al2O3) 사이클은 원하는 알루미늄 도핑층의 두께에 따라 1 내지 수회 수행될 수 있다. At this time, the tin oxide (SnO x ) cycle was repeated tens to hundreds of times depending on the desired thickness of the tin dioxide channel layer 50. On the other hand, the aluminum oxide (Al 2 O 3 ) cycle was performed once. However, the aluminum oxide (Al 2 O 3 ) cycle may be performed one to several times depending on the desired thickness of the aluminum doping layer.

또한 상기 알루미늄 산화물(Al2O3) 사이클이 적용되는 순서는 알루미늄 도핑층(60)의 이산화 주석 채널층(50) 내의 위치에 따라 결정된다. 일례로 도 2에 도시된 본 발명의 일실시예와 같이 알루미늄 도핑층(60)이 이산화 주석 채널층(50) 가운데 위치하면, 알루미늄 산화물(Al2O3) 사이클은 전체 주석 산화물(SnOx) 사이클 횟수의 중간에 위치한다. 반면 후술할 비교예에서와 같이 알루미늄 도핑층(60)이 이산화 주석 채널층(50)의 두께 방향으로 1/4 또는 3/4에서 위치한다면, 알루미늄 산화물(Al2O3) 사이클은 전체 주석 산화물(SnOx) 사이클 횟수의 각각 1/4 또는 3/4 부근에 위치한다. Additionally, the order in which the aluminum oxide (Al 2 O 3 ) cycle is applied is determined depending on the position of the aluminum doped layer 60 within the tin dioxide channel layer 50. For example, when the aluminum doped layer 60 is located in the middle of the tin dioxide channel layer 50 as in the embodiment of the present invention shown in Figure 2, the aluminum oxide (Al 2 O 3 ) cycle is the entire tin oxide (SnO x ) It is located in the middle of the cycle count. On the other hand, as in the comparative example described later, if the aluminum doped layer 60 is located at 1/4 or 3/4 in the thickness direction of the tin dioxide channel layer 50, the aluminum oxide (Al 2 O 3 ) cycle is the entire tin oxide (SnO x ) is located around 1/4 or 3/4 of the cycle number, respectively.

한편 상기 주석 산화물(SnOx) 사이클은 원자층 증착법(ALD)을 이용하며 각 단계는 다시 주석 화학종을 공급하여 기판 위에 주석 화학종을 흡착시키는 단계/아르곤 퍼징 단계/산소 원을 공급하여 주석 화학종이 흡착된 기판 위에 산소 화학종을 흡착시켜 산화 반응을 일으키는 단계/아르곤 퍼징 단계를 포함한다.Meanwhile, the tin oxide ( SnO It includes a step of causing an oxidation reaction by adsorbing oxygen species on the paper-adsorbed substrate/argon purging step.

이 때 상기 주석 화학종은 4가의 주석 전구체가 바람직하다. 비한정적인 구체적인 예로써 주석 전구체는 tetrakis(dimethylamino)tin (TDMASn)를 포함할 수 있고 상기 산소 화학종은 오존, 산소 등을 포함할 수 있으나, 이에 반드시 한정되는 것은 아니다.At this time, the tin chemical species is preferably a tetravalent tin precursor. As a non-limiting specific example, the tin precursor may include tetrakis(dimethylamino)tin (TDMASn), and the oxygen species may include ozone, oxygen, etc., but are not necessarily limited thereto.

한편 알루미늄 산화물(Al2O3) 사이클은 본 기술 분야의 통상의 지식을 가진 자에게 알려진 것으로 적용이 가능 한 바 이에 대한 자세한 설명은 생략한다.Meanwhile, the aluminum oxide (Al 2 O 3 ) cycle is known to those skilled in the art and can be applied, so detailed description thereof will be omitted.

다시 도 3으로 돌아가서 도 4의 방법으로 채널층 및 알루미늄 도핑층을 증착한 후 상기 PR을 리프트 오프하면, 알루미늄 도핑층(60)을 포함하는 이산화 주석 채널층(50)이 형성된다.Going back to FIG. 3, when the PR is lifted off after depositing the channel layer and the aluminum doped layer by the method of FIG. 4, the tin dioxide channel layer 50 including the aluminum doped layer 60 is formed.

이후 후속 공정으로 ITO을 가지고 DC-RF 마그네트론 스퍼터로 스퍼터링하여 150nm의 두께로 소스/드레인 전극을 증착 및 패터닝(또는 패터닝 및 증착)하여 형성하였다. 상기 스퍼터링은 0.2Pa의 챔버 압력과 300W의 스퍼터링 파워를 가지고 Ar/O2 분위기에서 수행하였으며, 모든 패터닝은 포토-리소그래피 방법 및 습식 식각 방법으로 수행하였다. 상기 공정 조건은 본 기술 분야의 통상의 지식을 가진 자에게 알려진 것으로 장비 및 소자의 특성에 따라 변경하여 적용이 가능함은 자명하다.As a follow-up process, source/drain electrodes were deposited and patterned (or patterned and deposited) to a thickness of 150 nm by sputtering with ITO using a DC-RF magnetron sputter. The sputtering was performed in an Ar/O 2 atmosphere with a chamber pressure of 0.2 Pa and a sputtering power of 300 W, and all patterning was performed by photo-lithography and wet etching methods. It is obvious that the above process conditions are known to those skilled in the art and can be changed and applied depending on the characteristics of the equipment and devices.

상기와 같은 공정에 의해 형성된 본 발명의 일실시예에 따른 박막 트랜지스터는 후속 공정으로 어닐링 처리된 후 특성 평가(도 7 내지 10) 및 XRD 분석(도 11 내지 14) 되었다.The thin film transistor according to an embodiment of the present invention formed through the above process was annealed in a subsequent process and then subjected to characteristic evaluation (FIGS. 7 to 10) and XRD analysis (FIGS. 11 to 14).

비교예 1Comparative Example 1

알루미늄 도핑층(60)이 이산화 주석 채널층(50)의 두께 방향으로 3/4에서 위치하는 것만을 제외하고 실시예 1과 동일하게 하여 박막 트랜지스터 소자를 제작하였다. 다시 말하면 도 4의 알루미늄 산화물(Al2O3) 사이클이 전체 주석 산화물(SnOx) 사이클 횟수의 3/4 부근에 위치하는 것만을 제외하고 실시예 1과 동일한 조건에서 비교예 1의 박막 트랜지스터 소자가 제작되었다.A thin film transistor device was manufactured in the same manner as in Example 1, except that the aluminum doped layer 60 was located at 3/4 of the thickness direction of the tin dioxide channel layer 50. In other words, the thin film transistor device of Comparative Example 1 under the same conditions as Example 1 except that the aluminum oxide (Al 2 O 3 ) cycle in FIG. 4 is located around 3/4 of the total number of tin oxide (SnO x ) cycles. was produced.

이어서 본 발명의 비교예 1에 따른 박막 트랜지스터는 후속 공정으로 어닐링 처리된 후 특성 평가(도 7 내지 10) 및 XRD 분석(도 11 내지 14) 되었다.Subsequently, the thin film transistor according to Comparative Example 1 of the present invention was annealed in a subsequent process and then subjected to characteristic evaluation (FIGS. 7 to 10) and XRD analysis (FIGS. 11 to 14).

비교예 2Comparative Example 2

알루미늄 도핑층(60)이 이산화 주석 채널층(50)의 두께 방향으로 1/4에서 위치하는 것만을 제외하고 실시예 1과 동일하게 하여 박막 트랜지스터 소자를 제작하였다. 다시 말하면 도 4의 알루미늄 산화물(Al2O3) 사이클이 전체 주석 산화물(SnOx) 사이클 횟수의 1/4 부근에 위치하는 것만을 제외하고 실시예 1과 동일한 조건에서 비교예 1의 박막 트랜지스터 소자가 제작되었다.A thin film transistor device was manufactured in the same manner as in Example 1, except that the aluminum doped layer 60 was located at 1/4 of the thickness direction of the tin dioxide channel layer 50. In other words, the thin film transistor device of Comparative Example 1 under the same conditions as Example 1, except that the aluminum oxide (Al 2 O 3 ) cycle in FIG. 4 is located near 1/4 of the total number of tin oxide ( SnO x ) cycles. was produced.

이어서 본 발명의 비교예 2에 따른 박막 트랜지스터는 후속 공정으로 어닐링 처리된 후 특성 평가(도 7 내지 10) 및 XRD 분석(도 11 내지 14) 되었다.Subsequently, the thin film transistor according to Comparative Example 2 of the present invention was annealed in a subsequent process and then subjected to characteristic evaluation (FIGS. 7 to 10) and XRD analysis (FIGS. 11 to 14).

박막 트랜지스터의 특성 평가Characteristic evaluation of thin film transistors

도 7 내지 10은 각각 본 발명의 실시예(1/2 위치 도핑층)와 비교예들(1/4 또는 3/4 위치 도핑층)에 따라 증착 직후(as-dep) 또는 300~500℃에서 어닐링된 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다. 7 to 10 are diagrams immediately after deposition (as-dep) or at 300 to 500° C. according to the embodiment of the present invention (1/2 position doped layer) and comparative examples (1/4 or 3/4 position doped layer), respectively. This is a graph showing the current-voltage characteristics of an annealed thin film transistor.

먼저 증착 직후(as-dep) 본 발명의 실시예 및 비교예들에 따른 박막 트랜지스터는 전류-전압 특성은 도 7과 같이 측정되었고 그 결과는 아래의 표와 같이 정리된다.First, immediately after deposition (as-dep), the current-voltage characteristics of the thin film transistors according to the examples and comparative examples of the present invention were measured as shown in FIG. 7, and the results are summarized in the table below.

<표> 도핑 위치별 As-dep SnO<Table> As-dep SnO by doping location 22 :Al 소자 I-V 특성:Al element I-V characteristics

증착 직후(As-dep) 상태에서의 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층을 포함하는 소자의 I-V 특성 결과는 먼저 두께 1/4(비교예 1)와 3/4(비교예 2) 위치의 도핑에서 유사한 온/오프 전류 특성을 가짐을 알 수 있다. 이와는 반대로 1/2(실시예) 도핑에서는 온/오프 전류 특성이 떨어지는 것을 알 수 있다.The IV characteristic results of a device containing a SnO 2 :Al (aluminum doped tin oxide) channel layer immediately after deposition (As-dep) are first obtained with thicknesses of 1/4 (Comparative Example 1) and 3/4 (Comparative Example 2). It can be seen that the doping of the position has similar on/off current characteristics. On the contrary, it can be seen that in the 1/2 (Example) doping, the on/off current characteristics are deteriorated.

상기와 같은 비교예들의 박막 트랜지스터의 전기적 특성은 채널을 형성할 때 두께 1/4와 3/4 위치의 알루미늄 도핑 영역이 아닌 비정질의 SnO2 부분의 영역에서 채널(전하농도 = 1016~1018/㎤)이 형성되었기 때문인 것으로 추정된다. 반면 상기 실시예의 박막 트랜지스터의 전기적 특성은 알루미늄 도핑층의 방해로 인해 채널을 형성하지 못하고 또한 전하의 이동이 쉽지 않게 되어 그 결과 온/오프 전류 비와 전하 이동도(field effect mobility)가 감소한 것으로 추정된다.The electrical characteristics of the thin film transistors of the comparative examples above are similar to those in the amorphous SnO 2 region rather than the aluminum doped region at the 1/4 and 3/4 thickness positions when forming the channel (charge concentration = 10 16 ~ 10 18 It is presumed that this is because /㎤) was formed. On the other hand, the electrical characteristics of the thin film transistor of the above example are presumed to be such that due to the obstruction of the aluminum doping layer, a channel cannot be formed and charge movement is not easy, resulting in a decrease in the on/off current ratio and charge mobility (field effect mobility). do.

이와는 달리 300~500℃ 대기(air) 어닐링 후 본 발명의 실시예 및 비교예들에 따른 박막 트랜지스터는 전류-전압 특성은 도 8 내지 10과 같이 측정되었고 그 결과는 아래의 표들과 같이 정리된다.In contrast, after air annealing at 300 to 500°C, the current-voltage characteristics of the thin film transistors according to the examples and comparative examples of the present invention were measured as shown in FIGS. 8 to 10, and the results are summarized in the tables below.

<표> 도핑 위치별 300℃ 대기(air) 어닐링된 SnO<Table> 300℃ air annealed SnO by doping location 22 :Al 소자 I-V 특성:Al element I-V characteristics

<표> 도핑 위치별 400℃ 대기(air) 어닐링된 SnO<Table> 400℃ air annealed SnO by doping location 22 :Al 소자 I-V 특성:Al element I-V characteristics

<표> 도핑 위치별 500℃ 대기(air) 어닐링된 SnO<Table> 500℃ air annealed SnO by doping location 22 :Al 소자 I-V 특성:Al element I-V characteristics

먼저 300~500℃에서 어닐링된 비교예들의 박막 트랜지스터의 전기적 특성은 모두 증착 직후(as-dep)의 결과와는 반대로 온/오프 전류 비 특성이 저하되었다. 비교예들의 박막 트랜지스터의 상기 특성 저하는 어닐링으로 인해 이산화 주석(SnO2)이 안정한 상(phase)인 결정상으로 상변태 되었기 때문인 것으로 추정된다.First, the electrical properties of the thin film transistors of comparative examples annealed at 300 to 500°C were all reduced in on/off current ratio characteristics, contrary to the results immediately after deposition (as-dep). It is presumed that the deterioration in the characteristics of the thin film transistors of the comparative examples is due to the phase transformation of tin dioxide (SnO 2 ) into a crystalline phase, which is a stable phase, due to annealing.

반면 비교예들과는 달리 300~500℃에서 어닐링된 본 발명의 실시예의 박막 트랜지스터에서는 온/오프 전류 비가 스위칭 소자로 사용하기에 충분한 정도로 증가한 것으로 측정되었다. 본 발명의 실시예의 박막 트랜지스터에서의 상기 특성 향상은 1/2 위치의 알루미늄 도핑층이 SnO2:Al SnO2:Al(알루미늄 도핑 주석 산화물) 채널에서 결정화를 방해하여 스위칭 소자로 사용하기에 적절한 1016~1018/㎤ 수준의 전하농도 영역에서 채널을 형성하는 것에서 기인한 것으로 추정된다.On the other hand, unlike the comparative examples, in the thin film transistor of the example of the present invention annealed at 300 to 500° C., the on/off current ratio was measured to be increased enough to be used as a switching device. The improvement in characteristics in the thin film transistor of the embodiment of the present invention is that the aluminum doped layer at the 1/2 position prevents crystallization in the SnO 2 :Al SnO 2 :Al (aluminum doped tin oxide) channel, making it suitable for use as a switching device. It is believed to be due to the formation of a channel in the charge concentration range of 16 to 10 18 /cm3.

한편 본 명세서에서 기재하지는 않았으나 200℃에서 어닐링 된 1/2 위치의 알루미늄 도핑층을 포함하는 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층의 박막 트랜지스터는 도 7의 증착 직후(As-dep) 상태의 1/2 위치의 알루미늄 도핑층을 포함하는 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층의 박막 트랜지스터와 동일하게 온/오프 전류 특성이 떨어지는 것으로 측정되었다. 이는 200℃ 어닐링시 주석 화학종인 주석 전구체와 산소 화학종의 반응으로 형성되는 주석 산화물이 너무 낮은 어닐링 온도로 인해 결정을 형성하지 못하기 때문인 것으로 추정된다.Meanwhile, although not described in this specification, the thin film transistor of the SnO 2 :Al (aluminum doped tin oxide) channel layer including the aluminum doped layer at the 1/2 position annealed at 200°C is in the state immediately after deposition (As-dep) in FIG. It was measured that the on/off current characteristics were deteriorated in the same way as a thin film transistor of a SnO 2 :Al (aluminum doped tin oxide) channel layer containing an aluminum doped layer at the 1/2 position. This is presumed to be because tin oxide, which is formed by the reaction of a tin precursor and an oxygen chemical species, does not form crystals due to the too low annealing temperature during annealing at 200°C.

또한 본 명세서에서 기재하지는 안았으나 550℃에서 어닐링 된 1/2 위치의 알루미늄 도핑층을 포함하는 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층의 박막 트랜지스터는 도 8 내지 10의 300~500℃에서 어닐링된 1/4 및 3/4 위치의 알루미늄 도핑층을 포함하는 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층의 박막 트랜지스터와 동일하게 온/오프 전류 특성이 떨어지는 것으로 측정되었다. 550℃ 어닐링은 알루미늄의 주석 산화물층(50)으로 알루미늄과 갈륨(Ga)이 반도체 에너지 밴드 갭에서 shallow level로 들어가서 p-type 특성을 나타내어 트랜지스터의 특성을 저하시키기 때문인 것으로 추정된다.In addition, although not described in this specification, the thin film transistor of the SnO 2 :Al (aluminum doped tin oxide) channel layer including the aluminum doped layer at the 1/2 position annealed at 550 ° C. is annealed at 300 to 500 ° C in FIGS. 8 to 10. It was measured that the on/off current characteristics were deteriorated in the same way as the thin film transistor of the SnO 2 :Al (aluminum doped tin oxide) channel layer containing annealed aluminum doped layers at 1/4 and 3/4 positions. It is presumed that the 550°C annealing is because aluminum and gallium (Ga) enter the tin oxide layer 50 of aluminum to a shallow level in the semiconductor energy band gap, exhibiting p-type characteristics, and deteriorating the characteristics of the transistor.

XRD 평가XRD evaluation

상기와 같은 본 발명의 실시예(1/2 위치 도핑층)와 비교예들(1/4 또는 3/4 위치 도핑층)에 따른 박막 트랜지스터의 전류-전압 특성에 대한 원인을 파악하기 위해, SnO2:Al(알루미늄 도핑 주석 산화물) 채널층의 결정성 분석이 XRD를 통해 수행되었다.In order to determine the cause of the current-voltage characteristics of the thin film transistor according to the embodiment of the present invention (1/2 position doping layer) and comparative examples (1/4 or 3/4 position doping layer), SnO 2 :Crystallinity analysis of the Al (aluminium-doped tin oxide) channel layer was performed through XRD.

도 11 내지 14는 각각 본 발명의 실시예(1/2 위치 도핑층)와 비교예들(1/4 또는 3/4 위치 도핑층)에 따른 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층의 증착 후 및 300~500℃에서 대기(air) 어닐링된(as-annealed) XRD 결과이다.11 to 14 show the SnO 2 :Al (aluminum doped tin oxide) channel layer according to the embodiment of the present invention (1/2 position doped layer) and comparative examples (1/4 or 3/4 position doped layer), respectively. This is the XRD result after deposition and as-annealed in air at 300~500℃.

먼저 도 11에서 보여주는 바와 같이, 증착 직후(as-dep) 본 발명의 실시예와 비교예들의 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층뿐만 아니라 도핑되지 않은 주석 산화물층(SnO2)은 모두 비정질(amorphous) 구조를 가지는 것으로 나타났다.First, as shown in FIG. 11, the undoped tin oxide layer (SnO 2 ) as well as the SnO 2 :Al (aluminum doped tin oxide) channel layer of the examples and comparative examples of the present invention immediately after deposition (as-dep) were all It was found to have an amorphous structure.

반면 후속 어닐링 공정은 발명의 실시예와 비교예들의 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층뿐만 아니라 도핑되지 않은 주석 산화물층(SnO2)의 결정구조를 크게 변화시킨다. On the other hand, the subsequent annealing process significantly changes the crystal structure of the undoped tin oxide layer (SnO 2 ) as well as the SnO 2 :Al (aluminum-doped tin oxide) channel layer of the inventive examples and comparative examples.

먼저 본 발명의 실시예와 비교예들의 SnO2:Al(알루미늄 도핑 주석 산화물) 채널층과 도핑되지 않은 주석 산화물(SnO2)층은 모두 300~500℃의 후속 어닐링 공정에 의해 결정성을 나타내고 있음을 도 12 내지 14를 통해 알 수 있다. 또한 도핑되지 않은 주석 산화물(SnO2) 및 SnO2:Al(알루미늄 도핑 주석 산화물)의 결정 구조는 모두 rutile 결정 구조를 가지는 것으로 측정되었다.First, the SnO 2 :Al (aluminum-doped tin oxide) channel layer and the undoped tin oxide (SnO 2 ) layer of the examples and comparative examples of the present invention both show crystallinity through a subsequent annealing process at 300 to 500 ° C. This can be seen through Figures 12 to 14. In addition, the crystal structures of undoped tin oxide (SnO 2 ) and SnO 2 :Al (aluminum-doped tin oxide) were both measured to have rutile crystal structures.

그러나 본 발명의 실시예의 채널층 두께 1/2 위치의 알루미늄 도핑에서는 rutile 구조의 XRD의 반치 전폭(full width half maximum: FWHM)은 본 발명의 비교예들 또는 도핑되지 않은 주석 산화물(SnO2) 대비 보다 넓은 경향을 가짐을 도 12 내지 14를 통해 알 수 있다. However, in the case of aluminum doping at 1/2 the channel layer thickness of the embodiment of the present invention, the full width half maximum (FWHM) of the XRD of the rutile structure is compared to the comparative examples of the present invention or undoped tin oxide (SnO 2 ). It can be seen from Figures 12 to 14 that there is a broader trend.

아래의 표는 본 발명의 비교예들인 채널층 두께 1/4과 3/4 위치에서 도핑되고 후속 어닐링된 SnO2:Al(알루미늄 도핑 주석 산화물) 박막과 본 발명의 실시예인 채널층 두께 1/2 위치에서 도핑되고 후속 어닐링된 SnO2:Al(알루미늄 도핑 주석 산화물) 박막의 (200)면 기준의 XRD의 반치 전폭 측정 결과를 요약한 것이다.The table below shows the SnO 2 :Al (aluminum doped tin oxide) thin films doped and subsequently annealed at the channel layer thickness 1/4 and 3/4 positions, which are comparative examples of the present invention, and the channel layer thickness 1/2, which is an embodiment of the present invention. This is a summary of the full-width-at-maximum measurement results of XRD based on the (200) plane of a site-doped and subsequently annealed SnO 2 :Al (aluminum-doped tin oxide) thin film.

<표> 대기(air) 어닐링에 따른 (200)면 기준 XRD 반치 전폭<Table> XRD full width at half maximum based on (200) plane according to air annealing

본 발명의 실시예인 채널층 두께 1/2 위치에서 도핑된 SnO2:Al(알루미늄 도핑 주석 산화물) 박막은 비교예들인 채널층 두께 1/4과 3/4 위치에서 도핑된 SnO2:Al(알루미늄 도핑 주석 산화물) 박막보다 XRD 반치 전폭이 전체 어닐링 온도 범위에서 최소 40% 이상 큰 것을 상기 표의 측정 결과로부터 알 수 있다. 또한 본 발명의 실시예인 채널층 두께 1/2 위치에서 도핑된 SnO2:Al(알루미늄 도핑 주석 산화물) 박막은 도핑되지 않은 주석 산화물(SnO2) 보다 XRD 반치 전폭이 전체 어닐링 온도 범위에서 160% 내지 213% 이상 큰 것을 상기 표의 측정 결과로부터 알 수 있다.The SnO 2 :Al (aluminum-doped tin oxide) thin film doped at 1/2 the thickness of the channel layer, which is an example of the present invention, is similar to the SnO 2 :Al (aluminum doped tin oxide) thin film doped at 1/4 and 3/4 of the channel layer thickness, which are comparative examples. It can be seen from the measurement results in the table above that the XRD full width at half maximum is at least 40% greater than that of the doped tin oxide thin film over the entire annealing temperature range. In addition, the SnO 2 :Al (aluminum doped tin oxide) thin film doped at 1/2 the thickness of the channel layer, which is an embodiment of the present invention, has an XRD full width at half maximum of 160% to 160% over the entire annealing temperature range compared to the undoped tin oxide (SnO 2 ). It can be seen from the measurement results in the table above that it is greater than 213%.

상기 XRD 반치 전폭 결과는 본 발명의 실시예의 채널층 두께 1/2 위치의 도핑 후 어닐링된 박막의 결정성이 비교예들 및 도핑되지 않은 주석 산화물(SnO2)층 대비 떨어진다는 의미이다. 본 발명의 실시예의 결정성 저하는 도핑된 알루미늄이 어닐링으로 인해 SnO2 내부로 확산되어 SnO2의 결정화를 방해하였기 때문인 것으로 판단된다. 본 발명의 실시예의 상기 낮은 결정성은 상기 I-V 분석에서 어닐링된 본 발명의 실시예의 채널층을 가지는 소자의 온/오프 전류 비가 확보될 수 있었던 이유들 중 하나인 것으로 판단된다.The XRD full width at half maximum result means that the crystallinity of the annealed thin film after doping at 1/2 the thickness of the channel layer of the example of the present invention is lower than that of the comparative examples and the undoped tin oxide (SnO 2 ) layer. It is believed that the decrease in crystallinity of the embodiment of the present invention is because the doped aluminum diffused into SnO 2 due to annealing, thereby preventing crystallization of SnO 2 . It is believed that the low crystallinity of the embodiment of the present invention is one of the reasons why the on/off current ratio of the device having the annealed channel layer of the embodiment of the present invention was able to be secured in the IV analysis.

반면 본 발명의 비교예들인 채널층 두께 1/4과 3/4 위치에서 도핑되고 후속 어닐링된 SnO2:Al(알루미늄 도핑 주석 산화물) 박막은 본 발명의 실시예 대비 상기 XRD 반치 전폭이 더 작은 것으로 측정되었다. 이는 다시 본 발명의 비교예들의 SnO2:Al(알루미늄 도핑 주석 산화물) 박막은 높은 결정성을 가지는 것을 의미한다. On the other hand, the SnO 2 :Al (aluminum doped tin oxide) thin films doped and subsequently annealed at 1/4 and 3/4 channel layer thickness positions, which are comparative examples of the present invention, have a smaller XRD full width at half maximum compared to the examples of the present invention. It was measured. This again means that the SnO 2 :Al (aluminum doped tin oxide) thin films of the comparative examples of the present invention have high crystallinity.

이산화 주석(SnO2)은 높은 결정성을 가질수록 높은 전하 농도(1020~1022/㎤)를 가진다. 이와 같은 정도의 전하 농도를 가지는 박막은 현재 투명전도막으로 널리 사용되는 ITO가 가지는 전하 농도와 유사한 수준이므로 박막 트랜지스터 소자로 사용되기에는 부적합하다.The higher the crystallinity of tin dioxide (SnO 2 ), the higher the charge concentration (10 20 to 10 22 /cm3). A thin film with this level of charge concentration is similar to the charge concentration of ITO, which is currently widely used as a transparent conductive film, and is therefore unsuitable for use as a thin film transistor device.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.Although the above description focuses on the embodiments of the present invention, various changes and modifications can be made at the level of those skilled in the art. Accordingly, it will be understood that such changes and modifications are included within the scope of the present invention as long as they do not depart from the scope of the present invention.

10: 기판 20: 게이트 전극
30: 게이트 절연막 40: 소스/드레인 전극
50: 채널층 60: 알루미늄 도핑층10: substrate 20: gate electrode
30: gate insulating film 40: source/drain electrode
50: Channel layer 60: Aluminum doping layer

Claims (11)

삭제delete 삭제delete 삭제delete 삭제delete 기판 상에 게이트 전극을 형성하는 공정;
상기 게이트 전극 상에 게이트 절연층을 형성하는 공정;
상기 게이트 절연층 상에 채널층을 형성하는 공정;
상기 게이트 절연층 상에 위치하며 상기 채널층을 사이에 두고 상호 이격된 소스 전극과 드레인 전극을 형성하는 공정;
어닐링 공정;을 포함하고,
상기 채널층을 형성하는 공정은 주석 산화물(SnOx) 사이클/아르곤(Ar) 퍼징/알루미늄 산화물(Al2O3) 사이클/아르곤 퍼징 단계를 포함하며, 적어도 1회의 상기 알루미늄 산화물(Al2O3) 사이클은 복수 회 수행되는 주석 산화물(SnOx) 사이클의 전체 회수 중 절반 회수가 진행된 후에 수행되고, 상기 알루미늄 산화물(Al2O3) 사이클이 완료된 후에 나머지 절반 회수의 주석 산화물 사이클이 수행되는 것; 및
상기 어닐링 공정 후 상기 채널층의 XRD 반치 전폭(full width half maximum)은 (200)면 피크를 기준으로 도핑되지 않은 주석 산화물(SnO2)의 XRD 반치 전폭보다 큰 것;을 특징으로 하는 박막 트랜지스터의 제조 방법.
A process of forming a gate electrode on a substrate;
A process of forming a gate insulating layer on the gate electrode;
A process of forming a channel layer on the gate insulating layer;
forming a source electrode and a drain electrode positioned on the gate insulating layer and spaced apart from each other with the channel layer interposed therebetween;
Including an annealing process,
The process of forming the channel layer includes a tin oxide ( SnO ) The cycle is performed after half of the total number of tin oxide ( SnO thing; and
After the annealing process, the XRD full width half maximum of the channel layer is larger than the XRD full width half maximum of undoped tin oxide (SnO 2 ) based on the (200) plane peak. Manufacturing method.
 제5항에 있어서,
상기 주석 산화물(SnOx) 사이클은 원자층 증착법(ALD)을 이용하며, 각 단계는 주석 화학종을 공급하여 기판 위에 주석 화학종을 흡착시키는 단계/아르곤 퍼징 단계/산소 원을 공급하여 주석 화학종이 흡착된 기판 위에 산소 화학종을 흡착시켜 산화 반응을 일으키는 단계/아르곤 퍼징 단계를 포함하는 것;을 특징으로 하는 박막 트랜지스터의 제조 방법.
According to clause 5,
The tin oxide ( SnO A method of manufacturing a thin film transistor comprising a step of causing an oxidation reaction by adsorbing oxygen species on the adsorbed substrate/argon purging step.
 제6항에 있어서,
상기 주석 화학종은 4가 주석 전구체를 포함하고, 상기 산소 원은 오존 또는 산소인 것;을 특징으로 하는 박막 트랜지스터의 제조 방법.
According to clause 6,
The tin chemical species includes a tetravalent tin precursor, and the oxygen source is ozone or oxygen.
 제5항에 있어서,
상기 어닐링 공정은 대기(air)에서 300~500℃ 온도범위에서 수행되는 것; 을 특징으로 하는 박막 트랜지스터의 제조 방법.
According to clause 5,
The annealing process is performed in the temperature range of 300 to 500° C. in air; A method of manufacturing a thin film transistor, characterized by:
 제8항에 있어서,
상기 어닐링 공정 후 상기 채널층의 전하농도는 1016~1018/㎤인 것;을 특징으로 하는 박막 트랜지스터의 제조 방법.
According to clause 8,
A method of manufacturing a thin film transistor, characterized in that the charge concentration of the channel layer after the annealing process is 10 16 ~ 10 18 /cm3.
 제8항에 있어서,
상기 어닐링 공정 후 상기 박막 트랜지스터의 전하 이동도(field effect mobility)는 0.1~4 ㎠/Vs이고, 온/오프 전류 비는 (1~10)*106 인 것;을 특징으로 하는 박막 트랜지스터의 제조 방법.
According to clause 8,
After the annealing process, the charge mobility (field effect mobility) of the thin film transistor is 0.1 to 4 cm2/Vs, and the on/off current ratio is (1 to 10) * 10 6. Manufacturing of a thin film transistor, characterized in that method.
 제8항에 있어서,
상기 어닐링 공정 후 상기 채널층의 XRD 반치 전폭은 (200)면 피크를 기준으로 도핑되지 않은 주석 산화물(SnO2)의 XRD 반치 전폭보다 1.6배 내지 2.13배 큰 것;을 특징으로 하는 박막 트랜지스터의 제조 방법.
According to clause 8,
After the annealing process, the XRD full width at half maximum of the channel layer is 1.6 to 2.13 times greater than the XRD full width at half maximum of undoped tin oxide (SnO 2 ) based on the (200) plane peak. Manufacturing of a thin film transistor, characterized in that method.
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