KR102656092B1 - Display device and method of manufacturing the same - Google Patents

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Abstract

표시 장치는 표시 영역 및 주변 영역을 포함하는 기판, 기판 상의 주변 영역에 배치되는 제1 도전층, 제1 도전층을 덮는 절연층, 그리고 절연층 상의 주변 영역에 배치되고, 복수의 제1 구멍들을 포함하는 제2 도전층을 포함할 수 있다. 제1 도전층은 제2 도전층의 제1 구멍들과 중첩하지 않을 수 있다.The display device includes a substrate including a display area and a peripheral area, a first conductive layer disposed in the peripheral area on the substrate, an insulating layer covering the first conductive layer, and a peripheral area on the insulating layer, and a plurality of first holes. It may include a second conductive layer that includes. The first conductive layer may not overlap the first holes of the second conductive layer.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}Display device and method of manufacturing the same {DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 구멍들을 구비하는 도전층을 포함하는 표시 장치 및 이러한 표시 장치의 제조 방법에 관한 것이다.The present invention relates to a display device. More specifically, the present invention relates to a display device including a conductive layer having a plurality of holes and a method of manufacturing such a display device.

현재 알려져 있는 평판 표시 장치에는 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치, 전계 효과 표시 장치, 전기 영동 표시 장치 등이 있다. 특히, 유기 발광 표시 장치는 두 개의 전극들과 그 사이에 위치하는 유기 발광층을 포함하고, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하며, 상기 여기자가 에너지를 방출하면서 발광할 수 있다. 유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도, 빠른 응답 속도 등의 고품위 특성을 나타내므로 차세대 표시 장치로 주목을 받고 있다.Currently known flat panel displays include liquid crystal displays, plasma displays, organic light emitting displays, field effect displays, and electrophoretic displays. In particular, the organic light emitting display device includes two electrodes and an organic light emitting layer positioned between them, and electrons injected from one electrode and holes injected from the other electrode combine in the organic light emitting layer to generate exciton. (exciton) is formed, and the exciton can emit light while emitting energy. Organic light emitting display devices have self-luminance characteristics and, unlike liquid crystal displays, do not require a separate light source, thus reducing thickness and weight. In addition, organic light emitting display devices are attracting attention as next-generation display devices because they exhibit high-quality characteristics such as low power consumption, high brightness, and fast response speed.

유기 발광 표시 장치는 트랜지스터, 커패시터 등과 같은 소자들 상에 배치되어 이들을 보호하고, 유기 절연 물질을 포함하는 절연층을 포함할 수 있다. 한편, 유기 절연 물질을 포함하는 상기 절연층의 단기적인 또는 장기적인 화학 분해로 인하여, 상기 절연층으로부터 가스가 발생될 수 있다. 이러한 가스는 상기 유기 발광층에 유입되어 암점(dark spot) 및 화소 수축(pixel shrinkage) 등의 불량을 일으킬 수 있다.The organic light emitting display device may be disposed on and protect elements such as transistors and capacitors, and may include an insulating layer containing an organic insulating material. Meanwhile, gas may be generated from the insulating layer due to short-term or long-term chemical decomposition of the insulating layer containing an organic insulating material. These gases may flow into the organic light-emitting layer and cause defects such as dark spots and pixel shrinkage.

불량을 일으킬 수 있는 상기 가스를 상기 절연층으로부터 배출하기 위하여 상기 절연층 상에 배치되는 도전층에 복수의 구멍들이 형성될 수 있다. 다만, 상기 도전층에 구멍들을 형성하는 과정에서 상기 절연층이 함께 식각되어 상기 절연층에 구멍들이 형성될 수 있고, 상기 절연층의 구멍들을 통해 상기 절연층의 하부에 위치하는 도전층과 상기 절연층의 상부에 위치하는 도전층이 서로 단락될 염려가 있다.A plurality of holes may be formed in the conductive layer disposed on the insulating layer to discharge the gas that may cause defects from the insulating layer. However, in the process of forming holes in the conductive layer, the insulating layer may be etched together to form holes in the insulating layer, and the conductive layer located below the insulating layer and the insulating layer may be formed through the holes in the insulating layer. There is a risk that the conductive layers located on top of the layer may short-circuit each other.

본 발명의 일 목적은 구멍들을 통한 도전층들 사이의 단락이 방지된 표시 장치를 제공하는 것이다.One object of the present invention is to provide a display device in which short circuit between conductive layers through holes is prevented.

본 발명의 다른 목적은 구멍들을 통한 도전층들 사이의 단락을 방지하기 위한 표시 장치의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a display device to prevent short circuits between conductive layers through holes.

다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the purpose of the present invention is not limited to these purposes, and may be expanded in various ways without departing from the spirit and scope of the present invention.

전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 표시 영역 및 주변 영역을 포함하는 기판, 상기 기판 상의 상기 주변 영역에 배치되는 제1 도전층, 상기 제1 도전층을 덮는 절연층, 그리고 상기 절연층 상의 상기 주변 영역에 배치되고, 복수의 제1 구멍들을 포함하는 제2 도전층을 포함할 수 있다. 상기 제1 도전층은 상기 제2 도전층의 상기 제1 구멍들과 중첩하지 않을 수 있다.In order to achieve the above-described object of the present invention, a display device according to embodiments includes a substrate including a display area and a peripheral area, a first conductive layer disposed in the peripheral area on the substrate, and the first conductive layer. It may include a covering insulating layer, and a second conductive layer disposed in the peripheral area on the insulating layer and including a plurality of first holes. The first conductive layer may not overlap the first holes of the second conductive layer.

일 실시예에 있어서, 상기 표시 장치는 상기 제2 도전층 상의 상기 주변 영역에 배치되고, 상기 제1 구멍들에 대응하는 복수의 제2 구멍들을 포함하는 제3 도전층을 더 포함할 수 있다.In one embodiment, the display device may further include a third conductive layer disposed in the peripheral area on the second conductive layer and including a plurality of second holes corresponding to the first holes.

일 실시예에 있어서, 각각의 상기 제2 구멍들의 폭은 각각의 상기 제1 구멍들의 폭보다 작을 수 있다.In one embodiment, the width of each of the second holes may be smaller than the width of each of the first holes.

일 실시예에 있어서, 상기 제3 도전층은 상기 제2 도전층의 측면을 덮을 수 있다.In one embodiment, the third conductive layer may cover a side surface of the second conductive layer.

일 실시예에 있어서, 상기 절연층은 상기 제1 구멍들에 대응하는 복수의 오목부들을 포함할 수 있다.In one embodiment, the insulating layer may include a plurality of concave portions corresponding to the first holes.

일 실시예에 있어서, 각각의 상기 오목부들의 폭은 각각의 상기 제1 구멍들의 폭과 실질적으로 같을 수 있다.In one embodiment, the width of each of the recesses may be substantially equal to the width of each of the first holes.

일 실시예에 있어서, 각각의 상기 제2 구멍들의 폭은 각각의 상기 오목부들의 폭보다 작을 수 있다.In one embodiment, the width of each of the second holes may be smaller than the width of each of the recesses.

일 실시예에 있어서, 상기 제3 도전층의 단부는 각각의 상기 오목부들 내에 위치할 수 있다.In one embodiment, an end of the third conductive layer may be located within each of the concave portions.

일 실시예에 있어서, 상기 절연층은 유기 절연 물질을 포함할 수 있다.In one embodiment, the insulating layer may include an organic insulating material.

일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 주변 영역에 배치되고, 상기 표시 영역에 제1 스캔 전압 및 상기 제1 스캔 전압보다 작은 제2 스캔 전압을 포함하는 스캔 신호를 전송하는 스캔 구동부를 더 포함할 수 있다. 상기 제1 도전층은 상기 제1 스캔 전압을 전송할 수 있다.In one embodiment, the display device is disposed in the peripheral area on the substrate, and a scan driver configured to transmit a scan signal including a first scan voltage and a second scan voltage smaller than the first scan voltage to the display area. It may further include. The first conductive layer may transmit the first scan voltage.

일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역에 배치되고, 화소 전극, 발광층, 및 대향 전극을 포함하는 유기 발광 소자를 더 포함할 수 있다. 상기 제2 도전층은 상기 대향 전극과 전기적으로 연결될 수 있다.In one embodiment, the display device may further include an organic light emitting device disposed in the display area on the substrate and including a pixel electrode, a light emitting layer, and a counter electrode. The second conductive layer may be electrically connected to the counter electrode.

전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상의 주변 영역에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 덮는 절연층을 형성하는 단계, 상기 절연층 상의 상기 주변 영역에 제2 도전층을 형성하는 단계, 그리고 상기 제2 도전층에 상기 제1 도전층과 중첩하지 않는 복수의 제1 구멍들을 형성하는 단계를 포함할 수 있다.In order to achieve another object of the present invention described above, a method of manufacturing a display device according to embodiments includes forming a first conductive layer in a peripheral area on a substrate, forming an insulating layer covering the first conductive layer. , forming a second conductive layer in the peripheral area on the insulating layer, and forming a plurality of first holes in the second conductive layer that do not overlap the first conductive layer.

일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제2 도전층 상의 상기 주변 영역에 상기 제1 구멍들에 대응하는 복수의 제2 구멍들을 포함하는 제3 도전층을 형성하는 단계를 더 포함할 수 있다.In one embodiment, the method of manufacturing the display device further includes forming a third conductive layer including a plurality of second holes corresponding to the first holes in the peripheral area on the second conductive layer. can do.

일 실시예에 있어서, 각각의 상기 제2 구멍들의 폭은 각각의 상기 제1 구멍들의 폭보다 작을 수 있다.In one embodiment, the width of each of the second holes may be smaller than the width of each of the first holes.

일 실시예에 있어서, 상기 제3 도전층은 상기 제2 도전층의 측면을 덮을 수 있다.In one embodiment, the third conductive layer may cover a side surface of the second conductive layer.

일 실시예에 있어서, 상기 절연층은 상기 제1 구멍들에 대응하는 복수의 오목부들을 포함할 수 있다.In one embodiment, the insulating layer may include a plurality of concave portions corresponding to the first holes.

일 실시예에 있어서, 상기 오목부들은 상기 제1 구멍들과 실질적으로 동시에 형성될 수 있다.In one embodiment, the recesses may be formed substantially simultaneously with the first holes.

일 실시예에 있어서, 각각의 상기 제2 구멍들의 폭은 각각의 상기 오목부들의 폭보다 작을 수 있다.In one embodiment, the width of each of the second holes may be smaller than the width of each of the recesses.

일 실시예에 있어서, 상기 제3 도전층의 단부는 각각의 상기 오목부들 내에 위치할 수 있다.In one embodiment, an end of the third conductive layer may be located within each of the concave portions.

일 실시예에 있어서, 상기 절연층은 유기 절연 물질을 포함할 수 있다.In one embodiment, the insulating layer may include an organic insulating material.

본 발명의 실시예들에 따른 표시 장치에 따르면, 제1 도전층이 제2 도전층의 제1 구멍들과 중첩하지 않음으로써, 제3 도전층이 제2 도전층의 측면을 덮으면서 제2 도전층의 하부까지 연장되더라도 제3 도전층이 제1 도전층과 단락되지 않을 수 있다.According to the display device according to embodiments of the present invention, the first conductive layer does not overlap the first holes of the second conductive layer, so that the third conductive layer covers the side of the second conductive layer and the second conductive layer Even if it extends to the bottom of the layer, the third conductive layer may not be short-circuited with the first conductive layer.

본 발명의 실시예들에 따른 표시 장치의 제조 방법에 따르면, 제1 도전층과 중첩하지 않도록 제2 도전층에 제1 구멍들을 형성함으로써, 제1 구멍들 내에 제3 도전층이 형성되더라도 제3 도전층이 제1 도전층과 단락되지 않을 수 있다.According to the method of manufacturing a display device according to embodiments of the present invention, first holes are formed in the second conductive layer so as not to overlap the first conductive layer, so that even if the third conductive layer is formed in the first holes, the third conductive layer The conductive layer may not be short-circuited with the first conductive layer.

다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the effects described above, and may be expanded in various ways without departing from the spirit and scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 도 3의 표시 장치의 표시 영역을 나타내는 단면도이다.
도 5는 도 3의 표시 장치의 주변 영역을 나타내는 평면도이다.
도 6은 도 5의 VI 영역을 나타내는 평면도이다.
도 7은 도 6을 VII-VII' 선을 따라 자른 단면도이다.
도 8, 도 9, 도 10, 도 11, 및 도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.1 is a block diagram showing a display device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a pixel of the display device of FIG. 1.
Figure 3 is a plan view showing a display device according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing the display area of the display device of FIG. 3.
FIG. 5 is a plan view showing a peripheral area of the display device of FIG. 3 .
FIG. 6 is a plan view showing area VI of FIG. 5.
FIG. 7 is a cross-sectional view of FIG. 6 taken along line VII-VII'.
FIGS. 8, 9, 10, 11, and 12 are cross-sectional views showing a method of manufacturing a display device according to an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.Hereinafter, a display device and a method of manufacturing the display device according to embodiments of the present invention will be described in more detail with reference to the accompanying drawings. Identical or similar reference numerals are used for identical components in the attached drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.1 is a block diagram showing a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시부(10), 스캔 구동부(20), 및 데이터 구동부(30)를 포함할 수 있다.Referring to FIG. 1 , a display device according to an embodiment of the present invention may include a display unit 10, a scan driver 20, and a data driver 30.

표시부(10)는 복수의 스캔선들(SL1~SLn) 및 복수의 데이터선들(DL1~DLm)의 교차부에 위치하며, 실질적인 행렬 형태로 배열되는 복수의 화소들(PX)을 포함할 수 있다. 스캔선들(SL1~SLn)은 행 방향인 제1 방향(DR1)으로 연장될 수 있고, 데이터선들(DL1~DLm)은 열 방향인 제2 방향(DR2)으로 연장될 수 있다.The display unit 10 is located at an intersection of a plurality of scan lines (SL1 to SLn) and a plurality of data lines (DL1 to DLm) and may include a plurality of pixels (PX) arranged in a substantial matrix. The scan lines SL1 to SLn may extend in the first direction DR1, which is the row direction, and the data lines DL1 to DLm may extend in the second direction DR2, which is the column direction.

스캔 구동부(20)는 스캔선들(SL1~SLn)의 단부들에 연결되어 스캔선들(SL1~SLn)에 스캔 신호들(S1~Sn)을 전송할 수 있다. 각각의 화소들(PX)은 스캔선들(SL1~SLn) 중에서 하나의 스캔선에 연결될 수 있고, 스캔선들(SL1~SLn)을 통해 화소들(PX)에 스캔 신호들(S1~Sn)이 전송될 수 있다.The scan driver 20 is connected to the ends of the scan lines SL1 to SLn and can transmit scan signals S1 to Sn to the scan lines SL1 to SLn. Each pixel (PX) may be connected to one scan line among the scan lines (SL1 to SLn), and scan signals (S1 to Sn) are transmitted to the pixels (PX) through the scan lines (SL1 to SLn). It can be.

스캔 구동부(20)에는 외부의 회로들로부터 제1 스캔 전압(VGH), 제2 스캔 전압(VGL), 및 클럭 신호(CLK)가 전송될 수 있고, 스캔 구동부(20)는 제1 스캔 전압(VGH), 제2 스캔 전압(VGL), 및 클럭 신호(CLK)를 이용하여 스캔 신호들(S1~Sn)을 생성할 수 있다. 제2 스캔 전압(VGL)은 제1 스캔 전압(VGH)보다 작을 수 있다. 예를 들면, 제1 스캔 전압(VGH)은 소정의 높은 레벨 전압일 수 있고, 제2 스캔 전압(VGL)은 소정의 낮은 레벨 전압이거나 접지 전압일 수 있다. 각각의 스캔 신호들(S1~Sn)은 제1 스캔 전압(VGH)과 제2 스캔 전압(VGL)을 포함할 수 있다.A first scan voltage (VGH), a second scan voltage (VGL), and a clock signal (CLK) may be transmitted to the scan driver 20 from external circuits, and the scan driver 20 may transmit the first scan voltage ( The scan signals (S1 to Sn) may be generated using the VGH), the second scan voltage (VGL), and the clock signal (CLK). The second scan voltage (VGL) may be smaller than the first scan voltage (VGH). For example, the first scan voltage VGH may be a predetermined high level voltage, and the second scan voltage VGL may be a predetermined low level voltage or a ground voltage. Each of the scan signals S1 to Sn may include a first scan voltage VGH and a second scan voltage VGL.

데이터 구동부(30)는 데이터선들(DL1~DLm)의 단부들에 연결되어 데이터선들(DL1~DLm)에 데이터 신호들(D1~Dm)을 전송할 수 있다. 각각의 화소들(PX)은 데이터선들(DL1~DLm) 중에서 하나의 데이터선에 연결될 수 있고, 데이터선들(DL1~DLm)을 통해 화소들(PX)에 데이터 신호들(D1~Dm)이 전송될 수 있다.The data driver 30 is connected to ends of the data lines DL1 to DLm and can transmit data signals D1 to Dm to the data lines DL1 to DLm. Each pixel (PX) may be connected to one of the data lines (DL1 to DLm), and data signals (D1 to Dm) are transmitted to the pixels (PX) through the data lines (DL1 to DLm). It can be.

각각의 화소들(PX)에는 외부의 전원들로부터 제1 화소 전압(VDD) 및 제2 화소 전압(VSS)이 전송될 수 있다. 제2 화소 전압(VSS)은 제1 화소 전압(VDD)보다 작을 수 있다. 예를 들면, 제1 화소 전압(VDD)은 소정의 높은 레벨 전압일 수 있고, 제2 화소 전압(VSS)은 소정의 낮은 레벨 전압이거나 접지 전압일 수 있다. 제1 화소 전압(VDD)은 제1 화소 전압선(VDDL)을 통해 화소들(PX)에 전송될 수 있다.The first pixel voltage (VDD) and the second pixel voltage (VSS) may be transmitted to each pixel (PX) from external power sources. The second pixel voltage (VSS) may be smaller than the first pixel voltage (VDD). For example, the first pixel voltage VDD may be a predetermined high level voltage, and the second pixel voltage VSS may be a predetermined low level voltage or a ground voltage. The first pixel voltage VDD may be transmitted to the pixels PX through the first pixel voltage line VDDL.

화소들(PX)은 데이터선들(DL1~DLm)을 통해 전송된 데이터 신호들(D1~Dm)에 따라 표시 소자로 공급되는 구동 전류에 의해 소정 휘도의 광을 방출할 수 있다. 이하에서는 편의상 표시 소자로서 유기 발광 소자(organic light emitting diode, OLED)를 포함하는 표시 장치에 대해 설명한다. 그러나 본 발명은 이에 한정되지 아니하고, 본 발명은 액정 표시 장치, 전기 영동 표시 장치 등 다양한 방식의 표시 장치에 적용될 수 있다.The pixels PX may emit light of a certain brightness by driving current supplied to the display element according to the data signals D1 to Dm transmitted through the data lines DL1 to DLm. Hereinafter, for convenience, a display device including an organic light emitting diode (OLED) as a display device will be described. However, the present invention is not limited to this, and the present invention can be applied to various types of display devices such as liquid crystal display devices and electrophoretic display devices.

도 2는 도 1의 표시 장치의 화소(PX)를 나타내는 회로도이다. 도 2는 i번째 스캔선(SLi) 및 j번째 데이터선(DLj)에 연결된 하나의 화소(PX)를 나타낼 수 있다.FIG. 2 is a circuit diagram showing a pixel PX of the display device of FIG. 1 . FIG. 2 may represent one pixel (PX) connected to the i-th scan line (SLi) and the j-th data line (DLj).

도 2를 참조하면, 본 발명의 일 실시예에 따른 화소(PX)는 복수의 트랜지스터들(TSW, TDR), 스토리지 커패시터(Cst), 및 유기 발광 소자(OLED)를 포함할 수 있다. 트랜지스터들(TSW, TDR)은 스위칭 트랜지스터(TSW) 및 구동 트랜지스터(TDR)를 포함할 수 있다.Referring to FIG. 2 , the pixel PX according to an embodiment of the present invention may include a plurality of transistors (TSW, TDR), a storage capacitor (Cst), and an organic light emitting device (OLED). The transistors (TSW, TDR) may include a switching transistor (TSW) and a driving transistor (TDR).

스위칭 트랜지스터(TSW)의 게이트 전극은 스캔선(SLi)에 연결되어 스캔 신호(Si)를 수신할 수 있고, 스위칭 트랜지스터(TSW)의 제1 전극은 데이터선(DLj)에 연결되어 데이터 신호(Dj)를 수신할 수 있으며, 스위칭 트랜지스터(TSW)의 제2 전극은 스토리지 커패시터(Cst)의 제1 전극 및 구동 트랜지스터(TDR)의 게이트 전극에 연결될 수 있다. 스위칭 트랜지스터(TSW)는 스캔 신호(Si)에 따라 턴-온되어 데이터 신호(Dj)를 구동 트랜지스터(TDR)의 상기 게이트 전극에 전송하는 스위칭 동작을 수행할 수 있다.The gate electrode of the switching transistor (TSW) is connected to the scan line (SLi) to receive the scan signal (Si), and the first electrode of the switching transistor (TSW) is connected to the data line (DLj) to receive the data signal (Dj). ) can be received, and the second electrode of the switching transistor (TSW) can be connected to the first electrode of the storage capacitor (Cst) and the gate electrode of the driving transistor (TDR). The switching transistor (TSW) is turned on according to the scan signal (Si) and can perform a switching operation of transmitting the data signal (Dj) to the gate electrode of the driving transistor (TDR).

구동 트랜지스터(TDR)의 게이트 전극은 스위칭 트랜지스터(TSW)의 상기 제2 전극 및 스토리지 커패시터(Cst)의 상기 제1 전극에 연결될 수 있고, 구동 트랜지스터(TDR)의 제1 전극은 제1 화소 전압선(VDDL)에 연결되어 제1 화소 전압(VDD)을 수신할 수 있으며, 구동 트랜지스터(TDR)의 제2 전극은 유기 발광 소자(OLED)의 애노드(anode)에 연결될 수 있다. 구동 트랜지스터(TDR)는 스위칭 트랜지스터(TSW)의 상기 스위칭 동작에 따라 데이터 신호(Dj)를 수신하여 유기 발광 소자(OLED)에 구동 전류를 공급할 수 있다.The gate electrode of the driving transistor (TDR) may be connected to the second electrode of the switching transistor (TSW) and the first electrode of the storage capacitor (Cst), and the first electrode of the driving transistor (TDR) may be connected to the first pixel voltage line ( VDDL) to receive the first pixel voltage (VDD), and the second electrode of the driving transistor (TDR) can be connected to the anode of the organic light emitting device (OLED). The driving transistor (TDR) may receive the data signal (Dj) according to the switching operation of the switching transistor (TSW) and supply a driving current to the organic light emitting device (OLED).

스토리지 커패시터(Cst)의 상기 제1 전극은 스위칭 트랜지스터(TSW)의 상기 제2 전극 및 구동 트랜지스터(TDR)의 상기 게이트 전극에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 전극은 제1 화소 전압선(VDDL)에 연결되어 제1 화소 전압(VDD)을 수신할 수 있다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(TSW)가 턴-오프되더라도 제1 화소 전압선(VDDL)과 구동 트랜지스터(TDR)의 상기 게이트 전극 사이의 전압을 유지할 수 있다.The first electrode of the storage capacitor Cst may be connected to the second electrode of the switching transistor TSW and the gate electrode of the driving transistor TDR, and the second electrode of the storage capacitor Cst may be connected to the first pixel voltage line. It may be connected to (VDDL) to receive the first pixel voltage (VDD). The storage capacitor Cst can maintain the voltage between the first pixel voltage line VDDL and the gate electrode of the driving transistor TDR even when the switching transistor TSW is turned off.

유기 발광 소자(OLED)의 상기 애노드는 구동 트랜지스터(TDR)의 상기 제2 전극에 연결될 수 있고, 유기 발광 소자(OLED)의 캐소드(cathode)는 제2 화소 전압(VSS)을 수신할 수 있다. 유기 발광 소자(OLED)는 구동 트랜지스터(TDR)로부터 공급된 상기 구동 전류에 의해 발광할 수 있다.The anode of the organic light emitting device (OLED) may be connected to the second electrode of the driving transistor (TDR), and the cathode of the organic light emitting device (OLED) may receive the second pixel voltage (VSS). An organic light emitting device (OLED) can emit light by the driving current supplied from a driving transistor (TDR).

도 2는 본 발명의 일 실시예에 따른 화소(PX)가 두 개의 트랜지스터들 및 하나의 커패시터를 포함하는 것을 예시하고 있으나, 본 발명은 이에 한정되지 아니하고, 다른 실시예들에 있어서, 화소(PX)는 세 개 이상의 트랜지스터들 및/또는 두 개 이상의 커패시터들을 포함할 수도 있다. 예를 들면, 화소(PX)는 구동 트랜지스터(TDR)의 문턱 전압 보상을 위한 트랜지스터, 구동 트랜지스터(TDR) 또는 유기 발광 소자(OLED)의 초기화를 위한 트랜지스터 등을 더 포함할 수도 있다.2 illustrates that the pixel PX according to an embodiment of the present invention includes two transistors and one capacitor, but the present invention is not limited thereto, and in other embodiments, the pixel PX ) may include three or more transistors and/or two or more capacitors. For example, the pixel PX may further include a transistor for compensating the threshold voltage of the driving transistor TDR, a transistor for initializing the driving transistor TDR, or the organic light emitting device OLED.

도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.Figure 3 is a plan view showing a display device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역(DA) 및 주변 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 주변 영역(PA)은 표시 영역(DA)의 외부에 배치될 수 있다. 예를 들면, 주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)에는 유기 발광 소자 등과 같은 표시 소자를 포함하는 화소들(PX) 및 화소들(PX)에 전기적 신호들을 전송하는 스캔선들(도 1의 SL1~SLn), 데이터선들(도 1의 DL1~DLm), 및 제1 화소 전압선(도 1의 VDDL)이 배치될 수 있다. 주변 영역(PA)에는 상기 전기적 신호들을 생성하여 화소들(PX)에 전송하는 스캔 구동부(도 1의 20) 및 데이터 구동부(도 1의 30)가 배치될 수 있다.Referring to FIG. 3 , a display device according to an embodiment of the present invention may include a substrate 100 including a display area DA and a peripheral area PA. The peripheral area PA may be placed outside the display area DA. For example, the peripheral area PA may surround the display area DA. The display area DA includes pixels PX including display elements such as organic light emitting devices, scan lines (SL1 to SLn in FIG. 1) and data lines (SL1 in FIG. 1) that transmit electrical signals to the pixels PX. DL1 to DLm), and a first pixel voltage line (VDDL in FIG. 1) may be disposed. A scan driver (20 in FIG. 1) and a data driver (30 in FIG. 1) that generate the electrical signals and transmit them to the pixels (PX) may be disposed in the peripheral area (PA).

도 4는 도 3의 표시 장치의 표시 영역(DA)을 나타내는 단면도이다. 예를 들면, 도 4는 표시 영역(DA) 내에 위치하는 하나의 화소(PX)를 나타낼 수 있다.FIG. 4 is a cross-sectional view showing the display area DA of the display device of FIG. 3 . For example, FIG. 4 may represent one pixel (PX) located within the display area (DA).

도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상의 표시 영역(DA)에 배치되는 트랜지스터(TR), 배선들(131, 151, 171), 및 유기 발광 소자(OLED)를 포함할 수 있다.Referring to FIG. 4, a display device according to an embodiment of the present invention includes a transistor (TR), wires 131, 151, and 171, and an organic light emitting element (TR) disposed in the display area DA on the substrate 100. OLED) may be included.

기판(100)은 유리, 금속, 또는 플라스틱을 포함할 수 있다. 일 실시예에 있어서, 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(PES), 폴리아크릴레이트(PAR), 폴리에테르 이미드(PEI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레프탈레이드(PET), 폴리페닐렌 설파이드(PPS), 폴리아릴레이트, 폴리이미드(PI), 폴리카보네이트(PC), 또는 셀룰로오스 아세테이트 프로피오네이트(CAP) 등과 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상기 물질들의 단층 또는 다층 구조를 가질 수 있고, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일 실시예에 있어서, 기판(100)은 유기층/무기층/유기층의 구조를 가질 수 있다.The substrate 100 may include glass, metal, or plastic. In one embodiment, the substrate 100 may include a material having flexible or bendable characteristics. When the substrate 100 has flexible or bendable characteristics, the substrate 100 may be made of polyethersulfone (PES), polyacrylate (PAR), polyether imide (PEI), polyethylene naphthalate (PEN), or polyethylene terephthalate. It may include polymer resins such as PET (PET), polyphenylene sulfide (PPS), polyarylate, polyimide (PI), polycarbonate (PC), or cellulose acetate propionate (CAP). The substrate 100 may have a single-layer or multi-layer structure of the above materials, and in the case of a multi-layer structure, it may further include an inorganic layer. In one embodiment, the substrate 100 may have a structure of organic layer/inorganic layer/organic layer.

기판(100) 상에는 버퍼층(105)이 배치될 수 있다. 버퍼층(105)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 버퍼층(105)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기물을 포함할 수 있다.A buffer layer 105 may be disposed on the substrate 100. The buffer layer 105 may include an inorganic material including oxide or nitride. The buffer layer 105 may serve to increase the smoothness of the upper surface of the substrate 100, and may include an inorganic material such as silicon oxide, silicon nitride, or silicon oxynitride.

버퍼층(105) 상의 표시 영역(DA)에는 반도체층(110)이 배치될 수 있다. 반도체층(110)은 다결정 실리콘, 비정질 실리콘, 산화물 반도체 등으로 형성될 수 있다.The semiconductor layer 110 may be disposed in the display area DA on the buffer layer 105. The semiconductor layer 110 may be formed of polycrystalline silicon, amorphous silicon, oxide semiconductor, etc.

반도체층(110)은 채널 영역, 상기 채널 영역의 양 측의 소스 영역 및 드레인 영역을 포함할 수 있다. 일 실시예에 있어서, 상기 소스 영역 및 상기 드레인 영역은 불순물로 도핑될 수 있고, 상기 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다.The semiconductor layer 110 may include a channel region, a source region on both sides of the channel region, and a drain region. In one embodiment, the source region and the drain region may be doped with an impurity, and the impurity may include an N-type impurity or a P-type impurity.

반도체층(110) 상에는 게이트 절연층(120)이 배치될 수 있다. 게이트 절연층(120)은 산화물 또는 질화물을 포함하는 무기물 또는 유기물을 포함할 수 있다. 예를 들면, 게이트 절연층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.A gate insulating layer 120 may be disposed on the semiconductor layer 110. The gate insulating layer 120 may include an inorganic or organic material including oxide or nitride. For example, the gate insulating layer 120 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, etc., and may be made of a single layer or multiple layers.

게이트 절연층(120) 상의 표시 영역(DA)에는 스캔선(131) 및 게이트 전극(132)이 배치될 수 있다. 게이트 전극(132)은 반도체층(110)의 상기 채널 영역과 중첩할 수 있다. 스캔선(131) 및 게이트 전극(132)은 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다. 예를 들면, 스캔선(131) 및 게이트 전극(132)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.A scan line 131 and a gate electrode 132 may be disposed in the display area DA on the gate insulating layer 120. The gate electrode 132 may overlap the channel region of the semiconductor layer 110. The scan line 131 and the gate electrode 132 may be disposed on the same layer and may include the same material. For example, the scan line 131 and the gate electrode 132 may include molybdenum (Mo), copper (Cu), titanium (Ti), etc., and may be made of a single layer or multiple layers.

스캔선(131) 및 게이트 전극(132) 상에는 층간 절연층(140)이 배치될 수 있다. 층간 절연층(140)은 산화물 또는 질화물을 포함하는 무기물 또는 유기물을 포함할 수 있다. 예를 들면, 층간 절연층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.An interlayer insulating layer 140 may be disposed on the scan line 131 and the gate electrode 132. The interlayer insulating layer 140 may include an inorganic or organic material including oxide or nitride. For example, the interlayer insulating layer 140 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, etc., and may be made of a single layer or multiple layers.

층간 절연층(140) 상의 표시 영역(DA)에는 제1 배선(151), 제1 전극(152), 및 제2 전극(153)이 배치될 수 있다. 제1 전극(152)은 반도체층(110)의 상기 소스 영역 및 상기 드레인 영역 중 어느 하나와 전기적으로 연결될 수 있고, 제2 전극(153)은 반도체층(110)의 상기 소스 영역 및 상기 드레인 영역 중 다른 하나와 전기적으로 연결될 수 있다. 제1 배선(151), 제1 전극(152), 및 제2 전극(153)은 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다. 예를 들면, 제1 배선(151), 제1 전극(152), 및 제2 전극(153)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.A first wire 151, a first electrode 152, and a second electrode 153 may be disposed in the display area DA on the interlayer insulating layer 140. The first electrode 152 may be electrically connected to one of the source region and the drain region of the semiconductor layer 110, and the second electrode 153 may be electrically connected to the source region and the drain region of the semiconductor layer 110. can be electrically connected to another one of them. The first wiring 151, the first electrode 152, and the second electrode 153 may be disposed on the same layer and may include the same material. For example, the first wiring 151, the first electrode 152, and the second electrode 153 may include aluminum (Al), copper (Cu), titanium (Ti), etc., and may be a single layer or a multi-layer. It can be done.

반도체층(110), 게이트 전극(132), 제1 전극(152), 및 제2 전극(153)은 트랜지스터(TR)를 형성할 수 있다. 도 4에 도시된 트랜지스터(TR)는 도 2에 도시된 전술한 스위칭 트랜지스터(TSW) 및 구동 트랜지스터(TDR) 중 어느 하나일 수 있다.The semiconductor layer 110, gate electrode 132, first electrode 152, and second electrode 153 may form a transistor (TR). The transistor TR shown in FIG. 4 may be either the switching transistor TSW or the driving transistor TDR shown in FIG. 2 .

제1 배선(151), 제1 전극(152), 및 제2 전극(153) 상에는 제1 절연층(160)이 배치될 수 있다. 제1 절연층(160)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 절연층(160)은 아크릴, 벤조사이클로부텐(BCB), 폴리이미드(PI), 헥사메틸디실록산(HMDSO) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.A first insulating layer 160 may be disposed on the first wiring 151, the first electrode 152, and the second electrode 153. The first insulating layer 160 may include an organic insulating material. For example, the first insulating layer 160 may include acrylic, benzocyclobutene (BCB), polyimide (PI), hexamethyldisiloxane (HMDSO), etc., and may be made of a single layer or multiple layers.

제1 절연층(160) 상의 표시 영역(DA)에는 제2 배선(171)이 배치될 수 있다. 예를 들면, 제2 배선(171)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.A second wire 171 may be disposed in the display area DA on the first insulating layer 160. For example, the second wiring 171 may include aluminum (Al), copper (Cu), titanium (Ti), etc., and may be made of a single layer or multiple layers.

일 실시예에 있어서, 제1 배선(151)과 제2 배선(171) 중 어느 하나는 데이터선(도 2의 DLj)이고, 다른 하나는 제1 화소 전압선(도 2의 VDDL)일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 배선(151)과 제2 배선(171)은 모두 데이터선일 수도 있다.In one embodiment, one of the first and second wires 151 and 171 may be a data line (DLj in FIG. 2), and the other may be a first pixel voltage line (VDDL in FIG. 2). However, the present invention is not limited to this, and in another embodiment, both the first wire 151 and the second wire 171 may be data lines.

제2 배선(171) 상에는 제2 절연층(180)이 배치될 수 있다. 제2 절연층(180)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제2 절연층(180)은 아크릴, 벤조사이클로부텐(BCB), 폴리이미드(PI), 헥사메틸디실록산(HMDSO) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.A second insulating layer 180 may be disposed on the second wiring 171. The second insulating layer 180 may include an organic insulating material. For example, the second insulating layer 180 may include acrylic, benzocyclobutene (BCB), polyimide (PI), hexamethyldisiloxane (HMDSO), etc., and may be made of a single layer or multiple layers.

제2 절연층(180) 상의 표시 영역(PA)에는 화소 전극(191), 대향 전극(230), 및 이들 사이에 개재되며 발광층을 구비하는 중간층(220)을 포함하는 유기 발광 소자(OLED)가 배치될 수 있다.In the display area PA on the second insulating layer 180, an organic light emitting device (OLED) including a pixel electrode 191, a counter electrode 230, and an intermediate layer 220 interposed between them and including a light emitting layer is provided. can be placed.

화소 전극(191)은 제2 절연층(180)에 정의된 접촉 구멍을 통해 구동 트랜지스터(도 2의 TDR)의 상기 제2 전극에 연결될 수 있다.The pixel electrode 191 may be connected to the second electrode of the driving transistor (TDR in FIG. 2) through a contact hole defined in the second insulating layer 180.

제2 절연층(180) 상부에는 화소 정의막(210)이 배치될 수 있다. 화소 정의막(210)은 각 화소들에 대응하는 개구, 즉 적어도 화소 전극(191)의 중앙부를 노출시키는 개구를 가짐으로써 화소를 정의하는 역할을 할 수 있다. 또한, 화소 정의막(210)은 화소 전극(191)의 가장자리와 화소 전극(191) 상부의 대향 전극(230)과의 사이의 거리를 증가시켜 화소 전극(191)의 상기 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 예를 들면, 화소 정의막(210)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.A pixel defining layer 210 may be disposed on the second insulating layer 180. The pixel defining film 210 may serve to define pixels by having an opening corresponding to each pixel, that is, an opening that exposes at least the central portion of the pixel electrode 191. In addition, the pixel defining film 210 increases the distance between the edge of the pixel electrode 191 and the opposing electrode 230 on the top of the pixel electrode 191, so that an arc, etc. occurs at the edge of the pixel electrode 191. You can prevent it from happening. For example, the pixel defining layer 210 may be formed of an organic material such as polyimide or hexamethyldisiloxane (HMDSO).

유기 발광 소자(OLED)의 중간층(220)은 저분자 물질 또는 고분자 물질을 포함할 수 있다. 중간층(220)이 상기 저분자 물질을 포함할 경우, 정공 주입층(hole injection layer: HIL), 정공 수송층(hole transport layer: HTL), 발광층(emission layer: EML), 전자 수송층(electron transport layer: ETL), 전자 주입층(electron injection layer: EIL) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있고, 구리 프탈로시아닌(CuPc), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등과 같은 다양한 유기 물질을 포함할 수 있다.The intermediate layer 220 of the organic light-emitting device (OLED) may include a low-molecular material or a high-molecular material. When the middle layer 220 includes the low molecular material, a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), and an electron transport layer (ETL) ), electron injection layer (EIL), etc. may have a single or composite laminated structure, copper phthalocyanine (CuPc), N,N-di(naphthalen-1-yl)-N,N '-Diphenyl-benzidine (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), tris-8-hydroxyquinoline aluminum (tris-8-hydroxyquinoline aluminum) ( It may contain various organic substances such as Alq3).

중간층(220)이 상기 고분자 물질을 포함할 경우, 정공 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 경우, 정공 수송층(HTL)은 PEDOT을 포함하고, 발광층(EML)은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(220)은 복수의 화소 전극들(191)에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소 전극들(191) 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.When the intermediate layer 220 includes the polymer material, it may have a structure including a hole transport layer (HTL) and an emission layer (EML). In this case, the hole transport layer (HTL) may include PEDOT, and the light emitting layer (EML) may include polymer materials such as poly-phenylenevinylene (PPV)-based and polyfluorene-based. The middle layer 220 may include a layer that is integrated across the plurality of pixel electrodes 191, or may include a layer patterned to correspond to each of the plurality of pixel electrodes 191.

대향 전극(230)은 중간층(220) 상에 배치될 수 있다. 대향 전극(230)은 복수의 유기 발광 소자들(OLED)에 대하여 일체(一體)로 형성되어 복수의 화소 전극들(191)에 대응할 수 있다.The counter electrode 230 may be disposed on the intermediate layer 220. The counter electrode 230 may be formed integrally with the plurality of organic light emitting devices (OLED) and may correspond to the plurality of pixel electrodes 191 .

일 실시예에 있어서, 화소 전극(191) 및 대향 전극(230)은 각각 유기 발광 소자(OLED)의 애노드 및 캐소드일 수 있다. 그러나 본 발명의 실시예는 이에 한정되지 아니하고, 다른 실시예에 있어서, 화소 전극(191) 및 대향 전극(230)은 각각 유기 발광 소자(OLED)의 캐소드 및 애노드일 수도 있다.In one embodiment, the pixel electrode 191 and the counter electrode 230 may be an anode and a cathode, respectively, of an organic light emitting device (OLED). However, the embodiment of the present invention is not limited to this, and in another embodiment, the pixel electrode 191 and the counter electrode 230 may be the cathode and anode of an organic light emitting device (OLED), respectively.

도 5는 도 3의 표시 장치의 주변 영역(PA)을 나타내는 평면도이다. 예를 들면, 도 5는 도 3의 V 영역을 나타낼 수 있다. 도 6은 도 5의 VI 영역을 나타내는 평면도이다. 도 7은 도 6을 VII-VII' 선을 따라 자른 단면도이다.FIG. 5 is a plan view showing the peripheral area PA of the display device of FIG. 3 . For example, Figure 5 may represent area V of Figure 3. FIG. 6 is a plan view showing area VI of FIG. 5. FIG. 7 is a cross-sectional view of FIG. 6 taken along line VII-VII'.

도 5, 도 6, 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상의 주변 영역(PA)에 배치되는 제1 도전층(155), 제1 절연층(160), 제2 도전층(175), 및 제3 도전층(195)을 포함할 수 있다.Referring to FIGS. 5, 6, and 7, the display device according to an embodiment of the present invention includes a first conductive layer 155 and a first insulating layer ( 160), a second conductive layer 175, and a third conductive layer 195.

기판(100) 상의 주변 영역(PA)에는 제1 도전층(155)이 배치될 수 있다. 버퍼층(105), 게이트 절연층(120), 및 층간 절연층(140)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장될 수 있고, 제1 도전층(155)은 층간 절연층(140) 상에 배치될 수 있다. 이 경우, 제1 도전층(155)은 제1 배선(도 4의 151), 제1 전극(도 4의 152), 및 제2 전극(도 4의 153)과 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다.A first conductive layer 155 may be disposed in the peripheral area PA on the substrate 100. The buffer layer 105, the gate insulating layer 120, and the interlayer insulating layer 140 may extend from the display area DA to the peripheral area PA, and the first conductive layer 155 may be an interlayer insulating layer 140. ) can be placed on. In this case, the first conductive layer 155 may be disposed on the same layer as the first wiring (151 in FIG. 4), the first electrode (152 in FIG. 4), and the second electrode (153 in FIG. 4), It may contain the same substance.

제1 도전층(155)은 복수의 배선들을 포함할 수 있고, 상기 배선들은 제2 방향(DR2)을 따라 연장될 수 있다.The first conductive layer 155 may include a plurality of wires, and the wires may extend along the second direction DR2.

일 실시예에 있어서, 제1 도전층(155)은 전술한 제1 스캔 전압(도 1의 VGH)을 전송할 수 있다. 예를 들면, 제1 도전층(155)에 포함된 상기 배선들은 스캔 구동부(도 1의 20)에 연결되어 스캔 구동부(20)에 제1 스캔 전압(VGH)을 전송할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 제1 도전층(155)은 전술한 제2 스캔 전압(도 1의 VGL) 등을 전송할 수도 있다.In one embodiment, the first conductive layer 155 may transmit the above-described first scan voltage (VGH in FIG. 1). For example, the wires included in the first conductive layer 155 may be connected to the scan driver (20 in FIG. 1) and transmit the first scan voltage (VGH) to the scan driver 20. However, the present invention is not limited to this, and the first conductive layer 155 may transmit the above-described second scan voltage (VGL in FIG. 1), etc.

층간 절연층(140) 상에는 제1 도전층(155)을 덮는 제1 절연층(160)이 배치될 수 있다. 제1 절연층(160)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장될 수 있다.A first insulating layer 160 covering the first conductive layer 155 may be disposed on the interlayer insulating layer 140. The first insulating layer 160 may extend from the display area DA to the peripheral area PA.

제1 절연층(160) 상의 주변 영역(PA)에는 제2 도전층(175)이 배치될 수 있다. 이 경우, 제2 도전층(175)은 제2 배선(도 4의 171)과 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다.A second conductive layer 175 may be disposed in the peripheral area PA on the first insulating layer 160. In this case, the second conductive layer 175 may be disposed on the same layer as the second wiring (171 in FIG. 4) and may include the same material.

일 실시예에 있어서, 제2 도전층(175)은 전술한 제2 화소 전압(도 1의 VSS)을 전송할 수 있다. 제2 도전층(175)은 표시 영역(DA) 내에 배치되는 유기 발광 소자(도 4의 OLED)의 대향 전극(230)에 전기적으로 연결되어 대향 전극(230)에 제2 화소 전압(VSS)을 전송할 수 있다.In one embodiment, the second conductive layer 175 may transmit the above-described second pixel voltage (VSS in FIG. 1). The second conductive layer 175 is electrically connected to the opposing electrode 230 of the organic light emitting device (OLED in FIG. 4) disposed in the display area DA and applies the second pixel voltage VSS to the opposing electrode 230. Can be transmitted.

제2 도전층(175)은 복수의 제1 구멍들(HL1)을 포함할 수 있다. 제1 구멍들(HL1)은 제2 도전층(175)을 이의 두께 방향으로 관통할 수 있다. 제1 구멍들(HL1)은 실질적인 행렬 형태로 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열될 수 있다. 일 실시예에 있어서, 각각의 제1 구멍들(HL1)은 대략 직사각 형상을 가질 수 있다.The second conductive layer 175 may include a plurality of first holes HL1. The first holes HL1 may penetrate the second conductive layer 175 in its thickness direction. The first holes HL1 may be arranged along the first direction DR1 and the second direction DR2 in a substantially matrix form. In one embodiment, each of the first holes HL1 may have a substantially rectangular shape.

제2 도전층(175)의 하부에 배치되고, 유기 절연 물질을 포함하는 제1 절연층(160)에서는 수분 등의 단기적인 또는 장기적인 화학 분해에 따라 가스가 생성될 수 있다. 이러한 가스가 적절하게 배출되지 않는 경우에 표시 영역에 배치되는 유기 발광 소자(OLED)가 열화되어 화소 수축(pixel shrinkage), 수명 저하 등이 유발될 수 있다. 제2 도전층(175)에 제1 구멍들(HL1)이 형성됨에 따라, 제1 절연층(160)에서 생성된 가스가 제1 구멍들(HL1)을 통해 배출될 수 있다.Gas may be generated in the first insulating layer 160, which is disposed below the second conductive layer 175 and includes an organic insulating material, due to short-term or long-term chemical decomposition of moisture, etc. If these gases are not properly discharged, the organic light emitting diode (OLED) disposed in the display area may deteriorate, causing pixel shrinkage and reduced lifespan. As the first holes HL1 are formed in the second conductive layer 175, gas generated in the first insulating layer 160 may be discharged through the first holes HL1.

일 실시예에 있어서, 제1 절연층(160)은 제1 구멍들(HL1)에 대응하는 복수의 오목부들(RP)을 포함할 수 있다. 제1 절연층(160)의 오목부들(RP)은 제2 도전층(175)의 제1 구멍들(HL1)이 형성될 때 제1 구멍들(HL1)과 함께 형성될 수 있다. 이에 따라, 각각의 오목부들(RP)의 폭은 각각의 제1 구멍들(HL1)의 폭(WD1)과 실질적으로 같을 수 있다. 각각의 오목부들(RP)은 제1 절연층(160)의 상면으로부터 기판(100) 방향으로 함몰된 형상을 가질 수 있다.In one embodiment, the first insulating layer 160 may include a plurality of recesses RP corresponding to the first holes HL1. The recesses RP of the first insulating layer 160 may be formed together with the first holes HL1 of the second conductive layer 175 when the first holes HL1 are formed. Accordingly, the width of each recess RP may be substantially equal to the width WD1 of each first hole HL1. Each of the recesses RP may have a recessed shape from the upper surface of the first insulating layer 160 toward the substrate 100 .

제2 절연층(도 4의 180)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장되지 않을 수 있고, 제2 도전층(175) 상에는 제3 도전층(195)이 배치될 수 있다. 이 경우, 제3 도전층(195)은 화소 전극(191)과 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다.The second insulating layer 180 in FIG. 4 may not extend from the display area DA to the peripheral area PA, and the third conductive layer 195 may be disposed on the second conductive layer 175 . In this case, the third conductive layer 195 may be disposed on the same layer as the pixel electrode 191 and may include the same material.

제3 도전층(195)은 제1 구멍들(HL1)에 대응하는 복수의 제2 구멍들(HL2)을 포함할 수 있다. 제2 구멍들(HL2)은 제3 도전층(195)을 이의 두께 방향으로 관통할 수 있다. 제2 구멍들(HL2)은 실질적인 행렬 형태로 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열될 수 있다. 일 실시예에 있어서, 각각의 제2 구멍들(HL2)은 대략 직사각 형상을 가질 수 있다. 제2 구멍들(HL2)은 제1 구멍들(HL1)과 함께 복수의 구멍들(HL)을 형성할 수 있다. 각각의 구멍들(HL)은 제2 도전층(175)에 형성된 제1 구멍(HL1)과 제3 도전층(195)에 형성된 제2 구멍(HL2)을 포함할 수 있다. 이에 따라, 제1 절연층(160)에서 생성된 가스가 구멍들(HL)을 통해 배출될 수 있다.The third conductive layer 195 may include a plurality of second holes HL2 corresponding to the first holes HL1. The second holes HL2 may penetrate the third conductive layer 195 in its thickness direction. The second holes HL2 may be arranged along the first direction DR1 and the second direction DR2 in a substantially matrix form. In one embodiment, each of the second holes HL2 may have a substantially rectangular shape. The second holes HL2 may form a plurality of holes HL together with the first holes HL1. Each hole HL may include a first hole HL1 formed in the second conductive layer 175 and a second hole HL2 formed in the third conductive layer 195. Accordingly, gas generated in the first insulating layer 160 may be discharged through the holes HL.

일 실시예에 있어서, 각각의 제2 구멍들(HL2)의 폭(WD2)은 각각의 제1 구멍들(HL1)의 폭(WD1)보다 작을 수 있다. 이 경우, 제3 도전층(195)은 제1 구멍들(HL1)에 의해 노출된 제2 도전층(175)의 측면을 덮을 수 있고, 제3 도전층(195)의 단부(195E)는 제1 절연층(160)의 각각의 오목부들(RP) 내에 위치할 수 있다. 이에 따라, 각각의 제2 구멍들(HL2)의 폭(WD2)은 각각의 오목부들(RP)의 폭보다 작을 수 있다. 또한, 제3 도전층(195)이 제2 도전층(175)의 측면을 덮으면서 제1 절연층(160)의 각각의 오목부들(RP) 내로 연장됨에 따라, 제3 도전층(195)의 단부(195E)는 제2 도전층(175)의 하부에 위치할 수 있다. 다시 말해, 기판(100)으로부터 제3 도전층(195)의 단부(195E)까지의 거리는 기판(100)으로부터 제2 도전층(175)까지의 거리보다 작을 수 있다.In one embodiment, the width WD2 of each of the second holes HL2 may be smaller than the width WD1 of each of the first holes HL1. In this case, the third conductive layer 195 may cover the side surface of the second conductive layer 175 exposed by the first holes HL1, and the end 195E of the third conductive layer 195 may be 1 may be located within each recess RP of the insulating layer 160. Accordingly, the width WD2 of each of the second holes HL2 may be smaller than the width of each of the recesses RP. In addition, as the third conductive layer 195 covers the side surface of the second conductive layer 175 and extends into each recess RP of the first insulating layer 160, the third conductive layer 195 The end 195E may be located below the second conductive layer 175. In other words, the distance from the substrate 100 to the end 195E of the third conductive layer 195 may be smaller than the distance from the substrate 100 to the second conductive layer 175.

일 실시예에 있어서, 제1 구멍(HL1)과 제2 구멍(HL2)은 각각 직사각 형상을 가질 수 있고, 제2 구멍(HL2)은 평면상 제1 구멍(HL1)의 내부에 배치될 수 있다. 이 경우, 제1 구멍(HL1)의 단부로부터 제2 구멍(HL2)의 단부까지의 평면상 거리(DF)는, 예를 들면, 약 2 ㎛일 수 있다. 다시 말해, 제2 구멍(HL2)의 상기 단부는 제1 구멍(HL1)의 상기 단부로부터 제1 구멍(HL1)의 내부로 약 2 ㎛ 이격된 곳에 위치할 수 있다.In one embodiment, the first hole HL1 and the second hole HL2 may each have a rectangular shape, and the second hole HL2 may be disposed inside the first hole HL1 in a plan view. . In this case, the planar distance DF from the end of the first hole HL1 to the end of the second hole HL2 may be, for example, about 2 μm. In other words, the end of the second hole HL2 may be located at a distance of about 2 μm from the end of the first hole HL1 inside the first hole HL1.

전술한 바와 같이, 제2 도전층(175)의 제1 구멍들(HL1)이 형성될 때 제1 절연층(160)의 오목부들(RP)이 제1 구멍들(HL1)과 함께 형성될 수 있고, 제1 절연층(160)의 오목부(RP)의 깊이가 큰 경우에 제1 절연층(160)의 오목부(RP)에 의해 제1 절연층(160)의 하부에 배치되는 제1 도전층(155)이 노출될 수 있다. 제2 도전층(175) 상에 형성되는 제3 도전층(195)이 제1 절연층(160)의 오목부(RP)에 의해 노출된 제1 도전층(155)과 접촉하는 경우, 제3 도전층(195)과 제1 도전층(155)이 단락되는 문제가 발생될 수 있다.As described above, when the first holes HL1 of the second conductive layer 175 are formed, the recesses RP of the first insulating layer 160 may be formed together with the first holes HL1. In the case where the depth of the recessed portion RP of the first insulating layer 160 is large, the first insulating layer 160 is disposed below the first insulating layer 160 by the recessed portion RP of the first insulating layer 160. The conductive layer 155 may be exposed. When the third conductive layer 195 formed on the second conductive layer 175 contacts the first conductive layer 155 exposed by the concave portion RP of the first insulating layer 160, the third conductive layer 195 A problem may occur where the conductive layer 195 and the first conductive layer 155 are short-circuited.

이러한 제3 절연층(195)과 제1 절연층(155)의 단락을 방지하기 위하여, 제1 도전층(155)은 제2 도전층(175)의 제1 구멍들(HL1)과 중첩하지 않을 수 있다. 다시 말해, 제1 도전층(155)은 제2 도전층(175)과 중첩하고, 제2 도전층(175)을 관통하는 제1 구멍들(HL1)의 하부에는 배치되지 않을 수 있다. 이 경우, 제1 도전층(155)은 제1 절연층(160)의 오목부들(RP) 및 제3 도전층(195)의 제2 구멍들(HL2)과 중첩하지 않을 수 있다.In order to prevent short circuit between the third insulating layer 195 and the first insulating layer 155, the first conductive layer 155 should not overlap the first holes HL1 of the second conductive layer 175. You can. In other words, the first conductive layer 155 overlaps the second conductive layer 175 and may not be disposed below the first holes HL1 penetrating the second conductive layer 175. In this case, the first conductive layer 155 may not overlap the recesses RP of the first insulating layer 160 and the second holes HL2 of the third conductive layer 195.

제1 도전층(155)이 제2 도전층(175)의 제1 구멍들(HL1) 및 제1 절연층(160)의 오목부들(RP)과 중첩하지 않는 경우에, 제1 절연층(160)의 오목부(RP)가 깊게 형성되더라도 제1 절연층(160)의 오목부(RP)에 의해 제1 도전층(155)이 노출되지 않을 수 있다. 이에 따라, 제2 도전층(175)의 제1 구멍들(HL1) 및 제1 절연층(160)의 오목부들(RP)에 의해 제3 도전층(195)과 제1 도전층(155)이 단락되는 것을 방지할 수 있다.When the first conductive layer 155 does not overlap the first holes HL1 of the second conductive layer 175 and the recesses RP of the first insulating layer 160, the first insulating layer 160 Even if the recessed portion RP of ) is formed deep, the first conductive layer 155 may not be exposed by the recessed portion RP of the first insulating layer 160. Accordingly, the third conductive layer 195 and the first conductive layer 155 are separated by the first holes HL1 of the second conductive layer 175 and the recesses RP of the first insulating layer 160. It can prevent short circuit.

도 8, 도 9, 도 10, 도 11, 및 도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.FIGS. 8, 9, 10, 11, and 12 are cross-sectional views showing a method of manufacturing a display device according to an embodiment of the present invention.

도 8을 참조하면, 기판(100) 상의 주변 영역(PA)에 제1 도전층(155)을 형성할 수 있다. 버퍼층(105), 게이트 절연층(120), 및 층간 절연층(140)이 형성된 기판(100) 상에 도전 물질을 증착하고 이를 패터닝하여 제1 도전층(155)을 형성할 수 있다. 이 경우, 제1 도전층(155)은 제1 배선(도 4의 151), 제1 전극(도 4의 152), 및 제2 전극(도 4의 153)과 실질적으로 동시에 동일 물질로 형성될 수 있다.Referring to FIG. 8 , the first conductive layer 155 may be formed in the peripheral area PA on the substrate 100. A conductive material may be deposited on the substrate 100 on which the buffer layer 105, the gate insulating layer 120, and the interlayer insulating layer 140 are formed and patterned to form the first conductive layer 155. In this case, the first conductive layer 155 may be formed of the same material as the first wiring (151 in FIG. 4), the first electrode (152 in FIG. 4), and the second electrode (153 in FIG. 4). You can.

도 9를 참조하면, 제1 도전층(155)을 덮는 예비 제1 절연층(160')을 형성할 수 있다. 제1 도전층(155)이 형성된 층간 절연층(140) 상에 유기 절연 물질을 증착하여 예비 제1 절연층(160')을 형성할 수 있다. 이 경우, 예비 제1 절연층(160')은 주변 영역(PA) 및 표시 영역에 형성될 수 있다.Referring to FIG. 9, a preliminary first insulating layer 160' covering the first conductive layer 155 may be formed. A preliminary first insulating layer 160' may be formed by depositing an organic insulating material on the interlayer insulating layer 140 on which the first conductive layer 155 is formed. In this case, the preliminary first insulating layer 160' may be formed in the peripheral area PA and the display area.

도 10을 참조하면, 예비 제1 절연층(160') 상의 주변 영역(PA)에 예비 제2 도전층(175')을 형성할 수 있다. 제1 도전층(155)을 덮는 예비 제1 절연층(160') 상에 도전 물질을 증착하여 예비 제2 도전층(175')을 형성할 수 있다.Referring to FIG. 10 , a preliminary second conductive layer 175' may be formed in the peripheral area PA on the preliminary first insulating layer 160'. A preliminary second conductive layer 175' may be formed by depositing a conductive material on the preliminary first insulating layer 160' covering the first conductive layer 155.

도 11을 참조하면, 예비 제2 도전층(175')에 복수의 제1 구멍들(HL1)을 형성할 수 있다. 예를 들면, 예비 제2 도전층(175')을 건식 식각법으로 패터닝하여 제1 구멍들(HL1)을 형성할 수 있다. 제1 구멍들(HL1)은 제1 도전층(155)과 중첩하지 않도록 형성될 수 있다. 이에 따라, 제1 도전층(155)과 중첩하지 않는 제1 구멍들(HL1)을 포함하는 제2 도전층(175)이 형성될 수 있다. 이 경우, 제2 도전층(175)은 제2 배선(도 4의 171)과 실질적으로 동시에 동일 물질로 형성될 수 있다.Referring to FIG. 11 , a plurality of first holes HL1 may be formed in the second preliminary conductive layer 175'. For example, the first holes HL1 may be formed by patterning the preliminary second conductive layer 175' using a dry etching method. The first holes HL1 may be formed so as not to overlap the first conductive layer 155 . Accordingly, a second conductive layer 175 including first holes HL1 that do not overlap with the first conductive layer 155 may be formed. In this case, the second conductive layer 175 may be formed of the same material as the second wiring (171 in FIG. 4) at substantially the same time.

일 실시예에 있어서, 예비 제1 절연층(160')에 제1 구멍들(HL1)에 대응하는 복수의 오목부들(RP)이 형성될 수 있다. 제1 구멍들(HL1)을 형성하기 위하여 예비 제2 도전층(175')을 식각하는 경우에 예비 제2 도전층(175')과 함께 예비 제1 절연층(160')의 일부가 식각될 수 있다. 이 경우, 오목부들(RP)은 제1 구멍들(HL)과 실질적으로 동시에 형성될 수 있고, 각각의 오목부들(RP)의 폭은 각각의 제1 구멍들(HL)의 폭(WD1)과 실질적으로 같을 수 있다. 따라서, 제1 구멍들(HL1)에 대응하고, 제1 도전층(155)과 중첩하지 않는 오목부들(RP)을 포함하는 제1 절연층(160)이 형성될 수 있다.In one embodiment, a plurality of recesses RP corresponding to the first holes HL1 may be formed in the preliminary first insulating layer 160'. When the preliminary second conductive layer 175' is etched to form the first holes HL1, a portion of the preliminary first insulating layer 160' will be etched along with the preliminary second conductive layer 175'. You can. In this case, the recesses RP may be formed substantially simultaneously with the first holes HL, and the width of each recess RP may be equal to the width WD1 of each first hole HL. may be substantially the same. Accordingly, the first insulating layer 160 including recesses RP that correspond to the first holes HL1 and do not overlap the first conductive layer 155 may be formed.

도 12를 참조하면, 제2 도전층(175) 상의 주변 영역(PA)에 예비 제3 도전층(195')을 형성할 수 있다. 제1 구멍들(HL1)을 포함하는 제2 도전층(175) 및 오목부들(RP)을 포함하는 제1 절연층(160) 상에 도전 물질을 증착하여 제2 도전층(175)의 상면 및 측면, 그리고 제1 절연층(160)의 오목부들(RP)을 덮는 예비 제3 도전층(195')을 형성할 수 있다. 이 경우, 예비 제3 도전층(195')은 제2 도전층(175)의 상기 상면 및 상기 측면, 그리고 제1 절연층(160)의 오목부들(RP)의 프로파일을 따라 형성될 수 있다.Referring to FIG. 12 , a preliminary third conductive layer 195' may be formed in the peripheral area PA on the second conductive layer 175. By depositing a conductive material on the second conductive layer 175 including the first holes HL1 and the first insulating layer 160 including the recesses RP, the upper surface and A preliminary third conductive layer 195' may be formed covering the side surfaces and the recesses RP of the first insulating layer 160. In this case, the preliminary third conductive layer 195' may be formed along the profile of the top and side surfaces of the second conductive layer 175 and the recesses RP of the first insulating layer 160.

도 7을 참조하면, 예비 제3 도전층(195')에 복수의 제2 구멍들(HL2)을 형성할 수 있다. 제2 구멍들(HL2)은 제1 구멍들(HL1)에 대응하도록 형성될 수 있다. 구체적으로, 제2 구멍들(HL2)은 각각 제1 절연층(160)의 오목부들(RP) 내에 형성될 수 있고, 이에 따라, 각각의 제2 구멍들(HL2)의 폭(WD2)은 각각의 오목부들(RP)의 폭보다 작을 수 있다. 또한, 각각의 오목부들(RP)의 폭이 각각의 제1 구멍들(HL1)의 폭(WD1)과 실질적으로 같기 때문에, 각각의 제2 구멍들(HL2)의 폭(WD2)은 각각의 제1 구멍들(HL1)의 폭(WD1)보다 작을 수 있다. 이에 따라, 제1 구멍들(HL1)에 대응하는 제2 구멍들(HL2)을 포함하고, 제2 도전층의 측면을 덮는 제3 도전층(195)이 형성될 수 있다. 이 경우, 제3 도전층(195)은 화소 전극(도 4의 191)과 실질적으로 동시에 동일 물질로 형성될 수 있다. 또한, 제3 도전층(195)의 단부(195E)는 각각의 오목부들(RP)의 내에 위치할 수 있다.Referring to FIG. 7 , a plurality of second holes HL2 may be formed in the third preliminary conductive layer 195'. The second holes HL2 may be formed to correspond to the first holes HL1. Specifically, the second holes HL2 may each be formed within the recesses RP of the first insulating layer 160, and accordingly, the width WD2 of each of the second holes HL2 may be It may be smaller than the width of the recesses (RP) of . Additionally, since the width of each of the recesses RP is substantially equal to the width WD1 of each of the first holes HL1, the width WD2 of each of the second holes HL2 is the same as the width WD1 of each of the first holes HL1. 1 It may be smaller than the width WD1 of the holes HL1. Accordingly, the third conductive layer 195 may be formed including second holes HL2 corresponding to the first holes HL1 and covering the side surfaces of the second conductive layer. In this case, the third conductive layer 195 may be formed of the same material as the pixel electrode (191 in FIG. 4) substantially at the same time. Additionally, the end 195E of the third conductive layer 195 may be located within each of the recesses RP.

본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.Display devices according to exemplary embodiments of the present invention may be applied to display devices included in computers, laptops, mobile phones, smartphones, smart pads, PMPs, PDAs, MP3 players, etc.

이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.Above, the display device and the manufacturing method of the display device according to exemplary embodiments of the present invention have been described with reference to the drawings, but the described embodiments are illustrative and do not depart from the technical spirit of the present invention as set forth in the claims below. It may be modified and changed by a person with ordinary knowledge in the relevant technical field.

100: 기판 155: 제1 도전층
160: 제1 절연층 175: 제2 도전층
195: 제3 도전층 HL1: 제1 구멍
HL2: 제2 구멍 RP: 오목부100: substrate 155: first conductive layer
160: first insulating layer 175: second conductive layer
195: third conductive layer HL1: first hole
HL2: Second hole RP: Recess

Claims (20)

표시 영역 및 주변 영역을 포함하는 기판;
상기 기판 상의 상기 주변 영역에 배치되고, 제1 방향으로 서로 이격되고 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 배선들을 포함하는 제1 도전층;
상기 제1 도전층을 덮는 절연층; 및
상기 절연층 상의 상기 주변 영역에 배치되고, 닫힌 형상을 가지고 행렬 형태로 배열되는 복수의 제1 구멍들을 포함하는 제2 도전층을 포함하고,
상기 제1 도전층은 상기 제2 도전층의 상기 제1 구멍들과 중첩하지 않는, 표시 장치.A substrate including a display area and a surrounding area;
a first conductive layer disposed in the peripheral area on the substrate and including a plurality of wires spaced apart from each other in a first direction and extending in a second direction intersecting the first direction;
an insulating layer covering the first conductive layer; and
a second conductive layer disposed in the peripheral area on the insulating layer and including a plurality of first holes arranged in a matrix with a closed shape;
The display device wherein the first conductive layer does not overlap the first holes of the second conductive layer. 제1 항에 있어서,
상기 제2 도전층 상의 상기 주변 영역에 배치되고, 상기 제1 구멍들에 대응하는 복수의 제2 구멍들을 포함하는 제3 도전층을 더 포함하는, 표시 장치.According to claim 1,
The display device further includes a third conductive layer disposed in the peripheral area on the second conductive layer and including a plurality of second holes corresponding to the first holes. 제2 항에 있어서,
각각의 상기 제2 구멍들의 폭은 각각의 상기 제1 구멍들의 폭보다 작은, 표시 장치.According to clause 2,
The display device wherein the width of each of the second holes is smaller than the width of each of the first holes. 제2 항에 있어서,
상기 제3 도전층은 상기 제2 도전층의 측면을 덮는, 표시 장치.According to clause 2,
The third conductive layer covers a side surface of the second conductive layer. 제2 항에 있어서,
상기 절연층은 상기 제1 구멍들에 대응하는 복수의 오목부들을 포함하는, 표시 장치.According to clause 2,
The display device wherein the insulating layer includes a plurality of concave portions corresponding to the first holes. 제5 항에 있어서,
각각의 상기 오목부들의 폭은 각각의 상기 제1 구멍들의 폭과 같은, 표시 장치.According to clause 5,
The display device wherein the width of each of the recesses is equal to the width of each of the first holes. 제5 항에 있어서,
각각의 상기 제2 구멍들의 폭은 각각의 상기 오목부들의 폭보다 작은, 표시 장치.According to clause 5,
The display device wherein the width of each of the second holes is smaller than the width of each of the recesses. 제5 항에 있어서,
상기 제3 도전층의 단부는 각각의 상기 오목부들 내에 위치하는, 표시 장치.According to clause 5,
An end of the third conductive layer is located within each of the concave portions. 제1 항에 있어서,
상기 절연층은 유기 절연 물질을 포함하는, 표시 장치.According to claim 1,
The display device wherein the insulating layer includes an organic insulating material. 제1 항에 있어서,
상기 기판 상의 상기 주변 영역에 배치되고, 상기 표시 영역에 제1 스캔 전압 및 상기 제1 스캔 전압보다 작은 제2 스캔 전압을 포함하는 스캔 신호를 전송하는 스캔 구동부를 더 포함하고,
상기 제1 도전층은 상기 제1 스캔 전압을 전송하는, 표시 장치.According to claim 1,
Further comprising a scan driver disposed in the peripheral area on the substrate and transmitting a scan signal including a first scan voltage and a second scan voltage smaller than the first scan voltage to the display area,
The first conductive layer transmits the first scan voltage. 제1 항에 있어서,
상기 기판 상의 상기 표시 영역에 배치되고, 화소 전극, 발광층, 및 대향 전극을 포함하는 유기 발광 소자를 더 포함하고,
상기 제2 도전층은 상기 대향 전극과 전기적으로 연결되는, 표시 장치.According to claim 1,
further comprising an organic light-emitting device disposed in the display area on the substrate and including a pixel electrode, a light-emitting layer, and a counter electrode;
The second conductive layer is electrically connected to the counter electrode. 기판 상의 주변 영역에 제1 방향으로 서로 이격되고 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 배선들을 포함하는 제1 도전층을 형성하는 단계;
상기 제1 도전층을 덮는 절연층을 형성하는 단계;
상기 절연층 상의 상기 주변 영역에 제2 도전층을 형성하는 단계; 및
상기 제2 도전층에 닫힌 형상을 가지고 행렬 형태로 배열되며 상기 제1 도전층과 중첩하지 않는 복수의 제1 구멍들을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.forming a first conductive layer in a peripheral area on a substrate including a plurality of wires spaced apart from each other in a first direction and extending in a second direction intersecting the first direction;
forming an insulating layer covering the first conductive layer;
forming a second conductive layer in the peripheral area on the insulating layer; and
A method of manufacturing a display device, comprising forming a plurality of first holes in the second conductive layer that have a closed shape and are arranged in a matrix and do not overlap the first conductive layer. 제12 항에 있어서,
상기 제2 도전층 상의 상기 주변 영역에 상기 제1 구멍들에 대응하는 복수의 제2 구멍들을 포함하는 제3 도전층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.According to claim 12,
The method of manufacturing a display device further comprising forming a third conductive layer including a plurality of second holes corresponding to the first holes in the peripheral area on the second conductive layer. 제13 항에 있어서,
각각의 상기 제2 구멍들의 폭은 각각의 상기 제1 구멍들의 폭보다 작은, 표시 장치의 제조 방법.According to claim 13,
A method of manufacturing a display device, wherein a width of each of the second holes is smaller than a width of each of the first holes. 제13 항에 있어서,
상기 제3 도전층은 상기 제2 도전층의 측면을 덮는, 표시 장치의 제조 방법.According to claim 13,
The third conductive layer covers a side surface of the second conductive layer. 제13 항에 있어서,
상기 절연층은 상기 제1 구멍들에 대응하는 복수의 오목부들을 포함하는, 표시 장치의 제조 방법.According to claim 13,
The method of manufacturing a display device, wherein the insulating layer includes a plurality of concave portions corresponding to the first holes. 제16 항에 있어서,
상기 오목부들은 상기 제1 구멍들과 동시에 형성되는, 표시 장치의 제조 방법.According to claim 16,
The method of manufacturing a display device, wherein the concave portions are formed simultaneously with the first holes. 제16 항에 있어서,
각각의 상기 제2 구멍들의 폭은 각각의 상기 오목부들의 폭보다 작은, 표시 장치의 제조 방법.According to claim 16,
A method of manufacturing a display device, wherein the width of each of the second holes is smaller than the width of each of the recesses. 제16 항에 있어서,
상기 제3 도전층의 단부는 각각의 상기 오목부들 내에 위치하는, 표시 장치의 제조 방법.According to claim 16,
An end of the third conductive layer is located within each of the concave portions. 제12 항에 있어서,
상기 절연층은 유기 절연 물질을 포함하는, 표시 장치의 제조 방법.
According to claim 12,
A method of manufacturing a display device, wherein the insulating layer includes an organic insulating material.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109597245B (en) * 2019-01-02 2023-12-12 京东方科技集团股份有限公司 Backlight module, preparation method thereof and display device
CN113299857B (en) * 2021-05-21 2024-04-16 京东方科技集团股份有限公司 Display substrate and display panel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046346A1 (en) * 2003-08-29 2005-03-03 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US20150311472A1 (en) * 2014-04-28 2015-10-29 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7619258B2 (en) * 2004-03-16 2009-11-17 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102303242B1 (en) * 2014-10-17 2021-09-17 삼성디스플레이 주식회사 Organic light emitting display apparatus
KR102257762B1 (en) * 2015-01-07 2021-05-28 삼성디스플레이 주식회사 Display device
KR102390451B1 (en) * 2015-05-19 2022-04-26 삼성디스플레이 주식회사 Organic light-emitting display apparatus and manufacturing the same
KR102547871B1 (en) 2016-12-01 2023-06-28 삼성디스플레이 주식회사 Pixel and organic light emitting display device having the pixel

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046346A1 (en) * 2003-08-29 2005-03-03 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US20150311472A1 (en) * 2014-04-28 2015-10-29 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

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