KR102652748B1 - 공통 모드 피드백을 갖는 차동 포락선 검파기 - Google Patents

공통 모드 피드백을 갖는 차동 포락선 검파기 Download PDF

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Abstract

본 발명은 공통 모드 피드백을 갖는 차동 포락선 검파기에 관한 것으로서, 안테나 또는 저잡음 증폭기를 통해 수신된 RF 신호로부터 양극 및 음극 성분 각각을 분리하여 입력받는 제1 및 제2 입력단자를 포함하는 입력단자부와, 상기 제1 및 제2 입력단자 사이의 제1 공통모드 전압을 출력하는 제1 전압 출력부와, 상기 RF 신호의 양극 및 음극 성분에 각각 대응하는 제1 및 제2 입력신호를 차동쌍으로 입력받아 증폭함에 따른 제1 출력신호를 출력하는 제1 증폭부와, 상기 제1 공통모드 전압을 입력받아 전류 증폭기 모드로 동작함에 따른 제2 출력신호를 출력하는 제2 증폭부와, 상기 제1 증폭부와 상기 제2 증폭부에 일정한 DC 전류를 공급하는 정전류원부와, 상기 제1 출력신호 및 상기 제2 출력신호가 각각 인가되는 제1 및 제2 출력단자를 포함하는 출력단자부와, 상기 제1 및 제2 출력단자 사이의 제2 공통모드 전압을 출력하는 제2 전압 출력부를 포함하는 것을 특징으로 한다.
이에 따라, 포락선 검파기의 출력 크기가 온도 변화에 영향을 거의 받지 않으며 출력 DC 전압 또한 일정하게 고정되어 다음 단 증폭기의 입력 바이어스에도 유리한 효과가 있다.

Description

공통 모드 피드백을 갖는 차동 포락선 검파기{DIFFERENTIAL ENVELOPE DETECTOR WITH COMMON MODE FEEDBACK}
본 발명은 초고주파 단파 캐리어 신호와 펄스 진폭 변조를 활용한 비동기 통신 방식에 사용되는 차동 포락선 검파기에 관한 것으로서, 더욱 상세하게는, 차동 신호 출력을 제공할 때 온도 변화의 영향을 최소화할 수 있는 공통 모드 피드백을 갖는 차동 포락선 검파기에 관한 것이다.
비동기 통신에 사용되는 일반적인 포락선 검파기(Envelope Detector, ED)는 도 1에 도시된 바와 같이 차동 입력과 단일 출력 구조를 가진다.
이때, 포락선 검파기 출력단 다음에 위치하는 수신기 회로들은 모두 차동 구조이므로 포락선 검파기와 다음 단 차동 수신기 회로 사이에 포락선 검파기의 단일 출력 신호를 차동 신호로 변환하는 회로를 추가로 필요로 하게 된다.
이러한 필요성에 따라 종래에는 도 2에 도시된 바와 같이 차동 출력 구조를 가지는 포락선 검파기가 제안되었다.
도 2에 도시된 종래 회로 구조는 도 1에 도시된 차동-단일 구조의 포락선 검파기(ED)의 다음 단에 단일-차동 신호 변환 회로를 추가한 형태로서, 단일-차동 신호 변환회로를 구성하는 트랜지스터 M3,M4의 게이트에 동일한 DC 전압을 공급하기 위한 저역통과필터(LPF)(21)를 포락선 검파기(ED)의 출력에 병렬로 연결하여 단일 위상 신호 성분을 제거하고 해당 신호의 평균 DC 전압을 추출하는 방식으로 설계된 것이다.
그러나, 도 2에 도시된 종래 회로 구조의 경우, LPF(21)를 통해 추출된 DC 전압이 트랜지스터 M3의 게이트 DC 전압이 아닌 포락선 검파기(ED)의 출력신호에 대한 평균 전압이기 때문에 트랜지스터 M4와 트랜지스터 M3 각각의 게이트 전압 사이의 DC 오프셋(offset)이 발생할 수 있고, 포락선 검파기의 단일 출력 신호의 크기가 커질수록 DC 오프셋 또한 커지게 되는 문제가 있었다.
KR 10-1274157 B1 KR 10-2018-0092706 A
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로서, 초고주파 단파 캐리어 신호와 펄스 진폭 변조를 활용한 비동기 통신을 위한 차동 신호 출력을 제공할 때 온도 변화의 영향을 최소화할 수 있는 공통 모드 피드백을 갖는 차동 포락선 검파기를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 차동 포락선 검파기는, 안테나 또는 저잡음 증폭기를 통해 수신된 RF 신호로부터 양극 및 음극 성분 각각을 분리하여 입력받는 제1 및 제2 입력단자를 포함하는 입력단자부와, 상기 제1 및 제2 입력단자 사이의 제1 공통모드 전압을 출력하는 제1 전압 출력부와, 상기 RF 신호의 양극 및 음극 성분에 각각 대응하는 제1 및 제2 입력신호를 차동쌍으로 입력받아 증폭함에 따른 제1 출력신호를 출력하는 제1 증폭부와, 상기 제1 공통모드 전압을 입력받아 전류 증폭기 모드로 동작함에 따른 제2 출력신호를 출력하는 제2 증폭부와, 상기 제1 증폭부와 상기 제2 증폭부에 일정한 DC 전류를 공급하는 정전류원부와, 상기 제1 출력신호 및 상기 제2 출력신호가 각각 인가되는 제1 및 제2 출력단자를 포함하는 출력단자부와, 상기 제1 및 제2 출력단자 사이의 제2 공통모드 전압을 출력하는 제2 전압 출력부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제2 공통모드 전압을 기설정된 기준전압과 비교하여 두 전압 간의 오차를 증폭한 신호를 생성하고 이를 상기 제1 전압 출력부로 피드백 출력하는 피드백 출력부를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 전압 출력부는, 한 쌍의 입력 임피던스 소자로 구성되어 상기 제1 및 제2 입력단자 사이에 연결되고, 상기 피드백 출력된 신호에 기초하여 상기 제1 공통모드 전압을 바이어스하는 것을 특징으로 한다.
바람직하게는, 상기 제2 전압 출력부는 한 쌍의 출력 임피던스 소자로 구성되어 상기 제1 및 제2 출력단자 사이에 연결되는 것이며, 상기 피드백 출력부는, 상기 오차를 증폭한 신호를 생성하는 연산 증폭기를 포함하되, 상기 연산 증폭기의 반전 입력단에는 상기 기준전압이 인가되고 상기 연산 증폭기의 비반전 입력단은 상기 한 쌍의 출력 임피던스 소자 사이에 연결되는 것을 특징으로 한다.
바람직하게는, 상기 제1 및 상기 제2 증폭부는 서로 크기가 동일한 한 쌍의 NMOS 트랜지스터가 서로 마주 보는 차동 구조로 배치된 차동 증폭 회로를 각각 포함하는 것이고, 상기 정전류원부는, 상기 제1 및 상기 제2 증폭부 각각의 소스 단자가 공통 연결되는 공통 소스 라인에 드레인 단자가 연결되는 전류원 트랜지스터를 포함하며, 상기 전류원 트랜지스터가 정전류원으로 동작 시 상기 제1 증폭부의 소신호 전류로부터의 누설 전류를 최소화하면서 상기 제2 증폭부의 공통 소스에 상기 소신호 전류에서 상기 누설 전류를 제외한 나머지 전류를 공급하는 것을 특징으로 한다.
본 발명에 따르면, 포락선 검파기의 출력 크기가 온도 변화에 영향을 거의 받지 않으며 출력 DC 전압 또한 일정하게 고정되어 다음 단 증폭기의 입력 바이어스에도 유리한 효과가 있다.
본 발명에 따르면, 자체적으로 차동 출력 신호를 제공하여 단일-차동 변환 회로를 추가할 필요가 없고, 수신기의 모든 회로가 차동 구조를 형성하므로 순간적인 전류 변화에 의한 전원전압의 변화를 최소화하여 노이즈를 줄이고 안정적인 전원을 공급할 수 있는 효과가 있다.
도 1은 일반적인 포락선 검파기의 회로 구조를 나타낸 도면이고,
도 2는 종래 기술에 따른 차동 신호 출력 구조를 가지는 포락선 검파기의 일례를 나타낸 도면이고,
도 3은 본 발명의 일 실시예에 따른 공통 모드 피드백을 갖는 차동 포락선 검파기의 회로 구조를 나타낸 도면이고,
도 4는 도 3의 회로 구조를 가지는 차동 포락선 검파기의 양단 출력 파형을 나타낸 그래프이고,
도 5는 도 3의 회로 구조를 가지는 차동 포락선 검파기의 온도 변화에 따른 차동 출력 파형을 나타낸 그래프이고,
도 6은 도 3에 도시된 차동 포락선 검파기와 피드백 위치가 다른 회로 구조를 나타낸 도면이고,
도 7은 도 3과 도 6의 회로 구조를 가지는 차동 포락선 검파기 각각의 공통 소스 노드의 전압 파형을 비교하여 나타낸 그래프이고,
도 8은 도 6의 회로 구조를 가지는 차동 포락선 검파기의 온도 변화에 따른 차동 출력 파형을 나타낸 그래프이고,
도 9는 도 3의 회로 구조를 응용하여 구성한 차동 포락선 검파기의 회로 구조의 일례를 나타낸 도면이다.
이상과 같은 본 발명에 대한 해결하려는 과제, 과제의 해결수단, 발명의 효과를 포함한 구체적인 사항들은 다음에 기재할 실시예 및 도면에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 3은 본 발명의 일 실시예에 따른 공통 모드 피드백을 갖는 차동 포락선 검파기의 회로 구조를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 공통 모드 피드백을 갖는 차동 포락선 검파기는 입력단자부(100), 제1 전압 출력부(200), 제1 증폭부(310), 제2 증폭부(320), 출력단자부(400), 제2 전압 출력부(500), 피드백 출력부(600), 정전류원부(700)로 구성된다.
입력단자부(100)는 안테나 또는 저잡음 증폭기를 통해 수신된 RF 신호를 입력받는 역할을 하며, 상기 RF 신호로부터 양극 및 음극 성분 각각을 분리하여 입력받는 한 쌍의 입력단자(110,120)를 포함한다.
여기서, 제1 입력단자(110)는 상기 RF 신호의 양극 성분에 대응하는 제1 입력신호(VIN+)를 입력받기 위한 양(+)의 입력단자에 해당하는 것이고, 제2 입력단자(120)는 상기 RF 신호의 음극 성분에 대응하는 제2 입력신호(VIN-)를 입력받기 위한 음(-)의 입력단자에 해당하는 것일 수 있다.
제1 전압 출력부(200)는 제1 입력단자(110) 및 제2 입력단자(120) 사이의 제1 공통모드 전압(VIN.CM)을 출력한다.
제1 전압 출력부(200)는 한 쌍의 입력 임피던스 소자(ZIN)로 구성되어 제1 입력단자(110) 및 제2 입력단자(120) 사이에 연결되는 것일 수 있다.
이때, 한 쌍의 입력 임피던스 소자(ZIN)는 동일한 임피던스 값을 가지며, 제1 전압 출력부(200)는 제1 입력신호(VIN+)와 제2 입력신호(VIN-)의 평균값에 대응하는 제1 공통모드 전압(VIN.CM)을 출력할 수 있다.
제1 증폭부(310)는 상기 RF 신호의 양극 및 음극 성분에 각각 대응하는 제1 및 제2 입력신호(VIN+,VIN-)를 차동쌍으로 입력받아 증폭함에 따른 제1 출력신호(VOUT+)를 출력한다.
제2 증폭부(320)는 제1 공통모드 전압(VIN.CM)을 입력받아 전류 증폭기 모드로 동작함에 따른 제2 출력신호(VOUT-)를 출력한다.
제2 증폭부(320)는 제1 증폭부(310)로부터 제공된 전류 신호(iac-ileak)를 입력신호로 하는 상기 전류 증폭기 모드로 동작한다.
여기서, 제1 증폭부(310)와 제2 증폭부(320)는 서로 크기가 동일한 한 쌍의 NMOS 트랜지스터가 서로 마주 보는 차동 구조로 배치된 차동 증폭 회로를 각각 포함하는 것일 수 있다.
또한, 제1 증폭부(310)의 제1 NMOS 트랜지스터(M1) 및 제2 NMOS 트랜지스터(M2)와 제2 증폭부(320)의 제3 NMOS 트랜지스터(M3) 및 제4 NMOS 트랜지스터(M4)는 각각의 소스 단자가 공통 연결되는 것일 수 있다.
이때, 제1 증폭부(310)의 제1 및 제2 NMOS 트랜지스터(M1,M2)는 도 2에 도시된 단일-차동 신호 변환회로의 트랜지스터‘M3’와 동일한 역할을 하고, 제2 증폭부(320)의 제3 및 제4 NMOS 트랜지스터(M3,M4)는 도 2에 도시된 단일-차동 신호 변환회로의 트랜지스터‘M4’와 동일한 역할을 함으로써, 자체적으로 단일-차동 변환 기능을 가지게 된다.
정전류원부(700)는 제1 증폭부(310) 및 제2 증폭부(320) 각각에 일정한 DC 전류를 제공하기 위한 정전류 동작을 수행한다.
정전류원부(700)는 제1 및 제2 증폭부(310,320) 각각의 소스 단자가 공통 연결되는 공통 소스 라인에 드레인 단자가 연결되는 전류원 트랜지스터(M5)를 포함할 수 있다.
여기서, 전류원 트랜지스터(M5)는 정전류원으로 동작 시 제1 증폭부(310)의 소신호 전류(iac)로부터의 누설 전류(ileak)를 최소화하면서 제2 증폭부(320)의 공통 소스에 소신호 전류(iac)에서 누설 전류(ileak)를 제외한 나머지 전류(iac-ileak)를 공급하는 것일 수 있다.
이 경우, 제1 증폭부(310) 및 제2 증폭부(320)는 전류원 트랜지스터(M5)가 정전류원으로 동작할 때 제공되는 전류에 기초하여 제1 출력신호(VOUT+) 및 제2 출력신호(VOUT-)를 각각 출력하는 것일 수 있다.
출력단자부(400)는 제1 및 제2 증폭부(310,320)로부터 각각 출력되는 제1 및 제2 출력신호(VOUT+,VOUT-)가 각각 인가되는 제1 출력단자(410) 및 제2 출력단자(420)를 포함한다.
여기서, 제1 출력단자(410)는 양(+)의 출력단자에 해당하는 것으로서 제1 증폭부(310)에 대응하는 제1 및 제2 NMOS 트랜지스터(M1,M2)의 공통 드레인 단자에 연결되고, 제2 출력단자(420)는 음(-)의 출력단자에 해당하는 것으로서 제2 증폭부(320)에 대응하는 제3 및 제4 NMOS 트랜지스터(M3,M4)의 공통 드레인 단자에 연결될 수 있다.
제2 전압 출력부(500)는 제1 출력단자(410) 및 제2 출력단자(420) 사이의 제2 공통모드 전압(VOUT.CM)을 출력한다.
제2 전압 출력부(500)는 한 쌍의 출력 임피던스 소자(Z2)로 구성되어 제1 출력단자(410) 및 제2 출력단자(420) 사이에 병렬 연결되는 것일 수 있다.
이때, 한 쌍의 출력 임피던스 소자(Z2)는 동일한 임피던스 값을 가지며, 임피던스에 의한 출력(VOUT) 감소를 방지하기 위해 2kΩ 이상의 큰 값을 가지는 것이 바람직하다.
이 경우, 제2 전압 출력부(500)는 제1 출력신호(VOUT+) 및 제2 출력신호(VOUT-)의 평균값에 대응하는 제2 공통모드 전압(VOUT.CM)을 출력할 수 있다.
피드백 출력부(600)는 제2 공통모드 전압(VOUT.CM)을 기설정된 기준전압(VREF)과 비교하여 두 전압 간의 오차를 증폭한 신호를 생성하는 연산 증폭기(620)를 포함한다.
여기서, 연산 증폭기(620)의 반전(-) 입력단에는 기준전압(VREF)이 인가되고 연산 증폭기(620)의 비반전(+) 입력단은 한 쌍의 출력 임피던스 소자(Z2) 사이에 연결될 수 있다.
예컨대, 제2 전압 출력부(500)가 도 9에 도시된 바와 같이 한 쌍의 저항(R5,R6)으로 구성되는 경우, 두 저항 사이의 지점에 피드백 출력부(600)의 연산 증폭기(620)의 비반전(+) 입력단이 연결될 수 있다.
이때, 기준전압(VREF)은 밴드갭 기준전압 발생기(Bandgap reference voltage generator, BGR)로부터 공급되어 공정, 전압 및 온도에 따른 변동(PVT variation)에도 항상 일정한 DC 전압을 가지는 것일 수 있다.
또한, 기준전압(VREF)의 범위는 전원전압(VDD)의 크기를 기준으로 통상
Figure 112022010582105-pat00001
일 수 있다.
피드백 출력부(600)는 연산 증폭기(620)에 의해 생성된 상기 오차를 증폭한 신호를 제1 전압 출력부(200)로 피드백 출력한다.
이때, 제1 전압 출력부(200)는 피드백 출력부(600)로부터 피드백 출력된 신호에 기초하여 제1 공통모드 전압(VIN.CM)을 바이어스하는 것일 수 있다.
이 경우, 상기 피드백으로 인해 제2 공통모드 전압(VOUT.CM)은 기준전압(VREF)으로 일정하게 고정되어 제1 출력신호(VOUT+) 및 제2 출력신호(VOUT-)의 DC 전압을 항상 일정하게 유지시켜 온도 변화에도 안정된 DC 바이어스를 형성하고 온도 변화에 따라 제1 공통모드 전압(VIN.CM)의 DC 전압을 변화시켜 온도 특성을 개선하게 된다.
또한, 제1 공통모드 전압(VIN.CM)이 제1 및 제2 NMOS 트랜지스터(M1,M2)와 제3 및 제4 NMOS 트랜지스터(M3,M4)의 게이트에 동일한 DC 전압을 공급하게 되므로 제1 증폭부(310)의 출력인 제1 출력신호(VOUT+)와 제2 증폭부(320)의 출력인 제2 출력신호(VOUT-)의 DC 전압을 같게 하여 DC 옵셋이 발생하지 않게 된다.
한편, 도 9는 도 3의 회로 구조를 응용하여 구성한 차동 포락선 검파기의 회로 구조의 일례를 나타낸 도면이다.
도 9에 도시된 차동 포락선 검파기의 경우, 입력단자부(100) 및 제1 전압 출력부(200)는 소정의 변압기의 1차측 및 2차측에 각각 연결되는 구성으로 마련될 수 있다.
여기서, 입력단자부(100)는 변압기의 1차측 양단에 연결된 한 쌍의 입력단자(IN+,IN-)를 통해 상기 RF 신호를 수신하는 역할을 하고, 제1 전압 출력부(200)는 상기 변압기의 2차측에 인가되는 전압을 출력하는 역할을 한다.
또한, 도 9에 도시된 차동 포락선 검파기에서 제1 증폭부(310) 및 제2 출력단자(420) 사이와 제2 증폭부(320) 및 제1 출력단자(410) 사이에는 출력 신호를 더욱 크게 얻기 위하여 복수 개의 NMOS 트랜지스터들(M5,M6,M7,M8)이 연결될 수 있다.
구체적으로, 제5 NMOS 트랜지스터(M5)는 게이트 단자가 제1 증폭부(310)의 제1 및 제2 NMOS 트랜지스터(M1,M2)의 공통 드레인 단자와 연결되고 소스 단자는 접지 연결될 수 있고, 제7 NMOS 트랜지스터(M7)는 소스 단자는 제1 증폭부(310)의 드레인 단자와 연결되고 드레인 단자는 제2 출력단자(420)에 연결되며 게이트 단자는 제5 NMOS 트랜지스터(M5)의 드레인 단자와 연결될 수 있다.
또한, 제6 NMOS 트랜지스터(M6)는 게이트 단자가 제2 증폭부(330)의 제3 및 제4 NMOS 트랜지스터(M3,M4)의 공통 드레인 단자와 연결되고 소스 단자는 접지 연결될 수 있고, 제8 NMOS 트랜지스터(M8)는 소스 단자는 제2 증폭부(320)의 드레인 단자와 연결되고 드레인 단자는 제1 출력단자(410)에 연결되며 게이트 단자는 제6 NMOS 트랜지스터(M6)의 드레인 단자와 연결될 수 있다.
도 4는 도 3의 회로 구조를 가지는 차동 포락선 검파기의 양단 출력 파형을 나타낸 그래프이고, 도 5는 도 3의 회로 구조를 가지는 차동 포락선 검파기의 온도 변화에 따른 차동 출력 파형을 나타낸 그래프이고, 도 6은 도 3에 도시된 차동 포락선 검파기와 피드백 위치가 다른 회로 구조를 나타낸 도면이고, 도 7은 도 3과 도 6의 회로 구조를 가지는 차동 포락선 검파기 각각의 공통 소스 노드의 전압 파형을 비교하여 나타낸 그래프이고, 도 8은 도 6의 회로 구조를 가지는 차동 포락선 검파기의 온도 변화에 따른 차동 출력 파형을 나타낸 그래프이다.
이하, 상기 도 4 내지 도 8과 전술한 도면들을 참조하여 본 발명에 따른 공통 모드 피드백을 갖는 차동 포락선 검파기의 출력 파형 특성과 회로 구조상의 피드백 위치에 따른 효과를 비교하여 설명하면 다음과 같다.
먼저, 본 발명에 따른 차동 포락선 검파기의 경우, 도 4에 도시된 바와 같이 파형 왜곡이 없는 차동 출력 파형(VOUT-,VOUT+)을 제공할 수 있고, 도 5에 도시된 바와 같이 27℃일 때의 출력 전압 범위(71)와 120℃일 때의 출력 전압 범위(72)의 최대 차이값이 1.0[mV]로 매우 작아지게 되어 온도 변화에 따른 차동 출력 스윙 크기가 거의 일정한 특성을 가질 수 있다.
다음으로, 본 발명에 따른 차동 포락선 검파기와 도 6에 도시된 회로 구조의 출력 특성을 비교해보면 다음과 같다.
본 발명에 따른 차동 포락선 검파기(도 3)와 도 6에 도시된 회로 구조에서 정전류원부(700)는 전류원 트랜지스터(M5)로 구성되었으며, 전류원 트랜지스터(M5)의 드레인에서 바라보는 출력 임피던스는 유한한 값(ro5)을 가지므로 제1 증폭부(310)로부터 소신호 전류(iac)에 대한 누설 전류(ileak)가 발생한다. 이에 따라 제1 증폭부(310)의 소신호 전류(iac)와 제2 증폭부(320)의 소신호 전류(iac-ileak)는 누설 전류(ileak)만큼 차이가 나서 제1 출력신호(VOUT+)와 제2 출력신호(VOUT-)의 크기가 미세하게 달라 제2 전압 출력부(500)의 제2 공통모드 전압(VOUT.CM)에 원하지 않는 리플이 발생하여 연산 증폭기(620)의 비반전(+) 입력단에 입력되어 피드백 출력부(600)에 나타나게 된다.
이와 관련하여 첫번째로, 도 7에 도시된 바와 같이 제1 및 제2 증폭부(310,320)의 공통 소스 전압(Vs)에 있어서, 본 발명에 따른 차동 포락선 검파기(도 3)는 피드백 출력부(600)의 출력을 제1 및 제2 증폭부(310,320)에 대응되는 복수의 NMOS 트랜지스터들(M1,M2,M3,M4)의 게이트 단자와 연결되는 제1 전압 출력부(200)의 출력측(VIN.CM)에 연결하는 경우에 공통 모드 제거(common-mode rejection)에 의해 리플이 제거되어 깨끗한 출력 파형(92)을 얻을 수 있는 데 반해, 도 6에 도시된 회로 구조는 피드백 출력부(600)의 출력을 정전류원(M5)의 게이트 단자에 연결하는 경우에 소신호 전류에 의해 움직이는 전압 파형에 리플이 끼어 파형이 일그러짐에 따라 왜곡된 출력 파형(91)으로 나타나게 된다.
두번째로, 도 6에 도시된 회로 구조의 경우에는 도 8에 도시된 바와 같이 27℃일 때의 출력 전압 범위(11)와 120℃일 때의 출력 전압 범위(12)의 최대 차이값이 4.0[mV]로 본 발명에 따른 차동 포락선 검파기의 경우(도 5)보다 큰 값을 가지므로 본 발명보다 성능이 떨어짐을 확인할 수 있다.
이에 따라, 전술한 본 발명에 의하면, 포락선 검파기의 출력 크기가 온도 변화에 영향을 거의 받지 않으며 출력 DC 전압 또한 일정하게 고정되어 다음 단 증폭기의 입력 바이어스에도 유리한 효과가 있다.
본 발명에 의하면, 자체적으로 차동 출력 신호를 제공하여 단일-차동 변환 회로를 추가할 필요가 없고, 수신기의 모든 회로가 차동 구조를 형성하므로 순간적인 전류 변화에 의한 전원전압의 변화를 최소화하여 노이즈를 줄이고 안정적인 전원을 공급할 수 있는 효과가 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다.
특히, 전술한 내용은 후술할 발명의 청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 강점을 다소 폭넓게 상술하였으므로, 상술한 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 형상의 설계나 수정의 기본으로써 즉시 사용될 수 있음이 해당 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 상기에서 기술된 실시예는 본 발명에 따른 하나의 실시예일 뿐이며, 해당 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상의 범위에서 다양한 수정 및 변경된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 따라서, 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 이러한 다양한 수정 및 변경 또한 본 발명의 기술적 사상의 범위에 속하는 것으로 전술한 본 발명의 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 입력단자부 110: 제1 입력단자
120: 제2 입력단자 200: 제1 전압 출력부
310: 제1 증폭부 320: 제2 증폭부
400: 출력단자부 410: 제1 출력단자
420: 제2 출력단자 500: 제2 전압 출력부
600: 피드백 출력부 620: 연산 증폭기
700: 정전류원부

Claims (5)

  1. 안테나 또는 저잡음 증폭기를 통해 수신된 RF 신호로부터 양극 및 음극 성분 각각을 분리하여 입력받는 제1 및 제2 입력단자를 포함하는 입력단자부;
    상기 제1 및 제2 입력단자 사이의 제1 공통모드 전압을 출력하는 제1 전압 출력부;
    상기 RF 신호의 양극 및 음극 성분에 각각 대응하는 제1 및 제2 입력신호를 차동쌍으로 입력받아 증폭함에 따른 제1 출력신호를 출력하는 제1 증폭부;
    상기 제1 공통모드 전압을 입력받아 전류 증폭기 모드로 동작함에 따른 제2 출력신호를 출력하는 제2 증폭부;
    상기 제1 증폭부와 상기 제2 증폭부에 일정한 DC 전류를 공급하는 정전류원부;
    상기 제1 출력신호 및 상기 제2 출력신호가 각각 인가되는 제1 및 제2 출력단자를 포함하는 출력단자부;
    상기 제1 및 제2 출력단자 사이의 제2 공통모드 전압을 출력하는 제2 전압 출력부; 및
    상기 제2 공통모드 전압을 기설정된 기준전압과 비교하여 두 전압 간의 오차를 증폭한 신호를 생성하고 이를 상기 제1 전압 출력부로 피드백 출력하는 피드백 출력부를 포함하는 것을 특징으로 하는 공통 모드 피드백을 갖는 차동 포락선 검파기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 전압 출력부는,
    한 쌍의 입력 임피던스 소자로 구성되어 상기 제1 및 제2 입력단자 사이에 연결되고, 상기 피드백 출력된 신호에 기초하여 상기 제1 공통모드 전압을 바이어스하는 것을 특징으로 하는 공통 모드 피드백을 갖는 차동 포락선 검파기.
  4. 제1항에 있어서,
    상기 제2 전압 출력부는 한 쌍의 출력 임피던스 소자로 구성되어 상기 제1 및 제2 출력단자 사이에 연결되는 것이며,
    상기 피드백 출력부는,
    상기 오차를 증폭한 신호를 생성하는 연산 증폭기를 포함하되, 상기 연산 증폭기의 반전 입력단에는 상기 기준전압이 인가되고 상기 연산 증폭기의 비반전 입력단은 상기 한 쌍의 출력 임피던스 소자 사이에 연결되는 것을 특징으로 하는 공통 모드 피드백을 갖는 차동 포락선 검파기.
  5. 제1항에 있어서,
    상기 제1 및 상기 제2 증폭부는 서로 크기가 동일한 한 쌍의 NMOS 트랜지스터가 서로 마주 보는 차동 구조로 배치된 차동 증폭 회로를 각각 포함하는 것이고,
    상기 정전류원부는,
    상기 제1 및 상기 제2 증폭부 각각의 소스 단자가 공통 연결되는 공통 소스 라인에 드레인 단자가 연결되는 전류원 트랜지스터를 포함하며,
    상기 전류원 트랜지스터가 정전류원으로 동작 시 상기 제1 증폭부의 소신호 전류로부터의 누설 전류를 최소화하면서 상기 제2 증폭부의 공통 소스에 상기 소신호 전류에서 상기 누설 전류를 제외한 나머지 전류를 공급하는 것을 특징으로 하는 공통 모드 피드백을 갖는 차동 포락선 검파기.
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