KR102634182B1 - 발광표시장치 - Google Patents

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Abstract

본 발명은 표시패널, 타이밍 제어부 및 데이터 구동부를 포함하는 표시장치를 제공한다. 표시패널은 서브 픽셀들이 배치된 표시영역과 서브 픽셀들 사이를 지나는 보조전원라인들과 접촉하는 전원콘택부들이 배치된 비표시영역을 포함한다. 타이밍 제어부는 전원콘택부들의 위치에 대응하여 표시영역 내에서 발생하는 휘도 불균일을 보상하기 위해 데이터신호를 보상하는 보상부를 갖는다. 데이터 구동부는 타이밍 제어부로부터 출력된 데이터신호를 데이터전압으로 변환하여 표시패널에 인가한다.

Description

발광표시장치{Light Emitting Display Device}
본 발명은 발광표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 표시패널의 온도 상승에 따른 휘도 불균일 문제를 해소하여 표시품질을 향상하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널, 타이밍 제어부 및 데이터 구동부를 포함하는 표시장치를 제공한다. 표시패널은 서브 픽셀들이 배치된 표시영역과 서브 픽셀들 사이를 지나는 보조전원라인들과 접촉하는 전원콘택부들이 배치된 비표시영역을 포함한다. 타이밍 제어부는 전원콘택부들의 위치에 대응하여 표시영역 내에서 발생하는 휘도 불균일 보상하기 위해 데이터신호를 보상하는 보상부를 갖는다. 데이터 구동부는 타이밍 제어부로부터 출력된 데이터신호를 데이터전압으로 변환하여 표시패널에 인가한다.
보상부는 전원콘택부들 중 적어도 하나의 전원콘택부의 온도 상승 영향이 표시패널에 미치는 범위로 구간을 정의하고, 그 구간에 대한 구간 보상맵을 참고하여 표시패널 전체를 보상할 수 있는 전체 보상맵을 마련할 수 있다.
보상부는 타이밍 제어부에 입력된 데이터신호에 대한 평균화상레벨과, 입력된 데이터신호 또는 평균화상레벨에 대한 피크휘도값과, 입력된 데이터신호를 기반으로 표시패널 상의 온도 상승에 영향을 미치는 전원콘택부의 구간별 휘도 합을 계산할 수 있다.
보상부는 구간별 휘도 합을 이용하여 보상 게인을 구하고, 전원콘택부들 중 적어도 하나의 전원콘택부의 온도 상승 영향이 상기 표시패널에 미치는 범위로 구간을 정의하고, 그 구간에 대한 구간 보상맵을 구하고, 보상 게인과 구간 보상맵을 곱하여 표시패널 전체를 보상할 수 있는 전체 보상맵을 마련할 수 있다.
보상부는 타이밍 제어부에 입력된 데이터신호에 대한 평균화상레벨을 산출하는 평균화상레벨산출부와, 입력된 데이터신호 또는 평균화상레벨에 대한 피크휘도값을 생성하는 피크휘도제어부와, 입력된 데이터신호를 기반으로 표시패널 상의 온도 상승에 영향을 미치는 전원콘택부의 구간별 휘도 합을 계산하는 구간휘도 합 계산부와, 구간별 휘도 합을 이용하여 보상 게인을 구하는 보상게인 룩업테이블부와, 전원콘택부들 중 적어도 하나의 전원콘택부의 온도 상승 영향이 표시패널에 미치는 범위로 구간을 정의하고, 그 구간에 대한 구간 보상맵을 구하는 구간 보상부와, 보상 게인과 구간 보상맵을 곱하여 표시패널 전체를 보상할 수 있는 전체 보상맵을 마련하는 전체 보상부를 포함할 수 있다.
보조전원라인들은 전원콘택부들을 통해 표시패널 상에 저전위의 제2구동전압을 전달하는 제2전원라인에 연결될 수 있다.
보조전원라인들과 전원콘택부들은 상위층에 위치하는 전극층에 의해 전기적으로 연결될 수 있다.
보조전원라인들과 전원콘택부들은 표시패널의 제1기판 상에 위치하는 하부금속층으로 이루어지고, 전극층은 서브 픽셀들의 픽셀전극층으로 이루어질 수 있다.
전극층은 비표시영역에 위치하고 보조전원라인들과 교차하는 가로방향으로 배치될 수 있다.
전원콘택부들은 데이터 구동부와 인접할 수 있다.
본 발명은 표시패널의 온도 상승에 따른 휘도 불균일 문제를 해소하여 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 표시패널 상에서 저항이 높은 부분(이종 재료의 접촉부)에 대응하여 세로 기둥 밝음 현상이 발생하는 문제를 저지 또는 보상하여 휘도 얼룩을 최소화할 수 있는 효과가 있다.
도 1은 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3은 본 발명의 제1실시예에 따른 표시패널의 평면도이고, 도 4는 표시패널 상의 전체 전류 패스를 나타낸 도면이다.
도 5 및 도 6은 표시패널 상에 존재하는 서브 픽셀의 단면 구조와 서브 픽셀과 제2보조전원라인 간의 연결 구조를 설명하기 위한 도면이고, 도 7은 구동 트랜지스터부터 제2보조전원라인까지의 전류 패스를 설명하기 위한 도면이다.
도 8은 및 도 9는 표시패널 상에 존재하는 제2보조전원라인과 제2전원콘택부 간의 연결 구조를 설명하기 위한 도면이고, 도 10은 제2보조전원라인과 제2전원콘택부까지의 전류 패스를 설명하기 위한 도면이다.
도 11은 본 발명의 제2실시예에 따른 유기전계발광표시장치의 구동회로를 나타낸 블록도이고, 도 12는 본 발명의 제2실시예를 이용한 보상 전후를 설명하기 위한 도면이다.
도 13은 본 발명의 제3실시예에 따른 유기전계발광표시장치의 구동회로를 나타낸 블록도이고, 도 14는 제2전원콘택부의 개수에 따른 휘도 합 계산 예시도이고, 도 15는 휘도 합을 이용한 보상 게인 산출 예시도이며, 도 16 및 도 17은 전체 보상 맵을 구하는 방식을 설명하기 위한 도면들이고, 도 18은 입력 영상에 대한 전체 보상 맵을 구한 예시도이며, 도 19는 본 발명의 제3실시예를 이용한 보상 전후를 설명하기 위한 도면이다.
도 20 및 도 21은 제3실시예에 따른 보상 회로의 적용 유무에 따른 차이를 보여주기 위해 제2전원콘택부가 위치하는 영역의 시뮬레이션 결과 도면들이다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마패널(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
이하에서 설명되는 본 발명은 유기 발광다이오드를 포함하는 유기전계발광표시장치를 일례로 설명하지만 무기 발광다이오드를 포함하는 무기전계발광표시장치 등의 다른 표시장치에도 적용 가능하다.
도 1은 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.
영상 공급부(110)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급한다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상처리부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 게이트신호)를 출력한다. 스캔 구동부(130)는 게이트라인들(GL1~GLm)을 통해 액정패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC(Integrated Circuit) 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 액정패널(150) 상에 직접 형성된다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압에 대응되는 아날로그 신호 형태의 데이터전압으로 변환하여 출력한다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 액정패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1구동전압(EVDD)과 저전위의 제2구동전압(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1구동 및 제2구동전압(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1구동 및 제2구동전압(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.
예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 액정표시장치 대비 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 복잡하고 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.
도 3은 본 발명의 제1실시예에 따른 표시패널의 평면도이고, 도 4는 표시패널 상의 전체 전류 패스를 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 표시패널(150) 상에는 표시영역(AA)과 비표시영역(NA)이 정의된다. 일측(상측) 비표시영역(NA)에는 일측 제1전원라인쇼팅바(EVDDSB1)와 일측 제2전원라인쇼팅바(EVSSSB1)가 위치한다. 예컨대, 일측 제1전원라인쇼팅바(EVDDSB1)는 일측 표시영역(AA)에 인접하여 위치할 수 있고, 일측 제2전원라인쇼팅바(EVSSSB1)는 일측 제1전원라인쇼팅바(EVDDSB1)와 비표시영역(NA)의 끝단 사이에 위치할 수 있다.
타측(하측) 비표시영역(NA)에는 타측 제1전원라인쇼팅바(EVDDSB2)와 타측 제2전원라인쇼팅바(EVSSSB2)가 위치한다. 타측 제1전원라인쇼팅바(EVDDSB2)와 타측 제2전원라인쇼팅바(EVSSSB2)는 절연층을 사이에 두고 일부 영역이 중첩하도록 위치할 수 있다. 또한, 타측(하측) 비표시영역(NA)에는 타측 제2전원라인쇼팅바(EVSSSB2)에 연결된 제2전원콘택부(EVSSCN)가 위치할 수 있다. 제2전원콘택부(EVSSCN)는 데이터 구동부(140)를 통해 인가되는 제2구동전압을 표시패널(150)에 효율적으로 전달하기 위해 다수 위치할 수 있다. 예컨대, 제2전원콘택부(EVSSCN)는 데이터 구동부(140)들의 사이에 존재하는 공간마다 위치하도록 배치될 수 있다. 그리고 표시영역(AA)과 인접하는 영역이 뾰족하고 데이터 구동부(140)들과 인접하는 영역이 평평한 삼각형 형상을 가질 수 있으나 이에 한정되지 않는다.
타측(하측) 비표시영역(NA)에 위치하는 타측 제1전원라인쇼팅바(EVDDSB2)는 다수의 제1전원라인(EVDD)에 직접 연결되지만, 타측 제2전원라인쇼팅바(EVSSSB2)는 제2전원콘택부(EVSSCN)를 통해 다수의 제2전원라인(EVSS)에 간접 연결될 수 있다.
표시영역(AA)에는 제1보조전원라인(EVDDA)과 제2보조전원라인(EVSSA)이 다수 위치한다. 다수의 제1보조전원라인(EVDDA)은 일측 제1전원라인쇼팅바(EVDDSB1)에 일측이 연결되고 타측 제1전원라인쇼팅바(EVDDSB2)에 타측이 연결된다. 다수의 제2보조전원라인(EVSSA)은 일측 제2전원라인쇼팅바(EVSSSB1)에 일측이 연결되고 타측 제2전원라인쇼팅바(EVSSSB2)에 타측이 연결된다. 다수의 제1보조전원라인(EVDDA)과 다수의 제2보조전원라인(EVSSA)은 데이터라인(미도시)과 동일하게 수직 방향을 따라 교번 배치(도 3의 우측 배선도 참고)된다.
표시패널(150)은 데이터 구동부(140)의 패드를 통해 제1 및 제2구동전압을 인가받는다. 그 결과, 표시패널(150) 상의 전체 전류 패스는 도 4와 같은 경로로 나타나게 되는데 이와 관련된 설명은 이하에서 다룬다.
도 5 및 도 6은 표시패널 상에 존재하는 서브 픽셀의 단면 구조와 서브 픽셀과 제2보조전원라인 간의 연결 구조를 설명하기 위한 도면이고, 도 7은 구동 트랜지스터부터 제2보조전원라인까지의 전류 패스를 설명하기 위한 도면이다.
도 5 및 도 6에 도시된 바와 같이, 제1보조전원라인(EVDDA)과 제2보조전원라인(EVSSA) 사이에는 서브 픽셀(SP)이 배치 되며, 서브 픽셀의 단면 구조와 서브 픽셀(SP)과 제2보조전원라인(EVSSA) 간의 연결 구조를 설명하면 다음과 같다.
제1기판(SUB1) 상에는 제1하부금속층(LS1)과 제2하부금속층(LS2)이 위치한다. 제1하부금속층(LS1)과 제2하부금속층(LS2)은 복층(단층도 가능)으로 이루어질 수 있다. 제1하부금속층(LS1)과 제2하부금속층(LS2)은 이격 배치된다. 제1하부금속층(LS1)은 구동 트랜지스터(TFT)의 액티브층(ATC1)에 외광이 입사되는 것을 방지하는 광차단층 역할과 더불어 스토리지 커패시터(CST)의 제1전극층 역할을 할 수 있다. 제2하부금속층(LS2)은 제2보조전원라인(EVSSA)이 된다.
제1기판(SUB1) 상에는 제1하부금속층(LS1)과 제2하부금속층(LS2)을 덮는 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 제1하부금속층(LS1)의 일부영역과 제2하부금속층(LS2)의 일부영역을 노출하는 영역을 포함할 수 있다.
버퍼층(BUF) 상에는 제1액티브층(ACT1)과 제2액티브층(ACT2)이 위치한다. 제1액티브층(ACT1)과 제2액티브층(ACT2)은 이격 배치된다. 제1액티브층(ACT1)은 구동 트랜지스터(TFT)의 반도체층이 될 수 있고, 제2액티브층(ACT2)은 스토리지 커패시터(CST)의 제2전극층 역할을 할 수 있다.
제1액티브층(ACT1) 상에는 제1절연층(GI)(게이트 절연층)이 위치한다. 제1절연층(GI)은 제1액티브층(ACT1)의 소스영역과 드레인영역을 노출하도록 섬 형태로 패턴될 수 있다.
제1절연층(GI) 상에는 제1게이트금속층(GAT1)이 위치한다. 제1게이트금속층(GAT1)은 복층(단층도 가능)으로 이루어질 수 있다. 제1게이트금속층(GAT1)은 제1절연층(GI)과 같이 제1액티브층(ACT1)의 소스영역과 드레인영역을 노출하도록 섬 형태로 패턴될 수 있다.
제1절연층(GI) 상에는 제2절연층(ILD)(층간 절연층)이 위치한다. 제2절연층(ILD)은 제1액티브층(ACT1)의 소스영역과 드레인영역, 제1하부금속층(LS1)의 일부영역, 제2하부금속층(LS2)의 일부영역을 각각 노출하는 영역을 포함할 수 있다.
제2절연층(ILD) 상에는 제1상부금속층(SDA), 제2상부금속층(SDB) 및 제3상부금속층(SDC)이 위치한다. 제1상부금속층(SDA), 제2상부금속층(SDB) 및 제3상부금속층(SDC)은 복층(단층도 가능)으로 이루어질 수 있다.
제1상부금속층(SDA)과 제2상부금속층(SDB)은 제1액티브층(ACT1)의 소스영역과 드레인영역에 각각 접촉하며, 구동 트랜지스터(TFT)의 소스전극과 드레인전극이 될 수 있다. 또한, 제2상부금속층(SDB)은 제1하부금속층(LS1)의 일부영역에 접촉하며, 스토리지 커패시터(CST)의 제3전극층이 될 수 있다. 제3상부금속층(SDC)은 제2하부금속층(LS2)의 일부영역에 접촉하며, 제2보조전원라인(EVSSA)의 연결층이 된다.
제2절연층(ILD) 상에는 제1상부금속층(SDA), 제2상부금속층(SDB) 및 제3상부금속층(SDC)을 덮는 제3절연층(PAS)(보호층)이 위치한다. 제3절연층(PAS)(보호층)은 제2상부금속층(SDB)의 일부영역과 제3상부금속층(SDC)의 일부영역을 노출하는 영역을 포함할 수 있다.
제3절연층(PAS) 상에는 제4절연층(OC)(오버 코트층)이 위치한다. 제4절연층(OC)은 제2상부금속층(SDB)의 일부영역과 제3상부금속층(SDC)의 일부영역(CH)을 노출하는 영역을 포함할 수 있다.
제4절연층(OC) 상에는 제1픽셀전극층(PXLA)과 제2픽셀전극층(PXLB)이 위치한다. 제1픽셀전극층(PXLA)과 제2픽셀전극층(PXLB)은 복층(ITO/Ag/ITO 등과 같이 반사전극을 포함하는 구조)으로 이루어질 수 있다. 제1픽셀전극층(PXLA)과 제2픽셀전극층(PXLB)은 이격 배치된다. 제1픽셀전극층(PXLA)은 유기 발광다이오드(OLED)의 애노드전극일 될 수 있고, 제2픽셀전극층(PXLB)은 제3상부금속층(SDC)의 일부영역과 접촉하며, 콘택전극이 될 수 있다.
제4절연층(OC) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 서브 픽셀(SP)의 발광영역을 정의하며, 제2전원콘택부(CNA)를 제공하기 위해 제1픽셀전극층(PXLA)의 노출하는 개구부(OPN)와 제2픽셀전극층(PXLB)을 노출하는 콘택홀(CH)을 갖는다.
제1픽셀전극층(PXLA)(뱅크층으로부터 노출된 부분) 상에는 발광층(EML)이 위치한다. 발광층(EML)은 백색을 발광하는 것을 일례로 하였으나, 이는 적색, 녹색 또는 청색을 발광할 수도 있다. 또한, 발광층(EML)은 기능층(정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등) 중 적어도 하나를 더 포함할 수 있다.
뱅크층(BNK)과 발광층(EML) 상에는 공통전극층(CAT)이 위치한다. 공통전극층(CAT)은 발광층(EML)과 접촉함은 물론이고 콘택홀(CH)을 통해 노출된 제2픽셀전극층(PXLB)과 접촉한다. 즉, 공통전극층(CAT)은 제2픽셀전극층(PXLB)과 제3상부금속층(SDC)을 통해 제2보조전원라인(EVSSA)이 되는 제2하부금속층(LS2)에 전기적으로 연결된다.
제1기판(SUB1)과 대향하는 제2기판(SUB)의 내부면(공통전극층과 마주하는 면) 상에는 컬러필터층(CF)이 위치한다. 컬러필터층(CF)은 입사된 광을 적색, 녹색 또는 청색으로 변환하여 출사할 수 있다.
이상 표시패널 상에 위치하는 서브 픽셀(SP)이 두 개의 기판(SUB1, SUB2) 사이에 형성된 것을 일례로 설명하였으나, 제2기판(SUB2)은 복층 보호막(유무기 복합층)으로 대체될 수 있다. 그리고 기판이라고 표현하였으나 이들 중 적어도 하나는 필름(연성필름)일 수 있다.
도 3 내지 도 7에 도시된 바와 같이, 제1보조전원라인(EVDDA)을 통해 인가된 전류는 서브 픽셀(SP)의 구동 트랜지스터(TFT)를 통해 유기 발광다이오드(OLED)에 인가된 후 제2픽셀전극층(PXLB) -> 제3상부금속층(SDC) -> 제2보조전원라인(EVSSA)이 되는 제2하부금속층(LS2)의 패스로 흐르게 된다.
도 8은 및 도 9는 표시패널 상에 존재하는 제2보조전원라인과 제2전원콘택부 간의 연결 구조를 설명하기 위한 도면이고, 도 10은 제2보조전원라인과 제2전원콘택부까지의 전류 패스를 설명하기 위한 도면이다.
도 8 및 도 9에 도시된 바와 같이, 타측 제1전원라인쇼팅바(EVDDSB2)와 타측 제2전원라인쇼팅바(EVSSSB2)는 절연층을 사이에 두고 일부 영역이 중첩하도록 위치할 수 있는데 이를 설명하면 다음과 같다.
제1기판(SUB1) 상에는 제2하부금속층(LS2), 제3하부금속층(LS3) 및 제4하부금속층(LS4)이 위치한다. 제2하부금속층(LS2), 제3하부금속층(LS3) 및 제4하부금속층(LS4)은 복층(단층도 가능)으로 이루어질 수 있다. 제2하부금속층(LS2)은 표시영역 내에 위치하는 제2보조전원라인(EVSSA)이 되고, 제3하부금속층(LS3)은 타측 제1전원라인쇼팅바(EVDDSB2)이 되고, 제4하부금속층(LS4)는 제2전원콘택부(EVSSCN)이 된다.
제1기판(SUB1) 상에는 제2하부금속층(LS2), 제3하부금속층(LS3) 및 제4하부금속층(LS4)을 덮는 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 제2하부금속층(LS2)의 일부영역과 제4하부금속층(LS4)의 일부영역을 노출하는 영역을 갖는다.
버퍼층(BUF) 상에는 제1절연층(GI)(게이트 절연층)이 위치한다. 제1절연층(GI)은 제2하부금속층(LS2)과 제4하부금속층(LS4)이 위치하는 영역에만 섬 형태를 가지며 선택적으로 위치할 수 있다. 제1절연층(GI)은 제2하부금속층(LS2)의 일부영역과 제4하부금속층(LS4)의 일부영역을 노출하는 영역을 갖는다.
제1절연층(GI) 상에는 제2게이트금속층(GAT2)과 제3게이트금속층(GAT3)이 위치한다. 제2게이트금속층(GAT2)과 제3게이트금속층(GAT3)은 이격 배치된다. 제2게이트금속층(GAT2)과 제3게이트금속층(GAT3)은 제1절연층(GI)의 노출영역을 통해 제2하부금속층(LS2)과 제4하부금속층(LS4)에 각각 접촉한다.
버퍼층(BUF) 상에는 제2게이트금속층(GAT2)과 제3게이트금속층(GAT3)을 덮는 제3절연층(PAS)(보호층)이 위치한다. 제3절연층(PAS)은 제2게이트금속층(GAT2)의 일부영역과 제3게이트금속층(GAT3)의 일부영역을 노출하는 영역을 갖는다.
제3절연층(PAS) 상에는 제4절연층(OC)(오버 코트층)이 위치한다. 제4절연층(OC)은 제2게이트금속층(GAT2)의 일부영역과 제3게이트금속층(GAT3)의 일부영역을 노출하는 영역을 갖는다.
제4절연층(OC) 상에는 제3픽셀전극층(PXLC)이 위치한다. 제3픽셀전극층(PXLC)은 제4절연층(OC)의 노출영역을 통해 제2게이트금속층(GAT2)의 일부영역과 제3게이트금속층(GAT3)의 일부영역에 각각 접촉한다. 제3픽셀전극층(PXLC)은 제2보조전원라인(EVSSA)이 되는 제2하부금속층(LS2)과 제2전원콘택부(EVSSCN)가 되는 제4하부금속층(LS4) 간의 전기적 연결을 돕는 타측 제2전원라인쇼팅바(EVSSSB2)가 된다.
도면을 통해 알 수 있듯이, 타측 제1전원라인쇼팅바(EVDDSB2)와 타측 제2전원라인쇼팅바(EVSSSB2)는 절연층들을 사이에 두고 일부 영역이 중첩하도록 위치할 수 있다. 그리고 타측 제2전원라인쇼팅바(EVSSSB2)가 차지하는 면적보다 타측 제1전원라인쇼팅바(EVDDSB2)가 차지하는 면적이 더 넓으므로, 도 3에서는 타측 제1전원라인쇼팅바(EVDDSB2)가 극히 일부만 보이게 된 것임을 알 수 있다. 그러나 전원라인들의 접속 구조는 이에 한정되지 않는다.
도 8 내지 도 10에 도시된 바와 같이, 제2보조전원라인(EVSSA)을 통해 인가된 전류는 타측 제2전원라인쇼팅바(EVSSSB2)가 되는 제3픽셀전극층(PXLC)을 거쳐 제2전원콘택부(EVSSCN)가 되는 제4하부금속층(LS4)의 패스로 흐르게 된다.
상기 도 3 내지 도 10을 모두 살펴보면, 표시패널(150) 상의 전체 전류 패스는 "데이터 구동부(140)의 제1전원패드 -> 제1전원라인(EVDD) -> 타측 제1전원라인쇼팅바(EVDDSB2) -> 제1보조전원라인(EVDDA) -> 서브 픽셀(SP) -> 제2전원콘택부(CNA) -> 제2보조전원라인(EVSSA) -> 타측 제2전원라인쇼팅바(EVSSSB2) -> 제2전원콘택부(EVSSCN) -> 제2전원라인(EVSS) -> 데이터 구동부(140)의 제2전원패드"가 된다.
본 발명은 제1실시예에서 설명한 바와 같이, 적어도 제2전원콘택부(EVSSCN)를 포함하는 표시패널의 구동 시 온도 상승(온도 변화)에 따른 휘도 불균일 문제를 해소하기 위해 다음과 같은 구동방식을 제안한다.
도 11은 본 발명의 제2실시예에 따른 유기전계발광표시장치의 구동회로를 나타낸 블록도이고, 도 12는 본 발명의 제2실시예를 이용한 보상 전후를 설명하기 위한 도면이다.
도 4 및 도 11에 도시된 바와 같이, 본 발명의 제2실시예에 따른 유기전계발광표시장치의 구동회로는 피크휘도제어부(122), 디바이더부(DIV), 전류 보정 게인 생성부(124), 전류 계산부(125), 멀티플라이어부(MUL), 전류 제어부(127)를 갖는 타이밍 제어부(120)와 온도 센서(170)를 포함할 수 있다.
온도 센서(170)는 표시패널(150)의 특정 위치(단일 위치 또는 다수의 위치)에 대한 온도를 센싱하고 센싱된 온도값을 전류 보정 게인 생성부(124)에 전달하는 역할을 한다.
피크휘도제어부(122)는 입력된 데이터신호(DATA)(입력 영상)에 대한 피크휘도를 제어하는 피크휘도값을 생성하는 역할을 한다. 전류 보정 게인 생성부(124)는 온도 센서(170)로부터 전달된 온도값을 기반으로 표시패널(150)에 인가할 전류를 보정하기 위한 보정 게인값을 생성하는 역할을 한다. 디바이더부(DIV)는 피크휘도제어부(122)로부터 출력된 피크휘도값과 전류 보정 게인 생성부(124)로부터 출력된 보정 게인값을 기반으로 보정된 피크 게인값(보정된 Peak gain)을 생성하는 역할을 한다.
전류 계산부(125)는 디바이더부(DIV)로부터 출력된 피크 게인값(보정된 Peak gain)을 기반으로 표시패널(150)에 인가할 새로운 전류값을 계산하는 역할을 한다. 멀티플라이어부(MUL)는 전류 계산부(125)로부터 출력된 새로운 전류값과 전류 보정 게인 생성부(124)로부터 출력된 보정 게인값을 곱하는 역할을 한다. 전류 제어부(127)는 멀티플라이어부(MUL)로부터 출력된 최종 결과값을 기반으로 표시패널(150)의 전류를 제어하기 위한 최종 게인값(ACL Gain)을 생성하는 역할을 한다.
도 4, 도 11 및 도 12에 도시된 바와 같이, 본 발명의 제2실시예에 따른 유기전계발광표시장치의 구동회로를 이용하면, 표시패널(150) 상의 온도 상승 시 유발되는 문제를 어느 정도 개선할 수 있었다.
보상전(도 12a)과 보상후(도 12b)에서 볼 수 있듯이, 제2실시예는 표시패널(150) 상의 온도 상승 시 유발되는 문제를 어느 정도 개선할 수 있으나 제2전원콘택부(EVSSCN)에 대응하여 세로 기둥 밝음 현상이 발생하는 문제를 보완할 필요가 있는 것으로 나타났다. 세로 기둥 밝음 현상은 제2전원콘택부(EVSSCN)에서 멀어질수록 완화되는 형태로 나타난다.
도 13은 본 발명의 제3실시예에 따른 유기전계발광표시장치의 구동회로를 나타낸 블록도이고, 도 14는 제2전원콘택부의 개수에 따른 휘도 합 계산 예시도이고, 도 15는 휘도 합을 이용한 보상 게인 산출 예시도이며, 도 16 및 도 17은 전체 보상 맵을 구하는 방식을 설명하기 위한 도면들이고, 도 18은 입력 영상에 대한 전체 보상 맵을 구한 예시도이며, 도 19는 본 발명의 제3실시예를 이용한 보상 전후를 설명하기 위한 도면이다.
도 4, 도 13 내지 도 17에 도시된 바와 같이, 본 발명의 제3실시예에 따른 유기전계발광표시장치의 구동회로는 평균화상레벨산출부(121), 피크휘도제어부(122), 구간휘도 합 계산부(123), 보상게인 룩업테이블부(126), 구간 보상부(128), 전체 보상부(129)를 갖는 타이밍 제어부(120)를 포함할 수 있다.
평균화상레벨산출부(121)는 입력된 데이터신호(DATA)(입력 영상)에 대한 평균화상레벨(Average Picture Level)을 산출하는 역할을 한다. 피크휘도제어부(122)는 데이터신호(DATA)에 대한 또는 평균화상레벨(APL)에 대한 피크휘도를 제어하는 피크휘도값을 생성하는 역할을 한다.
구간휘도 합 계산부(123)는 평균화상레벨, 피크휘도값 및 입력된 데이터신호를 기반으로 표시패널 상의 온도 상승에 영향을 미치는 제2전원콘택부(EVSSCN)의 구간별 휘도 합을 계산하는 역할을 한다. 구간휘도 합 계산부(123)를 이용한 휘도 합 계산방법을 설명하면 다음과 같다. 예컨대, 도 14와 같이, 표시패널(150) 상에 15개의 제2전원콘택부(EVSSCN)가 위치할 경우, 구간휘도 합 계산부(123)는 15개의 구간으로 나눠 "휘도 합 = ∑(Peak Lumi × gray)"의 수식을 기반으로 각 구간의 휘도 합을 계산할 수 있다. 여기서, 구간별 Peak Lumi는 피크 휘도이고, gray는 계조이다. 한편, 구간휘도 합 계산부(123)는 휘도 합 대신 구간별 전류나 계조(Gray)의 합 또는 평균으로 대체할 수도 있다.
보상게인 룩업테이블부(126)는 계산된 휘도 합을 이용하여 보상맵을 얼마나 적용할지 보상 게인을 구하는 역할을 한다. 보상게인 룩업테이블부(126)에서 구할 수 있는 보상 게인의 범위는 도 15와 같이 0 ~ 1로 정의될 수 있다. 이때, 게인(Gain)과 휘도 합은 Linear (전류의 열작용 : 발열량 ∝ 전류) 관계일 수 있다.
구간 보상부(128)는 제2전원콘택부(EVSSCN)의 온도 상승 영향이 표시패널에 어느 정도의 범위로 미칠 수 있는 그 구간을 정의하고, 그 구간에 대한 구간 보상맵을 구하는 역할을 한다. 구간 보상부(128)는 15개의 제2전원콘택부(EVSSCN)에 대응하여 표시패널(150)을 15개로 나누었을 때, 15개 영역 각각에 대한 보상 맵을 마련할 수 있다.
그러나 메모리의 저장 용량과 구조적 유사점에서 나타나는 경향성 등을 고려할 경우, 도 16과 같이 하나의 구간 보상 맵(150B)을 갖는 것이 바람직하므로 이를 일례로 한다. 그러나 표시패널의 설계 방식 및 온도 상승 정도에 따라 구간 보상맵은 도 16과 같은 형태가 아닌 다른 형태로 나타날 수도 있다.
전체 보상부(129)는 보상 게인과 구간 보상맵(150B)을 곱하여 표시패널 전체에 대한 전체 보상맵(150M)을 구하는 역할을 한다. 전체 보상부(129)는 계산된 각 구간 보상 게인(Gain)과 하나의 구간 보상맵(Map)(150B)을 곱하는 방식으로 도 18과 같이 입력 영상에 대한 전체 보상맵(Map)(150M)을 만들 수 있다.
도 4, 도 13 및 도 19에 도시된 바와 같이, 본 발명의 제3실시예에 따른 유기전계발광표시장치의 구동회로를 이용하면, 표시패널(150) 상의 온도 상승은 물론이고 높은 전류가 흐르는 부분에서 유발되는 문제까지 개선할 수 있는데 이를 설명하면 다음과 같다.
표시패널(150) 상에서 온도 상승과 함께 높은 전류가 흐르는 부분은 예컨대 제2전원콘택부(EVSSCN)와 같이 저항이 높은 부분(이종 재료의 접촉부)일 수 있다. 제2전원콘택부(EVSSCN)와 같이 저항이 높은 접촉 구조는 솔루블 방식 상부발광형(Soluble Top Emission)에서 주로 사용되나 이에 한정되지 않는다.
본 발명의 제3실시예는 제2전원콘택부(EVSSCN)와 같이 특정 영역의 온도 상승 요인-모빌리티(Mobility) 증가에 따른 전류 상승분-을 고려할 수 있는 보상맵을 기반으로 표시패널 전체를 보상한다. 즉, 본 발명의 제3실시예는 특정 구조 사용 시 온도 센서 등의 구성만으로 해소할 수 없음을 인지하고 구조적 특징부와 결부한 보상을 취하므로 표시패널(150) 상의 온도 상승은 물론이고 높은 전류가 흐르는 부분에서 유발되는 문제까지 용이하게 개선할 수 있다.
그 결과 보상전(도 19a)과 보상후(도 19b)에서 볼 수 있듯이, 표시패널(150) 상의 제2전원콘택부(EVSSCN)에 대응하여 세로 기둥 밝음 현상이 발생하는 문제가 거의 인지되지 않을 만큼 개선되었다.
도 20 및 도 21은 제3실시예에 따른 보상 회로의 적용 유무에 따른 차이를 보여주기 위해 제2전원콘택부가 위치하는 영역의 시뮬레이션 결과 도면들이다.
도 20 및 도 21의 시뮬레이션 결과는 제1실시예에 따른 구조를 기반으로 표시패널을 제작하고 제3실시예에 따른 보상부를 적용했을 때(comp 적용)와 적용하지 않았을 때(comp 미적용)를 나타낸다.
도 20 및 도 21에서 볼 수 있는 바와 같이, 제1실시예에 따른 표시패널은 제2전원콘택부와 같이 저항이 높은 부분(이종 재료의 접촉부)에서 휘도 불균일 문제가 유발될 수 있다. 먼저, 제3실시예에 따른 보상부를 적용하지 않은 경우(comp 미적용)의 결과를 살펴보면, 표시패널 상의 제2전원콘택부가 위치하는 영역을 중심으로 휘도가 높아지고 그 주변으로 휘도 증가 영향이 번지는 현상을 볼 수 있다. 그러나, 제3실시예에 따른 보상부를 적용한 경우(comp 적용)의 결과를 살펴보면, 표시패널 상의 제2전원콘택부가 위치하는 영역으로 휘도가 높아지지 않도록 보상이 이루어져 특정 영역에서 휘도가 높아지거나 그 주변으로 휘도 증가 영향이 번지는 현상을 거의 볼 수 없다.
그러므로 제3실시예에서 설명한 바와 같은 보상부를 기반으로 표시패널에 인가할 데이터신호를 보상하면 온도 상승에 따른 문제는 물론이고 세로 기둥 밝음 현상이 나타나는 문제까지 해소할 수 있다.
한편, 본 발명에서는 제1실시예의 표시패널 구현 시 발생할 수 있는 휘도 불균일 문제의 해소와 관련하여 제2 및 제3실시예를 구분하여 설명하였지만 이는 하나로 통해된 보상부 형태로 타이밍 제어부 내에 내재될 수 있다.
이상 본 발명은 표시패널의 온도 상승에 따른 휘도 불균일 문제를 해소하여 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 표시패널 상에서 저항이 높은 부분(이종 재료의 접촉부)에 대응하여 세로 기둥 밝음 현상이 발생하는 문제를 저지 또는 보상하여 휘도 얼룩을 최소화할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
120: 타이밍 제어부 130: 스캔 구동부
140: 데이터 구동부 150: 표시패널
121: 평균화상레벨산출부 122: 피크휘도제어부
123: 구간휘도 합 계산부 126:보상게인 룩업테이블부
128: 구간 보상부 129: 전체 보상부
124: 전류 보정 게인 생성부 127: 전류 제어부
170: 온도 센서

Claims (10)

  1. 서브 픽셀들이 배치된 표시영역과 상기 서브 픽셀들 사이를 지나는 보조전원라인들과 접촉하는 전원콘택부들이 배치된 비표시영역을 포함하는 표시패널;
    상기 전원콘택부들의 위치에 대응하여 상기 표시영역 내에서 발생하는 휘도 불균일을 보상하기 위해 데이터신호를 보상하는 보상부를 갖는 타이밍 제어부; 및
    상기 타이밍 제어부로부터 출력된 상기 데이터신호를 데이터전압으로 변환하여 상기 표시패널에 인가하는 데이터 구동부를 포함하고,
    상기 보상부는
    상기 타이밍 제어부에 입력된 데이터신호에 대한 평균화상레벨을 산출하는 평균화상레벨산출부와,
    상기 입력된 데이터신호 또는 상기 평균화상레벨에 대한 피크휘도값을 생성하는 피크휘도제어부와,
    상기 입력된 데이터신호를 기반으로 상기 표시패널 상의 온도 상승에 영향을 미치는 상기 전원콘택부의 구간별 휘도 합을 계산하는 구간휘도 합 계산부와,
    상기 구간별 휘도 합을 이용하여 보상 게인을 구하는 보상게인 룩업테이블부와,
    상기 전원콘택부들 중 적어도 하나의 전원콘택부의 온도 상승 영향이 상기 표시패널에 미치는 범위로 구간을 정의하고, 그 구간에 대한 구간 보상맵을 구하는 구간 보상부와,
    상기 보상 게인과 상기 구간 보상맵을 곱하여 상기 표시패널 전체를 보상할 수 있는 전체 보상맵을 마련하는 전체 보상부를 포함하는 표시장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 보조전원라인들은
    상기 전원콘택부들을 통해 상기 표시패널 상에 저전위의 제2구동전압을 전달하는 제2전원라인에 연결된 표시장치.
  7. 제6항에 있어서,
    상기 보조전원라인들과 상기 전원콘택부들은
    상위층에 위치하는 전극층에 의해 전기적으로 연결되는 표시장치.
  8. 제7항에 있어서,
    상기 보조전원라인들과 상기 전원콘택부들은
    상기 표시패널의 제1기판 상에 위치하는 하부금속층으로 이루어지고,
    상기 전극층은 상기 서브 픽셀들의 픽셀전극층으로 이루어지는 표시장치.
  9. 제7항에 있어서,
    상기 전극층은
    상기 비표시영역에 위치하고 상기 보조전원라인들과 교차하는 가로방향으로 배치된 표시장치.
  10. 제1항에 있어서,
    상기 전원콘택부들은
    상기 데이터 구동부와 인접하는 표시장치.
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