KR102628611B1 - Semiconductor devise simulation method and apparratus - Google Patents
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Abstract
반도체 소자의 시뮬레이션 방법 및 장치가 개시된다. 일 실시예에 따른 반도체 시뮬레이션 방법은, 반도체 소자 테스트 샘플을 생성하는 단계와, 상기 테스트 샘플을 시뮬레이션의 기본 단위인 유닛 셀로 나누는 단계와, 자가 발열에 의한 온도 증가량을 고려하여 상기 유닛 셀의 위치에 따른 온도를 지정하는 단계와, 상기 유닛 셀의 트랩 생성 여부를 결정하는 단계와, 트랩이 생성된 유닛 셀의 위치에 기초하여 상기 테스트 샘플의 유전체 양단 간 전류 경로 생성 여부를 확인하는 단계를 포함한다.A method and apparatus for simulating a semiconductor device are disclosed. A semiconductor simulation method according to an embodiment includes the steps of generating a semiconductor device test sample, dividing the test sample into unit cells, which are basic units of simulation, and determining the location of the unit cell in consideration of the amount of temperature increase due to self-heating. It includes a step of specifying a temperature according to the step, a step of determining whether a trap is generated in the unit cell, and a step of confirming whether a current path is generated between both ends of the dielectric of the test sample based on the position of the unit cell where the trap is generated. .
Description
본 개시는 반도체 소자의 시뮬레이션 방법 및 장치에 관한 것이다.This disclosure relates to a method and apparatus for simulation of a semiconductor device.
반도체 소자에 대한 미세 공정이 발달함에 따라 게이트와 채널, 게이트와 소스 또는 드레인 전극 간의 유전체의 두께가 매우 짧아지게 되었다. 다만, 유전체 두께가 얇아지게 되면 절연 파괴에 의한 수명이 짧아지고, 시간 의존형 트랩이 추가적으로 생성됨에 따라 누설 전류 증가에 따른 성능 저하가 발생할 수 있다.As microprocessing for semiconductor devices has developed, the thickness of the dielectric between the gate and channel, and between the gate and source or drain electrodes has become very short. However, as the dielectric thickness becomes thinner, the lifespan due to dielectric breakdown is shortened, and additional time-dependent traps are created, which may lead to performance degradation due to increased leakage current.
게이트 유전체 파괴는 유전체 온도 조건에 따라 변화할 수 있는데, 자가 발열이 게이트 유전체 아래에서 발생하게 된다면 채널 위치에 따라 자가 발열에 의해 유전체 내 온도 역시 위치에 따라 변화할 수 있다. 따라서, 유전체 파괴 현상을 해석하는 경우 자가 발열 현상을 함께 고려하여 해석해야 한다.Gate dielectric breakdown can vary depending on dielectric temperature conditions. If self-heating occurs under the gate dielectric, the temperature within the dielectric can also change depending on the location due to self-heating depending on the channel location. Therefore, when analyzing the dielectric breakdown phenomenon, the self-heating phenomenon must also be taken into consideration.
종래의 자가 발열에 관한 시뮬레이션 기술은은 소스와 드레인간 채널에서의 캐리어의 수송 방정식을 채널 물질 격자 온도 파라미터를 포함하여 연산하여 줌으로 채널 위치 별 자가 발열에 의한 격자 온도를 구하는 방식을 이용하는데, 유전체 내 위치별 온도를 주변 온도로 모두 동일하게 가정하므로, 자가 발열 현상이 고려되지 않는다.Conventional simulation technology for self-heating uses a method of calculating the carrier transport equation in the channel between the source and drain including the channel material lattice temperature parameter to obtain the lattice temperature due to self-heating for each channel location. Since the temperature at each location within the dielectric is assumed to be the same as the surrounding temperature, self-heating phenomenon is not considered.
아래 실시예들은 반도체 소자의 자가 발열을 고려하여 반도체 소자 제조 전 유전체의 절연 특성을 유지할 수 있는 수명 조건을 검출할 수 있는 시뮬레이션 기술을 제공할 수 있다.The following embodiments can provide simulation technology that can detect life conditions that can maintain the insulating properties of the dielectric before manufacturing the semiconductor device by considering self-heating of the semiconductor device.
다만, 기술적 과제는 상술한 기술적 과제들로 한정되는 것은 아니며, 또 다른 기술적 과제들이 존재할 수 있다.However, technical challenges are not limited to the above-mentioned technical challenges, and other technical challenges may exist.
일 실시예에 따른, 반도체 시뮬레이션 방법은, 반도체 소자 테스트 샘플을 생성하는 단계와, 상기 테스트 샘플을 시뮬레이션의 기본 단위인 유닛 셀로 나누는 단계와, 자가 발열에 의한 온도 증가량을 고려하여 상기 유닛 셀의 위치에 따른 온도를 지정하는 단계와, 상기 유닛 셀의 트랩 생성 여부를 결정하는 단계와, 트랩이 생성된 유닛 셀의 위치에 기초하여 상기 테스트 샘플의 유전체 양단 간 전류 경로 생성 여부를 확인하는 단계를 포함한다.According to one embodiment, a semiconductor simulation method includes generating a semiconductor device test sample, dividing the test sample into unit cells, which are basic units of simulation, and positioning the unit cells in consideration of the amount of temperature increase due to self-heating. It includes specifying a temperature according to the step, determining whether a trap is generated in the unit cell, and checking whether a current path is created between both ends of the dielectric of the test sample based on the position of the unit cell where the trap is generated. do.
상기 생성하는 단계는, 생성할 테스트 샘플의 개수를 설정하는 단계와, 상기 테스트 샘플의 유전체 정보를 획득하는 단계를 포함할 수 있다.The generating step may include setting the number of test samples to be generated and acquiring genomic information of the test sample.
상기 유전체 정보는, 상기 테스트 샘플의 유전 상수, 활성화 에너지, 두게, 넓이, 전기장 크기 및 주변 온도를 포함할 수 있다.The dielectric information may include dielectric constant, activation energy, thickness, area, electric field size, and ambient temperature of the test sample.
상기 지정하는 단계는, 상기 유닛 셀의 3차원 좌표에 기초하여 결정되는 자가 발열에 의한 온도 증가량을 획득하는 단계와, 주변 온도와 상기 온도 증가량을 더해 상기 유닛 셀의 온도를 지정하는 단계를 포함할 수 있다.The specifying step may include obtaining a temperature increase due to self-heating determined based on the three-dimensional coordinates of the unit cell, and specifying the temperature of the unit cell by adding the temperature increase to the surrounding temperature. You can.
상기 트랩 생성 여부를 결정하는 단계는, 전기장 및 온도에 따라 결정되는 결합 파괴 확률에 기초하여 트랩 생성 확률을 계산하는 단계와, 상기 트랩 생성 확률에 포아송 분포를 적용하여 상기 트랩 생성 여부를 결정하는 단계를 포함할 수 있다.The step of determining whether to generate the trap includes calculating a trap creation probability based on a bond destruction probability determined according to an electric field and temperature, and determining whether to generate the trap by applying a Poisson distribution to the trap creation probability. may include.
상기 확인하는 단계는, 3차원 공간 상에서 트랩이 생성된 유닛 셀이 유전체의 채널 및 게이트 사이 연속적으로 이어졌는지 여부를 확인하는 단계를 포함할 수 있다.The checking step may include checking whether the unit cell in which the trap is generated is continuously connected between the channel and the gate of the dielectric in three-dimensional space.
상기 반도체 소자 시뮬레이션 방법은, 상기 전류 경로가 생성된 시점에 기초하여 상기 테스트 샘플의 수명을 확인하는 단계를 더 포함할 수 있다.The semiconductor device simulation method may further include checking the lifespan of the test sample based on the time when the current path was created.
일 실시예에 따른, 반도체 소자 시뮬레이션 장치는, 인스트럭션들을 포함하는 메모리와, 상기 인스트럭션들을 실행하기 위한 프로세서를 포함하고, 상기 프로세서에 의해 상기 인스트럭션들이 실행될 때, 상기 프로세서는, 반도체 소자 테스트 샘플을 생성하고, 상기 테스트 샘플을 시뮬레이션의 기본 단위인 유닛 셀로 나누고, 자가 발열에 의한 온도 증가량을 고려하여 상기 유닛 셀의 위치에 따른 온도를 지정하고, 상기 유닛 셀의 트랩 생성 여부를 결정하고, 트랩이 생성된 유닛 셀의 위치에 기초하여 상기 테스트 샘플의 유전체 양단 간 전류 경로 생성 여부를 확인할 수 있다.According to one embodiment, a semiconductor device simulation device includes a memory including instructions, and a processor for executing the instructions, and when the instructions are executed by the processor, the processor generates a semiconductor device test sample. Divide the test sample into unit cells, which are the basic units of simulation, specify the temperature according to the location of the unit cell by considering the amount of temperature increase due to self-heating, determine whether to generate a trap for the unit cell, and generate a trap. Based on the position of the unit cell, it can be confirmed whether a current path is created between both ends of the dielectric of the test sample.
상기 프로세서는, 생성할 테스트 샘플의 개수를 설정하고, 상기 테스트 샘플의 유전체 정보를 획득할 수 있다.The processor may set the number of test samples to be generated and obtain genomic information of the test samples.
상기 유전체 정보는, 상기 테스트 샘플의 유전 상수, 활성화 에너지, 두게, 넓이, 전기장 크기 및 주변 온도를 포함할 수 있다.The dielectric information may include dielectric constant, activation energy, thickness, area, electric field size, and ambient temperature of the test sample.
상기 프로세서는, 상기 유닛 셀의 3차원 좌표에 기초하여 결정되는 자가 발열에 의한 온도 증가량을 획득하고, 주변 온도와 상기 온도 증가량을 더해 상기 유닛 셀의 온도를 지정할 수 있다.The processor may obtain the amount of temperature increase due to self-heating determined based on the three-dimensional coordinates of the unit cell and specify the temperature of the unit cell by adding the temperature increase to the surrounding temperature.
상기 프로세서는, 전기장 및 온도에 따라 결정되는 결합 파괴 확률에 기초하여 트랩 생성 확률을 계산하고, 상기 트랩 생성 확률에 포아송 분포를 적용하여 상기 트랩 생성 여부를 결정할 수 있다.The processor may determine whether to generate the trap by calculating the probability of trap creation based on the probability of bond destruction determined according to the electric field and temperature, and applying a Poisson distribution to the probability of creating the trap.
상기 프로세서는, 3차원 공간 상에서 트랩이 생성된 유닛 셀이 유전체의 채널 및 게이트 사이 연속적으로 이어졌는지 여부를 확인할 수 있다.The processor may check whether the unit cell in which the trap is generated is continuously connected between the channel and the gate of the dielectric in three-dimensional space.
상기 프로세서는, 상기 전류 경로가 생성된 시점에 기초하여 상기 테스트 샘플의 수명을 확인할 수 있다.The processor may check the lifespan of the test sample based on the time when the current path was created.
도 1은 일 실시예에 따른 반도체 소자 시뮬레이션 장치를 나타낸다.
도 2a 및 도 2b는 반도체 소자 내 유전체 파괴를 설명하기 위한 도면이다.
도 3a 및 도 3b는 각각 로직 및 전력 반도체 소자의 자가 발열에 의한 온도 증가를 나타낸다.
도 4는 일 실시예에 따른 반도체 소자 시뮬레이션 방법을 나타내는 흐름도이다.
도 5는 자가 발열에 의한 반도체 소자의 온도 분포의 일 예를 나타낸다.
도 6a 내지 도 6b는 유전체 내 전류 경로 생성 여부를 확인하기 위한 시뮬레이션 결과의 예들을 나타낸다.Figure 1 shows a semiconductor device simulation device according to an embodiment.
FIGS. 2A and 2B are diagrams for explaining dielectric breakdown within a semiconductor device.
Figures 3a and 3b show temperature increases due to self-heating of logic and power semiconductor devices, respectively.
Figure 4 is a flowchart showing a semiconductor device simulation method according to an embodiment.
Figure 5 shows an example of the temperature distribution of a semiconductor device due to self-heating.
Figures 6a and 6b show examples of simulation results to check whether a current path is created in the dielectric.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for illustrative purposes only and may be changed and implemented in various forms. Accordingly, the actual implementation form is not limited to the specific disclosed embodiments, and the scope of the present specification includes changes, equivalents, or substitutes included in the technical idea described in the embodiments.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various components, but these terms should be interpreted only for the purpose of distinguishing one component from another component. For example, a first component may be named a second component, and similarly, the second component may also be named a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When a component is referred to as being “connected” to another component, it should be understood that it may be directly connected or connected to the other component, but that other components may exist in between.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, terms such as “comprise” or “have” are intended to designate the presence of the described features, numbers, steps, operations, components, parts, or combinations thereof, and are intended to indicate the presence of one or more other features or numbers, It should be understood that this does not exclude in advance the possibility of the presence or addition of steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art. Terms as defined in commonly used dictionaries should be interpreted as having meanings consistent with the meanings they have in the context of the related technology, and unless clearly defined in this specification, should not be interpreted in an idealized or overly formal sense. No.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the attached drawings. In the description with reference to the accompanying drawings, identical components will be assigned the same reference numerals regardless of the reference numerals, and overlapping descriptions thereof will be omitted.
도 1은 일 실시예에 따른 반도체 소자 시뮬레이션 장치를 나타낸다.Figure 1 shows a semiconductor device simulation device according to an embodiment.
반도체 소자 시뮬레이션 장치(100)는 반도체 소자의 전기 및 열 특성을 고려한 시뮬레이션을 수행하여 반도체 소자의 수명을 검출할 수 있다. 반도체 소자 시뮬레이션 장치(100)는 반도체 소자의 게이트 유전체 파괴가 발생하는지 여부를 시뮬레이션함에 있어서 반도체 소자의 자가 발열 현상을 고려할 수 있다.The semiconductor
반도체 소자에서 유전체는 게이트와 채널 또는 게이트와 소스/드레인 전극 사이의 절연 역할을 수행할 수 있다. 반도체 소자의 게이트와 채널 사이에는 절연 기능이 있는 유전체가 위치하여 양단간의 전압차가 존재하는 경우에도 전류가 흐르지 않도록 할 수 있다. 또한, 유전체는 반도체 소자의 게이트와 소스 및/또는 드레인 사이에 전압이 가해질 때 전류가 흐르지 않게 하는 절연 역할을 수행한다.In semiconductor devices, a dielectric can serve as an insulator between a gate and a channel or between a gate and source/drain electrodes. A dielectric with an insulating function is located between the gate and channel of the semiconductor device, preventing current from flowing even when there is a voltage difference between the two ends. Additionally, the dielectric serves as an insulator that prevents current from flowing when voltage is applied between the gate, source, and/or drain of the semiconductor device.
반도체 소자가 오랜 기간 사용되어 게이트와 소스 및/또는 드레인의 전압차에 의한 전기장이 지속적으로 인가되는 경우, 도 2a에 도시된 바와 같이 반도체 소자 내 유전체 파괴(Time Dependent Dielectric Breakdown(TDDB))가 발생할 수 있다. 유전 물질을 이루는 원자간 결합이 끊어지게 되면 전자가 존재할 수 있는 에너지 상태인 트랩(trap)이 유전 물질 내에 만들어질 수 있다. 게이트 유전 물질 내 트랩의 수는 반도체 소자가 오랜 시간 사용됨에 따라 증가할 수 있다.When a semiconductor device is used for a long period of time and an electric field due to the voltage difference between the gate, source, and/or drain is continuously applied, dielectric breakdown (Time Dependent Dielectric Breakdown (TDDB)) within the semiconductor device may occur, as shown in FIG. 2A. You can. When the bonds between atoms forming a dielectric material are broken, a trap, which is an energy state in which electrons can exist, can be created within the dielectric material. The number of traps in the gate dielectric material can increase as the semiconductor device is used over a long period of time.
트랩은 유전 물질 내에서 무작위적 위치에 발생할 수 있다. 트랩이 게이트와 채널 양단 사이에 공간적으로 연속해서 이어지는 형태가 되면 전자가 트랩 사이를 쉽게 이동할 수 있게 되어 도 2b에 도시된 바와 같이 전류 경로가 생성될 수 있다. 즉, 유전 물질은 절연성을 잃어버리고 전류가 흐르게 되어 반도체 소자 내 전기적 파괴가 발생할 수 있다. 반도체 소자가 원하는 동작을 하지 못하는 고장이 발생하기 전까지의 동작 시간인 반도체 소자의 수명은 유전체 파괴 현상으로 인해 변화하여 신뢰성에 영향을 미칠 수 있다.Traps can occur in random locations within the genetic material. When the traps are spatially continuous between the gate and both ends of the channel, electrons can easily move between the traps, creating a current path as shown in FIG. 2b. In other words, the dielectric material loses its insulation properties and current flows, which may cause electrical destruction within the semiconductor device. The lifespan of a semiconductor device, which is the operating time until a failure occurs that prevents the semiconductor device from performing the desired operation, may change due to dielectric breakdown, affecting reliability.
반도체 소자 공정 기술의 발달에 따라 미세 공정이 되며 게이트와 채널, 게이트와 소스 및/또는 드레인 전극간의 유전체의 두께가 매우 짧아질 수 있다. 유전체의 두께가 얇아지는 경우 절연 파괴에 의한 반도체 소자의 수명이 짧아질 수 있고, 시간 의존형 트랩이 추가적으로 생성됨에 따라 누설 전류 증가에 따른 반도체 소자의 성능 저하가 발생할 수 있다.As semiconductor device processing technology develops, microprocessing becomes possible, and the thickness of the dielectric between the gate and channel, gate and source and/or drain electrodes can become very short. If the thickness of the dielectric becomes thin, the lifespan of the semiconductor device may be shortened due to dielectric breakdown, and as time-dependent traps are additionally created, the performance of the semiconductor device may decrease due to increased leakage current.
반도체 소자는 게이트를 통해 소스와 드레인 간의 채널이 형성되고 소스와 드레인 사이에 전압을 인가하면 전류가 흐르게 된다. 이 경우, 채널에서 전력소모가 발생하게 되고 줄의 법칙(Joule's law)에 따라 열이 발생하게 되는데 이를 자가 발열이라고 한다. 도 3a 및 도 3b에 도시된 바와 같이, 자가 발열에 의한 전력 및 로직 반도체 내에서의 온도 상승량은 수십 내지 수백도에 이를 수 있다.In a semiconductor device, a channel is formed between the source and drain through the gate, and when a voltage is applied between the source and drain, current flows. In this case, power consumption occurs in the channel and heat is generated according to Joule's law, which is called self-heating. As shown in FIGS. 3A and 3B, the temperature rise within the power and logic semiconductor due to self-heating can range from tens to hundreds of degrees.
자가 발열에 의해 채널 영역에 발생한 열은 기판, 소스, 드레인, 및/또는 채널과 연결된 금속 배선을 통해서 빠져나갈 수 있다. 일반적인 평탄 반도체 소자(예를 들어, Planar MOS 트랜지스터)의 경우 채널 아래의 넓은 기판 영역을 통해 열이 외부로 빠져나갈 수 있다.Heat generated in the channel area due to self-heating may escape through the substrate, source, drain, and/or metal wiring connected to the channel. In the case of a typical planar semiconductor device (e.g., Planar MOS transistor), heat can escape to the outside through a large substrate area under the channel.
자가 발열은 반도체 소자내의 밴드 갭 에너지 및 이동도를 변화시켜 전류-전압 특성의 변화시켜 반도체 소자의 성능이 저하될 수 있다. 자가 발열은 반도체 소자의 수명을 단축시켜 신뢰성 문제를 야기할 수 있다.Self-heating can change the band gap energy and mobility within a semiconductor device, thereby changing the current-voltage characteristics, thereby deteriorating the performance of the semiconductor device. Self-heating can shorten the lifespan of semiconductor devices and cause reliability problems.
반도체 소자 시뮬레이션 장치(100)는 반도체 소자의 자가 발열과 게이트 유전체 파괴의 상호 작용을 연관시켜 시뮬레이션을 수행할 수 있다. 반도체 소자 시뮬레이션 장치(100)는 자가 발열로 인한 게이트 유전체 파괴 현상의 가속화를 고려하여 반도체 소자의 수명을 예측할 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 프로세서(130) 및 메모리(150)를 포함할 수 있다. 본 명세서에서 설명되는 반도체 소자 시뮬레이션 장치(100)의 동작은 프로세서(130)에 의해 수행될 수 있다.The semiconductor
메모리(150)는 프로세서(130)에 의해 실행가능한 인스트럭션들(또는 프로그램)을 저장할 수 있다. 예를 들어, 인스트럭션들은 프로세서의 동작 및/또는 프로세서(130)의 각 구성의 동작을 실행하기 위한 인스트럭션들을 포함할 수 있다. 메모리(150)는 휘발성 메모리 장치 또는 불휘발성 메모리 장치로 구현될 수 있다.The memory 150 may store instructions (or programs) executable by the
휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)으로 구현될 수 있다.Volatile memory devices may be implemented as dynamic random access memory (DRAM), static random access memory (SRAM), thyristor RAM (T-RAM), zero capacitor RAM (Z-RAM), or twin transistor RAM (TTRAM).
불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque(STT)-MRAM), Conductive Bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM(RRAM)), 나노 튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM(PoRAM)), 나노 부유 게이트 메모리(Nano Floating Gate Memory(NFGM)), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Eelectronic Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.Non-volatile memory devices include EEPROM (Electrically Erasable Programmable Read-Only Memory), flash memory, MRAM (Magnetic RAM), Spin-Transfer Torque (STT)-MRAM (MRAM), and Conductive Bridging RAM (CBRAM). , FeRAM (Ferroelectric RAM), PRAM (Phase change RAM), Resistive RAM (RRAM), Nanotube RRAM (Nanotube RRAM), Polymer RAM (PoRAM), Nano Floating Gate Memory (NFGM), holographic memory, molecular electronic memory device, or insulator resistance change memory.
프로세서(130)는 메모리(150)에 저장된 데이터를 처리할 수 있다. 프로세서(130)는 메모리(150)에 저장된 컴퓨터로 읽을 수 있는 코드(예를 들어, 소프트웨어) 및 프로세서(130)에 의해 유발된 인스트럭션(instruction)들을 실행할 수 있다.The
프로세서(130)는 목적하는 동작들(desired operations)을 실행시키기 위한 물리적인 구조를 갖는 회로를 가지는 하드웨어로 구현된 데이터 처리 장치일 수 있다. 예를 들어, 목적하는 동작들은 프로그램에 포함된 코드(code) 또는 인스트럭션들(instructions)을 포함할 수 있다.The
예를 들어, 하드웨어로 구현된 데이터 처리 장치는 중앙 처리 장치(central processing unit), 그래픽 처리 장치(graphics processing unit), 신경망 처리 장치(neural processing unit), 멀티-코어 프로세서(multi-core processor), 멀티프로세서(multiprocessor), ASIC(Application-Specific Integrated Circuit), FPGA(Field Programmable Gate Array)를 포함할 수 있다.For example, data processing devices implemented in hardware include a central processing unit, graphics processing unit, neural processing unit, multi-core processor, It may include a multiprocessor, application-specific integrated circuit (ASIC), and field programmable gate array (FPGA).
도 4는 일 실시예에 따른 반도체 소자 시뮬레이션 방법을 나타내는 흐름도이다.Figure 4 is a flowchart showing a semiconductor device simulation method according to an embodiment.
반도체 소자 시뮬레이션 장치(100)는 도 4에 도시된 반도체 소자 시뮬레이션 방법을 수행할 수 있다. 이하, 도4의 흐름도를 참조하여, 반도체 소자 시뮬레이션 장치(100)의 반도체 소자 시뮬레이션 동작을 설명하도록 한다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 사용자가 지정한 몬테카를로 시뮬레이션을 수행할 샘플 개수(예를 들어, m개)를 입력 받을 수 있다(401). 예를 들어, 반도체 소자 시뮬레이션 장치(100)는 각각에 샘플들에 대해 각각 개별적인 유전체로써, 시뮬레이션을 수행할 수 있다. 유전체 파괴는 유전체 내 무작위로 생성되는 트랩에 대한 해석이므로 통계학적인 접근이 필요하며 수행 샘플 개수가 많을수록 시뮬레이션 결과가 실제에 가까워질 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 샘플의 유전체의 정보를 입력 받을 수 있다(402). 예를 들어, 반도체 소자 시뮬레이션 장치(100)는 샘플의 유전 상수, 활성화 에너지, 두께, 넓이, 전기장 크기, 주변 온도(Tamb)를 입력 받을 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 유전체 샘플을 생성할 수 있다. 예를 들어, 반도체 소자 시뮬레이션 장치(100)는 입력된 유전체 정보를 포함하는 m개의 테스트 샘플을 생성할 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 샘플을 유전체 단위 해석 모듈(유닛 셀)로 나눌 수 있다(404). 반도체 소자 시뮬레이션 장치(100)는 m개의 생성된 유전체 테스트 샘플을 유닛 셀로 나눌 수 있다. 유닛 셀은 시뮬레이션이 수행될 때 분석되는 기본 단위일 수 있고, 유전체를 구성하는 원소간 화학적 결합을 이룬 구조로 간주될 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 자가 발열로 인한 유전체 내 온도 분포를 입력 받을 수 있다. 예를 들어 반도체 소자 시뮬레이션 장치(100)는 수학식 1과 같이 수식화된 자가 발열로 인한 온도 분포(T(x,y))를 입력 받을 수 있다. 자가 발열로 인한 온도 증가량은 채널내 소스와 드레인 방향(예를 들어, 수평 방향)의 경우 높은 전기장에 의해 큰 전력 소모가 발생하는 드레인 영역에서 높은 온도를 가지며 소스쪽으로 갈수록 낮은 온도 분포를 가지게 되고, 게이트 전극 방향으로 갈수록 자가 발열에 의한 온도 증가량은 감소할 수 있다.The semiconductor
[수학식 1][Equation 1]
반도체 소자 시뮬레이션 장치(100)는 주변 온도(Tamb)에 자가 발열로 인한 온도 증가량(Tsh)을 더하여 유전체 내 각 위치의 온도를 도 5에 도시된 바와 같이 지정할 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 유닛 셀의 트랩 생성 확률을 계산할 수 있다(406). 반도체 소자 시뮬레이션 장치(100)는 물질 특성, 전기장 및 온도에 따라 트랩 생성 확률이 변하도록 수립된 모델에 유전체 정보를 적용하여 각 유닛 셀이 트랩을 생성하여 결합이 끊어질 확률을 계산할 수 있다.The semiconductor
트랩 생성 확률은 수학식 2 내지 수학식 6과 같이 계산할 수 있다. 수학식 2 및 수학식 3은 각각 로컬 전기장(Eloc) 및 활성화 에너지(activation energy(ΔH))를 계산하는 방법을 나타내고, 수학식 4는 결합 파괴 확률(bond breakage rate(kbreak))을 계산하는 방법을 나타내고, 수학식 5는 결합 파괴 확률(kbreak)에 기초하여 트랩 생성 확률(N(t))을 계산하기 위한 미분방정식을 나타내고, 수학식 5를 풀어 계산한 수학식 6은 트랩 생성 확률(N(t))을 나타낸다.The probability of trap creation can be calculated as
[수학식 2][Equation 2]
여기서, 은 국소 전기장(Local electric field)이고, 는 유전체에 적용된 외부 전기장(External electric field applied to the dielectric)이고, 은 진공의 유전율(Permittivity of free space)이고, 은 대전율(Electric susceptibility)이고, 은 유전 상수(Dielectric constant)이고, 는 분극 벡터(Polarization vector)(예: )일 수 있다.here, is the local electric field, is the external electric field applied to the dielectric, is the permittivity of free space, is the electric susceptibility, is the dielectric constant, is the polarization vector (e.g. ) can be.
[수학식 3][Equation 3]
여기서, 는 절연체 내부의 에 의한 Si-Si 결합 파손으로 인한 감소된 활성화 에너지(Reduced activation energy for the breakage of Si-Si bond induced by Eloc inside the insulator)이고, 는 필드 자유 활성화 에너지(Field free activation energy)이고, 는 유효 쌍극자 모멘트(Effective dipole moment)이고, 는 국소 전기장(Local electric field)일 수 있다.here, inside the insulator Reduced activation energy for the breakage of Si-Si bond induced by Eloc inside the insulator, is the field free activation energy, is the effective dipole moment, may be a local electric field.
[수학식 4][Equation 4]
여기서, 는 절연체의 결합 파손율(Bond breakage rate of insulator)이고, 는 격자 진동 주파수(Lattice vibration frequency)이고, 는 볼츠만 상수(Boltzmann constant)이고, 는 온도(Temperature)일 수 있다.here, is the bond breakage rate of the insulator, is the lattice vibration frequency, is the Boltzmann constant, may be temperature.
[수학식 5][Equation 5]
여기서, t는 시간(time)이고, N은 볼륨당 트랩 수(Number of traps per volume)이고, 는 절연체의 결합 파손율(Bond breakage rate of insulator)일 수 있다.Here, t is time, N is the number of traps per volume, may be the bond breakage rate of the insulator.
[수학식 6][Equation 6]
여기서, t는 시간(time)이고, N은 볼륨당 트랩 수(Number of traps per volume)이고, 는 절연체의 결합 파손율(Bond breakage rate of insulator)이고, 은 초기 약한 결합 수(Initial number of weak bonds)(예: 초기 약한 결합 수= 산소 결손 수)일 수 있다.Here, t is time, N is the number of traps per volume, is the bond breakage rate of the insulator, may be the initial number of weak bonds (e.g., initial number of weak bonds = number of oxygen vacancies).
반도체 소자 시뮬레이션 장치(100)는 확률 분포 함수에 기초하여 트랩 생성을 시뮬레이션할 수 있다(407). 반도체 소자 시뮬레이션 장치(100)는 유전체 내 원자간 결합을 끊고 발생하는 트랩 생성 확률을 계산하여 각 유닛 셀에서 트랩 생성 여부를 결정할 수 있다. 반도체 소자 시뮬레이션 장치(100)는 확률 분포 함수(예를 들어, 포아송 분포(Poisson distribution))에 따라 각 유닛 셀의 트랩 생성 여부를 결정할 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 유전체 내 전류 경로 생성 여부를 확인할 수 있다(408). 반도체 소자 시뮬레이션 장치(100)는 각각의 유닛 셀의 트랩 생성 여부에 기초하여 유전체 양단(채널과 게이트) 사이 트랩이 공간에서 연속적으로 이어졌는지 여부를 확인할 수 있다. 예를 들어, 반도체 소자 시뮬레이션 장치(100)는 도 6a 내지 도 6b에 도시된 바와 같이 3차원 공간 상에서 생성된 트랩을 확인하여 전류 경로가 생성되었는지 확인할 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 전류 경로 생성 여부를 매 사이클 확인할 수 있다. 반도체 소자 시뮬레이션 장치(100)는 전류 경로가 생성되지 않은 경우 다음 사이클(t=t+1)에서 전류 경로 생성 여부를 확인할 수 있다.The semiconductor
반도체 소자 시뮬레이션 장치(100)는 전류 경로가 생성될 때까지 시뮬레이션을 계속할 수 있고, 샘플별로 전류 경로가 생성된 시간을 확인할 수 있다(409). 반도체 소자 시뮬레이션 장치(100)는 전류 경로가 생성된 시점(예를 들어, 사이클 개수)에 기초하여 샘플 별 고장 시간을 확인할 수 있다.The semiconductor
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The embodiments described above may be implemented with hardware components, software components, and/or a combination of hardware components and software components. For example, the devices, methods, and components described in the embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, and a field programmable gate (FPGA). It may be implemented using a general-purpose computer or a special-purpose computer, such as an array, programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and software applications running on the operating system. Additionally, a processing device may access, store, manipulate, process, and generate data in response to the execution of software. For ease of understanding, a single processing device may be described as being used; however, those skilled in the art will understand that a processing device includes multiple processing elements and/or multiple types of processing elements. It can be seen that it may include. For example, a processing device may include multiple processors or one processor and one controller. Additionally, other processing configurations, such as parallel processors, are possible.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.Software may include a computer program, code, instructions, or a combination of one or more of these, which may configure a processing unit to operate as desired, or may be processed independently or collectively. You can command the device. Software and/or data may be used on any type of machine, component, physical device, virtual equipment, computer storage medium or device to be interpreted by or to provide instructions or data to a processing device. , or may be permanently or temporarily embodied in a transmitted signal wave. Software may be distributed over networked computer systems and thus stored or executed in a distributed manner. Software and data may be stored on a computer-readable recording medium.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있으며 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded on a computer-readable medium. A computer-readable medium may include program instructions, data files, data structures, etc., singly or in combination, and the program instructions recorded on the medium may be specially designed and constructed for the embodiment or may be known and available to those skilled in the art of computer software. It may be possible. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -Includes optical media (magneto-optical media) and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, etc. Examples of program instructions include machine language code, such as that produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter, etc.
위에서 설명한 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 또는 복수의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The hardware devices described above may be configured to operate as one or multiple software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited drawings, those skilled in the art can apply various technical modifications and variations based on this. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.
Claims (15)
상기 테스트 샘플을 시뮬레이션의 기본 단위인 유닛 셀로 나누는 단계;
자가 발열에 의한 온도 증가량을 고려하여 상기 유닛 셀의 위치에 따른 온도를 지정하는 단계;
상기 유닛 셀의 트랩 생성 여부를 결정하는 단계; 및
트랩이 생성된 유닛 셀의 위치에 기초하여 상기 테스트 샘플의 유전체 양단 간 전류 경로 생성 여부를 확인하는 단계
를 포함하는 반도체 소자 시뮬레이션 방법.
generating a semiconductor device test sample;
Dividing the test sample into unit cells, which are basic units of simulation;
Specifying a temperature according to the location of the unit cell in consideration of the amount of temperature increase due to self-heating;
determining whether to generate a trap of the unit cell; and
Checking whether a current path is created between both ends of the dielectric of the test sample based on the location of the unit cell where the trap is generated.
A semiconductor device simulation method including.
상기 생성하는 단계는,
생성할 테스트 샘플의 개수를 설정하는 단계; 및
상기 테스트 샘플의 유전체 정보를 획득하는 단계
를 포함하는, 반도체 소자 시뮬레이션 방법.
According to paragraph 1,
The generating step is,
Setting the number of test samples to be generated; and
Obtaining genomic information of the test sample
A semiconductor device simulation method including.
상기 유전체 정보는,
상기 테스트 샘플의 유전 상수, 활성화 에너지, 두게, 넓이, 전기장 크기 및 주변 온도를 포함하는, 반도체 소자 시뮬레이션 방법.
According to paragraph 2,
The genomic information is,
A method for simulating a semiconductor device, including dielectric constant, activation energy, thickness, area, electric field magnitude, and ambient temperature of the test sample.
상기 지정하는 단계는,
상기 유닛 셀의 3차원 좌표에 기초하여 결정되는 자가 발열에 의한 온도 증가량을 획득하는 단계; 및
주변 온도와 상기 온도 증가량을 더해 상기 유닛 셀의 온도를 지정하는 단계
를 포함하는, 반도체 소자 시뮬레이션 방법.
According to paragraph 1,
The steps specified above are:
Obtaining a temperature increase due to self-heating determined based on the three-dimensional coordinates of the unit cell; and
Specifying the temperature of the unit cell by adding the ambient temperature and the temperature increase
A semiconductor device simulation method including.
상기 트랩 생성 여부를 결정하는 단계는,
전기장 및 온도에 따라 결정되는 결합 파괴 확률에 기초하여 트랩 생성 확률을 계산하는 단계; 및
상기 트랩 생성 확률에 포아송 분포(Poisson distribution)를 적용하여 상기 트랩 생성 여부를 결정하는 단계
를 포함하는, 반도체 소자 시뮬레이션 방법.
According to paragraph 1,
The step of determining whether to generate the trap is,
calculating a probability of trap creation based on a probability of bond destruction determined according to the electric field and temperature; and
Determining whether to generate the trap by applying a Poisson distribution to the trap generation probability
A semiconductor device simulation method including.
상기 확인하는 단계는,
3차원 공간 상에서 트랩이 생성된 유닛 셀이 유전체의 채널 및 게이트 사이 연속적으로 이어졌는지 여부를 확인하는 단계
를 포함하는, 반도체 소자 시뮬레이션 방법.
According to paragraph 1,
The above confirmation steps are:
A step of checking whether the unit cell in which the trap is generated is continuously connected between the channel and the gate of the dielectric in three-dimensional space.
A semiconductor device simulation method including.
상기 전류 경로가 생성된 시점에 기초하여 상기 테스트 샘플의 수명을 확인하는 단계
를 더 포함하는, 반도체 소자 시뮬레이션 방법.
According to paragraph 1,
Confirming the lifespan of the test sample based on the time when the current path was created
A semiconductor device simulation method further comprising:
A computer program combined with hardware and stored in a computer-readable recording medium to execute the method of any one of claims 1 to 7.
상기 인스트럭션들을 실행하기 위한 프로세서
를 포함하고,
상기 프로세서에 의해 상기 인스트럭션들이 실행될 때, 상기 프로세서는,
반도체 소자 테스트 샘플을 생성하고,
상기 테스트 샘플을 시뮬레이션의 기본 단위인 유닛 셀로 나누고,
자가 발열에 의한 온도 증가량을 고려하여 상기 유닛 셀의 위치에 따른 온도를 지정하고,
상기 유닛 셀의 트랩 생성 여부를 결정하고,
트랩이 생성된 유닛 셀의 위치에 기초하여 상기 테스트 샘플의 유전체 양단 간 전류 경로 생성 여부를 확인하는, 반도체 소자 시뮬레이션 장치.
memory containing instructions; and
Processor for executing the instructions
Including,
When the instructions are executed by the processor, the processor:
Generate semiconductor device test samples,
Divide the test sample into unit cells, which are the basic units of simulation,
Considering the temperature increase due to self-heating, the temperature is specified according to the location of the unit cell,
Determine whether to generate a trap in the unit cell,
A semiconductor device simulation device that checks whether a current path is created between both ends of the dielectric of the test sample based on the location of the unit cell where the trap is generated.
상기 프로세서는,
생성할 테스트 샘플의 개수를 설정하고,
상기 테스트 샘플의 유전체 정보를 획득하는, 반도체 소자 시뮬레이션 장치.
According to clause 9,
The processor,
Set the number of test samples to be generated,
A semiconductor device simulation device that acquires dielectric information of the test sample.
상기 유전체 정보는,
상기 테스트 샘플의 유전 상수, 활성화 에너지, 두게, 넓이, 전기장 크기 및 주변 온도를 포함하는, 반도체 소자 시뮬레이션 장치.
According to clause 10,
The genomic information is,
A semiconductor device simulation device, including dielectric constant, activation energy, thickness, area, electric field size, and ambient temperature of the test sample.
상기 프로세서는,
상기 유닛 셀의 3차원 좌표에 기초하여 결정되는 자가 발열에 의한 온도 증가량을 획득하고,
주변 온도와 상기 온도 증가량을 더해 상기 유닛 셀의 온도를 지정하는, 반도체 소자 시뮬레이션 장치.
According to clause 9,
The processor,
Obtaining the amount of temperature increase due to self-heating determined based on the three-dimensional coordinates of the unit cell,
A semiconductor device simulation device that specifies the temperature of the unit cell by adding the ambient temperature and the temperature increase.
상기 프로세서는,
전기장 및 온도에 따라 결정되는 결합 파괴 확률에 기초하여 트랩 생성 확률을 계산하고,
상기 트랩 생성 확률에 포아송 분포를 적용하여 상기 트랩 생성 여부를 결정하는, 반도체 소자 시뮬레이션 장치.
According to clause 9,
The processor,
Calculate the probability of trap creation based on the probability of bond destruction determined by the electric field and temperature,
A semiconductor device simulation device that determines whether to generate the trap by applying a Poisson distribution to the trap generation probability.
상기 프로세서는,
3차원 공간 상에서 트랩이 생성된 유닛 셀이 유전체의 채널 및 게이트 사이 연속적으로 이어졌는지 여부를 확인하는, 반도체 소자 시뮬레이션 장치.
According to clause 9,
The processor,
A semiconductor device simulation device that checks whether a unit cell in which a trap is generated is continuously connected between a dielectric channel and a gate in three-dimensional space.
상기 프로세서는,
상기 전류 경로가 생성된 시점에 기초하여 상기 테스트 샘플의 수명을 확인하는, 반도체 소자 시뮬레이션 장치.According to clause 9,
The processor,
A semiconductor device simulation device that checks the lifespan of the test sample based on the time when the current path was created.
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