KR102622605B1 - Susceptor and semiconductor manufacturing equipment - Google Patents

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Abstract

서셉터는 림 형상을 갖는 상부 면을 포함하는 바디와, 상부 면보다 낮으며 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스와, 웨이퍼를 지지하기 위해 상부 면과 바닥 면 사이로 연장되는 렛지를 포함한다.
렛지는 바닥 면의 중심을 향해 경사진 형상을 가지며, 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다.The susceptor includes a body including a top surface having a rim shape, a recess including a bottom surface lower than the top surface and surrounded by the top surface, and a ledge extending between the top surface and the bottom surface to support the wafer.
The ledge has a shape inclined toward the center of the bottom surface, and the flatness of the surface of the ledge may have a deviation between 10㎛ and 50㎛.

Description

서셉터 및 반도체 제조장치Susceptor and semiconductor manufacturing equipment

실시예는 서셉터 및 반도체 제조장치에 관한 것이다.The embodiment relates to a susceptor and a semiconductor manufacturing apparatus.

에피택셜 웨이퍼는 기판으로 사용되는 폴리쉬드 웨이퍼(Polished wafer)에 1100도 이상의 고온으로 가열된 반응기(reactor)의 화학 기상 증착법(CVD)에 의해 얇은 단결정 층을 형성한 웨이퍼이다. 즉, 에피택셜 웨이퍼는 붕소(B) 등의 불순물이 도핑되어 낮은 비저항을 가지는 실리콘 웨이퍼 상에 상대적으로 불순물이 적게 도핑되어 높은 비저항을 가지는 실리콘 에피택셜층을 기상 성장시켜 제조된다. An epitaxial wafer is a wafer in which a thin single crystal layer is formed on a polished wafer used as a substrate by chemical vapor deposition (CVD) in a reactor heated to a high temperature of 1,100 degrees or more. That is, the epitaxial wafer is manufactured by vapor-phase growing a silicon epitaxial layer with a high resistivity by doping a relatively small amount of impurities on a silicon wafer that is doped with impurities such as boron (B) and has a low specific resistance.

에피택셜 웨이퍼는 높은 게더링 능력과 낮은 레치업(latch-up)특성, 그리고 고온에서 슬립(slip)에 강한 특징을 가지고 있어, 최근 MOS 소자뿐 아니라 LSI 소자 제조용 웨이퍼로 널리 이용되고 있다.Epitaxial wafers have high gathering ability, low latch-up characteristics, and resistance to slip at high temperatures, and have recently been widely used as wafers for manufacturing not only MOS devices but also LSI devices.

이러한 에피택셜 웨이퍼에 대해 요구되는 품질 항목으로는, 기재 기판과 에피택셜층을 포함한 에피택셜 웨이퍼의 표면에 대한 항목으로서 평탄도, 입자 오염 정도 등이 있고, 에피택셜 자체에 대한 항목으로서 에피택셜층의 두께 균일도, 비저항 및 그 균일도, 금속 오염, 적층 결함, 슬립 전위 등이 있다.The quality items required for these epitaxial wafers include flatness and degree of particle contamination for the surface of the epitaxial wafer including the base substrate and the epitaxial layer, and the epitaxial layer as an item for the epitaxial itself. Thickness uniformity, resistivity and uniformity, metal contamination, stacking faults, slip dislocation, etc.

이중에서 평탄도는 에피택셜 웨이퍼 상에 반도체 소자를 제조하는 과정에서 사진 식각 공정과 CMP(chemical mechanical polishing) 공정, 그리고 SOI(Silicon On Insulator) 웨이퍼를 위한 접합 공정 등에 많은 영향을 미친다. 특히 웨이퍼의 가장자리가 밀려 올라가거나 내려가는 ERO(Edge Roll-off)는 사진 식각 공정에서의 디포커스(defocus), CMP 공정에서의 연마 균일도, SOI 접합 공정에서의 접합 불량 등에 큰 영향을 미치고 있으며, 웨이퍼의 직경이 300mm 이상으로 커짐에 따라 웨이퍼 가장자리의 평탄도는 에피택셜 웨이퍼의 품질 항목에서 중요도가 점점 커지고 있기에, 에피택셜 웨이퍼의 가장자리의 평탄도가 왜곡되는 현상의 원인을 규명할 필요가 있다.Among these, flatness has a significant impact on the photo-etching process, CMP (chemical mechanical polishing) process, and bonding process for SOI (Silicon On Insulator) wafers in the process of manufacturing semiconductor devices on epitaxial wafers. In particular, ERO (Edge Roll-off), in which the edge of the wafer is pushed up or down, has a significant impact on defocus in the photo-etching process, polishing uniformity in the CMP process, and bonding defects in the SOI bonding process. As the diameter of the wafer increases beyond 300 mm, the flatness of the edge of the wafer becomes increasingly important in the quality of the epitaxial wafer. Therefore, it is necessary to determine the cause of the distortion of the flatness of the edge of the epitaxial wafer.

특히, 웨이퍼 상에 에피택셜층을 형성하기 위해 가스가 사용되는 경우, 이러한 가스가 웨이퍼의 상면뿐만 아니라 웨이퍼의 하면에도 증착되게 되고, 웨이퍼의 하면에 증착된 박막에 의해 에피택셜 웨이퍼의 BS ZDD(BackSide Height Double Derivative)의 편차를 더욱 더 심해지는 문제점이 있다.In particular, when gas is used to form an epitaxial layer on the wafer, this gas is deposited not only on the upper surface of the wafer but also on the lower surface of the wafer, and the BS ZDD (BS ZDD) of the epitaxial wafer is caused by the thin film deposited on the lower surface of the wafer. There is a problem in which the deviation of BackSide Height Double Derivative becomes more severe.

실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.The embodiments aim to solve the above-described problems and other problems.

실시예의 다른 목적은 새로운 구조를 갖는 서셉터 및 반도체 제조장치를 제공한다.Another object of the embodiment is to provide a susceptor and a semiconductor manufacturing apparatus having a new structure.

실시예의 다른 목적은 에피택셜 웨이퍼의 BS ZDD의 편차를 최소화할 수 있는 서셉터 및 반도체 제조장치를 제공한다.Another object of the embodiment is to provide a susceptor and semiconductor manufacturing apparatus that can minimize the deviation of the BS ZDD of the epitaxial wafer.

실시예의 다른 목적은 불량 없이 장시간 동안 반도체 웨이퍼의 제조가 가능한 서셉터 및 반도체 제조장치를 제공한다.Another object of the embodiment is to provide a susceptor and a semiconductor manufacturing apparatus capable of manufacturing semiconductor wafers for a long time without defects.

상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 서셉터는, 림 형상을 갖는 상부 면을 포함하는 바디; 상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및 웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함한다. 상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가질 수 있다. 상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다.According to one aspect of the embodiment to achieve the above or other objects, the susceptor includes a body including an upper surface having a rim shape; a recess lower than the upper surface and including a bottom surface surrounded by the upper surface; and a ledge extending between the top surface and the bottom surface to support the wafer. The ledge may have a shape inclined toward the center of the bottom surface. The flatness of the surface of the ledge may have a deviation between 10 μm and 50 μm.

실시예의 다른 측면에 따르면, 웨이퍼 상에 박막을 성장시키기 위한 반도체 제조장치는, 내부 공간을 갖는 챔버; 상기 챔버 내에 위치되어 회전 가능한 지지부; 및 상기 지지부 상에 배치되는 서셉터를 포함한다. 상기 서셉터는, 림 형상을 갖는 상부 면을 포함하는 바디; 상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및 웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함할 수 있다. 상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가질 수 있다. 상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다. According to another aspect of the embodiment, a semiconductor manufacturing apparatus for growing a thin film on a wafer includes: a chamber having an internal space; a rotatable support located within the chamber; and a susceptor disposed on the support portion. The susceptor includes a body including an upper surface having a rim shape; a recess lower than the upper surface and including a bottom surface surrounded by the upper surface; and a ledge extending between the top surface and the bottom surface to support the wafer. The ledge may have a shape inclined toward the center of the bottom surface. The flatness of the surface of the ledge may have a deviation between 10 μm and 50 μm.

실시예에 따른 서셉터 및 반도체 제조장치의 효과에 대해 설명하면 다음과 같다.The effects of the susceptor and semiconductor manufacturing apparatus according to the embodiment will be described as follows.

실시예들 중 적어도 하나에 의하면, 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차를 최소화할 수 있다는 장점이 있다.According to at least one of the embodiments, there is an advantage in that the deviation of the BS ZDD of the epitaxial wafer can be minimized by processing the shape of the susceptor so that the flatness of the surface of the ledge has a deviation between 10㎛ and 50㎛. .

실시예들 중 적어도 하나에 의하면, 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차가 불량 발생 범위 이내로 유지되므로, 불량 없이 장시간 동안에 대량의 에피택셜 웨이퍼의 제조가 가능할 수 있다는 장점이 있다.According to at least one of the embodiments, by processing the shape of the susceptor so that the flatness of the surface of the ledge has a deviation between 10㎛ and 50㎛, the deviation of the BS ZDD of the epitaxial wafer is maintained within the defect occurrence range, There is an advantage that it is possible to manufacture large quantities of epitaxial wafers over a long period of time without defects.

실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다. Additional scope of applicability of the embodiments will become apparent from the detailed description that follows. However, since various changes and modifications within the spirit and scope of the embodiments may be clearly understood by those skilled in the art, the detailed description and specific embodiments, such as preferred embodiments, should be understood as being given by way of example only.

도 1은 웨이퍼의 결정 방위를 나타낸다.
도 2는 웨이퍼의 결정 방위에 따른 에피택셜 웨이퍼의 BS ZDD의 변화를 보여준다.
도 3은 실시예에 따른 반도체 제조장치를 도시한 단면도이다.
도 4는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 평면도이다.
도 5는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 배면도이다.
도 6은 실시예에 따른 반도체 제조장치의 서셉터를 도시한 단면도이다.
도 7은 비교예 및 실시예에서 에피택셜 웨이퍼의 BS ZDD의 편차를 보여준다.
도 8은 비교예 및 실시예에서 웨이퍼의 결정 방위에 따른 에피택셜 웨이퍼의 BS ZDD의 변화를 보여준다.Figure 1 shows the crystal orientation of the wafer.
Figure 2 shows the change in BS ZDD of an epitaxial wafer according to the crystal orientation of the wafer.
Figure 3 is a cross-sectional view showing a semiconductor manufacturing apparatus according to an embodiment.
Figure 4 is a plan view showing a susceptor of a semiconductor manufacturing apparatus according to an embodiment.
Figure 5 is a rear view showing a susceptor of a semiconductor manufacturing apparatus according to an embodiment.
Figure 6 is a cross-sectional view showing a susceptor of a semiconductor manufacturing apparatus according to an embodiment.
Figure 7 shows the deviation of BS ZDD of epitaxial wafers in comparative examples and examples.
Figure 8 shows the change in BS ZDD of the epitaxial wafer according to the crystal orientation of the wafer in Comparative Examples and Examples.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “B 및(와) C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. However, the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing. In addition, terms (including technical and scientific terms) used in the embodiments of the present invention, unless explicitly specifically defined and described, are generally understood by those skilled in the art to which the present invention pertains. It can be interpreted as meaning, and the meaning of commonly used terms, such as terms defined in a dictionary, can be interpreted by considering the contextual meaning of the related technology. Additionally, the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention. In this specification, the singular can also include the plural unless specifically stated in the phrase, and when described as “at least one (or more than one) of B and C”, it can be combined with A, B, and C. It may contain one or more of all possible combinations. Additionally, when describing the components of an embodiment of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and are not limited to the essence, sequence, or order of the component. And, when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, combined or connected to that other component, but also is connected to that component. It may also include cases where other components are 'connected', 'coupled', or 'connected' by another component between them. In addition, when described as being formed or disposed "on top or bottom" of each component, top or bottom refers not only to cases where two components are in direct contact with each other, but also to one or more components. This also includes cases where another component described above is formed or placed between two components. Additionally, when expressed as “top (above) or bottom (bottom),” it can include the meaning of not only the upward direction but also the downward direction based on one component.

도 1은 웨이퍼의 결정 방위를 나타내고, 도 2는 웨이퍼의 결정 방위에 따른 에피택셜 웨이퍼의 BS ZDD의 변화를 보여준다. 도 2에서 에피택셜 웨이퍼는 도 1에 도시된 웨이퍼 상에 에피택셜층과 같은 박막이 형성된 웨이퍼일 수 있다. 도 1에 도시된 웨이퍼는 직경이 300mm(150mm의 반지름)일 수 있다. 도 2에서 BS ZDD의 값이 (-)인 것은 에피택셜 웨이퍼가 아래를 향해 볼록하게 휘어짐을 의미할 수 있다. 도시되지 않았지만, BS ZDD의 값이 (+)인 것은 에피택셜 웨이퍼가 위로 볼록하게 휘어짐을 의미할 수 있다. BS ZDD의 값이 0인 것은 에피택셜 웨이퍼가 수평 면에 대해 편차 없이 정확히 일치됨을 의미할 수 있다. Figure 1 shows the crystal orientation of the wafer, and Figure 2 shows the change in BS ZDD of the epitaxial wafer according to the crystal orientation of the wafer. The epitaxial wafer in FIG. 2 may be a wafer on which a thin film such as an epitaxial layer is formed on the wafer shown in FIG. 1. The wafer shown in Figure 1 may be 300 mm in diameter (radius of 150 mm). In FIG. 2, the value of BS ZDD (-) may mean that the epitaxial wafer is curved convexly downward. Although not shown, a (+) value of BS ZDD may mean that the epitaxial wafer is bent convexly upward. A value of BS ZDD of 0 may mean that the epitaxial wafer is exactly aligned with the horizontal plane without deviation.

도 1에서 웨이퍼의 결정 방위에서 노치(notch)가 위치된 결정 방위가 270°이고, 이 노치를 기준으로 반시계 반향으로 90° 이격된 결정 방위가 0°이며, 시계 방향으로 90° 이격된 결정 방위가 180°일 수 있다. 또한, 0°의 결정 방위에서 시계 방향으로 90° 이격된 결정 방위나 반 시계 방향으로 90° 이격된 결정 방위가 90°일 수 있다. 따라서, 0°의 결정 방위에서 반시계 방향으로 1회전됨에 따라 0°부터 360°의 결정 방위를 경유하게 된다. In Figure 1, the crystal orientation where the notch is located in the crystal orientation of the wafer is 270°, the crystal orientation spaced 90° counterclockwise based on this notch is 0°, and the crystals spaced 90° clockwise are 0°. The direction may be 180°. Additionally, from the crystal orientation of 0°, a crystal orientation spaced 90° clockwise or a crystal orientation spaced 90° counterclockwise may be 90°. Therefore, as one rotation is made counterclockwise from the crystal orientation of 0°, it passes through the crystal orientation from 0° to 360°.

도 1에 도시된 웨이퍼 상에 에피택셜층이 형성된 에피택셜 웨이퍼를 대상으로 각도에 따른 BS ZDD의 변화가 도 2에 도시된다. 도 2에는 145.2mm, 147.2mm, 147.6mm 및 148mm에서의 BS ZDD의 변화가 보여진다. 145.2mm, 147.2mm, 147.6mm 및 148mm 각각은 웨이퍼의 중심에서부터 외측으로 이격된 거리를 의미할 수 있다. 예컨대, 148mm는 웨이퍼의 중심에서 148mm 이격된 지점을 의미하는 것으로서, 148mm 지점에서 0° 내지 360°에서의 BS ZDD의 변화가 보여질 수 있다. The change in BS ZDD according to angle is shown in FIG. 2 for an epitaxial wafer on which an epitaxial layer is formed on the wafer shown in FIG. 1. Figure 2 shows the change in BS ZDD at 145.2mm, 147.2mm, 147.6mm, and 148mm. 145.2mm, 147.2mm, 147.6mm, and 148mm may each mean a distance spaced outward from the center of the wafer. For example, 148mm means a point spaced 148mm away from the center of the wafer, and a change in BS ZDD from 0° to 360° can be seen at the 148mm point.

예컨대, 145.2mm에서는 0° 내지 360°에서 BS ZDD가 거의 변화되지 않는데 반해, 148mm에서는 0° 내지 360°에서 BS ZDD는 매우 크게 변화될 수 있다. For example, at 145.2 mm, the BS ZDD changes little from 0° to 360°, whereas at 148 mm, the BS ZDD may change very significantly from 0° to 360°.

예컨대, 148mm에서 140°의 결정 방위에서는 BS ZDD가 -60mm인데 반해, 250°의 결정 방위에서는 BS ZDD가 -22mm로서, 동일한 148mm에서 140°의 결정 방위와 250°의 결정 방위 간의 BS ZDD의 편차가 38mm(-22mm-(-60mm))일 수 있다.For example, at a crystal orientation of 140° at 148mm, the BS ZDD is -60mm, while at a crystal orientation of 250°, the BS ZDD is -22mm, which is the deviation of BS ZDD between the crystal orientation at 140° and the crystal orientation at 250° at the same 148mm. may be 38mm (-22mm-(-60mm)).

이로부터, 에피택셜 웨이퍼의 외측 끝단에 가까울수록 0°의 결정방위로부터 360°의 결정방위를 따라 BS ZDD의 편차가 심해짐을 알 수 있다.From this, it can be seen that the closer to the outer end of the epitaxial wafer, the more severe the deviation of BS ZDD is from the 0° crystal orientation along the 360° crystal orientation.

아울러, 도 2에 도시한 바와 같이, 동일한 결정 방위, 예컨대 140°의 결정 방위에서도 웨이퍼의 중심에서 145.2mm 이격된 지점에서는 BS ZDD가 거의 0에 근접하지만, 145.2mm로부터 에피택셜 웨이퍼의 외측으로 갈수록 BS ZDD의 값이 급격히 커질 수 있다. In addition, as shown in FIG. 2, even in the same crystal orientation, for example, a crystal orientation of 140°, BS ZDD is close to 0 at a point 145.2 mm away from the center of the wafer, but as it moves toward the outside of the epitaxial wafer from 145.2 mm, BS ZDD approaches 0. The value of BS ZDD may increase rapidly.

본 발명자는 에피택셜 웨이퍼의 외측으로 갈수록 BS ZDD의 편차가 심해지고 또한 0°의 결정방위로부터 360°의 결정방위를 따라 BS ZDD의 편차가 심해지는 현상을 해소하기 위한 연구를 진행하였다. 이러한 연구를 통해, 본 발명자는 에피택셜 웨이퍼를 제조하기 위한 반도체 제조장치의 서셉터의 형상에 BS ZDD의 편차에 매우 민감하게 영향을 받는다는 사실을 확인하였다. 이에 딸, 본 발명자는 BS ZDD의 편차를 최소화하기 위해 반도체 제조장치의 서셉터의 형상을 집중 연구하여, 하기와 같은 발명 성과를 얻었다.The present inventor conducted research to solve the phenomenon that the deviation of BS ZDD becomes worse as it goes to the outside of the epitaxial wafer and also along the crystal orientation of 360° from the 0° crystal orientation. Through this study, the present inventor confirmed that the shape of the susceptor of a semiconductor manufacturing device for manufacturing an epitaxial wafer is very sensitive to the deviation of BS ZDD. Accordingly, the present inventor intensively studied the shape of the susceptor of a semiconductor manufacturing equipment to minimize the deviation of BS ZDD, and obtained the following invention results.

이하에서, BS ZDD의 편차를 최소화하기 위해 서셉터 및 반도체 제조장치를 상세히 설명한다.Below, the susceptor and semiconductor manufacturing equipment will be described in detail to minimize the deviation of BS ZDD.

도 3은 실시예에 따른 반도체 제조장치를 도시한 단면도이다.Figure 3 is a cross-sectional view showing a semiconductor manufacturing apparatus according to an embodiment.

도 3을 참조하면, 실시예에 따른 반도체 제조장치(10)는 내부 공간을 갖는 챔버(20)와, 챔버(20) 내에 위치되어 회전 가능한 지지부(22)와, 지지부(22) 상에 배치되는 서셉터(100)를 포함할 수 있다.Referring to FIG. 3, the semiconductor manufacturing apparatus 10 according to the embodiment includes a chamber 20 having an internal space, a support part 22 that is rotatable and located within the chamber 20, and a support part 22 disposed on the support part 22. It may include a susceptor 100.

서셉터(100) 상에 반도체 공정, 즉 에피택셜층을 형성하기 위해 웨이퍼(W)가 안착될 수 있다. 웨이퍼(W)는 예컨대, 실리콘 웨이퍼를 포함할 수 있다. 웨이퍼(W)는 예컨대, 300mm의 직경과 775㎛의 두께를 가지며, 5~10mΩ㎝(mili-ohm-㎝)의 저항률을 가질 수 있다. 웨이퍼(W)는 표면 평면 배향(surface planar orientation)될 수 있다. 웨이퍼(W)는 상면과 하면이 경면 다듬질된 P형 실리콘 단결정 웨이퍼일 수 있다. A wafer W may be placed on the susceptor 100 to perform a semiconductor process, that is, to form an epitaxial layer. The wafer W may include, for example, a silicon wafer. The wafer W has, for example, a diameter of 300 mm and a thickness of 775 ㎛, and may have a resistivity of 5 to 10 mΩcm (mili-ohm-cm). The wafer W may be surface planar oriented. The wafer W may be a P-type silicon single crystal wafer whose upper and lower surfaces are mirror-finished.

서셉터(100)는 실리콘 카바이드(SiC)나 그래파이트(graphite)와 같은 탄소계 재료가 표면에 부착되어 구성될 수 있다. 또는 서셉터(100) 자체가 실리콘 카바이드(SiC)나 그래파이트(graphite)와 같은 탄소계 재료로 형성될 수도 있다. The susceptor 100 may be constructed by attaching a carbon-based material such as silicon carbide (SiC) or graphite to the surface. Alternatively, the susceptor 100 itself may be formed of a carbon-based material such as silicon carbide (SiC) or graphite.

실시예에 따른 반도체 제조장치(10)는 상부 돔(50), 하부 돔(55)을 포함할 수 있다. 상부 돔(50)과 하부 돔(55)은 웨이퍼(W)의 복사 가열을 위해 광을 통과시킬 수 있는 고순도 석영과 같은 투과성 물질을 포함할 수 있다. 석영은 높은 구조적 강도를 갖는 것으로서, 반도체 제조장치(10)의 프로세스 환경에 대해 화학적으로 비활성이다.The semiconductor manufacturing apparatus 10 according to the embodiment may include an upper dome 50 and a lower dome 55. The upper dome 50 and lower dome 55 may include a transparent material such as high-purity quartz that allows light to pass through for radiative heating of the wafer W. Quartz has high structural strength and is chemically inert to the process environment of the semiconductor manufacturing apparatus 10.

실시예에 따른 반도체 제조장치(10)는 가열 장치(11)를 포함할 수 있다. 가열 장치(11)는 서셉터(100)와 서셉터(100) 상에 안착되는 웨이퍼(W)를 복사 가열시킬 수 있다. The semiconductor manufacturing apparatus 10 according to the embodiment may include a heating device 11. The heating device 11 may radiantly heat the susceptor 100 and the wafer W mounted on the susceptor 100.

실시예에 따른 반도체 제조장치(10)는 가스 공급 개구(60)와 가스 배출 개구(65)를 포함할 수 있다. 예컨대, 가스 공급 개구(60)와 가스 배출 개구(65)는 서셉터(100)의 양측에 설치될 수 있다. 예컨대, 가스 공급 개구(60)는 서셉터(100)의 외쪽에 설치되고, 가스 배출 개구(65)는 서셉터(100)의 오른쪽에 설치될 수 있다. 가스 공급 개구(60)와 가스 배출 개구(65)는 서셉터(100)를 사이에 두고 서로 마주보며 설치될 수 있다. 가스 공급 개구(60)로부터 분사된 수소 가스 및 에피택셜 성장을 위한 운반 가스 등이 서셉터(100)를 경유한 다음 가스 배출 개구(65)를 통해 배출될 수 있다. The semiconductor manufacturing apparatus 10 according to the embodiment may include a gas supply opening 60 and a gas discharge opening 65. For example, the gas supply opening 60 and the gas discharge opening 65 may be installed on both sides of the susceptor 100. For example, the gas supply opening 60 may be installed on the outside of the susceptor 100, and the gas discharge opening 65 may be installed on the right side of the susceptor 100. The gas supply opening 60 and the gas discharge opening 65 may be installed facing each other with the susceptor 100 interposed therebetween. Hydrogen gas and carrier gas for epitaxial growth injected from the gas supply opening 60 may pass through the susceptor 100 and then be discharged through the gas discharge opening 65.

실시예에 따른 반도체 제조장치(10)는 회전축(70)을 포함할 수 있다. 회전축(70)은 지지부(22)를 통해 서셉터(100)와 연결될 수 있다. 회전축(70)의 회전에 의해 서셉터(100)도 회전될 수 있다. The semiconductor manufacturing apparatus 10 according to the embodiment may include a rotation shaft 70. The rotation shaft 70 may be connected to the susceptor 100 through the support portion 22. The susceptor 100 may also be rotated by rotation of the rotation axis 70.

도 4는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 평면도이고, 도 5는 실시예에 따른 반도체 제조장치의 서셉터를 도시한 배면도이며, 도 6은 실시예에 따른 반도체 제조장치의 서셉터를 도시한 단면도이다.FIG. 4 is a plan view showing a susceptor of a semiconductor manufacturing apparatus according to an embodiment, FIG. 5 is a rear view showing a susceptor of a semiconductor manufacturing apparatus according to an embodiment, and FIG. 6 is a plan view showing a susceptor of a semiconductor manufacturing apparatus according to an embodiment. This is a cross-sectional view showing the susceptor.

도 4 내지 도 6을 참조하면, 서셉터(100)는 바디(body, 102), 리세스(recess, 108) 및 바디(102)와 리세스(108) 사이에 위치된 렛지(ledge, 106)를 포함할 수 있다. 4 to 6, the susceptor 100 includes a body 102, a recess 108, and a ledge 106 located between the body 102 and the recess 108. may include.

서셉터(100)의 하측에 서로 이격된 홀들(118)이 배치될 수 있다. 지지부(22)의 상부 영역의 일부가 홀(118)에 체결되어, 서셉터(100)가 지지부(22)에 고정되어, 공정 중에 회전축이 회전되더라도 서셉터(100)가 지지부(22) 상에서 미끄러지지(slip on) 않을 수 있다.Holes 118 spaced apart from each other may be disposed on the lower side of the susceptor 100. A portion of the upper region of the support portion 22 is fastened to the hole 118, so that the susceptor 100 is fixed to the support portion 22, so that the susceptor 100 does not slip on the support portion 22 even if the rotation axis is rotated during the process. (slip on) may not occur.

리세스(108)는 서셉터(100)의 중심 영역에 위치될 수 있다. 렛지(106)와 바디(102)는 리세스(108)를 둘러쌀 수 있다. 바디(102)는 렛지(106)를 둘러쌀 수 있다. Recess 108 may be located in the central area of susceptor 100. Ledge 106 and body 102 may surround recess 108 . Body 102 may surround ledge 106.

바디(102)는 림(rim) 영역(104)을 포함할 수 있다. 림 영역(104)은 림 형상을 가질 수 있다. 림 형상은 예컨대, 원 형상일 수 있지만, 이에 대해서는 한정하지 않는다. Body 102 may include a rim area 104 . Rim area 104 may have a rim shape. The rim shape may be, for example, circular, but is not limited thereto.

바디(102)는 상부 면(110)을 가질 수 있다. 상면 면(110)은 림 영역(104)의 상부 면일 수 있다. Body 102 may have an upper surface 110 . Top surface 110 may be the top surface of rim region 104.

리세스(108)는 바디(102)의 상부 면(110)보다 낮게 위치될 수 있다. 리세스(108)는 바닥 면(126)을 가질 수 있다. 바닥 면(126)은 아래로 오목한 라운드 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 리세스(108)의 바닥 면(126)은 바디(102)의 상부 면(110)에 의해 둘러싸일 수 있다. 리세스(108)는 웨이퍼의 형상에 대응되는 형상을 가질 수 있다. 예컨대, 리세스(108)는 원 형상을 가질 수 있다.Recess 108 may be located lower than upper surface 110 of body 102. Recess 108 may have a bottom surface 126 . The bottom surface 126 may have a round shape concave downward, but is not limited thereto. The bottom surface 126 of the recess 108 may be surrounded by the top surface 110 of the body 102. The recess 108 may have a shape corresponding to the shape of the wafer. For example, the recess 108 may have a circular shape.

리세스(108)와 바디(102) 사이에 렛지(106)가 위치될 수 있다. 렛지(106)는 리세스(108)로부터 바디(102)로 연장되는 영역일 수 있다. 렛지(106)의 표면(116)은 바디(102)의 상부 면(110)보다 낮게 위치될 수 있다. 렛지(106)는 웨이퍼의 에지에 대응되는 형상을 가질 수 있다. 예컨대, 렛지(106)는 원형 림 형상을 가질 수 있다. 웨이퍼의 에지가 렛지(106)에 접할 수 있다. A ledge 106 may be positioned between the recess 108 and the body 102. Ledge 106 may be an area extending from recess 108 to body 102 . Surface 116 of ledge 106 may be positioned lower than top surface 110 of body 102 . The ledge 106 may have a shape corresponding to the edge of the wafer. For example, ledge 106 may have a circular rim shape. An edge of the wafer may contact ledge 106 .

렛지(106)의 표면(116)은 바디(102)의 상부 면(110)보다 낮게 위치되므로, 렛지(106)의 표면(116)과 바디(102)의 상부 면(110) 사이에 제1 측벽(124)이 위치될 수 있다. 리세스(108)의 바닥 면(126)은 렛지(106)의 표면(116)보다 낮게 위치되므로, 리세스(108)의 바닥 면(126)과 렛지(106)의 표면(116) 사이에 제2 측벽(125)이 위치될 수 있다. 제2 측벽(125)의 높이는 제1 측벽(124)의 높이보다 작을 수 있다. The surface 116 of the ledge 106 is located lower than the upper surface 110 of the body 102, such that a first side wall is formed between the surface 116 of the ledge 106 and the upper surface 110 of the body 102. (124) can be located. The bottom surface 126 of the recess 108 is located lower than the surface 116 of the ledge 106, so that a space between the bottom surface 126 of the recess 108 and the surface 116 of the ledge 106 is formed. 2 side walls 125 may be positioned. The height of the second side wall 125 may be smaller than the height of the first side wall 124.

예컨대, 제1 측벽(124)의 높이는 웨이퍼의 두께보다 클 수 있다. 웨이퍼가 렛지(106)의 표면(116) 상에 안착되는 경우, 웨이퍼의 상면은 바디(102)의 상부 면(110)보다 낮게 되어, 수소 가스나 운반 가스가 보다 더 용이하게 웨이퍼 상면에 증착될 수 있다. For example, the height of the first side wall 124 may be greater than the thickness of the wafer. When the wafer is seated on the surface 116 of the ledge 106, the top surface of the wafer is lower than the top surface 110 of the body 102, allowing hydrogen gas or carrier gas to more easily deposit on the top surface of the wafer. You can.

렛지(106)는 바닥 면(126)의 중심을 향해 경사진 형상을 가질 수 있다. 렛지(106)는 바닥 면(126)의 중심을 향해 경사진 표면(116)을 가질 수 있다. 따라서, 웨이퍼의 에지는 렛지(106)의 표면(116)에 점(point)으로 접할 수 있다.The ledge 106 may have a shape inclined toward the center of the bottom surface 126. The ledge 106 may have a surface 116 that slopes toward the center of the bottom surface 126 . Accordingly, the edge of the wafer may contact the surface 116 of the ledge 106 at a point.

실시예에서, 렛지(106)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다. 렛지(106)의 표면(116)의 평탄도가 10㎛와 50㎛ 사이의 편차를 가질 때, 에피택셜 웨이퍼의 BS ZDD의 편차가 최소화될 수 있다. In embodiments, the flatness of the surface 116 of the ledge 106 may vary between 10 μm and 50 μm. When the flatness of the surface 116 of the ledge 106 has a deviation between 10 μm and 50 μm, the deviation of the BS ZDD of the epitaxial wafer can be minimized.

도 7에 도시된 바와 같이, 렛지(106)의 표면(116)의 평탄도가 75㎛의 경우(비교예), 에피택셜 웨이퍼의 BS ZDD의 편차는 8mm일 수 있다. 이에 반해, 실시예에서와 같이 렛지(106)의 표면(116)의 평탄도가 40㎛인 경우, 에피택셜 웨이퍼의 BS ZDD의 편차는 2mm로서, 비교예에 비해 적어도 4배 이상 편차가 줄어듦을 알 수 있다. As shown in FIG. 7, when the flatness of the surface 116 of the ledge 106 is 75 μm (comparative example), the deviation of the BS ZDD of the epitaxial wafer may be 8 mm. On the other hand, when the flatness of the surface 116 of the ledge 106 is 40㎛ as in the embodiment, the deviation of the BS ZDD of the epitaxial wafer is 2mm, which means that the deviation is reduced by at least 4 times compared to the comparative example. Able to know.

도 8에 도시한 바와 같이, 에피택셜 웨이퍼의 중심에서 148mm 이격된 지점에서 0°의 결정 방위부터 360°의 결정 방위를 따른 비교예 및 실시예에서의 BS ZDD의 변화가 측정되었다. As shown in FIG. 8, the change in BS ZDD in the comparative examples and examples along the crystal orientation of 0° to 360° was measured at a point 148 mm away from the center of the epitaxial wafer.

비교예에서는 0°의 결정 방위부터 360°의 결정 방위를 따라 BS ZDD값이 최소 -22mm로부터 최대 -60mm으로서, -38mm의 편차를 보였다. 특히, 비교예에서는 BS ZDD값이 적어도 -22mm 이상을 가지므로, 에피택셜 웨이퍼의 휨이 매우 컸다. In the comparative example, the BS ZDD value ranged from a minimum of -22mm to a maximum of -60mm along a crystal orientation of 360° from 0°, showing a deviation of -38mm. In particular, in the comparative example, the BS ZDD value was at least -22 mm, so the warpage of the epitaxial wafer was very large.

실시예에서는 0°의 결정 방위부터 360°의 결정 방위를 따라 BS ZDD값이 최소 -8mm부터 최대 -32mm로서, -24mm의 편차를 보였다. 따라서, 실시예에서는 비교예에 비해 0°의 결정 방위부터 360°의 결정 방위를 따라 BS ZDD의 편차도 적을 뿐만 아니라 휨도 훤씬 적어 불량 발생이 현저히 줄어들었다. In the example, the BS ZDD value along the crystal orientation of 0° to 360° ranged from a minimum of -8mm to a maximum of -32mm, showing a deviation of -24mm. Therefore, in the Example, compared to the Comparative Example, not only was the deviation of BS ZDD small along the crystal orientation of 360° from the 0° crystal orientation, but also the bending was significantly reduced, significantly reducing the occurrence of defects.

통상 BS ZDD의 값이 -50mm 이상이 되는 경우, 해당 에피택셜 웨이퍼는 불량 처리된다. 따라서, 비교예에서는 웨이퍼의 일부 결정 방위에서 BS ZDD의 값이 -50mm를 초과하므로 웨이퍼가 불량 처리되지만, 실시예에서는 웨이퍼의 모든 결정 방위에서 BS ZDD의 값이 -32mm 이내이므로 우수한 품질의 에피택셜 웨이퍼가 얻어질 수 있다. Typically, if the BS ZDD value is more than -50mm, the corresponding epitaxial wafer is processed as a defect. Therefore, in the comparative example, the BS ZDD value exceeds -50 mm in some crystal orientations of the wafer, so the wafer is processed as a defective product. However, in the example, the BS ZDD value is within -32 mm in all crystal orientations of the wafer, so the wafer is of excellent quality. A wafer can be obtained.

실시예에서, 웨이퍼의 원주 방향을 따라 웨이퍼와 접하는 접하는 렛지(106)의 주변 영역이 접촉 영역(114)으로 정의될 수 있다. 이러한 경우, 접촉 영역(114)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 가질 수 있다. 바람직하게는 접촉 영역(114)의 표면(116)의 평탄도는 10㎛와 45㎛ 사이의 편차를 가질 수 있다. In an embodiment, a peripheral area of the abutting ledge 106 that contacts the wafer along the circumferential direction of the wafer may be defined as the contact area 114 . In this case, the flatness of the surface 116 of the contact area 114 may vary between 10 μm and 50 μm. Preferably, the flatness of the surface 116 of the contact area 114 may vary between 10 μm and 45 μm.

한편, 렛지(106)의 표면(116)의 평탄도의 편차는 기준 점(122)에 대해 (+) 편차와 (-) 편차에 의해 결정될 수 있다. 예컨대, 렛지(106)의 표면(116)의 평탄도의 편차는 기준 점(122)에 대해 (+) 편차와 (-) 편차의 합일 수 있다. 예컨대, 기준 점(122)은 렛지(106)의 표면(116)의 평탄도의 편차의 1/2일 수 있다. 예컨대, 기준 점(122)은 리세스(108)의 바닥 면(126)의 최저점으로부터 제1 높이(H1)를 갖는 점일 수 있다. 예컨대, 기준 점(122)은 서셉터(100)의 하부 면(112)의 최저점으로부터 제2 높이(H2)기 설정된 높이를 갖는 점일 수 있다. Meanwhile, the deviation of the flatness of the surface 116 of the ledge 106 may be determined by a positive deviation and a negative deviation with respect to the reference point 122. For example, the deviation in the flatness of the surface 116 of the ledge 106 may be the sum of the positive and negative deviations with respect to the reference point 122. For example, the reference point 122 may be one-half the deviation of the flatness of the surface 116 of the ledge 106. For example, the reference point 122 may be a point having a first height H1 from the lowest point of the bottom surface 126 of the recess 108. For example, the reference point 122 may be a point having a height set by the second height H2 from the lowest point of the lower surface 112 of the susceptor 100.

예컨대, 상기 (+) 편차는 5㎛와 25㎛ 사이로 기준 점(122)보다 높을 수 있다. 예컨대, 상기 (-) 편차는 5㎛와 25㎛ 사이로 기준 점(122)보다 낮을 수 있다. For example, the positive deviation may be between 5㎛ and 25㎛, which is higher than the reference point 122. For example, the (-) deviation may be between 5㎛ and 25㎛, which is lower than the reference point 122.

실시예에 따르면, 렛지(106)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터(100)의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차를 최소화할 수 있다.According to an embodiment, the flatness of the surface 116 of the ledge 106 is processed to minimize the deviation of the BS ZDD of the epitaxial wafer by processing the shape of the susceptor 100 to have a deviation between 10㎛ and 50㎛. You can.

실시예에 따르면, 렛지(106)의 표면(116)의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖도록 서셉터(100)의 형상을 가공함으로써, 에피택셜 웨이퍼의 BS ZDD의 편차가 불량 발생 범위 이내로 유지되므로, 불량 없이 장시간 동안에 대량의 에피택셜 웨이퍼의 제조가 가능할 수 있다. According to an embodiment, the shape of the susceptor 100 is processed so that the flatness of the surface 116 of the ledge 106 has a deviation between 10 ㎛ and 50 ㎛, so that the deviation of the BS ZDD of the epitaxial wafer causes defects. Since it is maintained within this range, it may be possible to manufacture large quantities of epitaxial wafers for a long time without defects.

실시예는 반도체 제조 분야에 적용될 수 있다.Embodiments may be applied to the semiconductor manufacturing field.

Claims (21)

림 형상을 갖는 상부 면을 포함하는 바디;
상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및
웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함하고,
상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가지며,
상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가지며,
상기 편차는 기준 점에 대해 (+) 편차와 (-)편차의 합인 서셉터.A body including an upper surface having a rim shape;
a recess lower than the upper surface and including a bottom surface surrounded by the upper surface; and
comprising a ledge extending between the top surface and the bottom surface to support the wafer,
The ledge has a shape inclined toward the center of the bottom surface,
The flatness of the surface of the ledge varies between 10㎛ and 50㎛,
The deviation is the susceptor, which is the sum of the (+) deviation and the (-) deviation with respect to the reference point. 제1항에 있어서,
상기 렛지는 상기 림 형상에 대응되는 형상을 가지며,
상기 렛지는 원주 방향을 따라 상기 웨이퍼와 접하는 접촉 영역을 포함하는 서셉터.According to paragraph 1,
The ledge has a shape corresponding to the rim shape,
The ledge is a susceptor including a contact area in contact with the wafer along a circumferential direction. 제2항에 있어서,
상기 접촉 영역의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖는 서셉터.According to paragraph 2,
A susceptor in which the flatness of the surface of the contact area varies between 10 μm and 50 μm. 제1항에 있어서,
상기 렛지의 표면의 평탄도는 10㎛와 45㎛ 사이의 편차를 갖는 서셉터.According to paragraph 1,
A susceptor in which the flatness of the surface of the ledge varies between 10 ㎛ and 45 ㎛. 제1항에 있어서,
상기 기준 점은 상기 편차의 1/2인 서셉터.According to paragraph 1,
The susceptor where the reference point is 1/2 of the deviation. 제1항에 있어서,
상기 기준 점은 상기 리세스의 상기 바닥 면의 최저점으로부터 제1 높이를 갖는 점인 서셉터.According to paragraph 1,
The reference point is a susceptor having a first height from the lowest point of the bottom surface of the recess. 제1항에 있어서,
상기 기준 점은 상기 서셉터의 하부 면의 최저점으로부터 제2 높이를 갖는 점인 서셉터.According to paragraph 1,
A susceptor wherein the reference point is a point having a second height from the lowest point of the lower surface of the susceptor. 제1항에 있어서,
상기 (+) 편차는 5㎛와 25㎛ 사이로 기준 점보다 높은 서셉터.According to paragraph 1,
The (+) deviation is between 5㎛ and 25㎛ susceptor higher than the reference point. 제1항에 있어서,
상기 (-) 편차는 5㎛와 25㎛ 사이로 상기 기준 점보다 낮은 서셉터.According to paragraph 1,
The (-) deviation is between 5㎛ and 25㎛ susceptor lower than the reference point. 제1항에 있어서,
상기 바디의 상기 상부 면 및 상기 렛지의 표면 사이의 제1 측벽; 및
상기 렛지의 상기 표면 및 상기 리세스의 상기 바닥 면 사이의 제2 측벽을 포함하고,
상기 제1 측벽의 높이는 상기 웨이퍼의 두께보다 큰 서셉터.According to paragraph 1,
a first sidewall between the top surface of the body and the surface of the ledge; and
comprising a second sidewall between the surface of the ledge and the bottom surface of the recess,
A susceptor with a height of the first side wall greater than the thickness of the wafer. 제1항에 있어서,
상기 리세스의 상기 바닥 면은 아래로 오목한 라운드형을 갖는 서셉터.According to paragraph 1,
A susceptor wherein the bottom surface of the recess has a round shape concave downward. 제1항에 있어서,
상기 웨이퍼의 에지는 상기 렛지의 상기 표면에 점으로 접하는 서셉터.According to paragraph 1,
The edge of the wafer is a susceptor that contacts the surface of the ledge at a point. 웨이퍼 상에 박막을 성장시키기 위한 반도체 제조장치에 있어서,
내부 공간을 갖는 챔버;
상기 챔버 내에 위치되어 회전 가능한 지지부; 및
상기 지지부 상에 배치되는 서셉터를 포함하고,
상기 서셉터는,
림 형상을 갖는 상부 면을 포함하는 바디;
상기 상부 면보다 낮으며 상기 상부 면에 의해 둘러싸인 바닥 면을 포함하는 리세스; 및
웨이퍼를 지지하기 위해 상기 상부 면과 상기 바닥 면 사이로 연장되는 렛지를 포함하고,
상기 렛지는 상기 바닥 면의 중심을 향해 경사진 형상을 가지며,
상기 렛지의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 가지고,
상기 편차는 기준 점에 대해 (+) 편차와 (-)편차의 합인 반도체 제조장치.In a semiconductor manufacturing apparatus for growing a thin film on a wafer,
a chamber having an interior space;
a rotatable support located within the chamber; and
It includes a susceptor disposed on the support portion,
The susceptor is,
A body including an upper surface having a rim shape;
a recess lower than the upper surface and including a bottom surface surrounded by the upper surface; and
comprising a ledge extending between the top surface and the bottom surface to support the wafer,
The ledge has a shape inclined toward the center of the bottom surface,
The flatness of the surface of the ledge has a deviation between 10㎛ and 50㎛,
A semiconductor manufacturing device wherein the deviation is the sum of (+) deviation and (-) deviation with respect to the reference point. 제13항에 있어서,
상기 렛지는 상기 림 형상에 대응되는 형상을 가지며,
상기 렛지는 상기 웨이퍼의 원주 방향을 따라 상기 웨이퍼와 접하는 접촉 영역을 포함하며,
상기 접촉 영역의 표면의 평탄도는 10㎛와 50㎛ 사이의 편차를 갖는 반도체 제조장치.According to clause 13,
The ledge has a shape corresponding to the rim shape,
The ledge includes a contact area in contact with the wafer along the circumferential direction of the wafer,
A semiconductor manufacturing device wherein the flatness of the surface of the contact area varies between 10㎛ and 50㎛. 제13항에 있어서,
상기 기준 점은 상기 편차의 1/2인 반도체 제조장치.According to clause 13,
A semiconductor manufacturing device wherein the reference point is 1/2 of the deviation. 제13항에 있어서,
상기 기준 점은 상기 리세스의 상기 바닥 면의 최저점으로부터 제1 높이를 갖는 점인 반도체 제조장치.According to clause 13,
The reference point is a point having a first height from the lowest point of the bottom surface of the recess. 제13항에 있어서,
상기 기준 점은 상기 서셉터의 하부 면의 최저점으로부터 제2 높이를 갖는 점인 반도체 제조장치.According to clause 13,
The reference point is a semiconductor manufacturing apparatus wherein the reference point is a point having a second height from the lowest point of the lower surface of the susceptor. 제13항에 있어서,
상기 (+) 편차는 5㎛와 25㎛ 사이로 기준 점보다 높은 반도체 제조장치.According to clause 13,
The (+) deviation is between 5㎛ and 25㎛, which is higher than the reference point. 제13항에 있어서,
상기 (-) 편차는 5㎛와 25㎛ 사이로 상기 기준 점보다 낮은 반도체 제조장치.According to clause 13,
The (-) deviation is between 5㎛ and 25㎛, which is lower than the reference point. 제13항에 있어서,
상기 바디의 상기 상부 면 및 상기 렛지의 표면 사이의 제1 측벽; 및
상기 렛지의 상기 표면 및 상기 리세스의 상기 바닥 면 사이의 제2 측벽을 포함하고,
상기 제1 측벽의 높이는 상기 웨이퍼의 두께보다 큰 반도체 제조장치.According to clause 13,
a first sidewall between the top surface of the body and the surface of the ledge; and
comprising a second sidewall between the surface of the ledge and the bottom surface of the recess,
A semiconductor manufacturing apparatus wherein the height of the first side wall is greater than the thickness of the wafer. 제13항에 있어서,
상기 리세스의 상기 바닥 면은 아래로 오목한 라운드형을 갖는 반도체 제조장치.According to clause 13,
A semiconductor manufacturing apparatus wherein the bottom surface of the recess has a round shape concave downward.
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