KR102619722B1 - Method of manufacturing transistor array panel and polishing slurry used the same - Google Patents

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Abstract

본 개시는 트랜지스터 표시판을 제조하는 방법 및 이에 이용되는 연마 슬러리에 관한 것으로, 일 실시예는 기판 위에 반도체층을 형성하는 단계, 상기 반도체층을 패터닝하여 액티브층을 형성하는 단계, 상기 기판 및 상기 액티브층을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계, 상기 제1 절연막 및 상기 액티브층을 덮는 제2 절연막을 형성하는 단계를 포함하고, 상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는, 연마 입자, 분산제, 분산 안정제, 비이온계 연마 억제제 및 pH 조절제를 포함하는 연마 슬러리를 이용하여 수행되는 트랜지스터 표시판의 제조 방법 및 이에 이용되는 연마 슬러리에 관한 것이다. The present disclosure relates to a method for manufacturing a transistor display panel and a polishing slurry used therefor. One embodiment includes forming a semiconductor layer on a substrate, patterning the semiconductor layer to form an active layer, the substrate and the active layer. forming a first insulating film covering the first insulating film, exposing the active layer by polishing the first insulating film, and forming a second insulating film covering the first insulating film and the active layer, The step of exposing the active layer by polishing the insulating film is performed using a polishing slurry containing abrasive particles, a dispersant, a dispersion stabilizer, a non-ionic polishing inhibitor, and a pH adjuster. Method for manufacturing a transistor display panel and a polishing slurry used therefor It's about.

Description

트랜지스터 표시판의 제조 방법 및 이에 이용되는 연마 슬러리{METHOD OF MANUFACTURING TRANSISTOR ARRAY PANEL AND POLISHING SLURRY USED THE SAME}Method for manufacturing a transistor display panel and polishing slurry used therefor {METHOD OF MANUFACTURING TRANSISTOR ARRAY PANEL AND POLISHING SLURRY USED THE SAME}

본 개시는 트랜지스터 표시판의 제조 방법 및 이에 이용되는 연마 슬러리에 관한 것이다. The present disclosure relates to a method for manufacturing a transistor display panel and a polishing slurry used therefor.

트랜지스터를 포함하는 기판은 플라즈마 표시 장치, 액정 표시 장치 또는 발광 표시 장치 등에서 표시 장치의 각 화소를 동작하기 위한 구동 회로를 구현하기 위한 수단으로 이용되고 있다.A substrate containing a transistor is used as a means to implement a driving circuit for operating each pixel of a display device, such as a plasma display device, liquid crystal display device, or light emitting display device.

이러한 트랜지스터는 기판 위에 형성된 액티브층 및 상기 기판과 액티브층을 덮는 절연막을 포함한다. 이러한 절연막 증착 공정에서 액티브층을 덮는 절연막의 상부면과 기판을 덮는 절연막의 상부면은 두께 차이, 즉, 단차를 갖게 된다. 이와 같이 절연막이 단차를 가지면 절연막 위에 형성되는 게이트 전극의 문턱 전압 산포가 증가되기 때문에 트랜지스터 표시판의 특성이 저하된다.This transistor includes an active layer formed on a substrate and an insulating film covering the substrate and the active layer. In this insulating film deposition process, the upper surface of the insulating film covering the active layer and the upper surface of the insulating film covering the substrate have a thickness difference, that is, a step difference. If the insulating film has a step like this, the threshold voltage distribution of the gate electrode formed on the insulating film increases, thereby deteriorating the characteristics of the transistor display panel.

실시예들은, 액티브층을 덮는 절연막의 단차를 제거하여 트랜지스터 표시판의 표시 품질을 향상시킬 수 있는 트랜지스터 표시판의 제조 방법 및 이에 이용되는 연마 슬러리를 제공하고자 한다. Embodiments are intended to provide a method for manufacturing a transistor display panel that can improve the display quality of the transistor display panel by removing steps in the insulating film covering the active layer, and a polishing slurry used therefor.

본 개시의 일 실시예에 따른 트랜지스터 표시판의 제조 방법은, 기판 위에 반도체층을 형성하는 단계, 상기 반도체층을 패터닝하여 액티브층을 형성하는 단계, 상기 기판 및 상기 액티브층을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계, 상기 제1 절연막 및 상기 액티브층을 덮는 제2 절연막을 형성하는 단계를 포함하고, 상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는, 연마 입자, 분산제, 분산 안정제, 비이온계 연마 억제제 및 pH 조절제를 포함하는 연마 슬러리를 이용하여 수행될 수 있다.A method of manufacturing a transistor display panel according to an embodiment of the present disclosure includes forming a semiconductor layer on a substrate, patterning the semiconductor layer to form an active layer, and forming a first insulating film covering the substrate and the active layer. polishing the first insulating film to expose the active layer, forming a second insulating film covering the first insulating film and the active layer, and polishing the first insulating film to expose the active layer. The exposing step may be performed using an abrasive slurry containing abrasive particles, a dispersant, a dispersion stabilizer, a non-ionic abrasive inhibitor, and a pH adjuster.

상기 제1 절연막을 형성하는 단계는, 상기 제1 절연막이 상기 기판을 덮는 제1 부분 및 상기 액티브층을 덮는 제2 부분을 포함하도록 수행될 수 있다.Forming the first insulating film may be performed so that the first insulating film includes a first part covering the substrate and a second part covering the active layer.

상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는, 상기 제1 부분의 연마율 및 상기 제2 부분의 연마율 비가 1:5이상이 되도록 수행될 수 있다.The step of exposing the active layer by polishing the first insulating film may be performed so that the ratio of the polishing rate of the first portion and the polishing rate of the second portion is 1:5 or more.

상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는, 상기 제1 절연막 및 상기 액티브층이 동일한 두께를 갖도록 수행될 수 있다.The step of exposing the active layer by polishing the first insulating layer may be performed so that the first insulating layer and the active layer have the same thickness.

이때, 상기 액티브층 및 상기 제2 절연막은 직접 접촉할 수 있다.At this time, the active layer and the second insulating layer may be in direct contact.

본 개시의 일 실시예에 따른 연마 슬러리는, 상기 트랜지스터 표시판의 제조 방법에 사용되며, 연마 입자, 음이온계 고분자, 양이온계 고분자, 하이드록실산 및 아미노산 중 적어도 하나를 포함하는 분산제, 카르복실기를 갖는 유기산을 포함하는 분산 안정제, 비이온계 연마 억제제, 그리고 pH 조절제를 포함할 수 있다.The polishing slurry according to an embodiment of the present disclosure is used in the method of manufacturing the transistor display panel, and includes abrasive particles, an anionic polymer, a cationic polymer, a dispersant containing at least one of a hydroxyl acid and an amino acid, and an organic acid having a carboxyl group. It may include a dispersion stabilizer, a non-ionic polishing inhibitor, and a pH adjuster.

상기 연마 입자는, 습식 세리아, 건식 세리아, 실리카, 알루미나, 지르코니아 및 티타니아로 이루어진 그룹으로부터 선택된 1종 이상일 수 있다.The abrasive particles may be one or more selected from the group consisting of wet ceria, dry ceria, silica, alumina, zirconia, and titania.

상기 연마 입자는, 다면체(polyhedral) 구조 또는 모서리가 라운드(round)진 구조일 수 있다.The abrasive particles may have a polyhedral structure or a structure with rounded edges.

상기 연마 입자의 평균 입경은, 40nm 내지 150nm일 수 있다.The average particle diameter of the abrasive particles may be 40 nm to 150 nm.

상기 연마 입자의 함량은, 연마 슬러리 전체 중량에 대하여 0.1 중량% 내지 10 중량%일 수 있다. The content of the abrasive particles may be 0.1% by weight to 10% by weight based on the total weight of the polishing slurry.

상기 음이온계 고분자는, 옥살산, 사이트릭산, 폴리술포닉산, 폴리아크릴산, 폴리메타크릴산, 이들의 공중합체 및 그 염으로 이루어진 그룹으로부터 선택된 1종 이상일 수 있다. The anionic polymer may be one or more selected from the group consisting of oxalic acid, citric acid, polysulfonic acid, polyacrylic acid, polymethacrylic acid, copolymers thereof, and salts thereof.

상기 분산제의 함량은, 연마 슬러리 전체 중량에 대하여 0.003 중량% 내지 0.06 중량%일 수 있다.The content of the dispersant may be 0.003% by weight to 0.06% by weight based on the total weight of the polishing slurry.

상기 분산 안정제는, 중성 아미노산, 산성 아미노산 및 염기성 아미노산으로 이루어진 그룹으로부터 선택된 1종 이상이고, 상기 중성 아미노산은 알라닌, 글리신, 티로신 및 발린 중 적어도 하나를 포함하고, 상기 산성 아미노산은 아스파틱산 및 글루타민산 중 적어도 하나를 포함하며, 상기 염기성 아미노산은 시트르산 및 라이신 중 적어도 하나를 포함할 수 있다. The dispersion stabilizer is at least one selected from the group consisting of neutral amino acids, acidic amino acids, and basic amino acids, the neutral amino acids include at least one of alanine, glycine, tyrosine, and valine, and the acidic amino acids include aspartic acid and glutamic acid. It includes at least one, and the basic amino acid may include at least one of citric acid and lysine.

상기 분산 안정제의 함량은, 연마 슬러리 전체 중량에 대하여 0.0004 중량% 내지 0.008 중량%일 수 있다.The content of the dispersion stabilizer may be 0.0004% by weight to 0.008% by weight based on the total weight of the polishing slurry.

상기 비이온계 연마 억제제는 폴리소베이트, 옥토시놀, 폴리에틸렌글리콜 옥타데실 에테르, 노닐페놀 에토시레이트, 폴리옥실 카스터오일, 에틸렌 옥사이드, 글리세롤 에톡실레이트, 옥틸페녹시 폴리에틸렌옥시 에탄올, 폴리옥시에틸렌 노닐페닐 에테르, 폴리옥시에틸렌 다이노닐페닐 에테르, 폴리에틸렌 글리콜 다이글리시딜 에테르, 하이드록시 셀룰로오스, 폴리비닐피롤리돈, 폴리아크릴아마이드 및 폴리에틸렌글리콜-폴리프로필렌글리콜-폴리에틸렌글리콜 블록공중합체를 포함하는 그룹으로부터 선택된 1종 이상일 수 있다.The nonionic polishing inhibitors include polysorbate, octocynol, polyethylene glycol octadecyl ether, nonylphenol etoxylate, polyoxyl castor oil, ethylene oxide, glycerol ethoxylate, octylphenoxy polyethyleneoxy ethanol, and polyoxymethylene oxide. Containing ethylene nonylphenyl ether, polyoxyethylene dinonylphenyl ether, polyethylene glycol diglycidyl ether, hydroxycellulose, polyvinylpyrrolidone, polyacrylamide, and polyethylene glycol-polypropylene glycol-polyethylene glycol block copolymer. There may be one or more types selected from the group.

상기 비이온계 연마 억제제의 함량은 연마 슬러리 전체 중량에 대하여 0.0002 중량% 내지 0.004 중량%일 수 있다.The content of the nonionic polishing inhibitor may be 0.0002% by weight to 0.004% by weight based on the total weight of the polishing slurry.

상기 pH 조절제는 질산, 아세트산 및 인산으로 이루어진 그룹으로부터 선택된 1종 이상일 수 있다. The pH adjuster may be one or more selected from the group consisting of nitric acid, acetic acid, and phosphoric acid.

상기 연마 슬러리의 pH는 4 내지 8일 수 있다.The pH of the polishing slurry may be 4 to 8.

상기 연마 슬러리는, 다결정 실리콘을 포함하는 액티브층을 덮는 절연막을 연마한다.The polishing slurry polishes the insulating film covering the active layer containing polycrystalline silicon.

실시예들에 따르면 액티브층을 덮는 절연막의 단차를 제거하여 표면 균일도가 향상된 절연막에 게이트 전극을 형성하기 때문에 고해상도를 갖는 트랜지스터 표시판의 제조 방법을 제공할 수 있다.According to embodiments, a method of manufacturing a transistor display panel with high resolution can be provided by forming a gate electrode on an insulating film with improved surface uniformity by removing steps in the insulating film covering the active layer.

또한, 실시예들에 따르면 액티브층을 덮는 절연막의 단차를 쉽게 제거할 수 있는 연마 슬러리를 제공할 수 있다. Additionally, according to embodiments, it is possible to provide a polishing slurry that can easily remove steps in the insulating film covering the active layer.

도 1 내지 도 6은 본 개시의 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 것이다.
도 7 및 도 8은 각각 본 개시의 일 실시예에 따른 연마 슬러리에 포함되는 연마 입자의 결정 구조를 예시적으로 나타낸 것이다.
도 9는 실시예 1 내지 4 및 비교예 1 내지 2에 따라 제조된 연마 슬러리를 이용하여 산화 규소막 및 폴리 실리콘막에 대한 연마율을 측정한 결과를 나타낸 것이다.
도 10은 실시예 2, 실시예 5 내지 7 및 비교예 1에 따라 제조된 연마 슬러리를 이용하여 산화 규소막 및 폴리 실리콘막에 대한 연마율을 측정한 결과를 나타낸 것이다.
도 11은 실시예 1에 따라 제조된 연마 슬러리에 대한 연마 특성 평가 결과를 나타낸 것이다.
도 12는 실시예 8에 따라 연마 슬러리에 대한 연마 특성 평가 결과를 나타낸 것이다.
도 13은 참고예 1에 따라 연마 슬러리에 대한 연마 특성 평가 결과를 나타낸 것이다.
도 14는 참고예 2에 따라 연마 슬러리에 대한 연마 특성 평가 결과를 나타낸 것이다.
1 to 6 sequentially show a method of manufacturing a transistor display panel according to an embodiment of the present disclosure.
Figures 7 and 8 each exemplarily show the crystal structure of abrasive particles included in a polishing slurry according to an embodiment of the present disclosure.
Figure 9 shows the results of measuring the polishing rate for a silicon oxide film and a polysilicon film using polishing slurries prepared according to Examples 1 to 4 and Comparative Examples 1 to 2.
Figure 10 shows the results of measuring the polishing rate for a silicon oxide film and a polysilicon film using the polishing slurry prepared according to Example 2, Examples 5 to 7, and Comparative Example 1.
Figure 11 shows the results of evaluation of polishing properties for the polishing slurry prepared according to Example 1.
Figure 12 shows the results of evaluating the polishing properties of the polishing slurry according to Example 8.
Figure 13 shows the results of evaluating the polishing properties of the polishing slurry according to Reference Example 1.
Figure 14 shows the results of evaluating the polishing properties of the polishing slurry according to Reference Example 2.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.Hereinafter, with reference to the attached drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily implement the present invention. The present invention may be implemented in many different forms and is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts not related to the description are omitted, and identical or similar components are given the same reference numerals throughout the specification.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.In addition, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, so the present invention is not necessarily limited to what is shown. In the drawing, the thickness is enlarged to clearly express various layers and areas. And in the drawings, for convenience of explanation, the thicknesses of some layers and regions are exaggerated.

또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.Additionally, when a part of a layer, membrane, region, plate, etc. is said to be “on” or “on” another part, this includes not only cases where it is “directly above” another part, but also cases where there is another part in between. . Conversely, when a part is said to be “right on top” of another part, it means that there is no other part in between. In addition, being “on” or “on” a reference part means being located above or below the reference part, and does not necessarily mean being located “above” or “on” the direction opposite to gravity. .

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a part is said to "include" a certain component, this means that it may further include other components rather than excluding other components, unless specifically stated to the contrary.

또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.In addition, throughout the specification, when referring to “on a plane,” this means when the target portion is viewed from above, and when referring to “in cross section,” this means when a cross section of the target portion is cut vertically and viewed from the side.

트랜지스터 표시판의 제조방법Manufacturing method of transistor display board

트랜지스터 표시판의 제조 방법의 일 실시예에 대하여 도 1 내지 도 6을 참고로 상세하게 설명한다.An embodiment of a method for manufacturing a transistor display panel will be described in detail with reference to FIGS. 1 to 6.

도 1 내지 도 6은 본 개시의 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 것이다. 1 to 6 sequentially show a method of manufacturing a transistor display panel according to an embodiment of the present disclosure.

도 1 에 도시된 바와 같이, 기판(110) 위에 버퍼층(120) 및 반도체층(130)을 차례로 형성한다. 상기 반도체층(130)은 다결정 실리콘을 포함할 수 있다.As shown in FIG. 1, a buffer layer 120 and a semiconductor layer 130 are sequentially formed on the substrate 110. The semiconductor layer 130 may include polycrystalline silicon.

반도체층(130)은 비정질 실리콘층을 형성한 후 레이저 결정화 공정을 이용하여 결정화하여 형성한다. 비정질 실리콘층은, 예를 들면, 저압화학 증착법, 상압화학 증착법, 플라즈마 강화 화학 증착법(plasma enhanced chemical vapor deposition), 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성할 수 있다. The semiconductor layer 130 is formed by forming an amorphous silicon layer and then crystallizing it using a laser crystallization process. The amorphous silicon layer can be formed by, for example, low-pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, plasma enhanced chemical vapor deposition, sputtering, or vacuum evaporation.

다음으로, 도 2에 도시된 바와 같이, 도 1의 반도체층(130)을 사진 식각 공정 등의 방법으로 패터닝하여 제1 두께(h1)를 갖는 액티브층(131)을 형성하고, 액티브층(131) 및 버퍼층(120)을 덮는 제1 절연막(141)을 형성한다. Next, as shown in FIG. 2, the semiconductor layer 130 of FIG. 1 is patterned using a photo etching process or the like to form an active layer 131 having a first thickness h1, and the active layer 131 ) and a first insulating film 141 covering the buffer layer 120 is formed.

액티브층(131)은 전술한 결정화 공정에 의해 형성된 채널(131a), 채널(131a)의 양측에 각각 위치하는 소스 영역(131b) 및 드레인 영역(131c)을 포함한다.The active layer 131 includes a channel 131a formed through the above-described crystallization process, and a source region 131b and a drain region 131c located on both sides of the channel 131a, respectively.

제1 절연막(141)은 제2 두께(h2)를 가진다.The first insulating film 141 has a second thickness h2.

제1 두께(h1)는 버퍼층(120)의 상부면(21)으로부터 액티브층(131)의 상부면(31)까지의 최단 거리로 정의된다. 또한, 제2 두께(h2)는 버퍼층(120)의 상부면(21)으로부터 제1 절연막(141)의 상부면(41)까지의 최단 거리로 정의된다. 도 2에서 제2 두께(h2)는 제1 두께(h1) 보다 크거나 같게 형성될 수 있다. The first thickness h1 is defined as the shortest distance from the top surface 21 of the buffer layer 120 to the top surface 31 of the active layer 131. Additionally, the second thickness h2 is defined as the shortest distance from the top surface 21 of the buffer layer 120 to the top surface 41 of the first insulating film 141. In FIG. 2, the second thickness h2 may be formed to be greater than or equal to the first thickness h1.

제1 절연막(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다. 이 때, 제1 절연막(141) 중 액티브층(131)과 중첩하는 부분(141a)은 돌출부(141a)를 형성하고, 돌출부(141a)에서 제1 절연막(141)의 두께는 제1 두께(h1)에 대응하는 두께만큼 두꺼워진다. 따라서, 제1 절연막(141)의 상부면은 단차를 가지게 된다.The first insulating film 141 may include silicon oxide (SiOx) or silicon nitride (SiNx). At this time, the portion 141a of the first insulating film 141 that overlaps the active layer 131 forms a protrusion 141a, and the thickness of the first insulating film 141 in the protrusion 141a is the first thickness (h1). ) becomes as thick as the corresponding thickness. Accordingly, the upper surface of the first insulating film 141 has a step.

구체적으로, 제1 절연막(141)의 상부면은 버퍼층(120)을 덮는 영역인 제1 부분(41)과 액티브층(131)과 중첩하며 액티브층(131)을 덮는 영역인 제2 부분(42)을 포함한다. Specifically, the upper surface of the first insulating film 141 overlaps the first part 41, which is an area covering the buffer layer 120, and the second part 42, which is an area that overlaps the active layer 131 and covers the active layer 131. ) includes.

다음으로, 도 3에 도시된 바와 같이 연마 공정을 진행한다.Next, a polishing process is performed as shown in FIG. 3.

연마 공정은, 예를 들면, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 진행하는 연마 장치를 이용하여 수행될 수 있다. The polishing process may be performed, for example, using a polishing device that performs a chemical mechanical polishing (CMP) process.

도 3을 참고하면, 연마 장치는 회전하며 대상물을 연마하는 연마부(50) 및 상기 연마부(50)의 회전 속도를 조절하는 연마 조절부(미도시)를 포함한다. 연마부(50)는 마주보는 제1 정반(20) 및 제2 정반(30)을 포함한다. 제2 정반(30) 위에는 연마하고자 하는 대상물이 위치하고, 제1 정반(20)과 제2 정반(30)은 서로 회전하여 그 사이에 개재된 대상물의 표면을 연마한다. 이때, 노즐 등을 이용하여 연마 슬러리(51)를 대상물의 표면에 공급한다. 연마 슬러리에 관한 구체적인 조성은 후술하기로 한다. Referring to FIG. 3, the polishing device includes a polishing unit 50 that rotates and polishes an object, and a polishing control unit (not shown) that adjusts the rotation speed of the polishing unit 50. The polishing unit 50 includes a first surface plate 20 and a second surface plate 30 facing each other. The object to be polished is placed on the second surface plate 30, and the first surface plate 20 and the second surface plate 30 rotate with each other to polish the surface of the object sandwiched between them. At this time, the polishing slurry 51 is supplied to the surface of the object using a nozzle or the like. The specific composition of the polishing slurry will be described later.

도 3에서 연마하고자 하는 대상물은 기판(110) 위에 적층된 제1 절연막(141)의 단차를 갖는 상부면이다. 즉, 제1 절연막(141) 위에 전술한 일 실시예에 따른 연마 슬러리(51)를 도포하고, 연마 장치를 이용하여 제1 절연막(141)을 평탄화한다. In FIG. 3 , the object to be polished is the stepped upper surface of the first insulating film 141 laminated on the substrate 110. That is, the polishing slurry 51 according to the above-described embodiment is applied on the first insulating film 141, and the first insulating film 141 is planarized using a polishing device.

이때, 제1 절연막(141)의 상부면 중 제1 부분(41)의 연마율 및 제2 부분(42)의 연마율의 비는 1:5 이상일 수 있다. 보다 구체적으로, 제1 부분(41)의 연마율 및 제2 부분(42)의 연마율의 비는 1:5 내지 1:20 또는 1:6 내지 1:15일 수 있다. At this time, the ratio of the polishing rate of the first portion 41 and the polishing rate of the second portion 42 of the upper surface of the first insulating film 141 may be 1:5 or more. More specifically, the ratio of the polishing rate of the first portion 41 and the polishing rate of the second portion 42 may be 1:5 to 1:20 or 1:6 to 1:15.

제1 부분(41) 및 제2 부분(42)의 연마율 비가 상기 범위를 만족하는 경우 제1 절연막(14)의 단차를 제거하는 소요되는 연마 시간을 현저하게 단축할 수 있고, 연마 공정을 수행한 제1 절연막(141)의 표면 균일도를 향상시킬 수 있다.When the polishing rate ratio of the first part 41 and the second part 42 satisfies the above range, the polishing time required to remove the step of the first insulating film 14 can be significantly shortened, and the polishing process is performed. The surface uniformity of the first insulating film 141 can be improved.

연마 공정은 제1 절연막(141)을 평탄화하여, 도 4에 도시된 바와 같이, 액티브층(131)의 상부면(31)이 노출될 때까지 수행된다. The polishing process is performed by flattening the first insulating film 141 until the top surface 31 of the active layer 131 is exposed, as shown in FIG. 4 .

도 4를 참고하면, 액티브층(131)의 제1 두께(h1)는 식각된 제1 절연막(141)의 제2 두께(h3)와 동일하므로 제1 절연막(141) 상부면의 단차가 제거된 것을 알 수 있다.Referring to FIG. 4, the first thickness (h1) of the active layer 131 is the same as the second thickness (h3) of the etched first insulating film 141, so the step on the upper surface of the first insulating film 141 is removed. You can see that

즉, 본 개시의 연마 공정에서는 일 실시예에 따른 연마 슬러리(51)를 사용하기 때문에 제1 절연막(141)을 연마하여 액티브층(131)의 상부면(31)이 노출되면 상부면(31)이 연마 정지막으로 기능하여 제1 절연막(141)의 연마 공정이 정지된다. 따라서, 제1 절연막(141)의 단차를 쉽게 제거할 수 있고, 이에 따라 제1 절연막(141)의 표면 균일도를 향상시킬 수 있다. That is, in the polishing process of the present disclosure, since the polishing slurry 51 according to one embodiment is used, when the upper surface 31 of the active layer 131 is exposed by polishing the first insulating film 141, the upper surface 31 is exposed. This functions as a polishing stop film to stop the polishing process of the first insulating film 141. Accordingly, the step of the first insulating film 141 can be easily removed, and thus the surface uniformity of the first insulating film 141 can be improved.

액티브층(131)의 상부면(31)이 친수성을 갖는 경우에는, 연마 공정 후에 잔류하는 연마 입자 등이 쉽게 흡착될 수 있다. 그러나, 전술한 바와 같이 일 실시예에 따른 연마 슬러리(51)를 사용하여 연마 공정을 수행하는 경우에는 액티브층(131)에 소수성을 갖는 보호막이 형성되므로 잔류 연마 입자 등의 흡착에 의한 오염도 방지할 수 있다. If the upper surface 31 of the active layer 131 has hydrophilic properties, abrasive particles remaining after the polishing process may be easily absorbed. However, as described above, when a polishing process is performed using the polishing slurry 51 according to an embodiment, a hydrophobic protective film is formed on the active layer 131, thereby preventing contamination due to adsorption of residual abrasive particles, etc. You can.

다음으로, 도 5에 도시된 바와 같이, 제1 절연막(141) 및 액티브층(131)을 덮는 제2 절연막(142)을 형성하고, 제2 절연막(142) 위에 게이트 전극(155)을 형성한다. Next, as shown in FIG. 5, a second insulating film 142 is formed covering the first insulating film 141 and the active layer 131, and a gate electrode 155 is formed on the second insulating film 142. .

게이트 전극(155)은 액티브층(131)의 채널(131a)과 중첩하게 위치할 수 있다. 또한, 게이트 전극(155)은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 중 어느 하나를 포함하는 금속막, 몰리브덴(Mo)과 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막일 수 있다.The gate electrode 155 may be positioned to overlap the channel 131a of the active layer 131. In addition, the gate electrode 155 is a stack of a metal film containing any one of copper (Cu), copper alloy, aluminum (Al), and aluminum alloy, and a metal film containing any one of molybdenum (Mo) and molybdenum alloy. It may be multi-act.

본 개시에서는 제1 절연막(141)을 평탄화하여 단차를 제거하였기 때문에 게이트 전극(155)의 문턱 전압 산포를 감소시킬 수 있고, 이에 따라 고해상도의 트랜지스터 표시판을 용이하게 구현할 수 있다. In the present disclosure, by flattening the first insulating film 141 to remove the step, the threshold voltage distribution of the gate electrode 155 can be reduced, and thus a high-resolution transistor display panel can be easily implemented.

도 6은 도 1 내지 도 5에 따라 제조된 일 실시예에 따른 트랜지스터 표시판의 단면도이다.FIG. 6 is a cross-sectional view of a transistor display panel according to an embodiment manufactured according to FIGS. 1 to 5.

도 6에 도시한 바와 같이, 게이트 전극(155) 및 제2 절연막(142) 위에 층간 절연막(160)이 형성된다. 그리고, 층간 절연막(160) 위에 액티브층(131)의 소스 영역(131b) 및 드레인 영역(131c)과 각각 연결되는 소스 전극(176) 및 드레인 전극(177)이 형성되어 게이트 전극(155), 액티브층(131), 소스 전극(176) 및 드레인 전극(177)을 포함하는 트랜지스터(TR)가 완성된다. 그리고, 층간 절연막(160), 소스 전극(176) 및 드레인 전극(177)을 덮는 보호막(180)이 형성된다. 보호막(180) 위에는 드레인 전극(177)과 연결되는 화소 전극(710)이 형성되어 트랜지스터 표시판이 완성된다.As shown in FIG. 6, an interlayer insulating film 160 is formed on the gate electrode 155 and the second insulating film 142. Then, a source electrode 176 and a drain electrode 177 connected to the source region 131b and the drain region 131c of the active layer 131, respectively, are formed on the interlayer insulating film 160 to form the gate electrode 155 and the active The transistor TR including the layer 131, the source electrode 176, and the drain electrode 177 is completed. Then, a protective film 180 is formed covering the interlayer insulating film 160, the source electrode 176, and the drain electrode 177. A pixel electrode 710 connected to the drain electrode 177 is formed on the protective film 180, thereby completing the transistor display panel.

다음으로, 상기 트랜지스터 표시판의 제조 방법에 사용되는 일 실시예에 따른 연마 슬러리에 대하여 설명하기로 한다.Next, a polishing slurry according to an embodiment used in the method of manufacturing the transistor display panel will be described.

연마 슬러리polishing slurry

일 실시예에 따른 연마 슬러리는, 연마 입자, 분산제, 분산 안정제, 비이온계 연마 억제제, 그리고 pH 조절제를 포함할 수 있다. The polishing slurry according to one embodiment may include abrasive particles, a dispersant, a dispersion stabilizer, a non-ionic polishing inhibitor, and a pH adjuster.

본 개시의 연마 슬러리는, 전술한 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용된다. 특히, 다결정 실리콘을 포함하는 액티브층을 덮는 절연막의 평탄화 공정에 사용될 수 있다. The polishing slurry of the present disclosure is used in the method of manufacturing a transistor display panel according to the above-described embodiment. In particular, it can be used in the planarization process of an insulating film covering an active layer containing polycrystalline silicon.

(1) 연마 입자(1) Abrasive particles

본 개시에서, 연마 입자는, 예를 들면, 습식 세리아(wet ceria), 건식 세리아(dry ceria), 실리카(silica), 알루미나(alumina), 지르코니아(zirconia), 티타니아(titania) 등과 같은 금속 산화물을 포함할 수 있다. 이들은 각각 단독으로 또는 2종 이상을 조합하여 사용될 수 있다. In the present disclosure, the abrasive particles include, for example, metal oxides such as wet ceria, dry ceria, silica, alumina, zirconia, titania, etc. It can be included. These may be used individually or in combination of two or more types.

본 개시에서, 상기 연마 입자는 습식 세리아일 수 있다. In the present disclosure, the abrasive particles may be wet ceria.

도 7 및 도 8에는 습식 세리아 입자에 대한 결정 구조의 TEM 이미지를 예시적으로 나타내었다. 상기 습식 세리아 입자의 결정 구조는, 예를 들면, 도 7에 나타낸 바와 같이, 다면체(polyhedral) 구조일 수도 있고, 도 8에 나타낸 바와 같이, 라운드형(round) 큐빅 구조일 수도 있다. 구체적으로, 다면체(polyhedral) 결정 구조는 상대적으로 샤프한 형상을 가지며, 라운드형(round) 큐빅 구조는 모서리가 만곡(curved)되어 원형에 가까운 형상을 가질 수 있다. 이러한 세리아 입자의 결정 구조는 X선 회절(XRD) 측정을 통해 분석할 수 있다. 7 and 8 show exemplary TEM images of the crystal structure of wet ceria particles. The crystal structure of the wet ceria particles may be, for example, a polyhedral structure as shown in FIG. 7 or a round cubic structure as shown in FIG. 8. Specifically, a polyhedral crystal structure has a relatively sharp shape, and a round cubic structure may have a shape close to a circle with curved edges. The crystal structure of these ceria particles can be analyzed through X-ray diffraction (XRD) measurement.

상기 연마 입자의 평균 입경은, 예를 들면, 약 40nm 내지 약 150nm 일 수 있다. 보다 구체적으로 상기 연마 입자의 평균 입경은, 약 50nm 내지 약 90nm 또는 약 60nm 내지 약 80nm일 수 있다. 연마 입자의 평균 입경이 약 40nm 이상이면 연마 대상의 연마가 용이하므로 쉽게 연마 대상의 표면 균일도를 확보할 수 있다. 또한, 연마 입자의 평균 입경이 약 150nm 이하이면 연마 대상이 과연마 되거나, 연마 대상의 표면에 스크래치가 발생하는 것을 방지할 수 있다. 따라서, 연마 입자의 평균 입경이 상기 범위를 만족하는 경우 연마 대상의 단차를 쉽게 제거함과 동시에 스크래치가 발생하는 것을 방지할 수 있다.The average particle diameter of the abrasive particles may be, for example, about 40 nm to about 150 nm. More specifically, the average particle diameter of the abrasive particles may be about 50 nm to about 90 nm or about 60 nm to about 80 nm. If the average particle diameter of the abrasive particles is about 40 nm or more, it is easy to polish the object to be polished, so the surface uniformity of the object to be polished can be easily secured. In addition, if the average particle diameter of the polishing particles is about 150 nm or less, it is possible to prevent the polishing object from being overpolished or scratches occurring on the surface of the polishing object. Therefore, when the average particle diameter of the abrasive particles satisfies the above range, it is possible to easily remove the steps of the polishing object and at the same time prevent scratches from occurring.

상기 연마 입자의 함량은, 예를 들면, 연마 슬러리 전체 중량에 대하여, 약0.1 중량% 내지 약 10 중량%일 수 있다. 보다 구체적으로, 연마 입자의 함량은 약 0.1 중량% 내지 약 2 중량% 또는 약 0.5 중량% 내지 약 1.5 중량%일 수 있다. 연마 입자의 함량이 0.1 중량% 이상인 경우, 연마 대상에 대한 연마 속도를적절하게 확보할 수 있고, 연마 입자의 함량이 10 중량% 이하인 경우, 연마 대상이 과 연마되거나 표면 스크래치가 발생하는 것을 방지할 수 있다.For example, the content of the abrasive particles may be about 0.1% by weight to about 10% by weight based on the total weight of the polishing slurry. More specifically, the content of abrasive particles may be about 0.1% by weight to about 2% by weight or about 0.5% by weight to about 1.5% by weight. When the content of the abrasive particles is 0.1% by weight or more, an appropriate polishing speed for the polishing object can be secured, and when the content of the abrasive particles is 10% by weight or less, it is possible to prevent the polishing object from being overpolished or surface scratches occurring. You can.

(2) 분산제(2) Dispersant

본 개시에서, 분산제는, 상기 연마 슬러리 내에서 연마 입자간의 응집을 방지하고 이들을 균일하게 분산시키는 역할을 하는 것이다. 상기 분산제는, 상기 연마 입자의 표면 전위를 마이너스로 전환할 수 있는 물질, 예를 들면, 음이온계 고분자, 양이온계 고분자, 하이드록실산(hydroxyl acid) 및 아미노산(amino acid))으로 이루어진 그룹으로부터 선택된 1종 이상을 포함할 수 있다. In the present disclosure, the dispersant serves to prevent agglomeration between abrasive particles and uniformly disperse them within the polishing slurry. The dispersant is selected from the group consisting of materials capable of converting the surface potential of the abrasive particles to negative, for example, anionic polymers, cationic polymers, hydroxyl acids, and amino acids. It may include one or more types.

상기 음이온계 고분자는, 예를 들면, 옥살산(oxalic acid), 시트릭산(citric acid), 폴리술포닉산(polysulphonic acid), 폴리아크릴산(polyacrylic acid), 폴리메타크릴산(polymethacrylic acid), 이들의 공중합체 및 그 염으로 이루어진 그룹으로부터 선택된 1종 이상일 수 있다. The anionic polymers include, for example, oxalic acid, citric acid, polysulphonic acid, polyacrylic acid, polymethacrylic acid, and their copolymers. It may be one or more types selected from the group consisting of polymers and salts thereof.

상기 양이온계 고분자는, 예를 들면, 폴리리신(Polylysine), 폴리에틸렌이민(Polyethyleneimine), 염화벤제토늄(Benzethonium chloride), 브로니독스(Bronidox), 브롬화 세트리모늄(Cetrimonium bromide), 염화세트리모늄(CetrimoniumChloride), 염화디메틸디옥타데실암모늄(Dimethyldioctadecylammoniumchloride), 수산화 테트라메틸암모니윰 (Tetramethylammonium hydroxide), 디스테아릴디메틸염화 암모늄(Distearyl dimethyl ammonium chloride), 디메틸아민과에피클로로히드린의중합물(Polydimethylamine-co-epichlorohydrin), 1,2-디올레오일-3-트리메틸암모늄 프로판(1,2-dioleoyl-3-trimethylammonium propane) 및 폴리 아릴 아민(Poly allyl amine)을 포함하는 그룹으로부터 선택된 1종 이상일 수 있다.The cationic polymers include, for example, polylysine, polyethyleneimine, benzethonium chloride, Bronidox, Cetrimonium bromide, and Cetrimonium chloride. (CetrimoniumChloride), Dimethyldioctadecylammonium chloride, Tetramethylammonium hydroxide, Distearyl dimethyl ammonium chloride, polymer of dimethylamine and epichlorohydrin (Polydimethylamine-co) -epichlorohydrin), 1,2-dioleoyl-3-trimethylammonium propane, and poly allyl amine.

상기 하이드록실산은, 예를 들면, 하이드록시벤조익산(Hydroxybenzoic acid), 아스코빅산(Ascorbic acid) 및 이들의 염으로 이루어진 그룹으로부터 선택된 1종 이상일 수 있다. The hydroxyl acid may be, for example, one or more selected from the group consisting of hydroxybenzoic acid, ascorbic acid, and salts thereof.

상기 아미노산은, 예를 들면, 피콜리닉산(Picolinic acid), 글루타민산(glutamic acid), 트립토판(Tryptophane), 아미노부틸산(aminobutyric acid) 및 이들의 염을 포함하는 그룹으로부터 선택된 1종 이상일 수 있다. The amino acid may be, for example, one or more selected from the group including picolinic acid, glutamic acid, tryptophane, aminobutyric acid, and salts thereof.

상기 분산제들은 각각 단독으로 또는 조합하여 사용될 수 있다.The above dispersants may be used individually or in combination.

본 실시예에서, 상기 분산제로는 특히 음이온계 고분자가 사용될 수 있다. 상기 음이온계 고분자는 높은 제타 전위를 가지므로, 적은 농도에서도 효과적으로 연마 입자를 분산시킬 수 있다. 음이온계 고분자 중에, 예를 들면, 폴리아크릴산(Polyacrylic acid) 또는 폴리메타크릴산(Polymethacrylic acid)이 사용될 수 있으며, 이들의 중량평균분자량은 5,000 내지 20,000일 수 있다. In this embodiment, an anionic polymer may be used as the dispersant. Since the anionic polymer has a high zeta potential, it can effectively disperse abrasive particles even at a low concentration. Among the anionic polymers, for example, polyacrylic acid or polymethacrylic acid may be used, and their weight average molecular weight may be 5,000 to 20,000.

상기 분산제의 함량은, 예를 들면, 연마 슬러리 전체 중량에 대하여 약 0.003 중량% 내지 약 0.06 중량%일 수 있다. 보다 구체적으로, 상기 분산제의 함량은 0.015 중량% 내지 0.045 중량%일 수 있다. 분산제의 함량이 0.003 중량%이상이면, 연마 슬러리의 분산 안정성을 충분히 확보할 수 있기 때문에 침전이 발생하는 것을 방지할 수 있다. 또한, 분산제의 함량이 0.06 중량% 이하이면 고분자 분산제의 응집이 일어나거나 이온화 농도가 증가하여 분산 안정성이 저하되는 것을 방지할 수 있다. For example, the content of the dispersant may be about 0.003% by weight to about 0.06% by weight based on the total weight of the polishing slurry. More specifically, the content of the dispersant may be 0.015% by weight to 0.045% by weight. If the dispersant content is 0.003% by weight or more, the dispersion stability of the polishing slurry can be sufficiently secured and precipitation can be prevented. In addition, if the content of the dispersant is 0.06% by weight or less, it is possible to prevent agglomeration of the polymer dispersant or an increase in ionization concentration, thereby preventing a decrease in dispersion stability.

(3) 분산 안정제(3) Dispersion stabilizer

본 개시에서, 분산 안정제는 상기 연마 입자에 흡착하여 제타 전위의 절대값을 증가시킴으로써, 분산성을 개선하는 역할을 한다. 상기 분산 안정제는, 카르복실기에 의해 음 전하를 갖는 유기산을 포함할 수 있다. 또한, 상기 분산 안정제는 pH 완충 작용을 함으로써, 상기 연마 슬러리의 화학 변화를 억제하여, 연마 입자 간의 응집을 방지하고 균일하게 분산시킬 수 있다. In the present disclosure, the dispersion stabilizer serves to improve dispersibility by adsorbing to the abrasive particles and increasing the absolute value of zeta potential. The dispersion stabilizer may include an organic acid having a negative charge due to a carboxyl group. In addition, the dispersion stabilizer suppresses chemical changes in the polishing slurry by acting as a pH buffer, preventing agglomeration between polishing particles and dispersing them uniformly.

분산 안정제로는, 예를 들면, 아미노산, 보다 구체적으로, 카르복실기와 아민기가 동일한 카본 원자에 결합되어 있는 α-아미노산이 사용될 수 있다. 상기 α-아미노산으로는, 카르복실기(-COOH)와 아민기(-NH2)의 수가 동일한 중성 아미노산, 카르복실기(-COOH)의 수가 아민기(-NH2)의 수 보다 많은 산성 아미노산, 아민기(-NH2)의 수가 카르복실기(-COOH)의 수 보다 많은 염기성 아미노산이 사용될 수 있다. As a dispersion stabilizer, for example, an amino acid, more specifically, an α-amino acid in which a carboxyl group and an amine group are bonded to the same carbon atom can be used. The α-amino acids include neutral amino acids with the same number of carboxyl groups (-COOH) and amine groups (-NH 2 ), acidic amino acids with more carboxyl groups (-COOH) than amine groups (-NH 2 ), and amine groups ( A basic amino acid in which the number of -NH 2 ) is greater than the number of carboxyl groups (-COOH) can be used.

예를 들면, 상기 중성 아미노산은 알라닌(Alanine), 글리신(Glycine), 티로신(Tyrosine), 발린(Valine) 등일 수 있고, 상기 산성 아미노산은 아스파틱산(Aspartic acid), 글루타민산(Glutamic acid) 등일 수 있으며, 상기 염기성 아미노산은 시트르산(citric acid), 라이신(lysine) 등일 수 있다. For example, the neutral amino acid may be Alanine, Glycine, Tyrosine, Valine, etc., and the acidic amino acid may be Aspartic acid, Glutamic acid, etc. , the basic amino acid may be citric acid, lysine, etc.

상기 분산 안정제의 함량은, 연마 슬러리 전체 중량에 대하여 약 0.0004 중량% 내지 약 0.008 중량%일 수 있다. 보다 구체적으로, 상기 분산 안정제의 함량은 0.002 중량% 내지 0.006 중량%일 수 있다. 분산 안정제의 함량이 0.0004 중량% 이상이면, pH 완층능(buffer capacity)이 우수하고, 분산 안정제의 함량이 0.008 중량% 이하이면 연마 슬러리의 분산 안정성을 쉽게 확보할 수 있다. The content of the dispersion stabilizer may be about 0.0004% by weight to about 0.008% by weight based on the total weight of the polishing slurry. More specifically, the content of the dispersion stabilizer may be 0.002% by weight to 0.006% by weight. When the content of the dispersion stabilizer is 0.0004% by weight or more, the pH buffer capacity is excellent, and when the content of the dispersion stabilizer is 0.008% by weight or less, the dispersion stability of the polishing slurry can be easily secured.

(4) 연마 억제제(4) Polishing inhibitor

본 개시에서, 연마 억제제는 소수성기와 친수성기를 모두 포함하는 비이온계 고분자 물질일 수 있다. 연마 억제제에 포함된 소수성기는, 본 개시의 연마 슬러리를 이용하여 액티브층을 덮는 제1 절연막을 연마하는 공정에서, 제1 절연막을 연마함에 따라 노출되는 액티브층과 쉽게 결합될 수 있다. 이에 따라 연마 억제제에 포함된 친수성기가 액티브층의 표면에 위치하게 되고 액티브층의 표면에는 소수성의 얇은 보호막이 형성된다. 이러한 보호막은 액티브층의 연마율을 감소시키기 때문에 액티브층의 두께와 제1 절연막의 두께가 동일할 때 제1 절연막의 연마 공정 역시 정지된다. 즉, 제1 절연막을 연마하여 노출된 액티브층은 제1 절연막에 대한 연마 정지막으로서 기능한다. 따라서, 상기 연마 억제제를 포함하는 연마 슬러리를 이용하는 경우 제1 절연막의 단차를 쉽게 제거할 수 있다. In the present disclosure, the polishing inhibitor may be a nonionic polymer material containing both hydrophobic and hydrophilic groups. The hydrophobic group included in the polishing inhibitor can be easily combined with the active layer exposed by polishing the first insulating layer in the process of polishing the first insulating layer covering the active layer using the polishing slurry of the present disclosure. Accordingly, the hydrophilic group contained in the polishing inhibitor is located on the surface of the active layer, and a thin hydrophobic protective film is formed on the surface of the active layer. Since this protective film reduces the polishing rate of the active layer, the polishing process of the first insulating film also stops when the thickness of the active layer and the thickness of the first insulating film are the same. That is, the active layer exposed by polishing the first insulating film functions as a polishing stop film for the first insulating film. Therefore, when using a polishing slurry containing the polishing inhibitor, steps in the first insulating film can be easily removed.

상기 비이온계 연마 억제제는, 예를 들면, 폴리소베이트(Polysorbate), 옥토시놀(Octoxynol), 폴리에틸렌글리콜 옥타데실 에테르(Polyethylene glycol octadecyl ether), 노닐페놀 에토시레이트(Nonylphenol ethoxylate), 폴리옥실 카스터오일(Polyoxyl castor oil), 에틸렌 옥사이드(Eethylene oxide), 글리세롤 에톡실레이트(Glycerol ethoxylate), 옥틸페녹시 폴리에틸렌옥시 에탄올(Octylphenoxy poly ethyleneoxy ethanol), 폴리옥시에틸렌 노닐페닐 에테르(Polyoxyethylene nonylphenyl ether), 폴리옥시에틸렌 다이노닐페닐 에테르(Polyoxyethylene dinonylphenyl ether), 폴리에틸렌 글리콜 다이글리시딜 에테르(Polyethylene glycol diglycidyl ether), 하이드록시에틸 셀룰로오스(Hydroxyethyl cellulose), 폴리비닐피롤리돈(Polyvinylpyrrolidone), 폴리에틸렌 글리콜(Polyethylene glycol), 폴리아크릴아마이드(Polyacrylamide) 및 폴리프로필렌글리콜-폴리에틸렌글리콜-폴리프로필렌글리콜 블록공중합체(Poly(propylene glycol)-block-poly(ethylene glycol)-block-poly(propylene glycol, PEP block copolymer)를 포함하는 그룹으로부터 선택된 1종 이상일 수 있다. The nonionic polishing inhibitor is, for example, polysorbate , octoxynol, polyethylene glycol octadecyl ether, nonylphenol ethoxylate, polyoxyl Polyoxyl castor oil, Eethylene oxide, Glycerol ethoxylate, Octylphenoxy poly ethyleneoxy ethanol, Polyoxyethylene nonylphenyl ether, Polyoxyethylene dinonylphenyl ether, Polyethylene glycol diglycidyl ether, Hydroxyethyl cellulose, Polyvinylpyrrolidone, Polyethylene glycol ), including polyacrylamide and polypropylene glycol-polyethylene glycol-polypropylene glycol block copolymer (Poly(propylene glycol)-block-poly(ethylene glycol)-block-poly(propylene glycol, PEP block copolymer) It may be one or more types selected from the group.

상기 비이온계 연마 억제제의 함량은, 예를 들면, 연마 슬러리 전체 중량에 대하여 약 0.0002 중량% 내지 약 0.004 중량%일 수 있다. 보다 구체적으로, 비이온계 연마 억제제의 함량은 약 0.001 중량% 내지 약 0.003 중량%일 수 있다. 연마 억제제의 함량이 상기 범위를 만족하는 경우, 제1 절연막의 연마 공정에서 다결정 실리콘을 포함하는 액티브층이 노출되면 그 노출면이 제1 절연막의 연마 공정을 정지시키는 연마 정지막으로 기능할 수 있고, 이에 따라 연마 공정이 수행된 제1 절연막의 표면 균일도를 향상시킬 수 있다. The content of the nonionic polishing inhibitor may be, for example, about 0.0002% by weight to about 0.004% by weight based on the total weight of the polishing slurry. More specifically, the content of the nonionic polishing inhibitor may be about 0.001% by weight to about 0.003% by weight. When the content of the polishing inhibitor satisfies the above range, when the active layer containing polycrystalline silicon is exposed during the polishing process of the first insulating film, the exposed surface can function as a polishing stop film that stops the polishing process of the first insulating film. , Accordingly, the surface uniformity of the first insulating film on which the polishing process has been performed can be improved.

(5) 기타(5) Others

상기 연마 슬러리는 연마 대상에 따라 적절한 pH를 가질 수 있다. 예를 들어, 본 실시예에서 상기 연마 슬러리의 pH는 약 4 내지 8일 수 있고, 보다 구체적으로, 약 6 내지 7일 수 있다. 상기 연마 슬러리의 pH가 상기 범위를 만족하는 경우, 본 기재에 따른 연마 슬러리의 분산 안정성을 확보할 수 있고, 연마 대상인 후술할 제1 절연막을 균일하고 빠르게 연마할 수 있다. The polishing slurry may have an appropriate pH depending on the polishing target. For example, in this example, the pH of the polishing slurry may be about 4 to 8, and more specifically, about 6 to 7. When the pH of the polishing slurry satisfies the above range, the dispersion stability of the polishing slurry according to the present disclosure can be secured, and the first insulating film to be polished, which will be described later, can be polished uniformly and quickly.

상기 연마 슬러리는 적정한 pH를 갖기 위하여, pH 조절제를 더 포함할 수 있다. pH조절제는, 예를 들면, 질산(Nitric acid), 아세트산(Acetic acid) 및 인산(Phosphoric acid)으로 이루어진 그룹으로부터 선택된 1종 이상일 수 있다. The polishing slurry may further include a pH adjuster to have an appropriate pH. The pH adjusting agent may be, for example, one or more selected from the group consisting of nitric acid, acetic acid, and phosphoric acid.

본 개시의 연마 슬러리는 연마 입자, 분산제, 분산 안정제 및 비이온계 연마 억제제 외에 잔부의 용매를 포함할 수 있다.The polishing slurry of the present disclosure may include the remainder of the solvent in addition to the abrasive particles, dispersant, dispersion stabilizer, and nonionic polishing inhibitor.

상기 용매의 함량은, 상기 연마 입자, 상기 분산제, 상기 안정제 및 상기 친수처리제의 함량을 제외한 나머지일 수 있다. The content of the solvent may be the remainder excluding the content of the abrasive particles, the dispersant, the stabilizer, and the hydrophilic treatment agent.

또한, 상기 용매로는, 예를 들면, 탈이온수(deionized water)가 사용될 수 있다.Additionally, as the solvent, for example, deionized water may be used.

일 실시예에 따른 연마 슬러리는, 다결정 실리콘을 포함하는 액티브층을 덮으며 단차를 갖는 제1 절연막의 평탄화 공정에 이용될 수 있다. 이에 따라 제1 절연막의 표면 균일도를 쉽게 향상시킬 수 있기 때문에 제1 절연막 위에 형성되는 게이트 전극의 문턱 전압 산포를 감소시킬 수 있고, 결과적으로 트랜지스터 표시판의 특성을 향상시킬 수 있다. The polishing slurry according to one embodiment may be used in a planarization process of the first insulating film that covers the active layer containing polycrystalline silicon and has a step. Accordingly, since the surface uniformity of the first insulating film can be easily improved, the threshold voltage distribution of the gate electrode formed on the first insulating film can be reduced, and as a result, the characteristics of the transistor display panel can be improved.

또한, 일 실시예에 따른 연마 슬러리는 소수성기 및 친수성기를 모두 갖는 연마 억제제를 포함하기 때문에 절연막의 평탄화 공정에서 액티브층이 노출되는 경우 액티브층의 표면에 소수성 보호막을 형성한다. 이에 의해 액티브층에 대한 연마율을 감소시킬 수 있으며, 결과적으로 액티브층을 덮는 절연막에 대한 연마 공정을 별도의 조작 없이도 자동으로 정지 시킬 수 있다. Additionally, since the polishing slurry according to one embodiment includes a polishing inhibitor having both hydrophobic and hydrophilic groups, when the active layer is exposed during the planarization process of the insulating film, a hydrophobic protective film is formed on the surface of the active layer. As a result, the polishing rate for the active layer can be reduced, and as a result, the polishing process for the insulating film covering the active layer can be automatically stopped without separate manipulation.

이하 실시예를 통하여 본 개시를 구체적으로 살펴보기로 한다.The present disclosure will be examined in detail through examples below.

실시예Example 1 One

평균 입경이 70nm인 습식 세리아 분말 1중량%, 분산제로 폴리메타크릴산인 Darvan C-N(Vanderbilt Minerals) 0.03중량%, 분산 안정제로 시트르산 0.004 중량%, 비이온계 연마 억제제로 폴리프로필렌글리콜-폴리에틸렌글리콜-폴리프로필렌글리콜 블록공중합체(Poly(propylene glycol)-block-poly(ethylene glycol)-block-poly(propylene glycol), PEP 블록공중합체) 0.001 중량% 및 여분의 탈이온수를 혼합하고, 질산을 추가하여 pH 6.5의 연마 슬러리를 제조하였다. 1% by weight of wet ceria powder with an average particle diameter of 70 nm, 0.03% by weight of Darvan C-N (Vanderbilt Minerals), polymethacrylic acid as a dispersant, 0.004% by weight of citric acid as a dispersion stabilizer, and polypropylene glycol-polyethylene glycol-poly as a nonionic polishing inhibitor. Mix 0.001% by weight of propylene glycol block copolymer (Poly(propylene glycol)-block-poly(ethylene glycol)-block-poly(propylene glycol), PEP block copolymer) and extra deionized water, and add nitric acid to adjust pH. A polishing slurry of 6.5 was prepared.

실시예Example 2 2

비이온계 연마 억제제로 폴리프로필렌글리콜-폴리에틸렌글리콜-폴리프로필렌글리콜 블록공중합체 0.002 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다. A polishing slurry was prepared in the same manner as in Example 1, except that 0.002% by weight of polypropylene glycol-polyethylene glycol-polypropylene glycol block copolymer was used as a nonionic polishing inhibitor.

실시예Example 3 3

비이온계 연마 억제제로 폴리프로필렌글리콜-폴리에틸렌글리콜-폴리프로필렌글리콜 블록공중합체 0.004 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다. A polishing slurry was prepared in the same manner as in Example 1, except that 0.004% by weight of polypropylene glycol-polyethylene glycol-polypropylene glycol block copolymer was used as a nonionic polishing inhibitor.

실시예Example 4 4

비이온계 연마 억제제로 폴리비닐피롤리돈(Polyvinylpyrrolidone, PVP) 0.002 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다.A polishing slurry was prepared in the same manner as Example 1, except that 0.002% by weight of polyvinylpyrrolidone (PVP) was used as a nonionic polishing inhibitor.

실시예Example 5 5

비이온계 연마 억제제로 하이드록시에틸 셀룰로오스(Hydroxyethyl cellulose, HEC) 0.002 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다.A polishing slurry was prepared in the same manner as in Example 1, except that 0.002% by weight of hydroxyethyl cellulose (HEC) was used as a nonionic polishing inhibitor.

실시예Example 6 6

비이온계 연마 억제제로 폴리에틸렌 글리콜(Polyethylene glycol, PEO) 0.002 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다.A polishing slurry was prepared in the same manner as in Example 1, except that 0.002% by weight of polyethylene glycol (PEO) was used as a nonionic polishing inhibitor.

실시예Example 7 7

평균 입경이 80nm인 습식 세리아 분말 1중량% 및 비이온계 연마 억제제 0.002 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다. A polishing slurry was prepared in the same manner as in Example 1, except that 1% by weight of wet ceria powder with an average particle diameter of 80 nm and 0.002% by weight of a nonionic polishing inhibitor were used.

비교예Comparative example 1 One

비이온계 연마 억제제를 포함하지 않는 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다.A polishing slurry was prepared in the same manner as Example 1, except that it did not contain a nonionic polishing inhibitor.

비교예Comparative example 2 2

비이온계 연마 억제제로 폴리프로필렌글리콜-폴리에틸렌글리콜-폴리프로필렌글리콜 블록공중합체 0.0001 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다. A polishing slurry was prepared in the same manner as in Example 1, except that 0.0001% by weight of polypropylene glycol-polyethylene glycol-polypropylene glycol block copolymer was used as a nonionic polishing inhibitor.

비교예Comparative example 3 3

비이온계 연마 억제제로 폴리프로필렌글리콜-폴리에틸렌글리콜-폴리프로필렌글리콜 블록공중합체 0.006 중량%를 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 연마 슬러리를 제조하였다. A polishing slurry was prepared in the same manner as in Example 1, except that 0.006% by weight of polypropylene glycol-polyethylene glycol-polypropylene glycol block copolymer was used as a nonionic polishing inhibitor.

참고예Reference example 1 One

평균 입경이 20nm인 습식 세리아 분말 1중량%를 사용한 것을 제외하고는 실시예 1과 동일한 연마 슬러리를 제조하였다. The same polishing slurry as Example 1 was prepared except that 1% by weight of wet ceria powder with an average particle diameter of 20 nm was used.

참고예Reference example 2 2

평균 입경이 30nm인 습식 세리아 분말 1중량%를 사용한 것을 제외하고는 실시예 1과 동일한 연마 슬러리를 제조하였다. The same polishing slurry as Example 1 was prepared except that 1% by weight of wet ceria powder with an average particle diameter of 30 nm was used.

실험예Experiment example 1 - 연마율 측정 1 - Measurement of removal rate

실시예 1 내지 6 및 비교예 1 내지 3에 따라 제조된 연마 슬러리를 이용하여 산화 규소막 및 폴리 실리콘막에 대한 연마율을 측정하였다. 결과는 하기 표 1에 나타내었다. 또한, 도 9에는 연마 억제제의 함량에 따른 연마율 측정 결과를 나타내었고, 도 10에는 연마 억제제의 종류에 따른 연마율 측정 결과를 나타내었다. The polishing rates for silicon oxide films and polysilicon films were measured using the polishing slurries prepared according to Examples 1 to 6 and Comparative Examples 1 to 3. The results are shown in Table 1 below. In addition, Figure 9 shows the polishing rate measurement results according to the content of the polishing inhibitor, and Figure 10 shows the polishing rate measurement results according to the type of polishing inhibitor.

구분division 연마 억제제 종류Polishing inhibitor types 연마 억제제 함량(wt%)Polishing inhibitor content (wt%) SiO2막 연마율
[Å/min]
SiO 2 film polishing rate
[Å/min]
Poly-Si막 연마율
[Å/min]
Poly-Si film polishing rate
[Å/min]
실시예 1Example 1 PEPPEP 0.0010.001 10781078 7474 실시예 2Example 2 PEPPEP 0.0020.002 10811081 1010 실시예 3Example 3 PEPPEP 0.0040.004 948948 1111 실시예 4Example 4 PVP
PVP
0.0020.002 10211021 163163
실시예 5Example 5 HEC
H.E.C.
0.0020.002 10671067 5555
실시예 6Example 6 PEOPEO 0.0020.002 10331033 2525 비교예 1Comparative Example 1 -- 00 10841084 251251 비교예 2Comparative Example 2 PEPPEP 0.00010.0001 10731073 209209 비교예 3Comparative Example 3 PEP PEP 0.0060.006 826826 99

표 1, 도 9 및 도 10을 참고하면, 연마 억제제를 포함하는 실시예 1 내지 6에 따른 연마 슬러리는, 연마 억제제를 포함하지 않는 비교예 1 또는 연마 억제제를 매우 낮은 함량으로 포함하는 비교예 2에 따른 연마 슬러리와 비교할 때, 산화 규소막에 대한 연마율은 비슷하나 폴리 실리콘막에 대한 연마율이 매우 낮은 것을 알 수 있다. 또한, 연마 억제제를 과량 포함하는 비교예 3에 따른 연마 슬러리는, 폴리 실리콘 막에 대한 연마율은 낮으나 산화 규소막에 대한 연마율도 낮아지는 것을 확인할 수 있었다. Referring to Table 1 and FIGS. 9 and 10, the polishing slurries according to Examples 1 to 6 containing a polishing inhibitor are either Comparative Example 1, which does not contain a polishing inhibitor, or Comparative Example 2, which contains a very low content of the polishing inhibitor. Compared to the polishing slurry according to , the polishing rate for the silicon oxide film is similar, but the polishing rate for the polysilicon film is very low. In addition, it was confirmed that the polishing slurry according to Comparative Example 3 containing an excessive amount of a polishing inhibitor had a low polishing rate for a polysilicon film, but also a low polishing rate for a silicon oxide film.

따라서, 산화 규소막을 연마하는 공정에서 비교예 1 및 2에 따른 연마 슬러리를 사용하는 경우에는 다결정 실리콘을 포함하는 액티브층이 노출되어도 연마 공정이 정지되지 않을 수 있다. 또한, 비교예 3에 따른 연마 슬러리를 사용하는 경우에는 연마 공정 시간이 길어지므로 생산성이 저하되어 트랜지스터 표시판의 제조 공정에 적합하지 않음을 알 수 있다. Therefore, when the polishing slurry according to Comparative Examples 1 and 2 is used in the process of polishing a silicon oxide film, the polishing process may not be stopped even if the active layer containing polycrystalline silicon is exposed. In addition, when using the polishing slurry according to Comparative Example 3, the polishing process time becomes longer and productivity decreases, making it unsuitable for the transistor display panel manufacturing process.

이에 반해, 연마 억제제를 적절한 함량으로 포함하는 실시예 1 내지 6에 따른 연마 슬러리의 경우 다결정 실리콘을 포함하는 액티브층이 노출되면 액티브층에 대한 연마율이 현저하게 감소함에 따라 산화 규소를 포함하는 절연막의 연마 공정이 정지될 수 있음을 확인할 수 있다. 또한, 산화 규소막에 대한 연마율도 우수하므로 트랜지스터 표시판의 생산성도 우수함을 알 수 있다. On the other hand, in the case of the polishing slurry according to Examples 1 to 6 containing an appropriate amount of a polishing inhibitor, when the active layer containing polycrystalline silicon is exposed, the polishing rate for the active layer is significantly reduced, so that the insulating film containing silicon oxide It can be confirmed that the polishing process can be stopped. In addition, since the polishing rate for the silicon oxide film is excellent, it can be seen that the productivity of the transistor display panel is also excellent.

실험예 2 - 연마 특성 평가Experimental Example 2 - Evaluation of polishing characteristics

유리 기판(크기: 730×920) 위에, 두께가 47.5nm인 비정질 실리콘막을 형성하고, 엑시머 레이저 어닐링을 통하여 다결정 실리콘막을 형성하였다. 다음, 상기 유리 기판 및 다결정 실리콘막 위에 두께가 50nm인 산화 규소막을 형성하였다. An amorphous silicon film with a thickness of 47.5 nm was formed on a glass substrate (size: 730 × 920), and a polycrystalline silicon film was formed through excimer laser annealing. Next, a silicon oxide film with a thickness of 50 nm was formed on the glass substrate and the polycrystalline silicon film.

실시예 2 및 7과 참고예 1 및 2에 따라 제조된 연마 슬러리 및 연마기(POLI-300, G&P)를 이용하여, 80/80RPM(헤드/패드)의 회전 속도로, 상기 산화 규소막의 표면을 연마하였다. 연마량, 연마율 및 단차 제거 시간을 측정하여 하기 표 2에 나타내었고, 연마 시간에 따른 연마량은 도 11 내지 도 14에 나타내었다. 표 2 및 도 11 내지 도 14에서, 유리 기판에 위에 형성된 산화 규소막의 표면을 제1 부분, 다결정 실리콘막과 중첩하여 위치하는 산화 규소막의 표면을 제2 부분이라 지칭하였다. 또한, 단차 제거 시간은 산화 규소막이 연마되어 다결정 실리콘막과 산화 규소막이 동일한 두께를 갖는데 걸린 시간을 의미한다. Using the polishing slurry prepared according to Examples 2 and 7 and Reference Examples 1 and 2 and a polishing machine (POLI-300, G&P), the surface of the silicon oxide film was polished at a rotation speed of 80/80 RPM (head/pad). did. The polishing amount, polishing rate, and step removal time were measured and shown in Table 2 below, and the polishing amount according to polishing time is shown in Figures 11 to 14. In Table 2 and Figures 11 to 14, the surface of the silicon oxide film formed on the glass substrate is referred to as the first part, and the surface of the silicon oxide film positioned overlapping the polycrystalline silicon film is referred to as the second part. Additionally, the step removal time refers to the time taken for the silicon oxide film to be polished so that the polycrystalline silicon film and the silicon oxide film have the same thickness.

구분division 실시예 2Example 2 실시예 7Example 7 참고예 1Reference example 1 참고예 2Reference example 2 연마량
[nm]
Polishing amount
[nm]
제1 부분part 1 5.875.87 5.195.19 15.4315.43 14.2514.25
제2 부분second part 60.4060.40 59.7259.72 69.9669.96 68.7868.78 단차제거시간[s]Step removal time [s] 34.s34.s 25.225.2 98.898.8 61.561.5 연마율
[nm/min]
Polishing rate
[nm/min]
제1 부분part 1 10.110.1 12.412.4 9.59.5 13.113.1
제2 부분second part 103.8103.8 142.2142.2 42.542.5 67.167.1 제1 부분의 연마율 및 제2 부분의 연마율의 비Ratio of the polishing rate of the first portion and the polishing rate of the second portion 1:11.51:11.5 1:8.71:8.7 1:4.51:4.5 1:4.81:4.8 연마 효율polishing efficiency 0.880.88 0.910.91 0.780.78 0.790.79

표 2 및 도 11 내지 도 14를 참고하면, 실시예 2 및 실시예 7에 따라 제조된 연마 슬러리의 경우 참고예 1 및 2에 따라 제조된 연마 슬러리와 비교할 때, 제1 부분의 연마율에 대한 제2 부분의 연마율의 비가 현저하게 높은 것을 확인할 수 있다.Referring to Table 2 and FIGS. 11 to 14, the polishing slurries prepared according to Examples 2 and 7 are compared to the polishing slurries prepared according to Reference Examples 1 and 2, for the polishing rate of the first portion. It can be seen that the ratio of the polishing rate of the second part is significantly high.

이와 같이 제1 부분의 연마율에 대한 제2 면의 연마율의 비가 1:5 이상으로 높기 때문에 단차 제거에 걸리는 시간을 현저하게 단축할 수 있다. 또한, 실시예에 따른 연마 슬러리의 경우 연마 효율도 우수하며 균일한 면을 갖도록 연마 공정이 진행됨을 알 수 있다. 따라서, 본 개시에 따른 연마 슬러리를 트랜지스터 표시판의 제조 공정에 적용하는 경우 단체 제거된 면의 균일도 향상과 함께 연마 시간을 단축할 수 있으므로 생산성을 현저하게 향상시킬 수 있다. In this way, since the ratio of the polishing rate of the second surface to the polishing rate of the first portion is high at 1:5 or more, the time required to remove the step can be significantly shortened. In addition, it can be seen that the polishing slurry according to the example has excellent polishing efficiency and the polishing process is performed to have a uniform surface. Therefore, when the polishing slurry according to the present disclosure is applied to the manufacturing process of a transistor display panel, the uniformity of the surface removed can be improved and the polishing time can be shortened, thereby significantly improving productivity.

이상과 같이, 본 발명은 한정된 실시예와 도면을 통하여 설명되었으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재된 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.As described above, the present invention has been described through limited examples and drawings, but the present invention is not limited thereto, and the technical idea of the present invention and the description below will be understood by those skilled in the art to which the present invention pertains. Various modifications and variations are possible within the scope of equivalence of the patent claims.

110: 기판
120: 버퍼층
130: 반도체층
131: 액티브층
141: 제1 절연막
142: 제2 절연막
51: 연마 슬러리
110: substrate
120: buffer layer
130: semiconductor layer
131: active layer
141: first insulating film
142: second insulating film
51: Polishing slurry

Claims (19)

기판 위에 반도체층을 형성하는 단계;
상기 반도체층을 패터닝하여 액티브층을 형성하는 단계;
상기 기판 및 상기 액티브층을 덮는 제1 절연막을 형성하는 단계;
상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계;
상기 제1 절연막 및 상기 액티브층을 덮는 제2 절연막을 형성하는 단계;
를 포함하고,
상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는, 연마 입자, 분산제, 분산 안정제, 비이온계 연마 억제제 및 pH 조절제를 포함하는 연마 슬러리를 이용하여 수행되고,
상기 비이온계 연마 억제제의 함량은, 상기 연마 슬러리 전체 중량에 대하여 0.0002 중량% 내지 0.004 중량%인 트랜지스터 표시판의 제조 방법.
forming a semiconductor layer on a substrate;
patterning the semiconductor layer to form an active layer;
forming a first insulating film covering the substrate and the active layer;
exposing the active layer by polishing the first insulating layer;
forming a second insulating film covering the first insulating film and the active layer;
Including,
The step of exposing the active layer by polishing the first insulating film is performed using a polishing slurry containing abrasive particles, a dispersant, a dispersion stabilizer, a non-ionic polishing inhibitor, and a pH adjuster,
The method of manufacturing a transistor display panel wherein the content of the nonionic polishing inhibitor is 0.0002% by weight to 0.004% by weight based on the total weight of the polishing slurry.
제1항에 있어서,
상기 제1 절연막을 형성하는 단계는,
상기 제1 절연막이 상기 기판을 덮는 제1 부분 및 상기 액티브층을 덮는 제2 부분을 포함하도록 수행되는 트랜지스터 표시판의 제조 방법.
According to paragraph 1,
The step of forming the first insulating film is,
A method of manufacturing a transistor display panel, wherein the first insulating film includes a first portion covering the substrate and a second portion covering the active layer.
제2항에 있어서,
상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는,
상기 제1 부분의 연마율 및 상기 제2 부분의 연마율 비가 1:5이상이 되도록 수행되는 트랜지스터 표시판의 제조 방법.
According to paragraph 2,
The step of exposing the active layer by polishing the first insulating film includes:
A method of manufacturing a transistor display panel, wherein the ratio of the polishing rate of the first portion to the polishing rate of the second portion is 1:5 or more.
제1항에 있어서,
상기 제1 절연막을 연마하여 상기 액티브층을 노출하는 단계는,
상기 제1 절연막 및 상기 액티브층이 동일한 두께를 갖도록 수행되는 트랜지스터 표시판의 제조 방법.
According to paragraph 1,
The step of exposing the active layer by polishing the first insulating film includes:
A method of manufacturing a transistor display panel, wherein the first insulating layer and the active layer are performed to have the same thickness.
제1항에 있어서,
상기 액티브층 및 상기 제2 절연막은 직접 접촉하는 트랜지스터 표시판의 제조 방법.
According to paragraph 1,
A method of manufacturing a transistor display panel in which the active layer and the second insulating layer are in direct contact.
제1항에 따른 트랜지스터 표시판의 제조 방법에 사용되는 연마 슬러리로서,
연마 입자;
음이온계 고분자, 양이온계 고분자, 하이드록실산 및 아미노산 중 적어도 하나를 포함하는 분산제;
카르복실기를 갖는 유기산을 포함하는 분산 안정제;
비이온계 연마 억제제; 그리고
pH 조절제
를 포함하고,
상기 비이온계 연마 억제제의 함량은, 상기 연마 슬러리 전체 중량에 대하여 0.0002 중량% 내지 0.004 중량%인 연마 슬러리.
A polishing slurry used in the method of manufacturing a transistor display panel according to claim 1,
Abrasive particles;
A dispersing agent containing at least one of anionic polymer, cationic polymer, hydroxyl acid, and amino acid;
A dispersion stabilizer containing an organic acid having a carboxyl group;
Nonionic polishing inhibitors; and
pH regulator
Including,
The content of the nonionic polishing inhibitor is 0.0002% by weight to 0.004% by weight based on the total weight of the polishing slurry.
제6항에 있어서,
상기 연마 입자는,
습식 세리아, 건식 세리아, 실리카, 알루미나, 지르코니아 및 티타니아로 이루어진 그룹으로부터 선택된 1종 이상인 연마 슬러리.
According to clause 6,
The abrasive particles are,
An abrasive slurry that is at least one selected from the group consisting of wet ceria, dry ceria, silica, alumina, zirconia, and titania.
제6항에 있어서,
상기 연마 입자의 결정 구조는
다면체(polyhedral) 구조 또는 라운드(round)형 큐빅 구조인 연마 슬러리.
According to clause 6,
The crystal structure of the abrasive particles is
Abrasive slurry with polyhedral or round cubic structure.
제6항에 있어서,
상기 연마 입자의 평균 입경은, 40nm 내지 150nm인 연마 슬러리.
According to clause 6,
A polishing slurry wherein the average particle diameter of the abrasive particles is 40 nm to 150 nm.
제6항에 있어서,
상기 연마 입자의 함량은, 연마 슬러리 전체 중량에 대하여 0.1 중량% 내지 10 중량%인 연마 슬러리.
According to clause 6,
A polishing slurry in which the content of the abrasive particles is 0.1% by weight to 10% by weight based on the total weight of the polishing slurry.
제6항에 있어서,
상기 음이온계 고분자는, 옥살산, 사이트릭산, 폴리술포닉산, 폴리아크릴산, 폴리메타크릴산, 이들의 공중합체 및 그 염으로 이루어진 그룹으로부터 선택된 1종 이상인 연마 슬러리.
According to clause 6,
The anionic polymer is a polishing slurry that is at least one selected from the group consisting of oxalic acid, citric acid, polysulfonic acid, polyacrylic acid, polymethacrylic acid, copolymers thereof, and salts thereof.
제6항에 있어서,
상기 분산제의 함량은, 연마 슬러리 전체 중량에 대하여 0.003 중량% 내지 0.06 중량%인 연마 슬러리.
According to clause 6,
The content of the dispersant is 0.003% by weight to 0.06% by weight based on the total weight of the polishing slurry.
제6항에 있어서,
상기 분산 안정제는, 중성 아미노산, 산성 아미노산 및 염기성 아미노산으로 이루어진 그룹으로부터 선택된 1종 이상이고,
상기 중성 아미노산은 알라닌, 글리신, 티로신 및 발린 중 적어도 하나를 포함하고,
상기 산성 아미노산은 아스파틱산 및 글루타민산 중 적어도 하나를 포함하며,
상기 염기성 아미노산은 시트르산 및 라이신 중 적어도 하나를 포함하는 연마 슬러리.
According to clause 6,
The dispersion stabilizer is at least one selected from the group consisting of neutral amino acids, acidic amino acids, and basic amino acids,
The neutral amino acid includes at least one of alanine, glycine, tyrosine, and valine,
The acidic amino acid includes at least one of aspartic acid and glutamic acid,
A polishing slurry wherein the basic amino acid includes at least one of citric acid and lysine.
제6항에 있어서,
상기 분산 안정제의 함량은, 연마 슬러리 전체 중량에 대하여 0.0004 중량% 내지 0.008 중량%인 연마 슬러리.
According to clause 6,
The content of the dispersion stabilizer is 0.0004% by weight to 0.008% by weight based on the total weight of the polishing slurry.
제6항에 있어서,
상기 비이온계 연마 억제제는 폴리소베이트, 옥토시놀, 폴리에틸렌글리콜 옥타데실 에테르, 노닐페놀 에토시레이트, 폴리옥실 카스터오일, 에틸렌 옥사이드, 글리세롤 에톡실레이트, 옥틸페녹시 폴리에틸렌옥시 에탄올, 폴리옥시에틸렌 노닐페닐 에테르, 폴리옥시에틸렌 다이노닐페닐 에테르, 폴리에틸렌 글리콜 다이글리시딜 에테르, 하이드록시 셀룰로오스, 폴리비닐피롤리돈, 폴리아크릴아마이드 및 폴리에틸렌글리콜-폴리프로필렌글리콜-폴리에틸렌글리콜 블록공중합체를 포함하는 그룹으로부터 선택된 1종 이상인 연마 슬러리.
According to clause 6,
The nonionic polishing inhibitors include polysorbate, octocynol, polyethylene glycol octadecyl ether, nonylphenol etoxylate, polyoxyl castor oil, ethylene oxide, glycerol ethoxylate, octylphenoxy polyethyleneoxy ethanol, and polyoxymethylene oxide. Containing ethylene nonylphenyl ether, polyoxyethylene dinonylphenyl ether, polyethylene glycol diglycidyl ether, hydroxycellulose, polyvinylpyrrolidone, polyacrylamide, and polyethylene glycol-polypropylene glycol-polyethylene glycol block copolymer. One or more polishing slurries selected from the group.
삭제delete 제6항에 있어서,
상기 pH 조절제는 질산, 아세트산 및 인산으로 이루어진 그룹으로부터 선택된 1종 이상인 연마 슬러리.
According to clause 6,
A polishing slurry wherein the pH adjuster is at least one selected from the group consisting of nitric acid, acetic acid, and phosphoric acid.
제6항에 있어서,
상기 연마 슬러리의 pH는 4 내지 8인 연마 슬러리.
According to clause 6,
A polishing slurry wherein the pH of the polishing slurry is 4 to 8.
제6항에 있어서,
상기 연마 슬러리는
다결정 실리콘을 포함하는 액티브층을 덮는 절연막을 연마하는 연마 슬러리.
According to clause 6,
The polishing slurry is
Polishing slurry for polishing the insulating film covering the active layer containing polycrystalline silicon.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6708994B2 (en) 2017-03-27 2020-06-10 日立化成株式会社 Slurry and polishing method
WO2018179061A1 (en) 2017-03-27 2018-10-04 日立化成株式会社 Polishing liquid, polishing liquid set, and polishing method
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US11572490B2 (en) 2018-03-22 2023-02-07 Showa Denko Materials Co., Ltd. Polishing liquid, polishing liquid set, and polishing method
KR102694174B1 (en) * 2018-10-01 2024-08-13 솔브레인 주식회사 Chemical-mechanical polishing slurry composition for polishing low temperature polysilicon hillock and low temperature polysilicon hillock polishing method using the same
KR20220066969A (en) * 2020-02-13 2022-05-24 쇼와덴코머티리얼즈가부시끼가이샤 CMP polishing liquid and polishing method
KR20230090768A (en) * 2021-12-15 2023-06-22 인오켐 주식회사 The preparation method of polishing composition for display-glass panel and the polishing method using thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6623355B2 (en) * 2000-11-07 2003-09-23 Micell Technologies, Inc. Methods, apparatus and slurries for chemical mechanical planarization
EP1566420A1 (en) * 2004-01-23 2005-08-24 JSR Corporation Chemical mechanical polishing aqueous dispersion and chemical mechanical polishing method
JP4449076B2 (en) * 2004-04-16 2010-04-14 セイコーエプソン株式会社 Manufacturing method of semiconductor device
KR101243423B1 (en) * 2005-11-11 2013-03-13 히타치가세이가부시끼가이샤 Polishing agent for silicon oxide, liquid additive, and method of polishing
KR20070054348A (en) * 2005-11-23 2007-05-29 삼성코닝 주식회사 Chemical mechanical polishing composition for metal circuit
JP2008042044A (en) * 2006-08-09 2008-02-21 Mitsubishi Electric Corp Thin-film transistor array substrate and manufacturing method thereof, and display
KR20120023043A (en) * 2009-06-09 2012-03-12 히다치 가세고교 가부시끼가이샤 Abrasive slurry, abrasive set, and method for grinding substrate

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