KR102617490B1 - Microphone and method for calibrating a microphone - Google Patents

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KR102617490B1 KR1020230049332A KR20230049332A KR102617490B1 KR 102617490 B1 KR102617490 B1 KR 102617490B1 KR 1020230049332 A KR1020230049332 A KR 1020230049332A KR 20230049332 A KR20230049332 A KR 20230049332A KR 102617490 B1 KR102617490 B1 KR 102617490B1
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Abstract

마이크로폰의 민감도를 보정하기 위한 집적회로가 개시된다. 상기 집적 회로는 마이크로폰의 출력 신호를 출력하거나, 상기 마이크로폰의 바이어스 생성기(bias generator)의 바이어스 전압, 또는 증폭기의 이득을 조정하기 위한 캘리브레이션(calibration) 신호를 수신하는 출력 단자, 상기 마이크로폰의 동작을 위해 필요한 전압을 수신하거나, 상기 캘리브레이션 신호의 레벨을 검출하기 위한 클럭 신호를 수신하는 공급 전압 단자, 및 상기 증폭기와 상기 출력 단자 사이에 연결되는 스위치를 포함한다.An integrated circuit for correcting the sensitivity of a microphone is disclosed. The integrated circuit has an output terminal for outputting an output signal of the microphone, receiving a bias voltage of the bias generator of the microphone, or a calibration signal for adjusting the gain of the amplifier, for operation of the microphone. It includes a supply voltage terminal for receiving a required voltage or a clock signal for detecting the level of the calibration signal, and a switch connected between the amplifier and the output terminal.

Description

마이크로폰 및 이의 보정 방법 {Microphone and method for calibrating a microphone} Microphone and method for calibrating a microphone {Microphone and method for calibrating a microphone}

본 발명은 마이크로폰 및 이의 보정 방법에 관한 것으로, 상세하게는 2개의 단자들을 이용하여 마이크로폰을 보정할 수 있는 마이크로폰 및 이의 보정 방법에 관한 것이다. The present invention relates to a microphone and a method for calibrating the same, and more specifically, to a microphone capable of calibrating a microphone using two terminals and a method for calibrating the same.

마이크로폰은 하나의 패키지 내에 센서와 집적 회로를 포함한다. 센서는 음향 신호를 감지하기 위해 실리콘 기판에 에칭되는 압력에 민감한 다이어프램(diaphragm)으로 구현된다. 센서는 다양한 인커밍(incoming) 소리 압력(sound pressure)를 캐패시턴스 변화량(capacitance variations)으로 변환하고, 변환된 캐패시턴스 변화량을 전기 신호로 출력한다. 집적 회로는 센서로부터 출력된 전기 신호를 증폭하여 출력한다. 집적 회로로부터 출력되는 증폭 신호를 원하는 크기로 조정하기 위해 이득 값(gain value)을 조절하는 기능이 필요하다. 이를 보정(calibration)이라 한다. 마이크로폰의 보정을 위한 통신 방법이 요구된다. A microphone contains a sensor and an integrated circuit in one package. The sensor is implemented as a pressure-sensitive diaphragm etched into a silicon substrate to detect acoustic signals. The sensor converts various incoming sound pressures into capacitance variations and outputs the converted capacitance variations as an electrical signal. The integrated circuit amplifies and outputs the electrical signal output from the sensor. A function to adjust the gain value is required to adjust the amplified signal output from the integrated circuit to a desired size. This is called calibration. A communication method for calibration of the microphone is required.

한국 등록특허공보 제10-1871811호(2018.06.21.)Korean Patent Publication No. 10-1871811 (2018.06.21.)

본 발명이 이루고자 하는 기술적인 과제는 마이크로폰에 포함된 차지 펌프와 이득 값 조절을 위한 마이크로폰 및 이의 보정 방법을 제공하는 것이다. The technical problem to be achieved by the present invention is to provide a charge pump included in the microphone, a microphone for controlling the gain value, and a method for correcting the same.

마이크로폰의 민감도를 보정하기 위한 집적회로가 개시된다. 본 발명의 실시 예에 따른 집적 회로는 상기 마이크로폰의 출력 신호를 출력하거나, 상기 마이크로폰의 바이어스 생성기(bias generator)의 바이어스 전압, 또는 증폭기의 이득을 조정하기 위한 캘리브레이션(calibration) 신호를 수신하는 출력 단자, 및 상기 마이크로폰의 동작을 위해 필요한 전압을 수신하거나, 상기 캘리브레이션 신호의 레벨을 검출하기 위한 클럭 신호를 수신하는 공급 전압 단자를 포함한다. An integrated circuit for correcting the sensitivity of a microphone is disclosed. The integrated circuit according to an embodiment of the present invention has an output terminal that outputs an output signal of the microphone or receives a calibration signal for adjusting the bias voltage of the bias generator of the microphone or the gain of the amplifier. , and a supply voltage terminal that receives a voltage necessary for operation of the microphone or a clock signal for detecting the level of the calibration signal.

상기 캘리브레이션 신호는 상기 집적 회로가 파워 오프(power off)될 때, 조정된 바이어스 전압 값, 또는 조정된 이득 값이 지워지는 제1모드, 및 상기 집적 회로가 파워 오프될 때, 상기 조정된 바이어스 전압 값, 또는 상기 조정된 이득 값이 지워지지 않는 제2모드를 포함한다. The calibration signal has an adjusted bias voltage value when the integrated circuit is powered off, or a first mode in which the adjusted gain value is cleared, and when the integrated circuit is powered off, the adjusted bias voltage and a second mode in which the value or the adjusted gain value is not erased.

상기 제1모드, 또는 상기 제2모드는 상기 클럭 신호의 상승 에지, 또는 하강 에지에 따라 검출되는 상기 캘리브레이션 신호의 레벨들에 의해 결정된다. The first mode or the second mode is determined by the levels of the calibration signal detected according to the rising edge or falling edge of the clock signal.

상기 출력 단자에서 정상 모드에서 상기 마이크로폰의 출력 신호가 출력되며, 상기 공급 전압 단자에서 상기 정상 모드에서 상기 마이크로폰의 동작을 위해 필요한 전압이 공급된다. The output signal of the microphone in normal mode is output from the output terminal, and the voltage required for operation of the microphone in normal mode is supplied from the supply voltage terminal.

상기 제1모드에서는 상기 클럭 신호의 상승 에지, 또는 하강 에지에 따라 결정되는 상기 캘리브레이션 신호의 레벨에 의해 상기 바이어스 전압, 또는 상기 증폭기의 이득이 조정되며, 상기 제2모드에서는 상기 클럭 신호의 에지에 관계 없이 상기 제1모드에서 결정된 상기 캘리브레이션 신호의 레벨에 의해 상기 제1모드에서 조정된 상기 바이어스 전압, 또는 상기 증폭기의 이득이 이 퓨즈에 저장된다. In the first mode, the bias voltage or the gain of the amplifier is adjusted according to the level of the calibration signal determined according to the rising edge or falling edge of the clock signal, and in the second mode, the bias voltage or the gain of the amplifier is adjusted according to the edge of the clock signal. Regardless, the bias voltage or the gain of the amplifier adjusted in the first mode according to the level of the calibration signal determined in the first mode is stored in this fuse.

상기 집적 회로는 아날로그-디지털 컨버터는 포함하지 않는다.The integrated circuit does not include an analog-to-digital converter.

본 발명의 실시 예에 따른 마이크로폰은 오디오 신호를 감지하고, 상기 오디오 신호에 기초하여 전기 신호를 생성하기 위해 구현된 센서, 및 상기 센서와 접속되는 집적 회로를 포함한다. A microphone according to an embodiment of the present invention includes a sensor implemented to detect an audio signal and generate an electrical signal based on the audio signal, and an integrated circuit connected to the sensor.

상기 집적 회로는 상기 센서로 바이어스 전압을 공급하기 위한 바이어스 단자, 상기 센서로부터 출력되는 상기 전기 신호를 수신하기 위한 입력 단자, 마이크로폰의 출력 신호를 출력하거나, 상기 바이어스 전압, 또는 증폭기의 이득을 조정하기 위한 캘리브레이션(calibration) 신호를 수신하는 출력 단자, 및 상기 마이크로폰의 동작을 위해 필요한 전압을 수신하거나, 상기 캘리브레이션 신호의 레벨을 검출하기 위한 클럭 신호를 수신하는 공급 전압 단자를 포함한다.The integrated circuit includes a bias terminal for supplying a bias voltage to the sensor, an input terminal for receiving the electrical signal output from the sensor, outputting an output signal from a microphone, or adjusting the bias voltage or the gain of an amplifier. It includes an output terminal for receiving a calibration signal, and a supply voltage terminal for receiving a voltage necessary for operation of the microphone or a clock signal for detecting the level of the calibration signal.

본 발명의 실시 예에 따른 마이크로폰의 보정 방법은 복수의 보정 모드들 중 어느 하나의 보정 모드를 포함하는 캘리브레이션 신호를 수신하는 단계, 및 상기 어느 하나의 보정 모드를 결정하기 위한 클럭 신호를 수신하는 단계를 포함한다. A microphone calibration method according to an embodiment of the present invention includes receiving a calibration signal including one of a plurality of calibration modes, and receiving a clock signal for determining one of the calibration modes. Includes.

상기 캘리브레이션 신호는 집적 회로의 출력 단자를 통해 수신되며, 상기 클럭 신호는 상기 집적 회로의 공급 전압 단자를 통해 수신된다. The calibration signal is received through an output terminal of the integrated circuit, and the clock signal is received through a supply voltage terminal of the integrated circuit.

실시 예에 따라 상기 캘리브레이션 신호는 집적 회로의 공급 전압 단자를 통해 수신되며, 상기 클럭 신호는 상기 집적 회로의 출력 단자를 통해 수신될 수 있다. Depending on the embodiment, the calibration signal may be received through a supply voltage terminal of the integrated circuit, and the clock signal may be received through an output terminal of the integrated circuit.

본 발명의 실시 예에 따른 마이크로폰 및 이의 보정 방법은 집적 회로에 구현된 기존의 2개의 단자들을 이용하여 보정 동작을 수행함으로써 집적 회로의 칩 면적을 크게 줄여 원가 절감 및 생산성 향상의 효과가 있다. The microphone and its correction method according to an embodiment of the present invention perform a correction operation using two existing terminals implemented in an integrated circuit, thereby significantly reducing the chip area of the integrated circuit, thereby reducing costs and improving productivity.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 마이크로폰의 블록도를 나타낸다.
도 2는 도 1에 도시된 캘리브레이션 로직의 블록도를 나타낸다.
도 3은 본 발명의 실시 예에 따른 타이밍도를 나타낸다.
도 4는 본 발명의 실시 예에 따른 다른 타이밍도를 나타낸다.
도 5는 본 발명의 실시 예에 따른 마이크로폰의 보정 방법의 흐름도를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 마이크로폰의 블록도를 나타낸다.
도 7은 도 6에 도시된 캘리브레이션 로직의 블록도를 나타낸다. In order to more fully understand the drawings cited in the detailed description of the present invention, a detailed description of each drawing is provided.
Figure 1 shows a block diagram of a microphone according to an embodiment of the present invention.
Figure 2 shows a block diagram of the calibration logic shown in Figure 1.
Figure 3 shows a timing diagram according to an embodiment of the present invention.
Figure 4 shows another timing diagram according to an embodiment of the present invention.
Figure 5 shows a flowchart of a microphone calibration method according to an embodiment of the present invention.
Figure 6 shows a block diagram of a microphone according to another embodiment of the present invention.
FIG. 7 shows a block diagram of the calibration logic shown in FIG. 6.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.Specific structural or functional descriptions of the embodiments according to the concept of the present invention disclosed in this specification are merely illustrative for the purpose of explaining the embodiments according to the concept of the present invention, and the embodiments according to the concept of the present invention are It may be implemented in various forms and is not limited to the embodiments described herein.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.Since the embodiments according to the concept of the present invention can make various changes and have various forms, the embodiments will be illustrated in the drawings and described in detail in this specification. However, this is not intended to limit the embodiments according to the concept of the present invention to specific disclosed forms, and includes all changes, equivalents, or substitutes included in the spirit and technical scope of the present invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another component, for example, without departing from the scope of rights according to the concept of the present invention, a first component may be named a second component, and similarly The second component may also be named the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않은 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is said to be "connected" or "connected" to another component, it is understood that it may be directly connected to or connected to the other component, but that other components may exist in between. It should be. On the other hand, when it is mentioned that a component is “directly connected” or “directly connected” to another component, it should be understood that there are no other components in between. Other expressions that describe the relationship between components, such as "between" and "immediately between" or "neighboring" and "directly adjacent to" should be interpreted similarly.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다." 또는 "가지다." 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this specification are merely used to describe specific embodiments and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. As used herein, “comprises.” Or “to have.” Terms such as are intended to designate the presence of the described feature, number, step, operation, component, part, or combination thereof, but are not intended to indicate the presence of one or more other features, numbers, steps, operations, components, parts, or combination thereof. It should be understood that it does not exclude in advance the existence or addition of things.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the technical field to which the present invention pertains. Terms as defined in commonly used dictionaries should be interpreted as having meanings consistent with the meanings they have in the context of the related technology, and unless clearly defined in this specification, should not be interpreted in an idealized or overly formal sense. No.

본 명세서에서 보정이란 캘리브레이션(calibration)을 의미한다. In this specification, correction means calibration.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail by explaining preferred embodiments of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 마이크로폰의 블록도를 나타낸다. Figure 1 shows a block diagram of a microphone according to an embodiment of the present invention.

도 1을 참고하면, 마이크로폰(100)은 센서(10)와 집적 회로(20)를 포함한다. Referring to FIG. 1, the microphone 100 includes a sensor 10 and an integrated circuit 20.

센서(10)는 오디오 신호를 감지하고, 상기 오디오 신호에 기초하여 전기 신호를 생성한다. 오디오 신호에 따라 멤브레인이 변화하고, 멤브레인 변화로부터 전기 신호가 생성된다. 센서(10)는 MEMS(Microelectromechanical system) 센서일 수 있다. Sensor 10 detects an audio signal and generates an electrical signal based on the audio signal. The membrane changes according to the audio signal, and an electrical signal is generated from the membrane change. The sensor 10 may be a microelectromechanical system (MEMS) sensor.

센서(10)는 차지 펌프(30)로부터 바이어스 전압을 공급받는다. 차지 펌프(30)는 바이어스(bias) 생성기로 호칭될 수 있다. The sensor 10 receives a bias voltage from the charge pump 30. The charge pump 30 may be referred to as a bias generator.

집적 회로(20)는 센서(10)와 접속된다. 집적 회로(20)는 센서(10)로부터 출력된 전기 신호를 증폭하여 출력한다. 집적 회로(20)는 바이어스 단자(Vbias), 입력 단자(VIN), 출력 단자(VOUT), 접지 전압 단자(VSS) 및 공급 전압 단자(VDD)를 포함한다. The integrated circuit 20 is connected to the sensor 10 . The integrated circuit 20 amplifies and outputs the electrical signal output from the sensor 10. The integrated circuit 20 includes a bias terminal (Vbias), an input terminal (VIN), an output terminal (VOUT), a ground voltage terminal (V SS ), and a supply voltage terminal (V DD ).

바이어스 단자(Vbias)는 센서(10)로 바이어스(bias) 전압을 공급하기 위한 단자이다. The bias terminal (Vbias) is a terminal for supplying a bias voltage to the sensor 10.

입력 단자(VIN)는 센서(10)로부터 출력되는 전기 신호를 수신하기 위한 단자이다. The input terminal (VIN) is a terminal for receiving an electrical signal output from the sensor 10.

출력 단자(VOUT)는 마이크로폰(100)의 출력 신호를 출력하거나, 상기 바이어스 전압, 또는 증폭기(40)의 이득을 조정하기 위한 캘리브레이션(calibration) 신호(SCAL)를 수신하기 위한 단자이다. 마이크로폰(100)의 출력 신호는 센서(10)로부터 출력되는 전기 신호가 집적 회로(20)에 의해 증폭된 신호를 의미한다. The output terminal (VOUT) is a terminal for outputting an output signal of the microphone 100 or receiving a calibration signal (S CAL ) for adjusting the bias voltage or the gain of the amplifier 40. The output signal of the microphone 100 refers to an electrical signal output from the sensor 10 amplified by the integrated circuit 20.

접지 전압 단자(VSS)는 접지를 나타내는 단자이다. The ground voltage terminal (V SS ) is a terminal indicating ground.

공급 전압 단자(VDD)는 마이크로폰(100)의 동작을 위해 필요한 전압을 수신하거나, 캘리브레이션 신호(SCAL)의 레벨을 검출하기 위한 클럭 신호(SCLK)를 수신하기 위한 단자이다. The supply voltage terminal (V DD ) is a terminal for receiving a voltage required for operation of the microphone 100 or a clock signal (S CLK ) for detecting the level of the calibration signal (S CAL ).

집적 회로(20)는 차지 펌프(30), 전압 레귤레이터(voltage regulator, 35), 증폭기(40), 제1스위치(41), 제2스위치(43), 전압 레귤레이터(45), 캘리브레이션 로직(50), 이 퓨즈(E-fuse, 60), 및 전압 레귤레이터(65)를 포함한다. The integrated circuit 20 includes a charge pump 30, a voltage regulator 35, an amplifier 40, a first switch 41, a second switch 43, a voltage regulator 45, and calibration logic 50. ), this fuse (E-fuse, 60), and a voltage regulator (65).

집적 회로(20)는 아날로그-디지컬 컨버터는 포함하지 않는다. 즉, 발명은 아날로그 마이크로폰(100)에 한정된다. Integrated circuit 20 does not include an analog-to-digital converter. That is, the invention is limited to the analog microphone 100.

전압 레귤레이터(35)는 차지 펌프(30)에 일정한 전압을 공급한다. The voltage regulator 35 supplies a constant voltage to the charge pump 30.

증폭기(40)는 입력 단자(VIN)로부터 수신되는 전기 신호를 증폭하여 증폭된 신호를 출력 단자(VOUT)로 출력한다. The amplifier 40 amplifies the electrical signal received from the input terminal (VIN) and outputs the amplified signal to the output terminal (VOUT).

제1스위치(41)는 증폭기(40)와 전압 레귤레이터(45) 사이에 연결된다.The first switch 41 is connected between the amplifier 40 and the voltage regulator 45.

제2스위치(43)는 출력 단자(VOUT)와 증폭기(40) 사이에 연결된다. The second switch 43 is connected between the output terminal (VOUT) and the amplifier 40.

전압 레귤레이터(45)는 증폭기(40)에 일정한 전압을 공급한다. The voltage regulator 45 supplies a constant voltage to the amplifier 40.

캘리브레이션 로직(50)은 보정 동작을 수행한다. Calibration logic 50 performs a correction operation.

마이크로폰(100)의 민감도는 제조 공정에서 다양한 요인들에 의해 영향을 받는다. 마이크로폰(100)의 민감도는 차치 펌프(30)의 바이어스 전압, 또는 증폭기(40)의 이득에 따라 결정된다. 보정 동작은 마이크로폰(100)의 민감도를 설정하기 위한 차치 펌프(30)의 바이어스 전압, 또는 증폭기(40)의 이득을 조정하는 것을 의미한다. The sensitivity of the microphone 100 is affected by various factors during the manufacturing process. The sensitivity of the microphone 100 is determined depending on the bias voltage of the differential pump 30 or the gain of the amplifier 40. The correction operation means adjusting the bias voltage of the differential pump 30 or the gain of the amplifier 40 to set the sensitivity of the microphone 100.

캘리브레이션 로직(50)은 보정 동작을 수행하기 위해 공급 전압 단자(VDD)로부터 클럭 신호(SCLK)를 수신하고, 출력 단자(VOUT)로부터 캘리브레이션 신호(SCAL)를 수신한다. 캘리브레이션 로직(50)은 회로로 구현될 수 있다. To perform a correction operation, the calibration logic 50 receives a clock signal (S CLK ) from the supply voltage terminal (V DD ) and a calibration signal (S CAL ) from the output terminal (VOUT). Calibration logic 50 may be implemented as a circuit.

마이크로폰(100), 또는 집적 회로(20)는 크게 2가지 모드로 동작된다. The microphone 100 or integrated circuit 20 operates in two major modes.

상기 2가지 모드는 정상 모드와 보정 모드이다. 또한, 보정 모드는 제1모드와 제2모드로 구분될 수 있다. The two modes are normal mode and correction mode. Additionally, the correction mode can be divided into a first mode and a second mode.

정상 모드는 마이크로폰(100), 또는 집적 회로(20)가 정상적으로 동작하는 모드를 의미한다. 마이크로폰(100), 또는 집적 회로(20)가 정상 모드일 때, 출력 단자(VOUT)에서 마이크로폰(100), 또는 집적 회로(20)의 증폭된 신호, 즉, 출력 신호가 출력된다. 또한, 마이크로폰(100), 또는 집적 회로(20)가 정상 모드일 때, 공급 전압 단자(VDD)에서 마이크로폰(100), 또는 집적 회로(20)의 동작을 위해 필요한 전압이 공급된다. Normal mode refers to a mode in which the microphone 100 or the integrated circuit 20 operates normally. When the microphone 100 or the integrated circuit 20 is in a normal mode, an amplified signal, that is, an output signal, of the microphone 100 or the integrated circuit 20 is output from the output terminal (VOUT). Additionally, when the microphone 100 or the integrated circuit 20 is in a normal mode, the voltage required for operation of the microphone 100 or the integrated circuit 20 is supplied from the supply voltage terminal (V DD ).

보정 모드는 보정 동작을 수행하기 위한 모드이다. 보정 모드일 때, 출력 단자(VOUT)에서 캘리브레이션 신호(SCAL)가 공급된다. 또한, 보정 모드일 때, 2.4V에서 3.6V 사이의 범위를 가지는 클럭 신호(SCLK)가 입력된다. 보정 동작을 수행하기 위한 클럭 신호(SCLK)는 10kHZ에서 50kHZ 사이의 범위를 가진다. The correction mode is a mode for performing a correction operation. When in compensation mode, the calibration signal (S CAL ) is supplied from the output terminal (VOUT). Additionally, when in compensation mode, a clock signal (S CLK ) having a range between 2.4V and 3.6V is input. The clock signal (S CLK ) for performing the correction operation has a range between 10kHZ and 50kHZ.

도 2에서 캘리브레이션 로직(50)의 상세한 동작들에 대해 설명된다. In Figure 2, detailed operations of the calibration logic 50 are explained.

이 퓨즈(60)는 초기 보정 후 추가적인 보정을 방지하기 위한 메모리이다. 이 퓨즈(60)는 물리적인 퓨즈, 플래시 메모리, 또는 다른 비휘발성 메모리로 구현될 수 있다. This fuse 60 is a memory to prevent additional correction after initial correction. This fuse 60 may be implemented as a physical fuse, flash memory, or other non-volatile memory.

전압 레귤레이터(65)는 캘리브레이션 로직(50)에 일정한 전압을 공급한다. The voltage regulator 65 supplies a constant voltage to the calibration logic 50.

도 2는 도 1에 도시된 캘리브레이션 로직의 블록도를 나타낸다. Figure 2 shows a block diagram of the calibration logic shown in Figure 1.

도 2를 참고하면, 캘리브레이션 로직(50)은 컨트롤 로직(51), 클럭 입력 검출기(53), 데이터 신호 추출기(55), 전원 클럭 추출기(57), 제1레지스터(58), 및 제2레지스터(59)를 포함한다. 컨트롤 로직(51), 클럭 입력 검출기(53), 데이터 신호 추출기(55), 또는 전원 클럭 추출기(57)는 회로로 구현될 수 있다. Referring to Figure 2, the calibration logic 50 includes a control logic 51, a clock input detector 53, a data signal extractor 55, a power clock extractor 57, a first register 58, and a second register. Includes (59). The control logic 51, clock input detector 53, data signal extractor 55, or power clock extractor 57 may be implemented as a circuit.

컨트롤 로직(51)은 데이터 신호 추출기(55)로부터 출력되는 신호(SCAL')와 전원 클럭 추출기(57)로부터 출력되는 신호(SCLK')를 수신하여 차치 펌프(30)의 바이어스 전압, 또는 증폭기(40)의 이득을 조정하기 위한 비트값들을 설정한다. The control logic 51 receives the signal (S CAL ') output from the data signal extractor 55 and the signal (S CLK ') output from the power clock extractor 57 and receives the bias voltage of the differential pump 30, or Set bit values to adjust the gain of the amplifier 40.

클럭 입력 검출기(53)는 출력 단자(VOUT)로부터 캘리브레이션 신호(SCAL)가 수신되는지 여부를 판단한다. The clock input detector 53 determines whether the calibration signal (S CAL ) is received from the output terminal (VOUT).

출력 단자(VOUT)로부터 캘리브레이션 신호(SCAL)가 수신된다고 판단될 때, 클럭 입력 검출기(53)는 스위치들(41, 43)이 오프(off)되도록 스위치 신호(SW)를 생성한다. 즉, 스위치들(41, 43)이 오프(off)된다는 것은 전압 레귤레이터(45)와 증폭기(40)가 서로 연결되지 않고, 증폭기(40)와 출력 단자(VOUT)가 서로 연결되지 않는 것을 의미한다. 스위치들(41, 43)이 오프(off)되기 위한 스위치 신호(SW)는 비트 '1'을 가질 수 있다. 실시 예에 따라 스위치들(41, 43)이 오프(off)되기 위한 스위치 신호(SW)는 비트 '0'을 가질 수 있다.When it is determined that the calibration signal (S CAL ) is received from the output terminal (VOUT), the clock input detector 53 generates a switch signal (SW) so that the switches 41 and 43 are turned off. That is, turning the switches 41 and 43 off means that the voltage regulator 45 and the amplifier 40 are not connected to each other, and the amplifier 40 and the output terminal (VOUT) are not connected to each other. . The switch signal SW for turning off the switches 41 and 43 may have bit '1'. Depending on the embodiment, the switch signal SW for turning off the switches 41 and 43 may have bit '0'.

전압 레귤레이터(45)와 증폭기(40)가 서로 연결되지 않아 증폭기(40)는 전력을 소비하지 않는다. 따라서 보정 동작을 수행하는 사용자는 집적 회로(20)의 소비 전력을 측정함으로써 보정 모드의 진입 여부를 판단할 수 있다. 보정 모드에 진입될 때, 증폭기(40)는 전력을 소비하지 않으므로, 정상 모드일 때보다 전력 소비가 적다. Since the voltage regulator 45 and the amplifier 40 are not connected to each other, the amplifier 40 does not consume power. Therefore, a user performing a correction operation can determine whether to enter the correction mode by measuring the power consumption of the integrated circuit 20. When entering compensation mode, amplifier 40 consumes no power, so power consumption is less than when in normal mode.

출력 단자(VOUT)로부터 캘리브레이션 신호(SCAL)가 수신되지 않는다고 판단될 때, 즉, 정상 모드의 경우, 클럭 입력 검출기(53)는 스위치들(41, 43)이 온(on)되도록 스위치 신호(SW)를 생성한다. 즉, 스위치들(41, 43)이 온(on)된다는 것은 전압 레귤레이터(45)와 증폭기(40)가 서로 연결되고, 증폭기(40)와 출력 단자(VOUT)가 서로 연결되는 것을 의미한다. 스위치들(41, 43)이 온(on)되기 위한 스위치 신호(SW)는 비트 '0'을 가질 수 있다. 실시 예에 따라 스위치들(41, 43)이 온(on)되기 위한 스위치 신호(SW)는 비트 '1'을 가질 수 있다.When it is determined that the calibration signal (S CAL ) is not received from the output terminal (VOUT), that is, in the normal mode, the clock input detector 53 generates a switch signal ( SW) is created. That is, turning the switches 41 and 43 on means that the voltage regulator 45 and the amplifier 40 are connected to each other, and the amplifier 40 and the output terminal (VOUT) are connected to each other. The switch signal SW for turning on the switches 41 and 43 may have bit '0'. Depending on the embodiment, the switch signal SW for turning on the switches 41 and 43 may have bit '1'.

또한, 출력 단자(VOUT)로부터 캘리브레이션 신호(SCAL)가 수신된다고 판단될 때, 클럭 입력 검출기(53)는 수신된 캘리브레이션 신호(SCAL)를 데이터 신호 추출기(55)로 전송한다. Additionally, when it is determined that the calibration signal (S CAL ) is received from the output terminal (VOUT), the clock input detector 53 transmits the received calibration signal (S CAL ) to the data signal extractor 55.

데이터 신호 추출기(55)는 수신된 캘리브레이션 신호(SCAL)를 기준 전압(예컨대, 1.5V)과 비교하여 하이, 또는 로우 레벨을 가지는 데이터 신호(SCAL')를 추출한다. 수신된 캘리브레이션 신호(SCAL)는 0.6V에서 1.6V 사이의 범위를 가진다. 데이터 신호 추출기(55)는 제1밴드갭 레퍼런스(bandgap reference) 회로(미도시)를 포함한다. 제1밴드갭 레퍼런스 회로는 수신된 캘리브레이션 신호(SCAL)와 비교하기 위해 상기 기준 전압(예컨대, 1.5V)을 생성한다. 데이터 신호(SCAL')는 캘리브레이션 신호(SCAL')로 호칭될 수 있다. 데이터 신호 추출기(55)는 추출된 캘리브레이션 신호(SCAL')를 컨트롤 로직(51)으로 전송한다. The data signal extractor 55 compares the received calibration signal (S CAL ) with a reference voltage (eg, 1.5V) and extracts a data signal (S CAL ') having a high or low level. The received calibration signal (S CAL ) ranges from 0.6V to 1.6V. The data signal extractor 55 includes a first bandgap reference circuit (not shown). The first bandgap reference circuit generates the reference voltage (eg, 1.5V) for comparison with the received calibration signal (S CAL ). The data signal (S CAL ') may be called a calibration signal (S CAL '). The data signal extractor 55 transmits the extracted calibration signal (S CAL ') to the control logic 51.

전원 클럭 추출기(57)는 공급 전압 단자(VDD)로부터 수신되는 클럭 신호(SCLK)를 수신한다. 공급 전압 단자(VDD)로부터 수신되는 클럭 신호(SCLK)는 2.4V에서 3.6V 사이의 범위를 가진다. 전원 클럭 추출기(57)는 2.4V에서 3.6V 사이의 범위를 가지는 클럭 신호(SCLK)를 1.2V에서 1.8V 사이의 범위를 가지는 클럭 신호로 변환한다. The power clock extractor 57 receives the clock signal (S CLK ) received from the supply voltage terminal (V DD ). The clock signal (S CLK ) received from the supply voltage terminal (V DD ) ranges from 2.4V to 3.6V. The power clock extractor 57 converts a clock signal (S CLK ) ranging from 2.4V to 3.6V to a clock signal ranging from 1.2V to 1.8V.

전원 클럭 추출기(57)는 전압 분배기(voltage divider, 미도시)와 제2밴드갭 레퍼런스 회로(미도시)를 포함한다. The power clock extractor 57 includes a voltage divider (not shown) and a second bandgap reference circuit (not shown).

1.2V에서 1.8V 사이의 범위를 가지는 클럭 신호로의 변환은 전압 분배기에 의해 수행된다. Conversion to a clock signal ranging from 1.2V to 1.8V is performed by a voltage divider.

제2밴드갭 레퍼런스 회로는 기준 전압(예컨대, 1.5V)을 생성한다. The second bandgap reference circuit generates a reference voltage (eg, 1.5V).

전원 클럭 추출기(57)는 제2밴드갭 레퍼런스 회로에 의해 생성된 기준 전압과 1.2V에서 1.8V 사이의 범위를 가지는 클럭 신호를 비교하여 클럭 신호(SCLK')를 추출한다. 전원 클럭 추출기(57)는 추출된 클럭 신호(SCLK')를 컨트롤 로직(51)으로 전송한다. The power clock extractor 57 extracts a clock signal (S CLK ') by comparing a reference voltage generated by the second bandgap reference circuit with a clock signal ranging from 1.2V to 1.8V. The power clock extractor 57 transmits the extracted clock signal (S CLK ') to the control logic 51.

컨트롤 로직(51)은 전원 클럭 추출기(57)로부터 수신된 클럭 신호(SCLK')의 상승 에지, 또는 하강 에지에 따라 데이터 신호 추출기(55)로부터 수신된 캘리브레이션 신호(SCAL')의 레벨을 검출하여 제1모드, 또는 제2모드를 결정한다. The control logic 51 adjusts the level of the calibration signal (S CAL ') received from the data signal extractor 55 according to the rising edge or falling edge of the clock signal (S CLK ' ) received from the power clock extractor 57. Detection determines the first mode or the second mode.

제1모드는 집적 회로(20)의 전원이 파워 오프(power off)될 때, 조정된 바이어스 전압 값, 또는 조정된 이득 값이 지워지는 모드이다. 제1모드는 레지스터 모드(register mode)로 호칭될 수 있다. The first mode is a mode in which the adjusted bias voltage value or the adjusted gain value is erased when the power source of the integrated circuit 20 is powered off. The first mode may be called register mode.

제2모드는 집적 회로(20)의 전원이 파워 오프될 때, 상기 조정된 바이어스 전압 값, 또는 상기 조정된 이득 값이 지워지지 않는 모드이다. 제2모드는 이 퓨즈(e-fuse) 모드로 호칭될 수 있다. The second mode is a mode in which the adjusted bias voltage value or the adjusted gain value is not erased when the integrated circuit 20 is powered off. The second mode may be referred to as this fuse (e-fuse) mode.

클럭 신호(SCLK')의 상승 에지, 또는 하강 에지에 따라 검출된 캘리브레이션 신호(SCAL')의 레벨들이 '01'일 때, 제1모드, 즉, 레지스터 모드가 설정된다. When the levels of the calibration signal (S CAL ') detected according to the rising edge or falling edge of the clock signal (S CLK ') are '01', the first mode, that is, the register mode, is set.

클럭 신호(SCLK)의 상승 에지, 또는 하강 에지에 따라 검출된 캘리브레이션 신호(SCAL)의 레벨들이 '11'일 때, 제2모드, 즉, 이 퓨즈(e-fuse) 모드가 설정된다. When the levels of the calibration signal (S CAL ) detected according to the rising edge or falling edge of the clock signal (S CLK ) are '11', the second mode, that is, the e-fuse mode, is set.

상기 제1모드일 때, 컨트롤 로직(51)은 클럭 신호(SCLK')의 상승 에지, 또는 하강 에지에 따라 캘리브레이션 신호(SCAL')의 레벨을 검출하여 차지 펌프(30)의 바이스 전압, 또는 증폭기(40)의 이득을 조정하기 위해 비트값들을 설정한다. In the first mode, the control logic 51 detects the level of the calibration signal (S CAL ') according to the rising edge or falling edge of the clock signal (S CLK ') and determines the vice voltage of the charge pump 30, Alternatively, bit values are set to adjust the gain of the amplifier 40.

컨트롤 로직(51)은 차지 펌프(30)의 바이어스 전압을 조정하기 위한 비트값들을 제1레지스터(58)에 저장한다. 제1레지스터(58)에 저장된 비트값들은 차지 펌프(30)의 바이어스 전압을 조정하기 위해 이용된다. 구체적으로, 제1레지스터(58)에 저장된 비트값들에 따라 차지 펌프(30)의 입력 전압을 변화시킬 수 있다. 입력 전압의 변화를 위해 DAC(Digital to Analog Converter; 미도시)가 이용될 수 있다. 변화된 입력 전압에 따라 차지 펌프(30)의 출력 전압인 바이어스 전압이 조정된다. 제1레지스터(58)와 제2레지스터(59)는 휘발성이다. The control logic 51 stores bit values for adjusting the bias voltage of the charge pump 30 in the first register 58. The bit values stored in the first register 58 are used to adjust the bias voltage of the charge pump 30. Specifically, the input voltage of the charge pump 30 can be changed according to the bit values stored in the first register 58. A DAC (Digital to Analog Converter (not shown)) can be used to change the input voltage. The bias voltage, which is the output voltage of the charge pump 30, is adjusted according to the changed input voltage. The first register 58 and the second register 59 are volatile.

컨트롤 로직(51)은 증폭기(40)의 이득을 조정하기 위한 비트값들을 제2레지스터(59)에 저장한다. 제2레지스터(59)에 저장된 비트값들은 증폭기(40)의 이득을 조정하기 위해 이용된다. 증폭기(40)의 이득을 조정하기 위해 증폭기(40)의 캐패시턴스, 또는 레지스턴스(resistance)가 변화될 수 있다. 증폭기(40)의 캐패시턴스, 또는 레지스턴스(resistance)는 제2레지스터(59)에 저장된 비트값들에 따라 조정될 수 있다. 예컨대, 제2레지스터(59)에 저장된 비트값들에 따라 스위치 신호들(미도시)이 결정된다. 상기 스위치 신호들은 스위치 어레이(switched array)를 제어할 수 있다. 스위치 어레이가 제어됨에 따라 증폭기(40)의 캐패시턴스, 또는 레지스턴스(resistance)가 조정될 수 있다. The control logic 51 stores bit values for adjusting the gain of the amplifier 40 in the second register 59. The bit values stored in the second register 59 are used to adjust the gain of the amplifier 40. In order to adjust the gain of the amplifier 40, the capacitance or resistance of the amplifier 40 may be changed. The capacitance or resistance of the amplifier 40 can be adjusted according to the bit values stored in the second register 59. For example, switch signals (not shown) are determined according to the bit values stored in the second register 59. The switch signals can control a switched array. As the switch array is controlled, the capacitance or resistance of the amplifier 40 can be adjusted.

상기 제2모드일 때, 제1레지스터(58)와 제2레지스터(59)에 저장된 비트값들이 이 퓨즈(60)에 저장된다. In the second mode, the bit values stored in the first register 58 and the second register 59 are stored in the fuse 60.

도 3은 본 발명의 실시 예에 따른 타이밍도를 나타낸다. Figure 3 shows a timing diagram according to an embodiment of the present invention.

도 1 내지 도 3을 참고하면, 보정 동작을 수행하기 위해 공급 전압 단자(VDD)에 클럭 신호(SCLK)가 공급된다. 클럭 신호(SCLK)는 보정 장치(미도시)에 의해 생성될 수 있다. 보정 동작을 수행하기 위한 클럭 신호(SCLK)는 제1전압(예컨대, 2.4V)에서 제2전압(예컨대, 3.6V) 사이의 범위를 가진다. 보정 동작을 수행하기 위한 클럭 신호(SCLK)는 제1주파수(예컨대, 10kHZ)에서 제2주파수(예컨대, 50kHZ) 사이의 범위를 가진다. Referring to Figures 1 to 3, a clock signal (S CLK ) is supplied to the supply voltage terminal (V DD ) to perform a correction operation. The clock signal S CLK may be generated by a compensation device (not shown). The clock signal S CLK for performing the correction operation has a range between a first voltage (eg, 2.4V) and a second voltage (eg, 3.6V). The clock signal S CLK for performing the correction operation has a range between a first frequency (eg, 10kHZ) and a second frequency (eg, 50kHZ).

보정 동작을 수행하기 위해 출력 단자(VOUT)에 캘리브레이션 신호(SCAL)가 공급된다. 캘리브레이션 신호(SCAL)는 보정 장치(미도시)에 의해 생성될 수 있다. 보정 동작을 수행하기 위한 캘리브레이션 신호(SCAL)는 제3전압(예컨대, 0.6V)에서 제4전압(예컨대, 1.6V) 사이의 범위를 가진다. To perform a correction operation, a calibration signal (S CAL ) is supplied to the output terminal (VOUT). The calibration signal (S CAL ) may be generated by a calibration device (not shown). The calibration signal S CAL for performing the correction operation has a range between a third voltage (eg, 0.6V) and a fourth voltage (eg, 1.6V).

클럭 신호(SCLK)의 상승 에지, 또는 하강 에지에 따른 캘리브레이션 신호(SCAL)의 레벨의 검출은 컨트롤 로직(51)에서 수행된다. 이때, 컨트롤 로직(51)은 전원 출력 추출기(57)로부터 전송된 클럭 신호(SCLK')와 데이터 신호 추출기(55)로부터 전송된 캘리브레이션 신호(SCAL')를 이용한다. 도 3에서는 클럭 신호(SCLK), 또는 캘리브레이션 신호(SCAL)으로 표현되었으나, 도 3에서 표현된 클럭 신호(SCLK), 또는 캘리브레이션 신호(SCAL)는 도 2에 도시된 클럭 신호(SCLK'), 또는 캘리브레이션 신호(SCAL')로 이해될 수 있다. Detection of the level of the calibration signal (S CAL ) according to the rising edge or falling edge of the clock signal (S CLK ) is performed in the control logic 51. At this time, the control logic 51 uses the clock signal (S CLK ') transmitted from the power output extractor 57 and the calibration signal (S CAL ') transmitted from the data signal extractor 55. In FIG. 3, it is expressed as a clock signal (S CLK ) or a calibration signal (S CAL ). However, the clock signal (S CLK ) or calibration signal (S CAL ) expressed in FIG. 3 is the clock signal (S) shown in FIG. CLK '), or a calibration signal (S CAL ').

클럭 신호(SCLK)의 상승 에지, 또는 하강 에지에 따라 검출된 캘리브레이션 신호(SCAL)의 레벨들이 '01'일 때, 제1모드, 즉, 레지스터 모드가 설정된다. When the levels of the calibration signal (S CAL ) detected according to the rising edge or falling edge of the clock signal (S CLK ) are '01', the first mode, that is, the register mode, is set.

제1모드가 설정된 후, 클럭 신호(SCLK)의 상승 에지, 또는 하강 에지에 따라 검출된 캘리브레이션 신호(SCAL)의 레벨들이 검출된다. 캘리브레이션 신호(SCAL)의 레벨들은 레지스터들(58, 59)에 저장될 비트값들(DO<0:6>)을 나타낸다. 제1모드가 설정된 후, 캘리브레이션 신호(SCAL)의 레벨들은 다양할 수 있다. After the first mode is set, levels of the calibration signal (S CAL ) detected according to the rising edge or falling edge of the clock signal (S CLK ) are detected. The levels of the calibration signal S CAL represent bit values DO<0:6> to be stored in the registers 58 and 59. After the first mode is set, the levels of the calibration signal (S CAL ) may vary.

보정 동작이 수행 중일 때, 보정 모드 신호(CAL_MODE)는 하이 레벨이다. When a correction operation is being performed, the correction mode signal (CAL_MODE) is at a high level.

보정 모드 신호(CAL_MODE)가 로우 레벨일 때, 보정 동작은 종료된다. 따라서 클럭 입력 검출기(53)는 스위치들(41, 43)이 온(on)되도록 스위치 신호(SW)를 생성한다. 제1레지스터(58)과 제2레지스터(59)에 저장된 비트값들에 따라 차치 펌프(30)의 바이어스 전압과, 증폭기(40)의 이득이 변한다. 변화된 차치 펌프(30)의 바이어스 전압과, 증폭기(40)의 이득에 따라 증폭기(40)로부터 출력된 신호의 감도가 변한다. 즉, 신호가 보정된다. When the correction mode signal (CAL_MODE) is at low level, the correction operation is terminated. Accordingly, the clock input detector 53 generates a switch signal SW so that the switches 41 and 43 are turned on. The bias voltage of the chachi pump 30 and the gain of the amplifier 40 change according to the bit values stored in the first register 58 and the second register 59. The sensitivity of the signal output from the amplifier 40 changes according to the changed bias voltage of the differential pump 30 and the gain of the amplifier 40. That is, the signal is corrected.

원하는 신호의 감도가 나올 때까지 스위치들(41, 43)을 온(on), 오프(off)시켜 컨트롤 로직(51)은 비트값들을 변경시킨다. The control logic 51 changes bit values by turning the switches 41 and 43 on and off until the desired signal sensitivity is achieved.

도 4는 본 발명의 실시 예에 따른 다른 타이밍도를 나타낸다. Figure 4 shows another timing diagram according to an embodiment of the present invention.

도 1, 도 2, 및 도 4를 참고하면, 보정 동작을 수행하기 위해 공급 전압 단자(VDD)에 클럭 신호(SCLK)가 공급된다. 클럭 신호(SCLK)는 보정 장치(미도시)에 의해 생성될 수 있다. 보정 동작을 수행하기 위한 클럭 신호(SCLK)는 제1전압(예컨대, 2.4V)에서 제2전압(예컨대, 3.6V) 사이의 범위를 가진다. 보정 동작을 수행하기 위한 클럭 신호(SCLK)는 제1주파수(예컨대, 10kHZ)에서 제2주파수(예컨대, 50kHZ) 사이의 범위를 가진다. Referring to FIGS. 1, 2, and 4, a clock signal (S CLK ) is supplied to the supply voltage terminal (V DD ) to perform a correction operation. The clock signal S CLK may be generated by a compensation device (not shown). The clock signal S CLK for performing the correction operation has a range between a first voltage (eg, 2.4V) and a second voltage (eg, 3.6V). The clock signal S CLK for performing the correction operation has a range between a first frequency (eg, 10kHZ) and a second frequency (eg, 50kHZ).

보정 동작을 수행하기 위해 출력 단자(VOUT)에 캘리브레이션(calibration) 신호(SCAL)가 공급된다. 캘리브레이션 신호(SCAL)는 보정 장치(미도시)에 의해 생성될 수 있다. 보정 동작을 수행하기 위한 캘리브레이션 신호(SCAL)는 제3전압(예컨대, 0.6V)에서 제4전압(예컨대, 1.6V) 사이의 범위를 가진다. To perform a correction operation, a calibration signal (S CAL ) is supplied to the output terminal (VOUT). The calibration signal (S CAL ) may be generated by a calibration device (not shown). The calibration signal S CAL for performing the correction operation has a range between a third voltage (eg, 0.6V) and a fourth voltage (eg, 1.6V).

클럭 신호(SCLK)의 상승 에지, 또는 하강 에지에 따라 검출된 캘리브레이션 신호(SCAL)의 레벨들이 '11'일 때, 제2모드, 즉, 이 퓨즈(e-fuse) 모드가 설정된다. When the levels of the calibration signal (S CAL ) detected according to the rising edge or falling edge of the clock signal (S CLK ) are '11', the second mode, that is, the e-fuse mode, is set.

이때, 컨트롤 로직(51)은 전원 출력 추출기(57)로부터 전송된 클럭 신호(SCLK')와 데이터 신호 추출기(55)로부터 전송된 캘리브레이션 신호(SCAL')를 이용한다. 도 4에서는 클럭 신호(SCLK), 또는 캘리브레이션 신호(SCAL)으로 표현되었으나, 도 4에서 표현된 클럭 신호(SCLK), 또는 캘리브레이션 신호(SCAL)는 도 2에 도시된 클럭 신호(SCLK'), 또는 캘리브레이션 신호(SCAL')로 이해될 수 있다. At this time, the control logic 51 uses the clock signal (S CLK ') transmitted from the power output extractor 57 and the calibration signal (S CAL ') transmitted from the data signal extractor 55. In FIG. 4, it is expressed as a clock signal (S CLK ) or a calibration signal (S CAL ). However, the clock signal (S CLK ) or calibration signal (S CAL ) expressed in FIG. 4 is the clock signal (S) shown in FIG. CLK '), or a calibration signal (S CAL ').

제2모드가 설정되면, 공급 전압 단자(VDD)에 입력되는 클럭 신호(SCLK)는 보정 동작 동안 일정한 전압(예컨대, 3.6V)으로 유지된다. 클럭 신호(SCLK)가 일정한 전압(예컨대, 3.6V)으로 유지된 후, 제3전압(예컨대, 0.6V)에서 제4전압(예컨대, 1.6V) 사이의 범위를 가지며, 제3주파수(예컨대, 10kHZ)에서 제4주파수(예컨대, 50kHZ) 사이의 범위를 가지는 캘리브레이션(calibration) 신호(SCAL)가 출력 단자(VOUT)에 입력된다. When the second mode is set, the clock signal (S CLK ) input to the supply voltage terminal (V DD ) is maintained at a constant voltage (eg, 3.6V) during the correction operation. After the clock signal S CLK is maintained at a constant voltage (e.g., 3.6V), it has a range between a third voltage (e.g., 0.6V) and a fourth voltage (e.g., 1.6V), and is adjusted to a third frequency (e.g., , 10kHZ) to the fourth frequency (eg, 50kHZ), a calibration signal (S CAL ) is input to the output terminal (VOUT).

클럭 신호(SCLK)가 일정한 전압(예컨대, 3.6V)으로 유지된 후, 제3전압(예컨대, 0.6V)에서 제4전압(예컨대, 1.6V) 사이의 범위를 가지며, 제3주파수(예컨대, 10kHZ)에서 제4주파수(예컨대, 50kHZ) 사이의 범위를 가지는 출력 단자(VOUT)에 입력되는 캘리브레이션 신호(SCAL)는 이 퓨즈(60)에 비트값들을 저장하기 위한 클럭 신호로서 동작한다. 제3주파수(예컨대, 10kHZ)에서 제4주파수(예컨대, 50kHZ) 사이의 범위를 가지는 출력 단자(VOUT)에 입력되는 캘리브레이션 신호(SCAL)는 레지스터 모드, 즉, 제1모드에서 레지스터들(58, 59)에 저장된 비트값들을 이 퓨즈(60)에 저장하기 위한 클럭 신호로서 동작한다. 캘리브레이션 신호(SCAL)의 상승 에지, 또는 하강 에지에서 레지스터들(58, 59)에 저장된 비트값들이 리드(read)되어 이 퓨즈(60)에 저장된다. After the clock signal S CLK is maintained at a constant voltage (e.g., 3.6V), it has a range between a third voltage (e.g., 0.6V) and a fourth voltage (e.g., 1.6V), and is adjusted to a third frequency (e.g., , 10kHZ) to the fourth frequency (e.g., 50kHZ), the calibration signal (S CAL ) input to the output terminal (VOUT) operates as a clock signal for storing bit values in the fuse 60. The calibration signal (S CAL ) input to the output terminal (VOUT) having a range between the third frequency (e.g., 10 kHZ) and the fourth frequency (e.g., 50 kHZ) is registered in register mode, that is, in the first mode, registers 58 , 59) operates as a clock signal to store the bit values stored in this fuse 60. At the rising edge or falling edge of the calibration signal (S CAL ), the bit values stored in the registers 58 and 59 are read and stored in the fuse 60.

제2모드가 설정되면, 공급 전압 단자(VDD)에 입력되는 클럭 신호(SCLK)는 일정한 전압(예컨대, 3.6V)으로 유지하고, 출력 단자(VOUT)에 제3전압(예컨대, 0.6V)에서 제4전압(예컨대, 1.6V) 사이의 범위를 가지며, 제3주파수(예컨대, 10kHZ)에서 제4주파수(예컨대, 50kHZ) 사이의 범위를 가지는 캘리브레이션 신호(SCAL)를 출력 단자(VOUT)에 입력하는 이유는 안정적으로 비트값들(DO<0:6>)을 이 퓨즈(60)에 저장하기 위함이다. When the second mode is set, the clock signal (S CLK ) input to the supply voltage terminal (V DD ) is maintained at a constant voltage (e.g., 3.6V), and a third voltage (e.g., 0.6V) is applied to the output terminal (VOUT). ) to a fourth voltage (e.g., 1.6V), and a calibration signal (S CAL ) having a range between a third frequency (e.g., 10kHZ) and a fourth frequency (e.g., 50kHZ) is output to the output terminal (VOUT). The reason for inputting the bit values (DO<0:6>) is to stably store the bit values (DO<0:6>) in the fuse 60.

제1모드에서는 제2모드와는 다르게, 클럭 신호(SCLK)는 제1주파수(예컨대, 10kHZ)에서 제2주파수(예컨대, 50kHZ)를 가지는 클럭 신호(SCLK)가 공급 전압 단자(VDD)에 입력되지 않는다. 일정한 전압(예컨대, 3.6V)을 가지는 클럭 신호(SCLK)가 공급 전압 단자(VDD)로 입력된다. 제1모드에서는 안정적으로 비트값들을 이 퓨즈(60)에 저장할 필요가 없기 때문이다. In the first mode, unlike the second mode, the clock signal S CLK has a first frequency (e.g., 10 kHZ) and a second frequency (e.g., 50 kHZ ) is connected to the supply voltage terminal (V DD) . ) is not entered. A clock signal (S CLK ) having a constant voltage (eg, 3.6V) is input to the supply voltage terminal (V DD ). This is because there is no need to stably store bit values in the fuse 60 in the first mode.

도 5는 본 발명의 실시 예에 따른 마이크로폰의 보정 방법의 흐름도를 나타낸다. Figure 5 shows a flowchart of a microphone calibration method according to an embodiment of the present invention.

도 1 내지 도 5를 참고하면, 집적 회로(20)의 공급 전압 단자(VDD), 또는 출력 단자(VOUT)는 복수의 보정 모드들 중 어느 하나의 보정 모드를 포함하는 캘리브레이션 신호(SCAL)를 수신한다(S10). 캘리브레이션 신호(SCAL)이 복수의 보정 모드들 중 어느 하나의 보정 모드를 포함한다는 것은 캘리브레이션 신호(SCAL)의 레벨에 따라 복수의 보정 모드들 중 어느 하나의 보정 모드가 결정된다는 것을 의미한다. 상기 복수의 보정 모드들은 제1모드와 제2모드를 포함한다. 1 to 5, the supply voltage terminal (V DD ) or the output terminal (VOUT) of the integrated circuit 20 is a calibration signal (S CAL ) including one of a plurality of correction modes. Receive (S10). That the calibration signal S CAL includes one of the plurality of correction modes means that one of the plurality of correction modes is determined according to the level of the calibration signal S CAL . The plurality of correction modes include a first mode and a second mode.

집적 회로(20)의 공급 전압 단자(VDD), 또는 출력 단자(VOUT)는 상기 어느 하나의 보정 모드를 결정하기 위한 클럭 신호(SCLK)를 수신한다(S20). The supply voltage terminal (V DD ) or the output terminal (VOUT) of the integrated circuit 20 receives a clock signal (S CLK ) for determining one of the correction modes (S20).

클럭 신호(SCLK)의 상승 에지, 또는 하강 에지에 따라 캘리브레이션 신호(SCAL)의 레벨이 검출되고, 검출되 레벨에 따라 제1모드, 또는 제2모드가 결정된다. The level of the calibration signal (S CAL ) is detected according to the rising edge or falling edge of the clock signal (S CLK ), and the first mode or the second mode is determined according to the detected level.

도 6은 본 발명의 다른 실시 예에 따른 마이크로폰의 블록도를 나타낸다.Figure 6 shows a block diagram of a microphone according to another embodiment of the present invention.

도 6을 참고하면, 마이크로폰(100')은 도 1에 도시된 마이크로폰(100)과 유사하다. 도 6에서는 도 1에 도시된 마이크로폰(100)과의 차이점에 대해서만 설명한다. Referring to FIG. 6, the microphone 100' is similar to the microphone 100 shown in FIG. 1. In FIG. 6, only the differences from the microphone 100 shown in FIG. 1 are explained.

집적 회로(20')의 공급 전압 단자(VDD)에는 마이크로폰(100)의 동작을 위해 필요한 전압이 수신되거나, 상기 바이어스 전압, 또는 증폭기(40)의 이득을 조정하기 위한 캘리브레이션(calibration) 신호(SCAL)가 수신된다. The supply voltage terminal (V DD ) of the integrated circuit 20' receives the voltage necessary for the operation of the microphone 100, or receives a calibration signal (calibration signal) for adjusting the bias voltage or the gain of the amplifier 40. S CAL ) is received.

집적 회로(20')의 출력 단자(VOUT)에는 마이크로폰(100)의 출력 신호가 출력되거나, 캘리브레이션 신호(SCAL)의 레벨을 검출하기 위한 클럭 신호(SCLK)가 수신된다. An output signal from the microphone 100 is output to the output terminal (VOUT) of the integrated circuit 20', or a clock signal (S CLK ) for detecting the level of the calibration signal (S CAL ) is received.

도 1의 집적 회로(20)의 공급 전압 단자(VDD)에는 캘리브레이션 신호(SCAL)의 레벨을 검출하기 위한 클럭 신호(SCLK)가 수신되나, 도 6의 집적 회로(20')의 공급 전압 단자(VDD)에는 증폭기(40)의 이득을 조정하기 위한 캘리브레이션(calibration) 신호(SCAL)가 수신된다는 점에서 차이가 있다. A clock signal (S CLK ) for detecting the level of the calibration signal (S CAL ) is received at the supply voltage terminal (V DD ) of the integrated circuit 20 of FIG. 1, but the supply of the integrated circuit 20' of FIG. 6 The difference is that a calibration signal (S CAL ) for adjusting the gain of the amplifier 40 is received at the voltage terminal (V DD ).

또한, 도 1의 집적 회로(20)의 출력 단자(VOUT)에는 캘리브레이션 신호(SCAL)가 수신되나, 도 6의 집적 회로(20')의 출력 단자(VOUT)에는 캘리브레이션 신호(SCAL)의 레벨을 검출하기 위한 클럭 신호(SCLK)가 수신된다는 점에서 차이가 있다. In addition, the calibration signal (S CAL ) is received at the output terminal (VOUT) of the integrated circuit 20 of FIG. 1, but the calibration signal (S CAL ) is received at the output terminal (VOUT) of the integrated circuit 20' of FIG. 6. The difference is that a clock signal (S CLK ) for detecting the level is received.

도 7은 도 6에 도시된 캘리브레이션 로직의 블록도를 나타낸다. FIG. 7 shows a block diagram of the calibration logic shown in FIG. 6.

도 6과 도 7을 참고하면, 캘리브레이션 로직(50')은 도 2의 캘리브레이션 로직(50)과 유사하다. 도 7에서는 도 2에 도시된 캘리브레이션 로직(50)과의 차이점에 대해서만 설명한다. Referring to Figures 6 and 7, the calibration logic 50' is similar to the calibration logic 50 of Figure 2. In FIG. 7, only the differences from the calibration logic 50 shown in FIG. 2 are explained.

클럭 입력 검출기(53')는 출력 단자(VOUT)로부터 클럭 신호(SCLK)가 수신되는지 여부를 판단한다. The clock input detector 53' determines whether the clock signal S CLK is received from the output terminal VOUT.

출력 단자(VOUT)로부터 클럭 신호(SCLK)가 수신된다고 판단될 때, 클럭 입력 검출기(53')는 스위치들(41, 43)이 오프(off)되도록 스위치 신호(SW)를 생성한다.When it is determined that the clock signal S CLK is received from the output terminal VOUT, the clock input detector 53' generates a switch signal SW so that the switches 41 and 43 are turned off.

클럭 입력 검출기(53')는 2.4V에서 3.6V 사이의 범위를 가지는 클럭 신호(SCLK)를 1.2V에서 1.8V 사이의 범위를 가지는 클럭 신호로 변환한다. The clock input detector 53' converts the clock signal S CLK ranging from 2.4V to 3.6V to a clock signal ranging from 1.2V to 1.8V.

클럭 입력 검출기(53')는 전압 분배기(voltage divider, 미도시)와 제1밴드갭 레퍼런스 회로(미도시)를 포함한다. The clock input detector 53' includes a voltage divider (not shown) and a first bandgap reference circuit (not shown).

1.2V에서 1.8V 사이의 범위를 가지는 클럭 신호로의 변환은 전압 분배기에 의해 수행된다. Conversion to a clock signal ranging from 1.2V to 1.8V is performed by a voltage divider.

제1밴드갭 레퍼런스 회로는 기준 전압(예컨대, 1.5V)을 생성한다. The first bandgap reference circuit generates a reference voltage (eg, 1.5V).

클럭 입력 검출기(53')는 제1밴드갭 레퍼런스 회로에 의해 생성된 기준 전압과 1.2V에서 1.8V 사이의 범위를 가지는 클럭 신호를 비교하여 클럭 신호(SCLK')를 추출한다. 클럭 입력 검출기(53')는 추출된 클럭 신호(SCLK')를 컨트롤 로직(51')으로 전송한다. The clock input detector 53' extracts a clock signal (S CLK ') by comparing a clock signal having a range between 1.2V and 1.8V with a reference voltage generated by the first bandgap reference circuit. The clock input detector 53' transmits the extracted clock signal (S CLK ') to the control logic 51'.

전원 클럭 추출기(57')는 공급 전압 단자(VDD)로부터 캘리브레이션 신호(SCAL)를 수신하는지 여부를 결정한다. 공급 전압 단자(VDD)로부터 캘리브레이션 신호(SCAL)가 수신된다고 판단될 때, 전원 클럭 추출기(57')는 수신된 캘리브레이션 신호(SCAL)를 데이터 신호 추출기(55)로 전송한다. The power clock extractor 57' determines whether to receive the calibration signal (S CAL ) from the supply voltage terminal (V DD ). When it is determined that the calibration signal (S CAL ) is received from the supply voltage terminal (V DD ), the power clock extractor 57' transmits the received calibration signal (S CAL ) to the data signal extractor 55.

데이터 신호 추출기(55')는 수신된 캘리브레이션 신호(SCAL)를 기준 전압(예컨대, 1.5V)과 비교하여 하이, 또는 로우 레벨을 가지는 데이터 신호(SCAL')를 추출한다. 수신된 캘리브레이션 신호(SCAL)는 0.6V에서 1.6V 사이의 범위를 가진다. 데이터 신호 추출기(55)는 제2밴드갭 레퍼런스 회로(미도시)를 포함한다. 제2밴드갭 레퍼런스 회로는 수신된 캘리브레이션 신호(SCAL)와 비교하기 위해 상기 기준 전압(예컨대, 1.5V)을 생성한다. 데이터 신호(SCAL')는 캘리브레이션 신호(SCAL')로 호칭될 수 있다. 데이터 신호 추출기(55')는 추출된 캘리브레이션 신호(SCAL')를 컨트롤 로직(51')으로 전송한다. The data signal extractor 55' extracts a data signal (S CAL ') having a high or low level by comparing the received calibration signal (S CAL ) with a reference voltage (eg, 1.5V). The received calibration signal (S CAL ) ranges from 0.6V to 1.6V. The data signal extractor 55 includes a second bandgap reference circuit (not shown). A second bandgap reference circuit generates the reference voltage (eg, 1.5V) for comparison with the received calibration signal (S CAL ). The data signal (S CAL ') may be called a calibration signal (S CAL '). The data signal extractor 55' transmits the extracted calibration signal (S CAL ') to the control logic 51'.

컨트롤 로직(51')은 데이터 신호 추출기(55')로부터 출력되는 신호(SCAL')와 클럭 입력 검출기(53')로부터 출력되는 신호(SCLK')를 수신하여 차치 펌프(30)의 바이어스 전압, 또는 증폭기(40)의 이득을 조정하기 위한 비트값들을 설정한다. The control logic 51' receives the signal (S CAL ') output from the data signal extractor 55' and the signal (S CLK ') output from the clock input detector 53' and sets the bias of the differential pump 30. Set bit values for adjusting the voltage or gain of the amplifier 40.

본 발명은 공급 전압 단자(VDD)와 출력 단자(VOUT)을 통해 단방향 통신으로 보정(calibration) 동작을 수행한다. 즉, 차치 펌프(30)의 바이어스 전압, 또는 증폭기(40)의 이득을 조정하기 위해 집적 회로(20)는 공급 전압 단자(VDD)와 출력 단자(VOUT)로부터 클럭 신호(SCLK)와 캘리브레이션 신호(SCAL)를 수신할 뿐, 차치 펌프(30)의 바이어스 전압, 또는 증폭기(40)의 이득을 조정하기 위해 집적 회로(20)로부터 어떠한 신호도 출력되지 않는다. The present invention performs a calibration operation through one-way communication through the supply voltage terminal (V DD ) and the output terminal (VOUT). That is, in order to adjust the bias voltage of the differential pump 30 or the gain of the amplifier 40, the integrated circuit 20 performs calibration with the clock signal (S CLK ) from the supply voltage terminal (V DD ) and the output terminal (VOUT). Only the signal S CAL is received, and no signal is output from the integrated circuit 20 to adjust the bias voltage of the differential pump 30 or the gain of the amplifier 40.

본 발명은 단방향 통신을 수행함으로써 양방향 통신과 대비할 때, 회로를 더 단순하게 구현할 수 있다. 따라서 집적 회로(20)의 면적을 크게 줄일 수 있어 원가 절감 및 생상성 향성의 효과가 있다. By performing one-way communication, the present invention can implement a circuit more simply when compared to two-way communication. Therefore, the area of the integrated circuit 20 can be greatly reduced, which has the effect of reducing costs and improving productivity.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.The present invention has been described with reference to an embodiment shown in the drawings, but this is merely illustrative, and those skilled in the art will understand that various modifications and other equivalent embodiments are possible therefrom. Therefore, the true scope of technical protection of the present invention should be determined by the technical spirit of the attached registration claims.

100: 마이크로폰; 45: 전압 레귤레이터;
10: 센서; 50: 캘리브레이션 로직;
20: 집적 회로; 60: 이 퓨즈;
30: 차지 펌프; 65: 전압 레귤레이터;
35: 전압 레귤레이터; 51: 컨트롤 로직;
40: 증폭기; 53: 클럭 입력 검출기;
41: 제1스위치; 55: 데이터 신호 추출기;
43: 제2스위치; 57: 전원 클럭 추출기;
58: 제1레지스터; 59: 제2레지스터; 100: microphone; 45: voltage regulator;
10: sensor; 50: Calibration logic;
20: integrated circuit; 60: This fuse;
30: Charge pump; 65: voltage regulator;
35: voltage regulator; 51: control logic;
40: amplifier; 53: clock input detector;
41: first switch; 55: data signal extractor;
43: second switch; 57: Power clock extractor;
58: first register; 59: second register;

Claims (10)

마이크로폰의 집적 회로에 있어서,
상기 마이크로폰의 출력 신호를 출력하거나, 상기 마이크로폰의 바이어스 생성기(bias generator)의 바이어스 전압, 또는 증폭기의 이득을 조정하기 위한 캘리브레이션(calibration) 신호를 수신하는 출력 단자;
상기 마이크로폰의 동작을 위해 필요한 전압을 수신하거나, 상기 캘리브레이션 신호의 레벨을 검출하기 위한 클럭 신호를 수신하는 공급 전압 단자; 및
상기 증폭기와 상기 출력 단자 사이에 연결되는 스위치를 포함하는 집적 회로.In the integrated circuit of the microphone,
An output terminal that outputs an output signal from the microphone or receives a calibration signal for adjusting the bias voltage of a bias generator of the microphone or the gain of an amplifier;
a supply voltage terminal that receives a voltage necessary for operation of the microphone or a clock signal for detecting the level of the calibration signal; and
An integrated circuit including a switch connected between the amplifier and the output terminal. 제1항에 있어서, 상기 캘리브레이션 신호는,
상기 집적 회로가 파워 오프(power off)될 때, 조정된 바이어스 전압 값, 또는 조정된 이득 값이 지워지는 제1모드; 및
상기 집적 회로가 파워 오프될 때, 상기 조정된 바이어스 전압 값, 또는 상기 조정된 이득 값이 지워지지 않는 제2모드를 포함하는 집적 회로. The method of claim 1, wherein the calibration signal is:
a first mode in which the adjusted bias voltage value or the adjusted gain value is erased when the integrated circuit is powered off; and
and a second mode in which the adjusted bias voltage value or the adjusted gain value is not erased when the integrated circuit is powered off. 제2항에 있어서, 상기 제1모드, 또는 상기 제2모드는,
상기 클럭 신호의 상승 에지, 또는 하강 에지에 따라 검출되는 상기 캘리브레이션 신호의 레벨들에 의해 결정되는 집적 회로. The method of claim 2, wherein the first mode or the second mode is:
An integrated circuit determined by levels of the calibration signal detected according to a rising edge or falling edge of the clock signal. 제1항에 있어서,
상기 출력 단자에서 정상 모드에서 상기 마이크로폰의 출력 신호가 출력되며,
상기 공급 전압 단자에서 상기 정상 모드에서 상기 마이크로폰의 동작을 위해 필요한 전압이 공급되는 집적 회로. According to paragraph 1,
The output signal of the microphone is output from the output terminal in normal mode,
An integrated circuit in which the voltage required for operation of the microphone in the normal mode is supplied from the supply voltage terminal. 제2항에 있어서,
상기 제1모드에서는 상기 클럭 신호의 상승 에지, 또는 하강 에지에 따라 결정되는 상기 캘리브레이션 신호의 레벨에 의해 상기 바이어스 전압, 또는 상기 증폭기의 이득이 조정되며,
상기 제2모드에서는 상기 클럭 신호의 에지에 관계 없이 상기 제1모드에서 결정된 상기 캘리브레이션 신호의 레벨에 의해 상기 제1모드에서 조정된 상기 바이어스 전압, 또는 상기 증폭기의 이득이 이 퓨즈에 저장되는 집적 회로. According to paragraph 2,
In the first mode, the bias voltage or the gain of the amplifier is adjusted according to the level of the calibration signal determined according to the rising edge or falling edge of the clock signal,
In the second mode, the bias voltage adjusted in the first mode by the level of the calibration signal determined in the first mode, regardless of the edge of the clock signal, or the gain of the amplifier is stored in this fuse. . 제1항에 있어서, 상기 집적 회로는,
아날로그-디지털 컨버터는 포함하지 않는 집적 회로. The method of claim 1, wherein the integrated circuit:
An integrated circuit that does not contain an analog-to-digital converter. 오디오 신호를 감지하고, 상기 오디오 신호에 기초하여 전기 신호를 생성하기 위해 구현된 센서; 및
상기 센서와 접속되는 집적 회로를 포함하며,
상기 집적 회로는,
상기 센서로 바이어스 전압을 공급하기 위한 바이어스 단자;
상기 센서로부터 출력되는 상기 전기 신호를 수신하기 위한 입력 단자;
마이크로폰의 출력 신호를 출력하거나, 상기 바이어스 전압, 또는 증폭기의 이득을 조정하기 위한 캘리브레이션(calibration) 신호를 수신하는 출력 단자;
상기 마이크로폰의 동작을 위해 필요한 전압을 수신하거나, 상기 캘리브레이션 신호의 레벨을 검출하기 위한 클럭 신호를 수신하는 공급 전압 단자; 및
상기 증폭기와 상기 출력 단자 사이에 연결되는 스위치를 포함하는 마이크로폰.A sensor implemented to detect an audio signal and generate an electrical signal based on the audio signal; and
It includes an integrated circuit connected to the sensor,
The integrated circuit is,
A bias terminal for supplying a bias voltage to the sensor;
an input terminal for receiving the electrical signal output from the sensor;
An output terminal for outputting a microphone output signal or receiving a calibration signal for adjusting the bias voltage or gain of the amplifier;
a supply voltage terminal that receives a voltage necessary for operation of the microphone or a clock signal for detecting the level of the calibration signal; and
A microphone including a switch connected between the amplifier and the output terminal. 복수의 보정 모드들 중 어느 하나의 보정 모드를 포함하는 캘리브레이션 신호를 수신하는 단계; 및
상기 어느 하나의 보정 모드를 결정하기 위한 클럭 신호를 수신하는 단계를 포함하며,
상기 복수의 보정 모드들일 때,
스위치에 의해 증폭기와 출력 단자는 연결되지 않는 마이크로폰의 보정 방법. Receiving a calibration signal including one of a plurality of calibration modes; and
Receiving a clock signal for determining one of the correction modes,
When using the plurality of correction modes,
A calibration method for a microphone in which the amplifier and output terminal are not connected by a switch. 제8항에 있어서,
상기 캘리브레이션 신호는 집적 회로의 상기 출력 단자를 통해 수신되며,
상기 클럭 신호는 상기 집적 회로의 공급 전압 단자를 통해 수신되는 마이크로폰의 보정 방법. According to clause 8,
The calibration signal is received through the output terminal of the integrated circuit,
A method for calibrating a microphone, wherein the clock signal is received through a supply voltage terminal of the integrated circuit. 제8항에 있어서,
상기 캘리브레이션 신호는 집적 회로의 공급 전압 단자를 통해 수신되며,
상기 클럭 신호는 상기 집적 회로의 상기 출력 단자를 통해 수신되는 마이크로폰의 보정 방법.











According to clause 8,
The calibration signal is received through a supply voltage terminal of the integrated circuit,
A method for calibrating a microphone, wherein the clock signal is received through the output terminal of the integrated circuit.
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Citations (3)

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US20100166228A1 (en) * 2008-12-30 2010-07-01 Colin Findlay Steele Apparatus and method for biasing a transducer
KR101619624B1 (en) * 2013-10-22 2016-05-10 인피니언 테크놀로지스 아게 System and method for automatic calibration of a transducer
KR101871811B1 (en) 2012-09-18 2018-06-28 한국전자통신연구원 Mems microphone using noise filter

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