KR102616238B1 - 박막 트랜지스터들을 위한 질소 풍부 실리콘 질화물 막들 - Google Patents

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Abstract

본 개시내용의 실시예들은 일반적으로 질소 풍부 실리콘 질화물 및 질소 풍부 실리콘 질화물을 증착하기 위한 방법들, 그리고 질소 풍부 실리콘 질화물을 함유하는 트랜지스터들 및 다른 디바이스들에 관한 것이다. 하나 이상의 실시예들에서, 패시베이션 막 스택은 가공물 상에 배치된 실리콘 산화물 층 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함한다. 질소 풍부 실리콘 질화물 층은 약 20at%(atomic percent) 내지 약 35at%의 실리콘 농도, 약 40at% 내지 약 75at%의 질소 농도, 및 약 10at% 내지 약 35at%의 수소 농도를 갖는다. 하나 이상의 예들에서, 패시베이션 막 스택은 실리콘 산화물 층, 질소 풍부 실리콘 질화물 층, 및 임의의 타입의 실리콘 질화물, 이를테면 질소 풍부 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물을 함유하는 제3 층을 포함한다.

Description

박막 트랜지스터들을 위한 질소 풍부 실리콘 질화물 막들
[0001] 본 개시내용의 실시예들은 일반적으로 증착 프로세스들에 관한 것으로, 특히 가공물들 상에 실리콘 질화물 및 다른 재료들을 증착하기 위한 기상 증착 프로세스들에 관한 것이다.
[0002] LCD(liquid crystal display)들, OLED(organic light emitting diode)들 및 마이크로 LED 패널들은 평판 디스플레이들에 빈번하게 사용된다. 통상적으로, LCD들은 일반적으로, 액정 재료 층이 사이에 끼워진 상태로 함께 결합된 2개의 유리 기판들을 포함한다. 유리 기판은 반도체 기판일 수 있거나, 유리, 석영, 사파이어 또는 투명 플라스틱 막과 같은 투명 기판일 수 있다. LCD는 또한 역광 조명을 위한 발광 다이오드들을 포함할 수 있다.
[0003] LCD들에 대한 해상도 요건들이 증가함에 따라, 픽셀들로 지칭되는 액정 셀의 상당수의 별개의 영역들을 제어하는 것이 바람직하게 되었다. 현대 디스플레이 패널들은 약 8백만 픽셀(4K 해상도), 약 3300만 픽셀(8K 해상도) 또는 더 많은 양의 픽셀들을 가질 수 있다. 적어도 동일한 수의 트랜지스터들이 유리 기판 상에 형성되어, 각각의 픽셀이 기판 상에 배치된 다른 픽셀들에 대해 활성화(energized) 상태와 비활성화(de-energized) 상태 간에 전환될 수 있다.
[0004] 실리콘 함유 재료들은 대부분의 TFT들을 위한 구축 블록이 되었다. LTPS(low temperature polysilicon) TFT를 위한 폴리실리콘 및 TFT에서 게이트 유전체 층, 계면 층, 패시베이션(passivation) 층 및/또는 심지어 에칭 정지 층을 형성하는 데 이용되는 컴포넌트와 같은 실리콘 함유 재료들이 채널 재료를 형성하는 데 사용되었다.
[0005] 금속 산화물 채널 기반 TFT들의 경우, 실리콘 함유 패시베이션 층들은 특히, In-Ga-Zn 산화물(IGZO) 채널 반도체에 대한 디바이스들을 습기 및 가스 확산으로부터 보호할 수 없다. IGZO 채널 반도체뿐만 아니라 다른 층들로의 습기(H2O) 및/또는 가스들(예컨대, H2, O2 및/또는 N2)의 확산은 전체 디바이스를 불안정화시킨다. 통상적으로, 수분 및 가스들이 다양한 하부 층들에 의해 생성될 수 있고, 수소 풍부 실리콘 산화물 및/또는 수소 풍부 실리콘 질화물을 함유하는 패시베이션 층들을 통해 또는 그러한 층들로부터 확산될 수 있다.
[0006] 따라서 TFT 또는 다른 타입들의 디바이스들 내의 습기 및/또는 가스들의 확산을 감소시키거나 제거하기 위한 패시베이션 재료들이 필요하다.
[0007] 본 개시내용의 실시예들은 일반적으로 질소 풍부 실리콘 질화물 및 질소 풍부 실리콘 질화물을 증착하기 위한 방법들, 그리고 질소 풍부 실리콘 질화물을 함유하는 트랜지스터들 및 다른 디바이스들에 관한 것이다. 하나 이상의 실시예들에서, 패시베이션 막 스택은 가공물 상에 배치된 실리콘 산화물 층 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함한다. 질소 풍부 실리콘 질화물 층은 약 20at%(atomic percent) 내지 약 35at%의 실리콘 농도, 약 40at% 내지 약 75at%의 질소 농도, 및 약 10at% 내지 약 35at%의 수소 농도를 갖는다. 하나 이상의 예들에서, 패시베이션 막 스택은 실리콘 산화물 층, 질소 풍부 실리콘 질화물 층, 및 임의의 타입의 실리콘 질화물, 이를테면 질소 풍부 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물을 함유하는 제3 층을 포함한다.
[0008] 다른 실시예들에서, 패시베이션 막 스택은 가공물 상에 배치된 실리콘 산화물 층 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함하며, 질소 풍부 실리콘 질화물 층은 약 1×10-8g/㎡/day 내지 약 1×10-4g/㎡/day의 수 저항률(water resistivity) 및 약 0.1% 내지 약 10%의 실리콘-수소 결합 농도를 갖고, 질소 풍부 실리콘 질화물 층은 1.03 초과 내지 약 2의 질소 대 실리콘 비를 갖는다. 일부 예들에서, 질소 풍부 실리콘 질화물 층은 약 0.5% 내지 약 6%의 실리콘-수소 결합 농도 및 30% 미만의 (질소-수소 결합 농도를 포함하는) 총 수소 결합 농도를 갖는다.
[0009] 일부 실시예들에서, 실리콘 질화물 재료를 증착하기 위한 방법은 가공물을 약 200℃ 내지 약 250℃의 온도로 가열하는 단계, PE-CVD(plasma-enhanced chemical vapor deposition) 프로세스 동안 가공물을 증착 가스에 노출시키는 단계, 및 가공물 상에 질소 풍부 실리콘 질화물 층을 증착하는 단계를 포함한다. 증착 가스는 실리콘 전구체, 질소 전구체 및 캐리어 가스를 함유하며, 증착 가스는 각각 약 1 : 약 4 내지 약 8의 범위 : 약 20 내지 약 80의 범위로 증착 가스 내의 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비(molar ratio)를 갖는다. 일부 예들에서, 증착 가스는 각각 약 1 : 약 5 내지 약 7의 범위 : 약 30 내지 약 50의 범위로 증착 가스 내의 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 갖는다. 하나 이상의 예들에서, 실리콘 전구체는 실란이거나 실란을 함유하고, 질소 전구체는 암모니아이거나 암모니아를 함유하고, 캐리어 가스는 질소(N2)이거나 N2를 함유한다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 단지 예시적인 실시예들만을 예시하는 것이며 따라서 그 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 동등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0011] 도 1은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 질소 풍부 실리콘 질화물 층을 포함하는 TFT(thin film transistor) 구조의 개략도이다.
[0012] 도 2는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 질소 풍부 실리콘 질화물 층을 포함하는 다른 TFT 구조의 개략도이다.
[0013] 도 3은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 질소 풍부 실리콘 질화물 층을 포함하는 다른 TFT 구조의 개략도이다.
[0014] 도 4는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 질소 풍부 실리콘 질화물 층을 포함하는 다른 TFT 구조의 개략도이다.
[0015] 도 5는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 질소 풍부 실리콘 질화물 층을 포함하는 다른 TFT 구조의 개략도이다.
[0016] 도 6은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 질소 풍부 실리콘 질화물 층을 포함하는 다른 TFT 구조의 개략도이다.
[0017] 도 7은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 2개의 질소 풍부 실리콘 질화물 층들을 포함하는 TFT 구조의 개략도이다.
[0018] 도 8은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 2개의 질소 풍부 실리콘 질화물 층들을 포함하는 다른 TFT 구조의 개략도이다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키기 위해, 가능한 경우, 동일한 참조 부호들이 사용되었다. 하나 이상의 실시예들의 엘리먼트들 및 특징들은 다른 실시예들에 유리하게 포함될 수 있다는 것이 고려된다.
[0020] 본 개시내용의 실시예들은 일반적으로, 질소 풍부 실리콘 질화물을 함유하는 패시베이션 막 스택, 패시베이션 막 스택을 증착하기 위한 방법들, 및 패시베이션 막 스택을 포함하는 트랜지스터들 및 다른 디바이스들에 관한 것이다. 하나 이상의 실시예들에서, 패시베이션 막 스택은 가공물 상에 배치된 실리콘 산화물 층 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함한다. 일부 예들에서, 패시베이션 막 스택은 가공물 상에 배치되며, 실리콘 산화물 층, 질소 풍부 실리콘 질화물 층, 및 임의의 타입의 실리콘 질화물, 이를테면 질소 풍부 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물을 함유하는 제3 층을 포함한다.
[0021] 질소 풍부 실리콘 질화물 층은 종래의 실리콘 질화물보다 더 많은 질소 및/또는 더 적은 수소를 함유한다. 종래의 실리콘 질화물들은 통상적으로 질소 부족 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물이다. 이에 따라, 수소 풍부 실리콘 질화물 층은 본 명세서에서 설명되고 논의되는 질소 풍부 실리콘 질화물 층보다 더 높은 수소 농도를 갖는다. 또한, 질소 풍부 실리콘 질화물 층은 질소 부족 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물보다 더 큰 수 저항률을 갖는다.
[0022] 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 약 20at%(atomic percent), 약 22at%, 약 24at%, 약 25at%, 약 26at%, 약 27at%, 약 28at%, 약 29at%, 약 30at%, 또는 약 31at% 내지 약 32at%, 약 33at%, 약 34at%, 약 35at%, 약 36at%, 약 37at%, 약 38at%, 또는 이보다 높은 실리콘 농도를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 약 20at% 내지 약 38at%, 약 22at% 내지 약 38at%, 약 25at% 내지 약 38at%, 약 27at% 내지 약 38at%, 약 28at% 내지 약 38at%, 약 30at% 내지 약 38at%, 약 31at% 내지 약 38at%, 약 32at% 내지 약 38at%, 약 33at% 내지 약 38at%, 약 35at% 내지 약 38at%, 약 36at% 내지 약 38at%, 약 20at% 내지 약 35at%, 약 22at% 내지 약 35at%, 약 25at% 내지 약 35at%, 약 27at% 내지 약 35at%, 약 28at% 내지 약 35at%, 약 30at% 내지 약 35at%, 약 31at% 내지 약 35at%, 약 32at% 내지 약 35at%, 약 33at% 내지 약 35at%, 약 20at% 내지 약 34at%, 약 22at% 내지 약 34at%, 약 25at% 내지 약 34at%, 약 27at% 내지 약 34at%, 약 28at% 내지 약 34at%, 약 30at% 내지 약 34at%, 약 31at% 내지 약 34at%, 약 32at% 내지 약 34at%, 약 33at% 내지 약 34at%, 약 20at% 내지 약 33at%, 약 22at% 내지 약 33at%, 약 25at% 내지 약 33at%, 약 27at% 내지 약 33at%, 약 28at% 내지 약 33at%, 약 30at% 내지 약 33at%, 약 31at% 내지 약 33at%, 또는 약 32at% 내지 약 33at%의 실리콘 농도를 갖는다.
[0023] 일부 실시예들에서, 질소 풍부 실리콘 질화물 층은 약 40at%, 약 42at%, 약 43at%, 약 44at%, 약 45at%, 약 46at%, 약 48at%, 약 50at%, 또는 약 52at% 내지 약 54at%, 약 55at%, 약 58at%, 약 60at%, 약 65at%, 약 70at%, 약 72at%, 약 75at%, 또는 이보다 높은 질소 농도를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 약 40at% 내지 약 75at%, 약 42at% 내지 약 75at%, 약 43at% 내지 약 75at%, 약 44at% 내지 약 75at%, 약 45at% 내지 약 75at%, 약 48at% 내지 약 75at%, 약 50at% 내지 약 75at%, 약 55at% 내지 약 75at%, 약 60at% 내지 약 75at%, 약 65at% 내지 약 75at%, 약 70at% 내지 약 75at%, 약 40at% 내지 약 65at%, 약 42at% 내지 약 65at%, 약 43at% 내지 약 65at%, 약 44at% 내지 약 65at%, 약 45at% 내지 약 65at%, 약 48at% 내지 약 65at%, 약 50at% 내지 약 65at%, 약 55at% 내지 약 65at%, 약 60at% 내지 약 65at%, 약 62at% 내지 약 65at%, 약 40at% 내지 약 58at%, 약 42at% 내지 약 58at%, 약 43at% 내지 약 58at%, 약 44at% 내지 약 58at%, 약 45at% 내지 약 58at%, 약 48at% 내지 약 58at%, 약 50at% 내지 약 58at%, 약 55at% 내지 약 58at%, 약 40at% 내지 약 55at%, 약 42at% 내지 약 55at%, 약 43at% 내지 약 55at%, 약 44at% 내지 약 55at%, 약 45at% 내지 약 55at%, 약 48at% 내지 약 55at%, 약 50at% 내지 약 55at%, 또는 약 52at% 내지 약 55at%의 질소 농도를 갖는다.
[0024] 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 약 10at%, 약 12at%, 약 15at%, 약 18at%, 또는 약 20at% 내지 약 21at%, 약 22at%, 약 23at%, 약 25at%, 약 27at%, 약 30at%, 약 32at%, 약 35at%, 또는 이보다 높은 수소 농도를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 약 10at% 내지 약 35at%, 약 12at% 내지 약 35at%, 약 15at% 내지 약 35at%, 약 18at% 내지 약 35at%, 약 19at% 내지 약 35at%, 약 20at% 내지 약 35at%, 약 21at% 내지 약 35at%, 약 22at% 내지 약 35at%, 약 23at% 내지 약 35at%, 약 24at% 내지 약 35at%, 약 25at% 내지 약 35at%, 약 28at% 내지 약 35at%, 약 30at% 내지 약 35at%, 약 10at% 내지 약 25at%, 약 12at% 내지 약 25at%, 약 15at% 내지 약 25at%, 약 18at% 내지 약 25at%, 약 19at% 내지 약 25at%, 약 20at% 내지 약 25at%, 약 21at% 내지 약 25at%, 약 22at% 내지 약 25at%, 약 23at% 내지 약 25at%, 약 24at% 내지 약 25at%, 약 10at% 내지 약 23at%, 약 12at% 내지 약 23at%, 약 15at% 내지 약 23at%, 약 18at% 내지 약 23at%, 약 19at% 내지 약 23at%, 약 20at% 내지 약 23at%, 약 21at% 내지 약 23at%, 또는 약 22at% 내지 약 23at%의 수소 농도를 갖는다.
[0025] 하나 이상의 예들에서, 질소 풍부 실리콘 질화물 층은 약 20at% 내지 약 35at%의 실리콘 농도, 약 40at% 내지 약 75at%의 질소 농도, 및 약 10at% 내지 약 35at%의 수소 농도를 갖는다. 다른 예들에서, 질소 풍부 실리콘 질화물 층은 약 27at% 내지 약 34at%의 실리콘 농도, 약 42at% 내지 약 65at%의 질소 농도, 및 약 18at% 내지 약 25at%의 수소 농도를 갖는다. 일부 예들에서, 질소 풍부 실리콘 질화물 층은 약 28at% 내지 약 33at%의 실리콘 농도, 약 43at% 내지 약 58at%의 질소 농도, 및 약 19at% 내지 약 23at%의 수소 농도를 갖는다.
[0026] 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 1 초과, 1.02 초과, 1.03 초과 또는 1.05 초과, 이를테면 약 1.06, 약 1.08, 약 1.10, 약 1.12, 약 1.15, 약 1.18, 약 1.20, 약 1.22, 또는 약 1.25 내지 약 1.28, 약 1.30, 약 1.35, 약 1.38, 약 1.40, 약 1.45, 약 1.50, 약 1.55, 약 1.60, 약 1.80, 약 1.90, 약 2, 또는 이보다 높은 질소 대 실리콘 비를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 1.03 초과 내지 약 2, 1.03 초과 내지 약 1.9, 1.03 초과 내지 약 1.8, 1.03 초과 내지 약 1.7, 1.03 초과 내지 약 1.6, 1.03 초과 내지 약 1.5, 1.03 초과 내지 약 1.45, 1.03 초과 내지 약 1.4, 1.03 초과 내지 약 1.39, 1.03 초과 내지 약 1.38, 1.03 초과 내지 약 1.36, 1.03 초과 내지 약 1.35, 1.03 초과 내지 약 1.3, 1.03 초과 내지 약 1.25, 1.03 초과 내지 약 1.2, 1.03 초과 내지 약 1.15, 1.03 초과 내지 약 1.1, 약 1.05 내지 약 2, 약 1.05 내지 약 1.9, 약 1.05 내지 약 1.8, 약 1.05 내지 약 1.7, 약 1.05 내지 약 1.6, 약 1.05 내지 약 1.5, 약 1.05 내지 약 1.45, 약 1.05 내지 약 1.4, 약 1.05 내지 약 1.39, 약 1.05 내지 약 1.38, 약 1.05 내지 약 1.36, 약 1.05 내지 약 1.35, 약 1.05 내지 약 1.3, 약 1.05 내지 약 1.25, 약 1.05 내지 약 1.2, 약 1.05 내지 약 1.15, 약 1.05 내지 약 1.1, 약 1.1 내지 약 2, 약 1.1 내지 약 1.9, 약 1.1 내지 약 1.8, 약 1.1 내지 약 1.7, 약 1.1 내지 약 1.6, 약 1.1 내지 약 1.5, 약 1.1 내지 약 1.45, 약 1.1 내지 약 1.4, 약 1.1 내지 약 1.39, 약 1.1 내지 약 1.38, 약 1.1 내지 약 1.36, 약 1.1 내지 약 1.35, 약 1.1 내지 약 1.3, 약 1.1 내지 약 1.25, 약 1.1 내지 약 1.2, 약 1.1 내지 약 1.15, 약 1.2 내지 약 2, 약 1.2 내지 약 1.9, 약 1.2 내지 약 1.8, 약 1.2 내지 약 1.7, 약 1.2 내지 약 1.6, 약 1.2 내지 약 1.5, 약 1.2 내지 약 1.45, 약 1.2 내지 약 1.4, 약 1.2 내지 약 1.39, 약 1.2 내지 약 1.38, 약 1.2 내지 약 1.36, 약 1.2 내지 약 1.35, 약 1.2 내지 약 1.3, 또는 약 1.2 내지 약 1.25의 질소 대 실리콘 비를 갖는다.
[0027] 일부 실시예들에서, 질소 풍부 실리콘 질화물 층은 FT-IR(Fourier-transform infrared) 분광기 측정들에 의해 결정될 때, 약 0.05%, 약 0.1%, 약 0.2%, 약 0.5%, 약 0.8%, 약 1%, 약 1.2%, 약 1.5%, 약 1.8%, 또는 약 2% 내지 약 2.2%, 약 2.5%, 약 2.8%, 약 3%, 약 3.5%, 약 4%, 약 5%, 약 6%, 약 8%, 약 10%, 약 12%, 약 14%, 약 15%, 약 16%, 약 17%, 또는 18% 미만의 실리콘-수소 결합 농도를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 FT-IR 분광법 측정들에 의해 결정될 때, 약 0.1% 내지 18% 미만, 약 0.1% 내지 약 17%, 약 0.1% 내지 약 15%, 약 0.1% 내지 약 12%, 약 0.1% 내지 약 10%, 약 0.1% 내지 약 8%, 약 0.1% 내지 약 6%, 약 0.1% 내지 약 5%, 약 0.1% 내지 약 4%, 약 0.1% 내지 약 3%, 약 0.1% 내지 약 2%, 약 0.1% 내지 약 1%, 약 0.5% 내지 18% 미만, 약 0.5% 내지 약 17%, 약 0.5% 내지 약 15%, 약 0.5% 내지 약 12%, 약 0.5% 내지 약 10%, 약 0.5% 내지 약 8%, 약 0.5% 내지 약 6%, 약 0.5% 내지 약 5%, 약 0.5% 내지 약 4%, 약 0.5% 내지 약 3%, 약 0.5% 내지 약 2%, 약 0.5% 내지 약 1%, 약 1% 내지 18% 미만, 약 1% 내지 약 17%, 약 1% 내지 약 15%, 약 1% 내지 약 12%, 약 1% 내지 약 10%, 약 1% 내지 약 8%, 약 1% 내지 약 6%, 약 1% 내지 약 5%, 약 1% 내지 약 4%, 약 1% 내지 약 3%, 약 1% 내지 약 2%, 또는 약 1% 내지 약 1.5%의 실리콘-수소 결합 농도를 갖는다.
[0028] 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 FT-IR 분광법 측정들에 의해 결정될 때, 약 1%, 약 3%, 약 5%, 약 6%, 약 8%, 약 10%, 약 12%, 약 15%, 또는 약 18% 내지 약 20%, 약 22%, 약 25%, 약 26%, 약 27%, 약 28%, 약 28%, 또는 약 30%의 질소-수소 결합 농도를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 FT-IR 분광법 측정들에 의해 결정될 때, 약 1% 내지 약 30%, 약 3% 내지 약 30%, 약 5% 내지 약 30%, 약 8% 내지 약 30%, 약 10% 내지 약 30%, 약 12% 내지 약 30%, 약 15% 내지 약 30%, 약 18% 내지 약 30%, 약 20% 내지 약 30%, 약 25% 내지 약 30%, 약 1% 내지 약 25%, 약 3% 내지 약 25%, 약 5% 내지 약 25%, 약 8% 내지 약 25%, 약 10% 내지 약 25%, 약 12% 내지 약 25%, 약 15% 내지 약 25%, 약 18% 내지 약 25%, 약 20% 내지 약 25%, 약 1% 내지 약 22%, 약 3% 내지 약 22%, 약 5% 내지 약 22%, 약 8% 내지 약 22%, 약 10% 내지 약 22%, 약 12% 내지 약 22%, 약 15% 내지 약 22%, 약 18% 내지 약 22%, 또는 약 20% 내지 약 22%의 질소-수소 결합 농도를 갖는다.
[0029] 질소 풍부 실리콘 질화물 층의 총 수소 결합 농도는 실리콘-수소 결합 농도와 질소-수소 결합 농도의 합이다. 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 FT-IR 분광법 측정들에 의해 결정될 때, 30% 미만, 이를테면 약 1%, 약 2%, 약 3%, 약 5%, 약 6%, 약 8%, 약 10%, 약 12%, 약 15%, 약 16%, 또는 약 18% 내지 약 20%, 약 22%, 약 23%, 약 24%, 약 25%, 약 26%, 약 27%, 약 28%, 약 28%, 약 29%, 또는 30% 미만의 총 수소 결합 농도를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 FT-IR 분광법 측정들에 의해 결정될 때, 약 1% 내지 30% 미만, 약 3% 내지 30% 미만, 약 5% 내지 30% 미만, 약 8% 내지 30% 미만, 약 10% 내지 30% 미만, 약 12% 내지 30% 미만, 약 15% 내지 30% 미만, 약 18% 내지 30% 미만, 약 20% 내지 30% 미만, 약 25% 내지 30% 미만, 약 1% 내지 약 28%, 약 3% 내지 약 28%, 약 5% 내지 약 28%, 약 8% 내지 약 28%, 약 10% 내지 약 28%, 약 12% 내지 약 28%, 약 15% 내지 약 28%, 약 18% 내지 약 28%, 약 20% 내지 약 28%, 약 1% 내지 약 24%, 약 3% 내지 약 24%, 약 5% 내지 약 24%, 약 8% 내지 약 24%, 약 10% 내지 약 24%, 약 12% 내지 약 24%, 약 15% 내지 약 24%, 약 18% 내지 약 24%, 약 20% 내지 약 24%, 약 1% 내지 약 23%, 약 3% 내지 약 23%, 약 5% 내지 약 23%, 약 8% 내지 약 23%, 약 10% 내지 약 23%, 약 12% 내지 약 23%, 약 15% 내지 약 23%, 약 16% 내지 약 23%, 약 18% 내지 약 23%, 또는 약 20% 내지 약 23%의 질소-수소 결합 농도를 갖는다.
[0030] 질소 풍부 실리콘 질화물 층은 종래의 실리콘 질화물들과 비교할 때 비교적 높은 수 저항률을 갖는다. 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 85% 상대 습도 및 85℃에서 수행된 WVTR(Water Vapor Transmission Rate) 표준 테스트에 따라, 약 1×10-8g/㎡/day 이상, 이를테면 약 2×10-8g/㎡/day, 약 5×10-8g/㎡/day, 약 1×10-7g/㎡/day, 약 5×10-7g/㎡/day, 약 1×10-6g/㎡/day, 또는 약 5×10-6g/㎡/day 내지 약 1×10-5g/㎡/day, 약 5×10-5g/㎡/day, 약 1×10-4g/㎡/day, 약 5×10-4g/㎡/day 또는 약 1×10-3g/㎡/day의 수 저항률을 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 층은 85% 상대 습도 및 85℃에서 수행된 WVTR 표준 테스트에 따라, 약 1×10-8g/㎡/day 내지 약 1×10-4g/㎡/day, 약 1×10-7g/㎡/day 내지 약 5×10-4g/㎡/day, 또는 약 5×10-6g/㎡/day 내지 약 1×10-5g/㎡/day의 수 저항률을 갖는다. 하나 이상의 예들에서, 약 2,000Å의 두께를 갖는 질소 풍부 실리콘 질화물 층은 100% 상대 습도 및 40℃에서 수행된 WVTR 표준 테스트에 따라, 약 2.8×10-4g/㎡/day 내지 약 4×10-4g/㎡/day의 수 저항률을 갖는다.
[0031] 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 재료 또는 층을 증착하기 위한 방법들은 가공물을 프로세스 온도까지 가열하는 단계, PE-CVD(plasma-enhanced chemical vapor deposition) 프로세스 동안 가공물을 증착 가스에 노출시키는 단계, 및 가공물 상에 질소 풍부 실리콘 질화물 재료 또는 층을 증착하는 단계를 포함한다. 다른 실시예들에서, 질소 풍부 실리콘 질화물 재료 또는 층을 증착하기 위한 방법들은 가공물을 프로세스 온도까지 가열하는 단계, 열 ALD(atomic layer deposition) 프로세스 또는 PE-ALD(plasma-enhanced ALD) 프로세스 동안 가공물을 실리콘 전구체 및 질소 전구체에 순차적으로 노출시키는 단계, 및 가공물 상에 질소 풍부 실리콘 질화물 재료 또는 층을 증착하는 단계를 포함한다. 본 명세서에서 설명되고 논의되는 실시예들에서, 가공물은 기판, TFT(thin film transistor) 구조 또는 TFT 구조의 부분들, 게이트 구조 또는 게이트 구조의 부분들, 또는 디스플레이, 반도체, 광전지(photovoltaic), 마이크로일렉트로닉스(microelectronics) 및/또는 다른 분야들과 관련된 임의의 다른 타입의 전자 디바이스 또는 이러한 전자 디바이스의 부분들일 수 있거나 이들을 포함할 수 있다. 일부 예들에서, 가공물은 실리콘 산화물을 함유하는 하나 이상의 층들을 포함한다. 하나 이상의 예들에서, 이 방법은 가공물 상에 실리콘 산화물 층을 증착한 다음, 실리콘 산화물 층 상에 질소 풍부 실리콘 질화물 층을 증착하는 단계를 포함한다.
[0032] PE-CVD 또는 다른 증착 프로세스 동안, 기판 또는 가공물은 프로세스 온도까지 가열되거나 프로세스 온도로 유지될 수 있다. 프로세스 온도는 약 25℃, 약 50℃, 약 80℃, 약 100℃, 약 150℃, 또는 약 200℃ 내지 약 220℃, 약 235℃, 약 250℃, 약 280℃, 약 300℃, 약 350℃, 약 400℃, 또는 그 초과일 수 있다. 예를 들어, 프로세스 온도는 약 25℃ 내지 약 400℃, 약 25℃ 내지 약 300℃, 약 25℃ 내지 약 280℃, 약 25℃ 내지 약 265℃, 약 25℃ 내지 약 250℃, 약 25℃ 내지 약 235℃, 약 25℃ 내지 약 220℃, 약 25℃ 내지 약 200℃, 약 25℃ 내지 약 180℃, 약 25℃ 내지 약 150℃, 약 25℃ 내지 약 125℃, 약 25℃ 내지 약 100℃, 약 25℃ 내지 약 80℃, 약 25℃ 내지 약 50℃, 약 100℃ 내지 약 400℃, 약 100℃ 내지 약 300℃, 약 100℃ 내지 약 280℃, 약 100℃ 내지 약 265℃, 약 100℃ 내지 약 250℃, 약 100℃ 내지 약 235℃, 약 100℃ 내지 약 220℃, 약 100℃ 내지 약 200℃, 약 100℃ 내지 약 180℃, 약 100℃ 내지 약 150℃, 약 100℃ 내지 약 125℃, 약 200℃ 내지 약 400℃, 약 200℃ 내지 약 300℃, 약 200℃ 내지 약 280℃, 약 200℃ 내지 약 265℃, 약 200℃ 내지 약 250℃, 약 200℃ 내지 약 235℃, 약 200℃ 내지 약 220℃, 약 220℃ 내지 약 250℃, 약 230℃ 내지 약 250℃, 또는 약 235℃ 내지 약 250℃일 수 있다. 하나 이상의 예들에서, 프로세스 온도는 350℃ 미만, 300℃ 미만, 280℃ 미만, 265℃ 미만, 250℃ 미만, 235℃, 또는 200℃ 미만이다.
[0033] 하나 이상의 실시예들에서, PE-CVD 또는 다른 증착 프로세스 동안, 증착 가스는 하나 이상의 실리콘 전구체들, 하나 이상의 질소 전구체들, 및 하나 이상의 캐리어 가스들을 포함할 수 있다. 실리콘 전구체는 실란, 디실란, 트리실란, 테트라실란, 실리콘 사불화물, 또는 이들의 임의의 조합 중 하나 이상이거나 이들을 포함할 수 있다. 질소 전구체는 암모니아, 히드라진, 메틸아민, 디메틸아민, 질소(N2), 이들의 플라즈마들, 또는 이들의 임의의 조합 중 하나 이상이거나 이들을 포함할 수 있다. 캐리어 가스는 질소(N2), 수소(H2), 아르곤, 헬륨, 네온, 크세논, 크립톤, 또는 이들의 임의의 조합 중 하나 이상이거나 이들을 포함할 수 있다. 하나 이상의 예들에서, 실리콘 전구체는 실란이거나 실란을 함유하고, 질소 전구체는 암모니아이거나 암모니아를 함유하고, 캐리어 가스는 질소이거나 질소를 함유한다.
[0034] 증착 가스 내의 실리콘 전구체의 유량은 약 100sccm(standard cubic centimeters per minute), 약 150sccm, 약 180sccm, 약 200sccm, 약 220sccm, 또는 약 250sccm 내지 약 280sccm, 약 300sccm, 약 320sccm, 약 350sccm, 약 400sccm, 약 450sccm, 약 500sccm, 약 650sccm, 약 800sccm 또는 약 1,000sccm일 수 있다. 예를 들어, 실리콘 전구체의 유량은 약 100sccm 내지 약 1,000sccm, 약 100sccm 내지 약 800sccm, 약 100sccm 내지 약 500sccm, 약 100sccm 내지 약 400sccm, 약 100sccm 내지 약 350sccm, 약 100sccm 내지 약 300sccm, 약 100sccm 내지 약 250sccm, 약 100sccm 내지 약 200sccm, 약 200sccm 내지 약 1,000sccm, 약 200sccm 내지 약 800sccm, 약 200sccm 내지 약 500sccm, 약 200sccm 내지 약 400sccm, 약 200sccm 내지 약 350sccm, 약 200sccm 내지 약 300sccm, 약 200sccm 내지 약 250sccm, 약 200sccm 내지 약 225sccm, 약 250sccm 내지 약 1,000sccm, 약 250sccm 내지 약 800sccm, 약 250sccm 내지 약 500sccm, 약 250sccm 내지 약 400sccm, 약 250sccm 내지 약 350sccm, 약 250sccm 내지 약 300sccm, 약 250sccm 내지 약 280sccm, 약 270sccm 내지 약 300sccm, 약 285sccm 내지 약 300sccm, 약 270sccm 내지 약 320sccm, 또는 약 285sccm 내지 약 320sccm일 수 있다.
[0035] 증착 가스 내의 질소 전구체의 유량은 약 800sccm, 약 1,000sccm, 약 1,200sccm, 약 1,350sccm, 약 1,500sccm, 또는 약 1,600sccm 내지 약 1,650sccm, 약 1,700sccm, 약 1,800sccm, 약 2,000sccm, 약 2,200sccm, 약 2,500sccm, 약 3,000sccm, 약 3,500sccm, 약 4,000sccm 또는 약 5,000sccm일 수 있다. 예를 들어, 질소 전구체의 유량은 약 1,000sccm 내지 약 5,000sccm, 약 1,000sccm 내지 약 4,000sccm, 약 1,000sccm 내지 약 3,000sccm, 약 1,000sccm 내지 약 2,500sccm, 약 1,000sccm 내지 약 2,000sccm, 약 1,000sccm 내지 약 1,800sccm, 약 1,000sccm 내지 약 1,500sccm, 약 1,500sccm 내지 약 5,000sccm, 약 1,500sccm 내지 약 4,000sccm, 약 1,500sccm 내지 약 3,000sccm, 약 1,500sccm 내지 약 2,500sccm, 약 1,500sccm 내지 약 2,000sccm, 약 1,500sccm 내지 약 1,800sccm, 약 1,800sccm 내지 약 5,000sccm, 약 1,800sccm 내지 약 4,000sccm, 약 1,800sccm 내지 약 3,000sccm, 약 1,800sccm 내지 약 2,500sccm, 또는 약 1,800sccm 내지 약 2,000sccm일 수 있다.
[0036] 증착 가스 내의 캐리어 가스의 유량은 약 1SLM(standard liters per minute), 약 3SLM, 약 4SLM, 약 5SLM, 약 6SLM, 또는 약 8SLM 내지 약 9SLM, 약 10SLM, 약 12SLM, 약 15SLM, 약 18SLM, 약 20SLM, 약 22SLM, 약 25SLM 또는 약 30SLM일 수 있다. 예를 들어, 캐리어 가스의 유량은 약 1SLM 내지 약 30SLM, 약 5SLM 내지 약 30SLM, 약 8SLM 내지 약 30SLM, 약 10SLM 내지 약 30SLM, 약 12SLM 내지 약 30SLM, 약 15SLM 내지 약 30SLM, 약 20SLM 내지 약 30SLM, 약 1SLM 내지 약 20SLM, 약 5SLM 내지 약 20SLM, 약 8SLM 내지 약 20SLM, 약 10SLM 내지 약 20SLM, 약 12SLM 내지 약 20SLM, 약 15SLM 내지 약 20SLM, 약 18SLM 내지 약 20SLM, 약 1SLM 내지 약 15SLM, 약 5SLM 내지 약 15SLM, 약 8SLM 내지 약 15SLM, 약 10SLM 내지 약 15SLM, 약 12SLM 내지 약 15SLM, 또는 약 13SLM 내지 약 15SLM일 수 있다.
[0037] 하나 이상의 예들에서, 증착 가스는 각각 약 1의 실리콘 전구체 : 약 4 내지 약 8의 범위의 질소 전구체 : 약 20 내지 약 80의 범위의 캐리어 가스인 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 갖는다. 다른 예들에서, 증착 가스는 각각 약 1의 실리콘 전구체 : 약 5 내지 약 7의 범위의 질소 전구체 : 약 30 내지 약 50의 범위의 캐리어 가스인 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 갖는다. 일부 예들에서, 증착 가스는 각각 약 1의 실리콘 전구체 : 약 5.5 내지 약 6.5의 범위의 질소 전구체 : 약 35 내지 약 45의 범위의 캐리어 가스인 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 갖는다.
[0038] PE-CVD 또는 다른 증착 프로세스는 CCP(capacitive coupling plasma) 시스템, HDP(high density plasma)를 갖는 ICP(inductive coupling plasma) 시스템, 또는 RPS(remote plasma system), 또는 다른 PE-CVD 또는 PE-ALD 프로세스 챔버들 또는 시스템들과 같은 다양한 플라즈마 시스템들 상에서 수행될 수 있다. PE-CVD 또는 다른 증착 프로세스 동안, 플라즈마는 2,400와트(W) 미만, 이를테면 약 800W, 약 1,000W, 약 1,200W, 약 1,500W, 약 1,700W, 또는 약 1,800W 내지 약 1,900W, 약 2,000W, 약 2,100W, 약 2,200W 또는 약 2,300W의 RF 전력을 가질 수 있다. 예를 들어, 플라즈마는 약 800W 내지 2,400W 미만, 약 800W 내지 약 2,200W, 약 800W 내지 약 2,000W, 약 800W 내지 약 1,900W, 약 800W 내지 약 1,800W, 약 800W 내지 약 1,600W, 약 800W 내지 약 1,200W, 약 1,200W 내지 2,400W 미만, 약 1,200W 내지 약 2,200W, 약 1,200W 내지 약 2,000W, 약 1,200W 내지 약 1,900W, 약 1,200W 내지 약 1,800W, 약 1,200W 내지 약 1,600W, 약 1,200W 내지 약 1,500W, 약 1,500W 내지 2,400W 미만, 약 1,500W 내지 약 2,200W, 약 1,500W 내지 약 2,000W, 약 1,500W 내지 약 1,900W, 또는 약 1,500W 내지 약 1,800W의 RF 전력을 가질 수 있다.
[0039] 하나 이상의 실시예들에서, 질소 풍부 실리콘 질화물 층은 실리콘 산화물 층 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함하는 패시베이션 막 스택의 일부이다. 어떤 예에서, 패시베이션 막 스택은 또한, 질소 풍부 실리콘 질화물 층 상에 배치된 실리콘 질화물을 함유하는 제3 층을 포함한다. 제3 층은 질소 풍부 실리콘 질화물, 질소 부족 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물과 같은 임의의 타입의 실리콘 질화물이거나 이를 포함할 수 있다. 다른 실시예들에서, 질소 풍부 실리콘 질화물 층은, 실리콘 산화물을 함유하는 산화물 버퍼 층 상에 배치된, 질소 풍부 실리콘 질화물을 함유하는 산화물 버퍼 층을 포함하는 산화물 버퍼 막 스택의 일부이다.
[0040] 일부 실시예들에서, 실리콘 산화물 층 및/또는 실리콘 산화물을 함유하는 산화물 버퍼 층은 PE-CVD 프로세스 동안 증착되거나 다른 식으로 형성될 수 있다. PE-CVD 프로세스는 가공물을 산화물 증착 가스에 노출시키는 것, 그리고 실리콘 산화물 층 및/또는 실리콘 산화물을 함유하는 산화물 버퍼 층을 가공물 상에 증착하는 것을 포함한다. 산화물 증착 가스는 하나 이상의 실리콘 전구체들, 하나 이상의 산화제들, 및 선택적으로, 하나 이상의 캐리어 가스들을 포함할 수 있다. 실리콘 전구체는 실란, 디실란, 트리실란, 테트라실란, 실리콘 사불화물, 또는 이들의 임의의 조합 중 하나 이상이거나 이들을 포함할 수 있다. 산화제는 아산화질소, 산소, 오존, 물, 하나 이상의 과산화물들, 이들의 플라즈마들, 또는 이들의 임의의 조합 중 하나 이상이거나 이들을 포함할 수 있다. 캐리어 가스는, 포함된다면, 질소(N2), 수소(H2), 아르곤, 헬륨, 네온, 크립톤, 또는 이들의 임의의 조합 중 하나 이상이거나 이들을 포함할 수 있다. 하나 이상의 예들에서, 실리콘 전구체는 실란이거나 실란을 함유하며, 산화제는 아산화질소이거나 아산화질소를 함유한다.
[0041] 산화물 증착 가스 내의 실리콘 전구체의 유량은 약 20sccm, 약 35sccm, 약 50sccm, 약 60sccm, 약 80sccm, 또는 약 100sccm 내지 약 120sccm, 약 135sccm, 약 150sccm, 약 165sccm, 약 180sccm, 약 200sccm, 약 250sccm, 약 280sccm, 약 300sccm, 약 350sccm, 약 400sccm 또는 약 500sccm일 수 있다. 예를 들어, 실리콘 전구체의 유량은 약 20sccm 내지 약 500sccm, 약 20sccm 내지 약 400sccm, 약 20sccm 내지 약 350sccm, 약 20sccm 내지 약 300sccm, 약 20sccm 내지 약 250sccm, 약 20sccm 내지 약 220sccm, 약 20sccm 내지 약 200sccm, 약 20sccm 내지 약 180sccm, 약 20sccm 내지 약 165sccm, 약 20sccm 내지 약 150sccm, 약 20sccm 내지 약 135sccm, 약 20sccm 내지 약 120sccm, 약 20sccm 내지 약 100sccm, 약 20sccm 내지 약 80sccm, 약 20sccm 내지 약 50sccm, 약 100sccm 내지 약 500sccm, 약 100sccm 내지 약 400sccm, 약 100sccm 내지 약 350sccm, 약 100sccm 내지 약 300sccm, 약 100sccm 내지 약 250sccm, 약 100sccm 내지 약 220sccm, 약 100sccm 내지 약 200sccm, 약 100sccm 내지 약 180sccm, 약 100sccm 내지 약 165sccm, 약 100sccm 내지 약 150sccm, 약 100sccm 내지 약 135sccm, 약 100sccm 내지 약 120sccm, 약 140sccm 내지 약 500sccm, 약 140sccm 내지 약 400sccm, 약 140sccm 내지 약 350sccm, 약 140sccm 내지 약 300sccm, 약 140sccm 내지 약 250sccm, 약 140sccm 내지 약 220sccm, 약 140sccm 내지 약 200sccm, 약 140sccm 내지 약 180sccm, 약 140sccm 내지 약 165sccm, 또는 약 140sccm 내지 약 150sccm일 수 있다.
[0042] 산화물 증착 가스 내의 산화제의 유량은 약 1SLM, 약 2SLM, 약 3SLM, 약 4SLM, 약 5SLM, 또는 약 6SLM 내지 약 7SLM, 약 8SLM, 약 9SLM, 약 10SLM, 약 11SLM, 약 12SLM, 약 14SLM, 약 16SLM, 약 18SLM 또는 약 20SLM일 수 있다. 예를 들어, 산화물 증착 가스 내의 산화제의 유량은 약 1SLM 내지 약 20SLM, 약 1SLM 내지 약 18SLM, 약 1SLM 내지 약 15SLM, 약 1SLM 내지 약 12SLM, 약 1SLM 내지 약 10SLM, 약 1SLM 내지 약 8SLM, 약 1SLM 내지 약 6SLM, 약 1SLM 내지 약 5SLM, 약 4SLM 내지 약 20SLM, 약 4SLM 내지 약 18SLM, 약 4SLM 내지 약 15SLM, 약 4SLM 내지 약 12SLM, 약 4SLM 내지 약 10SLM, 약 4SLM 내지 약 8SLM, 약 4SLM 내지 약 6SLM, 약 8SLM 내지 약 20SLM, 약 8SLM 내지 약 18SLM, 약 8SLM 내지 약 15SLM, 약 8SLM 내지 약 12SLM, 또는 약 8SLM 내지 약 10SLM일 수 있다.
[0043] 일부 예들에서, PE-CVD 프로세스 동안, 산화물 증착 가스는 약 800W, 약 1,000W, 약 1,500W, 약 1,800W, 또는 약 2,000W 내지 약 2,200W, 약 2,500W, 약 2,800W, 약 3,000W, 약 3,500W, 약 4,000W, 약 4,500W, 약 5,000W, 또는 이보다 높은 RF 전력을 갖는 플라즈마에 노출된다. 예를 들어, PE-CVD 프로세스 동안, 산화물 증착 가스는 약 800W 내지 5,000W, 약 1,000W 내지 약 4,000W, 약 1,000W 내지 약 3,500W, 약 1,000W 내지 약 3,000W, 약 1,000W 내지 약 2,500W, 약 1,000W 내지 약 2,000W, 약 2,000W 내지 약 4,000W, 약 2,000W 내지 약 3,500W, 약 2,000W 내지 약 3,000W, 약 2,000W 내지 약 2,500W, 약 2,000W 내지 약 2,200W, 또는 약 2,800W 내지 약 3,200W의 RF 전력을 갖는 플라즈마에 노출된다.
[0044] 도 1은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 실리콘 산화물 층(160) 및 질소 풍부 실리콘 질화물 층(170)을 포함하는 패시베이션 막 스택(156)을 포함하는 TFT(thin film transistor) 구조(100)의 개략도이다. TFT 구조(100)는 기판(102) 상에 배치된 버퍼 층(110) 및 버퍼 층(110) 상에 배치된 제1 금속 층(120)을 포함한다. 버퍼 층(110)은 기판(102)과 제1 금속 층(120) 사이에 배치된다.
[0045] 기판(102)은 반도체 기판, 디스플레이 기판, 또는 임의의 다른 타입의 기판일 수 있다. 어떤 예에서, 기판(102)은 투명할 수 있다. 기판(102)은 유리, 석영, 사파이어, 플라스틱 또는 중합체(예컨대, 투명 플라스틱 막), 실리콘, 실리콘 산화물, 갈륨, 갈륨 비소, 이들의 도핑된 변형들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 버퍼 층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 버퍼 층(110)은 동일한 그리고/또는 상이한 재료들의 1개, 2개, 3개, 4개 또는 이보다 많은 층들을 포함할 수 있다. 일부 예들에서, 버퍼 층(110)은 실리콘 산화물 및 실리콘 질화물 스택들일 수 있거나 이들을 포함할 수 있다. 예를 들어, 버퍼 층(110)은 제1 실리콘 산화물 층, 제1 실리콘 산화물 층 상의 제1 실리콘 질화물 층, 제1 실리콘 질화물 층 상의 제2 실리콘 산화물 층을 포함할 수 있다. 버퍼 층(110)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 버퍼 층(110)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0046] 제1 금속 층(120)은 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨, 알루미늄, 크롬-몰리브덴, 구리-몰리브덴, 이들의 합금들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제1 금속 층(120)은 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 제1 금속 층(120)은 약 500Å 내지 약 10,000Å, 약 1,000Å 내지 약 10,000Å, 또는 약 1,500Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0047] TFT 구조(100)는, 제1 금속 층(120) 상에 그리고/또는 위에 배치되고 버퍼 층(110) 상에 배치되는 게이트 절연체 층(130)을 포함한다. 금속 산화물 층(140)이 게이트 절연체 층(130) 상에 배치된다. 제2 또는 접촉 금속 층(150)이 금속 산화물 층(140) 상에 그리고/또는 위에 배치되고 게이트 절연체 층(130) 상에 배치되어 게이트 구조를 형성한다.
[0048] 게이트 절연체 층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 이들의 실리케이트들, 이들의 질화물들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 게이트 절연체 층(130)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 게이트 절연체 층(130)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0049] 금속 산화물 층(140)은 몰리브덴 산화물, 구리 산화물, 알루미늄 산화물, 티타늄 산화물, 인듐 산화물, 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 이들의 합금들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 금속 산화물 층(140)은 약 50Å, 약 100Å, 약 250Å, 또는 약 500Å 내지 약 800Å, 약 1,000Å, 약 1,200Å, 약 1,500Å, 약 1,800Å 또는 약 2,000Å의 두께를 가질 수 있다. 예를 들어, 금속 산화물 층(140)은 약 50Å 내지 약 2,000Å, 약 100Å 내지 약 2,000Å, 또는 약 500Å 내지 약 1,500Å의 두께를 가질 수 있다.
[0050] 제2 또는 접촉 금속 층(150)은 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨, 알루미늄, 크롬-몰리브덴, 구리-몰리브덴, 이들의 합금들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제2 또는 접촉 금속 층(150)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 제2 또는 접촉 금속 층(150)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0051] 패시베이션 막 스택(156)은, 실리콘 산화물 층(160)이 접촉 금속 층(150), 금속 산화물 층(140), 게이트 절연체 층(130) 또는 이들의 임의의 조합 중 적어도 하나, 둘 또는 그 초과 상에 배치되도록 게이트 구조 상에 그리고 위에 배치된다. 하나 이상의 예들에서, 실리콘 산화물 층(160)은 접촉 금속 층(150), 금속 산화물 층(140) 및 게이트 절연체 층(130) 상에 배치된다. 질소 풍부 실리콘 질화물 층(170)은 실리콘 산화물 층(160) 상에 배치된다.
[0052] 실리콘 산화물 층(160)은 실리콘 이산화물 또는 실리카일 수 있거나 이를 포함할 수 있다. 실리콘 산화물 층(160)은 약 50㎚, 약 100㎚, 또는 약 200㎚ 내지 약 300㎚, 약 500㎚, 약 800㎚, 약 1,000㎚, 또는 이보다 두꺼운 두께를 가질 수 있다. 예를 들어, 실리콘 산화물 층(160)은 약 50㎚ 내지 약 1,000㎚, 약 50㎚ 내지 약 800㎚, 약 50㎚ 내지 약 500㎚, 약 50㎚ 내지 약 300㎚, 약 50㎚ 내지 약 200㎚, 약 50㎚ 내지 약 100㎚, 약 100㎚ 내지 약 1,000㎚, 약 100㎚ 내지 약 800㎚, 약 100㎚ 내지 약 500㎚, 약 100㎚ 내지 약 300㎚, 또는 약 100㎚ 내지 약 200㎚의 두께를 가질 수 있다.
[0053] 질소 풍부 실리콘 질화물 층(170)은 본 명세서에서 설명되고 논의되는 바와 같은 조성들을 함유한다. 질소 풍부 실리콘 질화물 층(170)은 약 1㎚, 약 5㎚, 약 10㎚, 약 20㎚, 약 30㎚, 약 50㎚, 약 80㎚, 또는 약 100㎚ 내지 약 120㎚, 약 150㎚, 약 200㎚, 약 250㎚, 약 300㎚, 약 400㎚, 약 500㎚, 약 800㎚, 약 1,000㎚, 또는 이보다 두꺼운 두께를 가질 수 있다. 예를 들어, 질소 풍부 실리콘 질화물 층(170)은 약 1㎚ 내지 약 1,000㎚, 약 1㎚ 내지 약 800㎚, 약 1㎚ 내지 약 500㎚, 약 1㎚ 내지 약 300㎚, 약 1㎚ 내지 약 250㎚, 약 1㎚ 내지 약 200㎚, 약 1㎚ 내지 약 150㎚, 약 1㎚ 내지 약 100㎚, 약 1㎚ 내지 약 80㎚, 약 1㎚ 내지 약 50㎚, 약 1㎚ 내지 약 25㎚, 약 1㎚ 내지 약 15㎚, 약 1㎚ 내지 약 10㎚, 약 1㎚ 내지 약 5㎚, 약 20㎚ 내지 약 1,000㎚, 약 20㎚ 내지 약 800㎚, 약 20㎚ 내지 약 500㎚, 약 20㎚ 내지 약 300㎚, 약 20㎚ 내지 약 250㎚, 약 20㎚ 내지 약 200㎚, 약 20㎚ 내지 약 150㎚, 약 20㎚ 내지 약 100㎚, 약 20㎚ 내지 약 80㎚, 약 20㎚ 내지 약 50㎚, 약 20㎚ 내지 약 25㎚, 약 50㎚ 내지 약 1,000㎚, 약 50㎚ 내지 약 800㎚, 약 50㎚ 내지 약 500㎚, 약 50㎚ 내지 약 300㎚, 약 50㎚ 내지 약 250㎚, 약 50㎚ 내지 약 200㎚, 약 50㎚ 내지 약 150㎚, 약 50㎚ 내지 약 100㎚, 또는 약 50㎚ 내지 약 80㎚의 두께를 가질 수 있다.
[0054] 하나 이상의 예들에서, 실리콘 산화물 층(160)은 약 50㎚ 내지 약 500㎚의 두께를 갖고, 질소 풍부 실리콘 질화물 층(170)은 약 1㎚ 내지 약 200㎚의 두께를 갖는다.
[0055] 도 2는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 TFT 구조(200)의 개략도이다. TFT 구조(200)는 실리콘 산화물 층(160), 질소 풍부 실리콘 질화물 층(170), 및 질소 풍부 실리콘 질화물 층(170) 상에 배치된 실리콘 질화물을 함유하는 제3 층(180)을 포함하는 패시베이션 막 스택(158)을 포함한다. 제3 층(180)은 질소 풍부 실리콘 질화물, 질소 부족 실리콘 질화물 및/또는 수소 풍부 실리콘 질화물과 같은 임의의 타입의 실리콘 질화물이거나 이를 포함할 수 있다. 제3 층(180) 내의 실리콘 및 질소는 약 1:1, 약 1:1.1, 약 1:1.2, 약 1:1.3 또는 약 3:4의 화학양론 또는 Si:N 비를 가질 수 있다. 일부 예들에서, 제3 층(180)은 질소 풍부 실리콘 질화물 층(170)보다 더 높은 수소 농도를 갖는 수소 풍부 실리콘 질화물 층이거나 이를 함유한다. 다른 예들에서, 제3 층(180)은 질소 풍부 실리콘 질화물 층(170)과 동일한 또는 실질적으로 동일한 질소 농도를 갖는 질소 풍부 실리콘 질화물 층이거나 이를 함유한다.
[0056] 실리콘 질화물을 함유하는 제3 층(180)은 임의의 증착 프로세스, 이를테면 하나 이상의 열 및/또는 플라즈마 기상 증착 프로세스들에 의해 증착될 수 있다. 예시적인 증착 프로세스들은 CVD(chemical vapor deposition), PE-CVD(plasma-enhanced CVD), 스퍼터링 또는 PVD(physical vapor deposition), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 일부 예들에서, 실리콘 질화물을 함유하는 제3 층(180)은 플라즈마 시스템, 이를테면 CCP(capacitive coupling plasma) 시스템 또는 HDP(high density plasma)를 갖는 ICP(inductive coupling plasma) 시스템에 의해 증착된다.
[0057] 실리콘 질화물을 함유하는 제3 층(180)은 본 명세서에서 설명되고 논의되는 바와 같은 조성들을 함유한다. 질소 풍부 실리콘 질화물 층(170)은 약 1㎚, 약 5㎚, 약 10㎚, 약 20㎚, 약 30㎚, 약 50㎚, 약 80㎚, 또는 약 100㎚ 내지 약 120㎚, 약 150㎚, 약 200㎚, 약 250㎚, 약 300㎚, 약 400㎚, 약 500㎚, 약 800㎚, 약 1,000㎚, 또는 이보다 두꺼운 두께를 가질 수 있다. 예를 들어, 실리콘 질화물을 함유하는 제3 층(180)은 약 1㎚ 내지 약 1,000㎚, 약 5㎚ 내지 약 1,000㎚, 약 5㎚ 내지 약 800㎚, 약 5㎚ 내지 약 500㎚, 약 5㎚ 내지 약 300㎚, 약 5㎚ 내지 약 250㎚, 약 5㎚ 내지 약 200㎚, 약 5㎚ 내지 약 150㎚, 약 5㎚ 내지 약 100㎚, 약 5㎚ 내지 약 80㎚, 약 5㎚ 내지 약 50㎚, 약 5㎚ 내지 약 25㎚, 약 5㎚ 내지 약 15㎚, 약 5㎚ 내지 약 10㎚, 약 20㎚ 내지 약 1,000㎚, 약 20㎚ 내지 약 800㎚, 약 20㎚ 내지 약 500㎚, 약 20㎚ 내지 약 300㎚, 약 20㎚ 내지 약 250㎚, 약 20㎚ 내지 약 200㎚, 약 20㎚ 내지 약 150㎚, 약 20㎚ 내지 약 100㎚, 약 20㎚ 내지 약 80㎚, 약 20㎚ 내지 약 50㎚, 약 20㎚ 내지 약 25㎚, 약 50㎚ 내지 약 1,000㎚, 약 50㎚ 내지 약 800㎚, 약 50㎚ 내지 약 500㎚, 약 50㎚ 내지 약 300㎚, 약 50㎚ 내지 약 250㎚, 약 50㎚ 내지 약 200㎚, 약 50㎚ 내지 약 150㎚, 또는 약 50㎚ 내지 약 100㎚의 두께를 가질 수 있다.
[0058] 하나 이상의 예들에서, 실리콘 산화물 층(160)은 약 50㎚ 내지 약 500㎚의 두께를 갖고, 질소 풍부 실리콘 질화물 층(170)은 약 1㎚ 내지 약 200㎚의 두께를 갖고, 실리콘 질화물을 함유하는 제3 층(180)은 약 5㎚ 내지 약 500㎚의 두께를 갖는다.
[0059] 도 3은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 TFT 구조(300)의 개략도이다. TFT 구조(300)는 기판(102) 상에 배치된 버퍼 층(110), 버퍼 층(110) 상에 배치된 제1 금속 층(120), 및 제1 금속 층(120) 및 버퍼 층(110) 상에 배치된 게이트 절연체 층(130)을 포함한다.
[0060] TFT 어셈블리(300)는 게이트 절연체 층(130) 상에 배치된 금속 산화물 층(140), 및 금속 산화물 층(140) 상에 그리고 위에 배치되고 게이트 절연체 층(130) 상에 배치되는 ESL(etch stop layer)(320)을 더 포함한다. TFT 어셈블리(300)는 또한, 에칭 정지 층(320) 및 금속 산화물 층(140) 상에 배치된 제2 또는 접촉 금속 층(150)을 포함한다. 제2 또는 접촉 금속 층(150)은 에칭 정지 층(320)을 관통하거나 에칭 정지 층(320)을 관통하여 연장되고, 비아들 또는 접촉 통로들에 의해 금속 산화물 층(140)과 접촉한다.
[0061] 에칭 정지 층(320)은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 이들의 실리케이트들, 이들의 질화물들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 에칭 정지 층(320)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 또는 약 1,500Å 내지 약 2,000Å, 약 2,500Å, 약 3,000Å, 약 3,500Å, 약 4,000Å 또는 약 5,000Å의 두께를 가질 수 있다. 예를 들어, 에칭 정지 층(320)은 약 50Å 내지 약 5,000Å, 약 100Å 내지 약 5,000Å, 또는 약 1,000Å 내지 약 5,000Å의 두께를 가질 수 있다.
[0062] 실리콘 산화물 층(160)은 제2 또는 접촉 금속 층(150), 에칭 정지 층(320), 또는 이 둘 모두 중 적어도 하나 상에 그리고/또는 위에 배치된다. 예를 들어, 패시베이션 막 스택(156)의 실리콘 산화물 층(160)은 제2 또는 접촉 금속 층(150) 상에 그리고 위에 배치되고, 에칭 정지 층(320) 상에 배치된다. 질소 풍부 실리콘 질화물 층(170)은 실리콘 산화물 층(160) 상에 배치된다.
[0063] 도 4는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 TFT 구조(400)의 개략도이다. TFT(400)는 실리콘 산화물 층(160), 질소 풍부 실리콘 질화물 층(170), 및 질소 풍부 실리콘 질화물 층(170) 상에 배치된 실리콘 질화물을 함유하는 제3 층(180)을 포함하는 패시베이션 막 스택(158)을 포함한다.
[0064] 도 5는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 TFT 구조(500)의 개략도이다. TFT(500) 시스템은 기판(102) 상에 배치된 버퍼 층(110), 버퍼 층(110) 상에 배치된 금속 산화물 층(140), 금속 산화물 층(140) 상에 배치된 게이트 절연체 층(520), 및 게이트 절연체 층(520) 상에 배치된 제1 또는 게이트 금속 층(530)을 포함한다. 게이트 절연체 층(520)은 금속 산화물 층(140)과 제1 또는 게이트 금속 층(530) 사이에 배치된다.
[0065] 게이트 절연체 층(520)은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 이들의 실리케이트들, 이들의 질화물들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 게이트 절연체 층(520)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 또는 약 1,500Å 내지 약 2,000Å, 약 2,500Å, 약 3,000Å, 약 3,500Å, 약 4,000Å 또는 약 5,000Å의 두께를 가질 수 있다. 예를 들어, 게이트 절연체 층(520)은 약 50Å 내지 약 5,000Å, 약 100Å 내지 약 5,000Å, 또는 약 1,000Å 내지 약 5,000Å의 두께를 가질 수 있다.
[0066] 제1 또는 게이트 금속 층(530)은 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨, 알루미늄, 크롬-몰리브덴, 구리-몰리브덴, 이들의 합금들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제1 또는 게이트 금속 층(530)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 제1 또는 게이트 금속 층(530)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0067] TFT(500)는 또한, 버퍼 층(110), 금속 산화물 층(140), 게이트 절연체 층(520) 및/또는 게이트 금속 층(530) 중 적어도 하나 상에 그리고/또는 위에 배치된 ILD(interlayer dielectric) 층(540)을 포함한다. 하나 이상의 예들에서, 층간 유전체 층(540)은 버퍼 층(110) 상에 배치되고, 금속 산화물 층(140), 게이트 절연체 층(520) 및 게이트 금속 층(530) 중 적어도 하나 상에 그리고 위에 배치된다.
[0068] 층간 유전체 층(540)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 이들의 실리케이트들, 이들의 질화물들, 이들의 도펀트들, 또는 이들의 임의의 조합 중 하나, 2개 또는 그보다 많은 층들일 수 있거나 이를 포함할 수 있다. 하나 이상의 예들에서, 층간 유전체 층(540)은 실리콘 산화물 상에 배치된 실리콘 질화물의 이중층을 포함할 수 있다. 다른 예들에서, 층간 유전체 층(540)은 실리콘 질화물 상에 배치된 실리콘 산화물의 이중층을 포함할 수 있다. 층간 유전체 층(540)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 층간 유전체 층(540)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0069] 제2 또는 접촉 금속 층(150)은 ILD 층(540) 및 금속 산화물 층(140) 상에 배치된다. 제2 또는 접촉 금속 층(150)은 층간 유전체 층(540)을 관통하거나 층간 유전체 층(540)을 관통하여 연장되고, 비아들 또는 접촉 통로들에 의해 금속 산화물 층(140)과 접촉한다.
[0070] 패시베이션 막 스택(156)의 실리콘 산화물 층(160)은 ILD 층(540), 접촉 금속 층(150), 또는 이 둘 모두 중 적어도 하나 상에 배치된다. 예를 들어, 실리콘 산화물 층(160)은 ILD 층(540) 및 접촉 금속 층(150) 상에 그리고 위에 배치된다. 질소 풍부 실리콘 질화물 층(170)은 실리콘 산화물 층(160) 상에 배치된다.
[0071] 도 6은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 TFT 구조(600)의 개략도이다. TFT 시스템(600)은 TFT 시스템(500)으로서 모든 층들 또는 컴포넌트들을 갖지만, 기판(102) 상에 배치된 제3 금속 층(550)을 또한 포함한다. 버퍼 층(110)은 제3 금속 층(550) 상에 그리고/또는 위에 배치되고, 기판(102) 상에 배치된다.
[0072] 제3 금속 층(550)은 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨, 알루미늄, 크롬-몰리브덴, 구리-몰리브덴, 이들의 합금들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제3 금속 층(550)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 또는 약 1,500Å 내지 약 2,000Å, 약 2,500Å, 약 3,000Å, 약 3,500Å, 약 4,000Å 또는 약 5,000Å의 두께를 가질 수 있다. 예를 들어, 제3 금속 층(550)은 약 50Å 내지 약 5,000Å, 약 100Å 내지 약 5,000Å, 또는 약 1,000Å 내지 약 5,000Å의 두께를 가질 수 있다.
[0073] 도 7은 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 TFT(700)의 개략도이다. 도 8은 본 명세서에서 설명되고 논의되는 실시예들에 따른 TFT(800)의 개략도이다. TFT(700, 800) 각각은 적어도 2개의 질소 풍부 실리콘 질화물 층들, 이를테면 질소 풍부 실리콘 질화물 층(170) 및 질소 풍부 실리콘 질화물 재료를 함유하는 제1 산화물 버퍼 층(760)을 포함한다.
[0074] TFT들(700, 800)은 기판(102) 상에 배치된 버퍼 층(710)을 포함하며, 버퍼 층(710)은 하나 이상의 LTPS(low-temperature polysilicon) 재료들을 포함한다. LTPS 재료는 하나 이상의 폴리실리콘 재료들, 비정질 실리콘(α-Si) 재료들, 미세 결정질 실리콘 재료들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 버퍼 층(710)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 버퍼 층(710)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0075] TFT들(700, 800)은 버퍼 층(710) 상에 배치된 폴리실리콘 층(720), 폴리실리콘 층(720) 및 버퍼 층(710) 상에 배치된 제1 게이트 절연체 층(730), 제1 게이트 절연체 층(730) 상에 배치된 제1 금속 층(732), 그리고 제1 금속 층(732) 및 제1 게이트 절연체 층(730) 중 적어도 하나 상에 배치된 제1 ILD(interlayer dielectric) 층(740)을 포함한다. 폴리실리콘 층(720)은 하나 이상의 폴리실리콘 재료들, 비정질 실리콘(α-Si) 재료들, 미세 결정질 실리콘 재료들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 폴리실리콘 층(720)은 약 50Å, 약 100Å, 약 250Å, 또는 약 500Å 내지 약 600Å, 약 800Å, 약 1,000Å, 약 1,500Å, 약 1,800Å 또는 약 2,000Å의 두께를 가질 수 있다. 예를 들어, 폴리실리콘 층(720)은 약 50Å 내지 약 2,000Å, 약 100Å 내지 약 2,000Å, 또는 약 500Å 내지 약 1,500Å의 두께를 가질 수 있다.
[0076] 제1 게이트 절연체 층(730)은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 이들의 실리케이트들, 이들의 질화물들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제1 게이트 절연체 층(730)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 또는 약 1,500Å 내지 약 2,000Å, 약 2,500Å, 약 3,000Å, 약 3,500Å, 약 4,000Å 또는 약 5,000Å의 두께를 가질 수 있다. 예를 들어, 제1 게이트 절연체 층(730)은 약 50Å 내지 약 5,000Å, 약 100Å 내지 약 5,000Å, 또는 약 1,000Å 내지 약 5,000Å의 두께를 가질 수 있다.
[0077] 제1 금속 층(732)은 크롬, 몰리브덴, 구리, 티타늄, 탄탈륨, 알루미늄, 크롬-몰리브덴, 구리-몰리브덴, 이들의 합금들, 이들의 도펀트들, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제1 금속 층(732)은 약 100Å, 약 150Å, 약 200Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 제1 금속 층(732)은 약 100Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0078] 제1 ILD 층(740)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 이들의 실리케이트들, 이들의 질화물들, 이들의 도펀트들, 또는 이들의 임의의 조합 중 하나, 2개 또는 그보다 많은 층들일 수 있거나 이를 포함할 수 있다. 하나 이상의 예들에서, 층간 유전체 층(740)은 실리콘 산화물 상에 배치된 실리콘 질화물의 이중층을 포함할 수 있다. 다른 예들에서, 제1 ILD 층(740)은 실리콘 질화물 상에 배치된 실리콘 산화물의 이중층을 포함할 수 있다. 제1 ILD 층(740)은 약 50Å, 약 100Å, 약 250Å, 약 500Å, 약 800Å, 약 1,000Å, 약 1,500Å, 또는 약 2,000Å 내지 약 2,500Å, 약 3,000Å, 약 4,000Å, 약 5,000Å, 약 8,000Å 또는 약 10,000Å의 두께를 가질 수 있다. 예를 들어, 제1 ILD 층(740)은 약 50Å 내지 약 10,000Å, 약 500Å 내지 약 10,000Å, 또는 약 1,000Å 내지 약 8,000Å의 두께를 가질 수 있다.
[0079] 하나 이상의 실시예들에서, TFT들(700, 800)은 하나 이상의 제1 산화물 버퍼 층들(760) 및 하나 이상의 제2 산화물 버퍼 층들(770)을 포함하는 산화물 버퍼 막(756)을 포함한다. 제1 산화물 버퍼 층(760)은 질소 풍부 실리콘 질화물 재료를 함유하고, 제1 ILD 층(740) 상에 배치된다. 제2 산화물 버퍼 층(770)은 실리콘 산화물 재료를 함유하고, 제1 산화물 버퍼 층(760) 상에 배치된다.
[0080] 질소 풍부 실리콘 질화물 재료를 함유하는 제1 산화물 버퍼 층(760)은 약 1㎚, 약 5㎚, 약 10㎚, 약 20㎚, 약 30㎚, 약 50㎚, 약 80㎚, 또는 약 100㎚ 내지 약 120㎚, 약 150㎚, 약 200㎚, 약 250㎚, 약 300㎚, 약 400㎚, 약 500㎚, 약 800㎚, 약 1,000㎚, 또는 이보다 두꺼운 두께를 갖는다. 예를 들어, 질소 풍부 실리콘 질화물 재료를 함유하는 제1 산화물 버퍼 층(760)은 약 1㎚ 내지 약 1,000㎚, 약 5㎚ 내지 약 1,000㎚, 약 5㎚ 내지 약 800㎚, 약 5㎚ 내지 약 500㎚, 약 5㎚ 내지 약 300㎚, 약 5㎚ 내지 약 250㎚, 약 5㎚ 내지 약 200㎚, 약 5㎚ 내지 약 150㎚, 약 5㎚ 내지 약 100㎚, 약 5㎚ 내지 약 80㎚, 약 5㎚ 내지 약 50㎚, 약 5㎚ 내지 약 25㎚, 약 5㎚ 내지 약 15㎚, 약 5㎚ 내지 약 10㎚, 약 20㎚ 내지 약 1,000㎚, 약 20㎚ 내지 약 800㎚, 약 20㎚ 내지 약 500㎚, 약 20㎚ 내지 약 300㎚, 약 20㎚ 내지 약 250㎚, 약 20㎚ 내지 약 200㎚, 약 20㎚ 내지 약 150㎚, 약 20㎚ 내지 약 100㎚, 약 20㎚ 내지 약 80㎚, 약 20㎚ 내지 약 50㎚, 약 20㎚ 내지 약 25㎚, 약 50㎚ 내지 약 1,000㎚, 약 50㎚ 내지 약 800㎚, 약 50㎚ 내지 약 500㎚, 약 50㎚ 내지 약 300㎚, 약 50㎚ 내지 약 250㎚, 약 50㎚ 내지 약 200㎚, 약 50㎚ 내지 약 150㎚, 또는 약 50㎚ 내지 약 100㎚의 두께를 가질 수 있다.
[0081] 실리콘 산화물 재료를 함유하는 제2 산화물 버퍼 층(770)은 약 1㎚, 약 5㎚, 약 10㎚, 약 20㎚, 약 30㎚, 약 50㎚, 약 80㎚, 또는 약 100㎚ 내지 약 120㎚, 약 150㎚, 약 200㎚, 약 250㎚, 약 300㎚, 약 400㎚, 약 500㎚, 약 800㎚, 약 1,000㎚, 또는 이보다 두꺼운 두께를 갖는다. 예를 들어, 실리콘 산화물 재료를 함유하는 제2 산화물 버퍼 층(770)은 약 1㎚ 내지 약 1,000㎚, 약 5㎚ 내지 약 1,000㎚, 약 5㎚ 내지 약 800㎚, 약 5㎚ 내지 약 500㎚, 약 5㎚ 내지 약 300㎚, 약 5㎚ 내지 약 250㎚, 약 5㎚ 내지 약 200㎚, 약 5㎚ 내지 약 150㎚, 약 5㎚ 내지 약 100㎚, 약 5㎚ 내지 약 80㎚, 약 5㎚ 내지 약 50㎚, 약 5㎚ 내지 약 25㎚, 약 5㎚ 내지 약 15㎚, 약 5㎚ 내지 약 10㎚, 약 20㎚ 내지 약 1,000㎚, 약 20㎚ 내지 약 800㎚, 약 20㎚ 내지 약 500㎚, 약 20㎚ 내지 약 300㎚, 약 20㎚ 내지 약 250㎚, 약 20㎚ 내지 약 200㎚, 약 20㎚ 내지 약 150㎚, 약 20㎚ 내지 약 100㎚, 약 20㎚ 내지 약 80㎚, 약 20㎚ 내지 약 50㎚, 약 20㎚ 내지 약 25㎚, 약 50㎚ 내지 약 1,000㎚, 약 50㎚ 내지 약 800㎚, 약 50㎚ 내지 약 500㎚, 약 50㎚ 내지 약 300㎚, 약 50㎚ 내지 약 250㎚, 약 50㎚ 내지 약 200㎚, 약 50㎚ 내지 약 150㎚, 또는 약 50㎚ 내지 약 100㎚의 두께를 가질 수 있다.
[0082] 하나 이상의 예들에서, 질소 풍부 실리콘 질화물 재료를 함유하는 제1 산화물 버퍼 층(760)은 약 50㎚ 내지 약 500㎚의 두께를 갖고, 실리콘 산화물 재료를 함유하는 제2 산화물 버퍼 층(770)은 약 5㎚ 내지 약 500㎚의 두께를 갖는다.
[0083] 제2 금속 층(750)이 TFT들(700, 800) 둘 다에서 제1 산화물 버퍼 층(760) 및 폴리실리콘 층(720)과 접촉한다. TFT(700)의 하나 이상의 실시예들에서, 도 7에 도시된 바와 같이, 제2 금속 층(750)은 제1 ILD 층(740)과 추가로 접촉한다. 예를 들어, 제2 금속 층(750)은 제1 ILD 층(740) 상에 배치되고, 질소 풍부 실리콘 질화물 재료를 함유하는 제1 산화물 버퍼 층(760)은 제2 금속 층(750) 상에 그리고/또는 그 위에 배치된다. TFT(800)의 하나 이상의 실시예들에서, 도 8에 도시된 바와 같이, 제2 금속 층(750)은 제2 산화물 버퍼 층(770)과 추가로 접촉한다. 예를 들어, 제2 금속 층(750)은 질소 풍부 실리콘 질화물 재료를 함유하는 제1 산화물 버퍼 층(760) 상에 배치되고, 제2 산화물 버퍼 층(770)은 제2 금속 층(750) 상에 그리고/또는 위에 배치된다.
[0084] TFT들(700, 800)은 또한, 제2 산화물 버퍼 층(770) 상에 배치된 금속 산화물 층(140), 금속 산화물 층(140) 상에 배치된 제2 게이트 절연체 층(520), 및 제3 금속 게이트 층, 이를테면 제2 게이트 절연체 층(520) 상에 배치된 게이트 금속 층(530)을 포함한다. TFT들(700, 800)은 제2 산화물 버퍼 층(770), 금속 산화물 층(140), 제2 게이트 절연체 층(520) 및 게이트 금속 층(530) 중 적어도 하나 상에 배치된 ILD 층(540)과 같은 제2 ILD 층을 더 포함한다.
[0085] 도 7 및 도 8에 추가로 도시된 바와 같이, TFT들(700, 800)은 제4 접촉 금속 층, 이를테면 제2 ILD 층(540) 상에 배치되며 금속 산화물 층(140), 제2 금속 층(750), 또는 이 둘 모두와 접촉하는 접촉 금속 층(150)을 포함한다. 패시베이션 막 스택(156)의 실리콘 산화물 층(160)은 제2 ILD 층(540) 상에 배치되고 접촉 금속 층(150) 상에 그리고/또는 위에 배치된다. 질소 풍부 실리콘 질화물 층(170)은 실리콘 산화물 층(160) 상에 배치된다.
[0086] 본 개시내용의 실시예들은 추가로, 다음의 단락 1 - 단락 23 중 임의의 하나 이상의 단락에 관한 것이다:
[0087] 1. 패시베이션 막 스택은: 가공물 상에 배치된 실리콘 산화물 층; 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함하며, 질소 풍부 실리콘 질화물 층은 약 20at%(atomic percentage) 내지 약 35at%의 실리콘 농도, 약 40at% 내지 약 75at%의 질소 농도, 및 약 10at% 내지 약 35at%의 수소 농도를 갖는다.
[0088] 2. 단락 1의 패시베이션 막 스택을 포함하는 박막 트랜지스터에서, 박막 트랜지스터는: 기판 상에 배치된 버퍼 층; 버퍼 층 상에 배치된 제1 금속 층; 제1 금속 층 및 버퍼 층 상에 배치된 게이트 절연체 층; 게이트 절연체 층 상에 배치된 금속 산화물 층; 및 금속 산화물 층 및 게이트 절연체 층 상에 배치된 제2 금속 층을 포함하며, 패시베이션 막 스택의 실리콘 산화물 층은 제2 금속 층, 금속 산화물 층 및 게이트 절연체 층 중 적어도 하나 상에 배치된다.
[0089] 3. 단락 2의 박막 트랜지스터에서, 패시베이션 막 스택은 질소 풍부 실리콘 질화물 층 상에 배치된 수소 풍부 실리콘 질화물 층을 더 포함하고, 수소 풍부 실리콘 질화물 층은 질소 풍부 실리콘 질화물 층보다 더 높은 수소 농도를 갖는다.
[0090] 4. 단락 1의 패시베이션 막 스택을 포함하는 박막 트랜지스터에서, 박막 트랜지스터는: 기판 상에 배치된 버퍼 층; 버퍼 층 상에 배치된 제1 금속 층; 제1 금속 층 및 버퍼 층 상에 배치된 게이트 절연체 층; 게이트 절연체 층 상에 배치된 금속 산화물 층; 금속 산화물 층 및 게이트 절연체 층 상에 배치된 에칭 정지 층; 및 에칭 정지 층 및 금속 산화물 층 상에 배치된 제2 금속 층을 포함하며 패시베이션 막 스택의 실리콘 산화물 층은 제2 금속 층 및 에칭 정지 층 중 적어도 하나 상에 배치된다.
[0091] 5. 단락 4의 박막 트랜지스터에서, 패시베이션 막 스택은 질소 풍부 실리콘 질화물 층 상에 배치된 수소 풍부 실리콘 질화물 층을 더 포함하고, 수소 풍부 실리콘 질화물 층은 질소 풍부 실리콘 질화물 층보다 더 높은 수소 농도를 갖는다.
[0092] 6. 단락 1의 패시베이션 막 스택을 포함하는 박막 트랜지스터에서, 박막 트랜지스터는: 기판 상에 배치된 버퍼 층; 버퍼 층 상에 배치된 금속 산화물 층; 금속 산화물 층 상에 배치된 게이트 절연체 층; 게이트 절연체 층 상에 배치된 제1 금속 층; 버퍼 층, 금속 산화물 층, 게이트 절연체 층 및 제1 금속 층 중 적어도 하나 상에 배치된 층간 유전체 층; 및 층간 유전체 층 및 금속 산화물 층 상에 배치된 제2 금속 층을 포함하며, 패시베이션 막 스택의 실리콘 산화물 층은 층간 유전체 층 및 제2 금속 층 중 적어도 하나 상에 배치된다.
[0093] 7. 단락 6의 박막 트랜지스터는, 기판 상에 배치된 제3 금속 층을 더 포함하며, 버퍼 층은 제3 금속 층 및 기판 상에 배치된다.
[0094] 8. 단락 1의 패시베이션 막 스택을 포함하는 박막 트랜지스터에서, 박막 트랜지스터는: 기판 상에 배치된 버퍼 층 ― 버퍼 층은 저온 폴리실리콘을 포함함 ―; 버퍼 층 상에 배치된 폴리실리콘 층; 폴리실리콘 층 및 버퍼 층 상에 배치된 제1 게이트 절연체 층; 제1 게이트 절연체 층 상에 배치된 제1 금속 층; 제1 금속 층 및 제1 게이트 절연체 층 중 적어도 하나 상에 배치된 제1 층간 유전체 층; 제1 층간 유전체 층 상에 배치된 질소 풍부 실리콘 질화물을 포함하는 제1 산화물 버퍼 층; 제1 산화물 버퍼 층 상에 배치된 실리콘 산화물을 포함하는 제2 산화물 버퍼 층; 제1 산화물 버퍼 층 및 폴리실리콘 층과 접촉하는 제2 금속 층; 제2 산화물 버퍼 층 상에 배치된 금속 산화물 층; 금속 산화물 층 상에 배치된 제2 게이트 절연체 층; 제2 게이트 절연체 층 상에 배치된 제3 금속 층; 제2 산화물 버퍼 층, 금속 산화물 층, 제2 게이트 절연체 층 및 제3 금속 층 중 적어도 하나 상에 배치된 제2 층간 유전체 층; 및 제2 층간 유전체 층 상에 배치되며 금속 산화물 층, 제2 금속 층, 또는 금속 산화물 층과 제2 금속 층 모두와 접촉하는 제4 접촉 금속 층을 포함하며, 패시베이션 막 스택의 실리콘 산화물 층은 제2 층간 유전체 층 및 제4 금속 층 중 적어도 하나 상에 배치된다.
[0095] 9. 단락 8의 박막 트랜지스터에서, 제2 금속 층은 제1 층간 유전체 층 또는 제2 산화물 버퍼 층과 추가로 접촉한다.
[0096] 10. 패시베이션 막 스택은: 가공물 상에 배치된 실리콘 산화물 층; 및 실리콘 산화물 층 상에 배치된 질소 풍부 실리콘 질화물 층을 포함하며, 질소 풍부 실리콘 질화물 층은 약 1×10-8g/㎡/day 내지 약 1×10-4g/㎡/day의 수 저항률 및 약 0.1% 내지 약 10%의 실리콘-수소 결합 농도를 갖고, 질소 풍부 실리콘 질화물 층은 1.03 초과 내지 약 2의 질소 대 실리콘 비를 갖는다.
[0097] 11. 실리콘 질화물 재료를 증착하기 위한 방법은: 가공물을 약 200℃ 내지 약 250℃의 온도로 가열하는 단계; 플라즈마 강화 화학 기상 증착 프로세스 동안 가공물을 증착 가스에 노출시키는 단계; 및 가공물 상에 질소 풍부 실리콘 질화물 층을 증착하는 단계를 포함하며, 증착 가스는 실리콘 전구체, 질소 전구체 및 캐리어 가스를 포함하고, 증착 가스는 각각 약 1 : 약 4 내지 약 8의 범위 : 약 20 내지 약 80의 범위로 증착 가스 내의 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 갖는다.
[0098] 12. 단락 11의 방법에서, 증착 가스는 각각 약 1 : 약 5 내지 약 7의 범위 : 약 30 내지 약 50의 범위로 증착 가스 내의 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 가지며, 실리콘 전구체는 실란을 포함하고, 질소 전구체는 암모니아를 포함하고, 캐리어 가스는 질소(N2)를 포함한다.
[0099] 13. 단락 11의 방법에서, 질소 풍부 실리콘 질화물 층은 약 20at% 내지 약 35at%의 실리콘 농도, 약 40at% 내지 약 75at%의 질소 농도, 및 약 10at% 내지 약 35at%의 수소 농도를 갖고, 질소 풍부 실리콘 질화물 층은 1.03 초과 내지 약 2의 질소 대 실리콘 비를 갖는다.
[00100] 14. 단락 1 내지 단락 13 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 약 27at% 내지 약 34at%의 실리콘 농도를 갖는다.
[00101] 15. 단락 1 내지 단락 14 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 약 42at% 내지 약 65at%의 질소 농도를 갖는다.
[00102] 16. 단락 1 내지 단락 15 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 약 18at% 내지 약 25at%의 수소 농도를 갖는다.
[00103] 17. 단락 1 내지 단락 16 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 1.03 초과 내지 약 2의 질소 대 실리콘 비를 갖는다.
[00104] 18. 단락 1 내지 단락 17 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 약 0.5% 내지 약 6%의 실리콘-수소 결합 농도를 갖는다.
[00105] 19. 단락 1 내지 단락 18 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 30% 미만의 총 수소 결합 농도를 갖는다.
[00106] 20. 단락 1 내지 단락 19 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 약 1×10-8g/㎡/day 내지 약 1×10-4g/㎡/day의 수 저항률을 갖는다.
[00107] 21. 단락 1 내지 단락 20 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 질소 풍부 실리콘 질화물 층은 약 1㎚ 내지 약 500㎚의 두께를 갖는다.
[00108] 22. 단락 1 내지 단락 21 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법에서, 실리콘 산화물 층은 약 50㎚ 내지 약 1,000㎚의 두께를 갖는다.
[00109] 23. 단락 1 내지 단락 22 중 어느 한 단락에 따른 패시베이션 막 스택, 박막 트랜지스터 및/또는 방법은, 질소 풍부 실리콘 질화물 층 상에 배치된 수소 풍부 실리콘 질화물 층을 더 포함하고, 수소 풍부 실리콘 질화물 층은 질소 풍부 실리콘 질화물 층보다 더 높은 수소 농도를 갖는다.
[00110] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 그 실시예들의 기본 범위를 벗어나지 않으면서 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 그 범위는 하기의 청구항들에 의해 결정된다. 이 본문과 일치하지 않는 범위에서 임의의 우선권 문서들 및/또는 테스트 절차들을 포함하여, 본 명세서에서 설명된 모든 문서들은 인용에 의해 본 명세서에 포함된다. 앞서 말한 일반적인 설명 및 특정 실시예들로부터 명백한 바와 같이, 본 개시내용의 형태들이 예시되고 설명되었지만, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 다양한 수정들이 이루어질 수 있다. 이에 따라, 본 개시내용이 이로써 제한되는 것으로 의도되지 않는다. 마찬가지로, "포함하는(comprising)"이라는 용어는 미국법의 목적들로 "포함하는(including)"이라는 용어와 동의어로 간주된다. 마찬가지로, 구성, 엘리먼트 또는 엘리먼트들의 그룹이 "포함하는"이라는 연결 어구에 선행될 때마다, 구성, 엘리먼트 또는 엘리먼트들의 언급에 선행하는 "~을 필수적 요소로 하여 구성되는", "~로 구성되는", "~로 이루어진 그룹으로부터 선택되는" 또는 "~인"이라는 연결 어구들을 갖는 동일한 구성 또는 엘리먼트들의 그룹, 그리고 그 반대의 경우도 또한 고려한다고 이해된다.
[00111] 특정 실시예들 및 특징들은 수치 상한들의 세트 및 수치 하한들의 세트를 사용하여 설명되었다. 달리 지시되지 않는 한, 임의의 2개의 값들의 조합, 예컨대 임의의 하한 값과 임의의 상한 값의 조합, 임의의 2개의 하한 값들의 조합, 및/또는 임의의 2개의 상한 값들의 조합을 포함하는 범위들이 고려된다고 인식되어야 한다. 특정 하한들, 상한들 및 범위들은 아래의 하나 이상의 청구항들에서 나타난다.

Claims (20)

  1. 가공물 상에 배치된 실리콘 산화물 층; 및
    상기 실리콘 산화물 층 상에 배치된 제1 실리콘 질화물 층을 포함하며,
    상기 제1 실리콘 질화물 층은 20at%(atomic percentage) 내지 35at%의 실리콘 농도, 40at% 내지 75at%의 질소 농도, 및 10at% 내지 35at%의 수소 농도를 갖는,
    패시베이션(passivation) 막 스택.
  2. 제1항에 있어서,
    상기 제1 실리콘 질화물 층은 27at% 내지 34at%의 실리콘 농도, 42at% 내지 65at%의 질소 농도, 및 18at% 내지 25at%의 수소 농도를 갖고,
    상기 제1 실리콘 질화물 층은 1.03 초과 내지 2의 질소 대 실리콘 비를 갖는,
    패시베이션 막 스택.
  3. 제1항에 있어서,
    상기 제1 실리콘 질화물 층은 0.5% 내지 6%의 실리콘-수소 결합 농도를 갖는,
    패시베이션 막 스택.
  4. 제1항에 있어서,
    상기 제1 실리콘 질화물 층은 30% 미만의 총 수소 결합 농도를 갖는,
    패시베이션 막 스택.
  5. 제1항에 있어서,
    상기 제1 실리콘 질화물 층은 1×10-8g/㎡/day 내지 1×10-4g/㎡/day의 수 저항률(water resistivity)을 갖는,
    패시베이션 막 스택.
  6. 제1항에 있어서,
    상기 제1 실리콘 질화물 층은 1㎚ 내지 500㎚의 두께를 갖는,
    패시베이션 막 스택.
  7. 제1항에 있어서,
    상기 실리콘 산화물 층은 50㎚ 내지 1,000㎚의 두께를 갖는,
    패시베이션 막 스택.
  8. 제1항에 있어서,
    상기 제1 실리콘 질화물 층 상에 배치된 제2 실리콘 질화물 층을 더 포함하며,
    상기 제2 실리콘 질화물 층은 상기 제1 실리콘 질화물 층보다 더 높은 수소 농도를 갖는,
    패시베이션 막 스택.
  9. 제1항의 패시베이션 막 스택을 포함하는 박막 트랜지스터로서,
    기판 상에 배치된 버퍼 층;
    상기 버퍼 층 상에 배치된 제1 금속 층;
    상기 제1 금속 층 및 상기 버퍼 층 상에 배치된 게이트 절연체 층;
    상기 게이트 절연체 층 상에 배치된 금속 산화물 층; 및
    상기 금속 산화물 층 및 상기 게이트 절연체 층 상에 배치된 제2 금속 층을 포함하며,
    상기 패시베이션 막 스택의 실리콘 산화물 층은 상기 제2 금속 층, 상기 금속 산화물 층 및 상기 게이트 절연체 층 중 적어도 하나 상에 배치되는,
    박막 트랜지스터.
  10. 제9항에 있어서,
    상기 패시베이션 막 스택은 상기 제1 실리콘 질화물 층 상에 배치된 제2 실리콘 질화물 층을 더 포함하고,
    상기 제2 실리콘 질화물 층은 상기 제1 실리콘 질화물 층보다 더 높은 수소 농도를 갖는,
    박막 트랜지스터.
  11. 제1항의 패시베이션 막 스택을 포함하는 박막 트랜지스터로서,
    기판 상에 배치된 버퍼 층;
    상기 버퍼 층 상에 배치된 제1 금속 층;
    상기 제1 금속 층 및 상기 버퍼 층 상에 배치된 게이트 절연체 층;
    상기 게이트 절연체 층 상에 배치된 금속 산화물 층;
    상기 금속 산화물 층 및 상기 게이트 절연체 층 상에 배치된 에칭 정지 층; 및
    상기 에칭 정지 층 및 상기 금속 산화물 층 상에 배치된 제2 금속 층을 포함하며,
    상기 패시베이션 막 스택의 실리콘 산화물 층은 상기 제2 금속 층 및 상기 에칭 정지 층 중 적어도 하나 상에 배치되는,
    박막 트랜지스터.
  12. 제11항에 있어서,
    상기 패시베이션 막 스택은 상기 제1 실리콘 질화물 층 상에 배치된 제2 실리콘 질화물 층을 더 포함하고,
    상기 제2 실리콘 질화물 층은 상기 제1 실리콘 질화물 층보다 더 높은 수소 농도를 갖는,
    박막 트랜지스터.
  13. 제1항의 패시베이션 막 스택을 포함하는 박막 트랜지스터로서,
    기판 상에 배치된 버퍼 층;
    상기 버퍼 층 상에 배치된 금속 산화물 층;
    상기 금속 산화물 층 상에 배치된 게이트 절연체 층;
    상기 게이트 절연체 층 상에 배치된 제1 금속 층;
    상기 버퍼 층, 상기 금속 산화물 층, 상기 게이트 절연체 층 및 상기 제1 금속 층 중 적어도 하나 상에 배치된 층간 유전체 층; 및
    상기 층간 유전체 층 및 상기 금속 산화물 층 상에 배치된 제2 금속 층을 포함하며,
    상기 패시베이션 막 스택의 실리콘 산화물 층은 상기 층간 유전체 층 및 상기 제2 금속 층 중 적어도 하나 상에 배치되는,
    박막 트랜지스터.
  14. 제13항에 있어서,
    상기 기판 상에 배치된 제3 금속 층을 더 포함하며,
    상기 버퍼 층은 상기 제3 금속 층 및 상기 기판 상에 배치되는,
    박막 트랜지스터.
  15. 제1항의 패시베이션 막 스택을 포함하는 박막 트랜지스터로서,
    기판 상에 배치된 버퍼 층 ― 상기 버퍼 층은 저온 폴리실리콘을 포함함 ―;
    상기 버퍼 층 상에 배치된 폴리실리콘 층;
    상기 폴리실리콘 층 및 상기 버퍼 층 상에 배치된 제1 게이트 절연체 층;
    상기 제1 게이트 절연체 층 상에 배치된 제1 금속 층;
    상기 제1 금속 층 및 상기 제1 게이트 절연체 층 중 적어도 하나 상에 배치된 제1 층간 유전체 층;
    상기 제1 층간 유전체 층 상에 배치된 실리콘 질화물을 포함하는 제1 산화물 버퍼 층;
    상기 제1 산화물 버퍼 층 상에 배치된 실리콘 산화물을 포함하는 제2 산화물 버퍼 층;
    상기 제1 산화물 버퍼 층 및 상기 폴리실리콘 층과 접촉하는 제2 금속 층;
    상기 제2 산화물 버퍼 층 상에 배치된 금속 산화물 층;
    상기 금속 산화물 층 상에 배치된 제2 게이트 절연체 층;
    상기 제2 게이트 절연체 층 상에 배치된 제3 금속 층;
    상기 제2 산화물 버퍼 층, 상기 금속 산화물 층, 상기 제2 게이트 절연체 층 및 상기 제3 금속 층 중 적어도 하나 상에 배치된 제2 층간 유전체 층; 및
    상기 제2 층간 유전체 층 상에 배치되며 상기 금속 산화물 층, 상기 제2 금속 층, 또는 상기 금속 산화물 층과 상기 제2 금속 층 모두와 접촉하는 제4 금속 층을 포함하며,
    상기 패시베이션 막 스택의 실리콘 산화물 층은 상기 제2 층간 유전체 층 및 상기 제4 금속 층 중 적어도 하나 상에 배치되는,
    박막 트랜지스터.
  16. 제15항에 있어서,
    상기 제2 금속 층은 상기 제1 층간 유전체 층 또는 상기 제2 산화물 버퍼 층과 추가로 접촉하는,
    박막 트랜지스터.
  17. 가공물 상에 배치된 실리콘 산화물 층; 및
    상기 실리콘 산화물 층 상에 배치된 실리콘 질화물 층을 포함하며,
    상기 실리콘 질화물 층은 1×10-8g/㎡/day 내지 1×10-4g/㎡/day의 수 저항률 및 0.1% 내지 10%의 실리콘-수소 결합 농도를 갖고,
    상기 실리콘 질화물 층은 1.03 초과 내지 2의 질소 대 실리콘 비를 갖는,
    패시베이션 막 스택.
  18. 가공물을 200℃ 내지 250℃의 온도로 가열하는 단계;
    플라즈마 강화 화학 기상 증착 프로세스 동안 상기 가공물을 증착 가스에 노출시키는 단계; 및
    상기 가공물 상에 실리콘 질화물 층을 증착하는 단계를 포함하며,
    상기 증착 가스는 실리콘 전구체, 질소 전구체 및 캐리어 가스를 포함하고,
    상기 증착 가스는 각각 1 : 4 내지 8의 범위 : 20 내지 80의 범위로 상기 증착 가스 내의 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비(molar ratio)를 갖고,
    상기 실리콘 질화물 층은 20at% 내지 35at%의 실리콘 농도, 40at% 내지 75at%의 질소 농도, 및 10at% 내지 35at%의 수소 농도를 갖고,
    상기 실리콘 질화물 층은 1.03 초과 내지 2의 질소 대 실리콘 비를 갖는,
    실리콘 질화물 재료를 증착하기 위한 방법.
  19. 제18항에 있어서,
    상기 증착 가스는 각각 1 : 5 내지 7의 범위 : 30 내지 50의 범위로 상기 증착 가스 내의 실리콘 전구체 대 질소 전구체 대 캐리어 가스의 몰비를 가지며,
    상기 실리콘 전구체는 실란을 포함하고, 상기 질소 전구체는 암모니아를 포함하고, 상기 캐리어 가스는 질소(N2)를 포함하는,
    실리콘 질화물 재료를 증착하기 위한 방법.
  20. 삭제
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