KR102597802B1 - Time-division multi-channel analog matrix operator, operating method thereof, and device including the same - Google Patents
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Abstract
시분할 다채널 아날로그 행렬 연산기, 이의 동작 방법, 및 이를 포함하는 장치가 개시된다. 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기는, 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 순차적으로 수신하여 상기 시분할된 아날로그 입력 신호와 상기 시분할된 가중치 값을 곱셈하여 순차적으로 출력하는 곱셈 연산기; 상기 곱셈 연산기의 출력 값을 누적 가산하여 출력하는 덧셈 연산기를 포함할 수 있다.A time-division multi-channel analog matrix calculator, a method of operating the same, and a device including the same are disclosed. A time-division multi-channel analog matrix calculator according to an embodiment includes a multiplication operator that sequentially receives a time-division analog input signal and a time-division weight value, multiplies the time-division analog input signal and the time-division weight value, and outputs the time-division signal sequentially; It may include an addition operator that accumulates and outputs the output values of the multiplication operator.
Description
아래 개시는 시분할 다채널 아날로그 행렬 연산기 및 이의 동작 방법, 및 이를 포함하는 장치에 관한 것이다.The disclosure below relates to a time-division multi-channel analog matrix calculator, a method of operating the same, and a device including the same.
머신 러닝을 포함한 대부분의 신호 처리 알고리즘은 행렬 연산을 기반으로 한다. 저전력 임베디드 시스템 및 IoT 기기에서는 저전력 행렬 연산을 위한 가속기가 요구된다.Most signal processing algorithms, including machine learning, are based on matrix operations. Low-power embedded systems and IoT devices require accelerators for low-power matrix calculations.
MAC(multiply-accumulate calculation) 연산은 행렬 연산의 기본 단위이고, MAC 연산을 효율적으로 수행하는 것은 중요하다. MAC 연산은 디지털 시스템에서 수행되고, 아날로그 시스템에서는 아날로그-디지털 변환기를 이용한 후에 MAC 연산을 수행한다.MAC (multiply-accumulate calculation) operation is the basic unit of matrix calculation, and it is important to perform MAC operation efficiently. The MAC operation is performed in a digital system, and in an analog system, the MAC operation is performed after using an analog-to-digital converter.
실시예들은 아날로그 시스템에서 아날로그-디지털 변환기의 요구사항을 완화시키는 아날로그 행렬 연산기를 제공할 수 있다.Embodiments may provide an analog matrix operator that alleviates the requirements of analog-to-digital converters in analog systems.
다만, 기술적 과제는 상술한 기술적 과제들로 한정되는 것은 아니며, 또 다른 기술적 과제들이 존재할 수 있다.However, technical challenges are not limited to the above-mentioned technical challenges, and other technical challenges may exist.
일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기는, 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 순차적으로 수신하여 상기 시분할된 아날로그 입력 신호와 상기 시분할된 가중치 값을 곱셈하여 순차적으로 출력하는 곱셈 연산기; 및 상기 곱셈 연산기의 출력 값을 누적 가산하여 출력하는 덧셈 연산기를 포함할 수 있다.A time-division multi-channel analog matrix calculator according to an embodiment includes a multiplication operator that sequentially receives a time-division analog input signal and a time-division weight value, multiplies the time-division analog input signal and the time-division weight value, and outputs the time-division signal sequentially; and an addition operator that accumulates and outputs the output values of the multiplication operator.
상기 곱셈 연산기는, 상기 시분할된 아날로그 입력 신호의 잡음을 제거하기 위한 제1 초퍼 회로; 잡음이 제거된 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 수신하여 곱셈 연산을 수행하는 아날로그 증폭기; 및 상기 아날로그 증폭기의 출력 신호의 잡음을 제거하기 위한 제2 초퍼 회로를 포함할 수 있다.The multiplication operator includes: a first chopper circuit for removing noise from the time-division analog input signal; An analog amplifier that receives noise-removed time-division analog input signals and time-division weight values and performs a multiplication operation; And it may include a second chopper circuit for removing noise from the output signal of the analog amplifier.
상기 덧셈 연산기는, 상기 곱셈 연산기의 출력 값을 순차적으로 저장하는 저장 캐패시터 어레이; 상기 저장 캐패시터 어레이에 저장된 값을 누적 가산하여 출력하기 위한 피드백 캐패시터; 및 스위칭 제어 신호에 응답하여 스위칭 동작을 수행하는 스위치 네트워크 회로를 포함할 수 있다.The addition operator includes a storage capacitor array that sequentially stores output values of the multiplication operator; a feedback capacitor for accumulating and outputting values stored in the storage capacitor array; and a switch network circuit that performs a switching operation in response to a switching control signal.
상기 스위치 네트워크 회로는, 일단이 상기 곱셈 연산기에 연결되고 타단이 제1 노드에 연결된 제1 스위치 어레이; 상기 피드백 캐패시터와 병렬 연결된 제2 스위치; 일단이 상기 제1 노드에 연결되고 타단이 접지에 연결된 제3 스위치 어레이; 및 일단이 제2 노드에 연결되고 타단이 기준 전압단자에 연결된 제4 스위치; 를 더 포함하며, 상기 제1 노드는 상기 저장 캐패시터의 일단에 연결되고, 상기 제2 노드는 상기 피드백 캐패시터의 일단에 연결될 수 있다.The switch network circuit includes: a first switch array, one end of which is connected to the multiplication operator and the other end of which is connected to a first node; a second switch connected in parallel with the feedback capacitor; a third switch array, one end of which is connected to the first node and the other end of which is connected to ground; and a fourth switch, one end of which is connected to a second node and the other end of which is connected to a reference voltage terminal. It may further include that the first node may be connected to one end of the storage capacitor, and the second node may be connected to one end of the feedback capacitor.
상기 시분할된 가중치 값은, 디지털 신호처리 프로세서로부터 획득될 수 있다.The time-divided weight value may be obtained from a digital signal processing processor.
일 실시예에 따른 전자 장치는, 가중치 값을 시분할하는 디지털 신호처리 프로세서; 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 인가받아 상기 시분할된 아날로그 입력 신호와 상기 시분할된 가중치 값을 곱셈하여 순차적으로 출력하는 곱셈 연산기; 및 상기 시분할된 입력 신호와 상기 시분할된 가중치 값이 곱셈된 값을 누적 가산하여 출력하는 덧셈 연산기를 포함할 수 있다.An electronic device according to an embodiment includes a digital signal processing processor that time-divides weight values; a multiplication operator that receives a time-division analog input signal and a time-division weight value, multiplies the time-division analog input signal and the time-division weight value, and outputs the results sequentially; and an addition operator that accumulates and outputs a value obtained by multiplying the time-division input signal and the time-division weight value.
상기 곱셈 연산기는, 상기 시분할된 아날로그 입력 신호의 잡음을 제거하기 위한 제1 초퍼 회로; 잡음이 제거된 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 수신하여 곱셈 연산을 수행하는 아날로그 증폭기; 및 상기 아날로그 증폭기의 출력 신호의 잡음을 제거하기 위한 제2 초퍼 회로를 포함할 수 있다.The multiplication operator includes: a first chopper circuit for removing noise from the time-division analog input signal; An analog amplifier that receives noise-removed time-division analog input signals and time-division weight values and performs a multiplication operation; And it may include a second chopper circuit for removing noise from the output signal of the analog amplifier.
상기 덧셈 연산기는, 상기 곱셈 연산기의 출력 값을 순차적으로 저장하는 저장 캐패시터 어레이; 상기 저장 캐패시터 어레이에 저장된 값을 누적 가산하여 출력하기 위한 피드백 캐패시터; 및 스위칭 제어 신호에 응답하여 스위칭 동작을 수행하는 스위치 네트워크 회로를 포함할 수 있다.The addition operator includes a storage capacitor array that sequentially stores output values of the multiplication operator; a feedback capacitor for accumulating and outputting values stored in the storage capacitor array; and a switch network circuit that performs a switching operation in response to a switching control signal.
상기 스위치 네트워크 회로는, 일단이 상기 곱셈 연산기에 연결되고 타단이 제1 노드에 연결된 제1 스위치 어레이; 상기 피드백 캐패시터와 병렬 연결된 제2 스위치; 일단이 상기 제1 노드에 연결되고 타단이 접지에 연결된 제3 스위치 어레이; 및 일단이 제2 노드에 연결되고 타단이 기준 전압단자에 연결된 제4 스위치; 를 더 포함하며, 상기 제1 노드는 상기 저장 캐패시터의 일단에 연결되고, 상기 제2 노드는 상기 피드백 캐패시터의 일단에 연결될 수 있다.The switch network circuit includes: a first switch array, one end of which is connected to the multiplication operator and the other end of which is connected to a first node; a second switch connected in parallel with the feedback capacitor; a third switch array, one end of which is connected to the first node and the other end of which is connected to ground; and a fourth switch, one end of which is connected to a second node and the other end of which is connected to a reference voltage terminal. It may further include that the first node may be connected to one end of the storage capacitor, and the second node may be connected to one end of the feedback capacitor.
일 실시예에 따른 시분할 다채널 아날로그 행렬 연산 방법은, 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 순차적으로 수신하는 동작; 상기 시분할된 아날로그 입력 신호와 상기 시분할된 가중치 값을 곱셈하는 동작; 곱셈된 값을 저장 캐패시터에 어레이에 순차적으로 저장하는 동작; 저장된 값을 피드백 캐패시터에 누적 가산하는 동작; 및 가산된 값을 출력하는 동작을 포함할 수 있다.A time-division multi-channel analog matrix calculation method according to an embodiment includes sequentially receiving a time-division analog input signal and a time-division weight value; Multiplying the time-division analog input signal and the time-division weight value; An operation to sequentially store multiplied values in an array in a storage capacitor; An operation of cumulatively adding a stored value to a feedback capacitor; and an operation of outputting the added value.
도 1은 행렬 연산기의 구조의 일 예를 나타낸다.
도 2는 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기의 구조의 일 예를 나타낸다.
도 3은 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기의 구조의 다른 예를 나타낸다.
도 4 내지 도 8은 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기의 동작을 설명하기 위한 도면들이다.
도 9는 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기를 포함하는 전자 장치 구조의 일 예를 나타낸다.Figure 1 shows an example of the structure of a matrix operator.
Figure 2 shows an example of the structure of a time-division multi-channel analog matrix calculator according to an embodiment.
Figure 3 shows another example of the structure of a time-division multi-channel analog matrix calculator according to an embodiment.
4 to 8 are diagrams for explaining the operation of a time-division multi-channel analog matrix calculator according to an embodiment.
Figure 9 shows an example of an electronic device structure including a time-division multi-channel analog matrix calculator according to an embodiment.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for illustrative purposes only and may be changed and implemented in various forms. Accordingly, the actual implementation form is not limited to the specific disclosed embodiments, and the scope of the present specification includes changes, equivalents, or substitutes included in the technical idea described in the embodiments.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various components, but these terms should be interpreted only for the purpose of distinguishing one component from another component. For example, a first component may be named a second component, and similarly, the second component may also be named a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When a component is referred to as being “connected” to another component, it should be understood that it may be directly connected or connected to the other component, but that other components may exist in between.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, terms such as “comprise” or “have” are intended to designate the presence of the described features, numbers, steps, operations, components, parts, or combinations thereof, and are intended to indicate the presence of one or more other features or numbers, It should be understood that this does not exclude in advance the possibility of the presence or addition of steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art. Terms as defined in commonly used dictionaries should be interpreted as having meanings consistent with the meanings they have in the context of the related technology, and unless clearly defined in this specification, should not be interpreted in an idealized or overly formal sense. No.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the attached drawings. In the description with reference to the accompanying drawings, identical components will be assigned the same reference numerals regardless of the reference numerals, and overlapping descriptions thereof will be omitted.
도 1은 행렬 연산기의 구조의 일 예를 나타낸다.Figure 1 shows an example of the structure of a matrix operator.
도 1을 참조하면, 종래의 행렬 연산기(100)는 n개의 입력 신호(예: 내지 )를 수신하여 n개의 출력 신호(예: 내지 )를 출력할 수 있다. 행렬 연산기(100)는 곱셈 연산기 어레이(110) 및 덧셈 연산기 어레이(130)를 포함할 수 있다.Referring to Figure 1, the conventional matrix operator 100 uses n input signals (e.g. inside ) to receive n output signals (e.g. inside ) can be output. The matrix operator 100 may include a multiplication operator array 110 and an addition operator array 130.
곱셈 연산기 어레이(110)는 n*n개의 곱셈 연산기(예: 111)를 포함할 수 있다. n*n개의 곱셈 연산기는 n개의 입력 신호(예: 내지 )와 n*n개의 가중치(예: 내지 )를 곱셈 연산할 수 있다. 하나의 곱셈 연산기(111)는 1개의 입력 신호(예: )와 1개의 가중치(예: )를 곱하여 출력(예: *)할 수 있다. 곱셈 연산기 어레이(110)는 n개의 입력 신호와 n*n개의 가중치를 곱한 출력 값을 순차적으로 출력할 수 있다.The multiplication operator array 110 may include n*n multiplication operators (eg, 111). n*n multiplication operators operate on n input signals, e.g. inside ) and n*n weights (e.g. inside ) can be multiplied. One multiplication operator 111 receives one input signal (e.g. ) and 1 weight (e.g. ) to output (e.g. * )can do. The multiplication operator array 110 can sequentially output output values obtained by multiplying n input signals by n*n weights.
덧셈 연산기 어레이(130)는 n개의 덧셈 연산기(예: 131)를 포함할 수 있다. n개의 덧셈 연산기는 곱셈 연산기 어레이(110)로부터 n*n개의 출력 값(예: 입력 신호와 가중치를 곱한 값)을 수신할 수 있다. 하나의 덧셈 연산기(131)는 n개의 출력 값(예: *내지 *)을 수신하여 누적 가산한 값(예: =*+*++*)을 출력할 수 있다. 덧셈 연산기 어레이(130)는 총 n개의 누적 가산한 값(예: 내지 )을 출력할 수 있다.The addition operator array 130 may include n addition operators (eg, 131). The n addition operators may receive n*n output values (e.g., the input signal multiplied by the weight) from the multiplication operator array 110. One addition operator 131 outputs n output values (e.g. * inside * ) is received and the accumulated value is added (e.g. = * + * + + * ) can be output. The addition operator array 130 stores a total of n cumulative added values (e.g. inside ) can be output.
행렬 연산기(100)는 n*n개의 곱셈 연산기(111) 및 n개의 덧셈 연산기(131)를 포함할 수 있다. 종래의 행렬 연산기(100)는 큰 면적 및 높은 전력 소모량을 요구할 수 있다.The matrix operator 100 may include n*n multiplication operators 111 and n addition operators 131. The conventional matrix operator 100 may require a large area and high power consumption.
도 2는 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기의 구조의 일 예를 나타낸다.Figure 2 shows an example of the structure of a time-division multi-channel analog matrix calculator according to an embodiment.
시분할 다채널 아날로그 행렬 연산기(200)는 n개(예: 4개)의 시분할된 아날로그 입력 신호를 입력 신호로 수신할 수 있다. 시분할 다채널 아날로그 행렬 연산기(200)는 디지털 신호 처리 프로세서(290)로부터 n개의 시분할된 가중치 값을 수신할 수 있다. 시분할 다채널 아날로그 행렬 연산기(200)는 입력 신호(예: 시분할된 아날로그 입력 신호)와 가중치 값(예: 시분할된 가중치 값)의 곱셈 값을 가산하여 출력할 수 있다. 시분할 다채널 아날로그 행렬 연산기(200)는 곱셈 연산기(210) 및 덧셈 연산기(230)를 포함할 수 있다.The time-division multi-channel analog matrix calculator 200 can receive n (e.g., 4) time-division analog input signals as input signals. The time-division multi-channel analog matrix calculator 200 may receive n time-division weight values from the digital signal processing processor 290. The time-division multi-channel analog matrix calculator 200 can add and output a multiplication value of an input signal (e.g., a time-division analog input signal) and a weight value (e.g., a time-division weight value). The time division multi-channel analog matrix operator 200 may include a multiplication operator 210 and an addition operator 230.
곱셈 연산기(210)는 n개의 시분할된 아날로그 입력 신호 및 n개의 시분할된 가중치 값을 곱셈한 값을 출력할 수 있다. 곱셈 연산기(210)는 제1 초퍼 회로(211), 제2 초퍼 회로(213), 및 아날로그 증폭기(215)(예: Instrument Amplifier)를 포함할 수 있다.The multiplication operator 210 may output a value obtained by multiplying n time-divided analog input signals and n time-divided weight values. The multiplication operator 210 may include a first chopper circuit 211, a second chopper circuit 213, and an analog amplifier 215 (eg, Instrument Amplifier).
제1 초퍼 회로(211)는 곱셈 연산기(210)의 입력측에 위치할 수 있고, 시분할된 아날로그 입력 신호(예: 곱셈 연산기(210)의 입력 신호)의 잡음을 제거할 수 있다.The first chopper circuit 211 may be located on the input side of the multiplication operator 210 and may remove noise from a time-division analog input signal (eg, an input signal of the multiplication operator 210).
아날로그 증폭기(215)는 제1 초퍼 회로(211)로부터 잡음이 제거된 입력 신호를 수신하고, 디지털 신호처리 프로세서(290)로부터 가중치 값을 수신할 수 있다. 아날로그 증폭기(215)는 입력 신호와 가중치 값이 곱셈된 값을 출력할 수 있다.The analog amplifier 215 may receive an input signal from which noise has been removed from the first chopper circuit 211 and receive a weight value from the digital signal processing processor 290. The analog amplifier 215 may output a value obtained by multiplying the input signal and the weight value.
제2 초퍼 회로(213)는 아날로그 증폭기(213)의 출력 신호의 잡음을 제거할 수 있고, 곱셈 연산기(210)의 출력측에 위치할 수 있다.The second chopper circuit 213 may remove noise from the output signal of the analog amplifier 213 and may be located on the output side of the multiplication operator 210.
덧셈 연산기(230)는 곱셈 연산기의 출력 값(예: 시분할된 입력 신호와 시분할된 가중치 값이 곱셈된 값)을 누적 가산하여 출력할 수 있다. 덧셈 연산기(230)는 저장 캐패시터 어레이(예: 231,233,235,237), 피드백 캐패시터(239), 및 스위치 네트워크를 포함할 수 있다.The addition operator 230 may accumulate and output the output value of the multiplication operator (e.g., a value obtained by multiplying a time-division input signal and a time-division weight value). Addition operator 230 may include a storage capacitor array (eg, 231, 233, 235, 237), a feedback capacitor 239, and a switch network.
저장 캐피시터 어레이(231,233,235,237)는 덧셈 연산기(230)의 입력측에 위치할 수 있고, 곱셈 연산기(210)의 출력 값을 순차적으로 저장할 수 있다. 피드백 캐패시터(239)는 저장 캐피시터 어레이(231,233,235,237)에 저장된 값을 누적 가산하여 출력할 수 있고, 덧셈 연산기(230)의 출력측에 위치할 수 있다. 스위치 네트워크는 스위칭 제어 신호에 응답하여 저장 캐피시터 어레이(231,233,235,237) 및 피드백 캐패시터(239)에 값을 저장하거나, 저장된 값을 가산하거나, 저장된 값을 출력하게 할 수 있다.The storage capacitor arrays 231, 233, 235, and 237 may be located on the input side of the addition operator 230, and may sequentially store the output value of the multiplication operator 210. The feedback capacitor 239 may accumulate and output the values stored in the storage capacitor arrays 231, 233, 235, and 237, and may be located on the output side of the addition operator 230. The switch network may store values in the storage capacitor arrays 231, 233, 235, and 237 and the feedback capacitor 239, add the stored values, or output the stored values in response to the switching control signal.
스위치 네트워크는 제1 스위치 어레이(예: fch1, fch2, fch3, fch4), 제2 스위치(SW2), 제3 스위치 어레이(SW3), 및 제4 스위치(SW4)를 포함할 수 있다. 제1 스위치 어레이(fch1, fch2, fch3, fch4)는 일단이 곱셈 연산기(210)에 연결되고 타단이 제1 노드(예: N1)에 연결될 수 있다. 제2 스위치(SW2)는 피드백 캐패시터(239)와 병렬 연결될 수 있다. 제3 스위치 어레이(SW3)는 일단이 제1 노드(N1)에 연결되고 타단이 접지에 연결될 수 있다. 제4 스위치(SW4)는 일단이 제2 노드(예: N2)에 연결되고, 타단이 기준 전압단자에 연결될 수 있다. 스위칭 네트워크가 스위칭 제어 신호에 응답하여 덧셈 연산기(230)의 기능을 수행하는 동작은 도 4 내지 도 8을 이용하여 설명하기로 한다.The switch network may include a first switch array (eg, fch1, fch2, fch3, fch4), a second switch (SW2), a third switch array (SW3), and a fourth switch (SW4). One end of the first switch array (fch1, fch2, fch3, fch4) may be connected to the multiplication operator 210 and the other end may be connected to the first node (eg, N1). The second switch SW2 may be connected in parallel with the feedback capacitor 239. The third switch array SW3 may have one end connected to the first node N1 and the other end connected to ground. The fourth switch SW4 may have one end connected to a second node (eg, N2) and the other end connected to a reference voltage terminal. The operation of the switching network performing the function of the addition operator 230 in response to the switching control signal will be described using FIGS. 4 to 8.
도 3은 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기의 구조의 다른 예를 나타낸다.Figure 3 shows another example of the structure of a time-division multi-channel analog matrix calculator according to an embodiment.
도 3의 시분할 다채널 아날로그 행렬 연산기(300)는 도 2의 시분할 다채널 아날로그 행렬 연산기(200)와 대응할 수 있다. 도 3의 곱셈 연산기(310), 덧셈 연산기(330), 및 디지털 신호처리 프로세서(290)는 도 2의 곱셈 연산기(210), 덧셈 연산기(230), 및 디지털 신호처리 프로세서(290)와 실질적으로 동일할 수 있다. 도 2의 시분할 다채널 아날로그 행렬 연산기(200)는 상세하게 설명되어 있으므로, 도 3의 시분할 다채널 아날로그 행렬 연산기(300)에 관한 설명은 생략하기로 한다.The time division multi-channel analog matrix calculator 300 of FIG. 3 may correspond to the time division multi-channel analog matrix calculator 200 of FIG. 2. The multiplication operator 310, the addition operator 330, and the digital signal processing processor 290 of FIG. 3 are substantially similar to the multiplication operator 210, the addition operator 230, and the digital signal processing processor 290 of FIG. 2. may be the same. Since the time division multi-channel analog matrix calculator 200 of FIG. 2 is described in detail, the description of the time division multi-channel analog matrix calculator 300 of FIG. 3 will be omitted.
도 4 내지 도 8은 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기의 동작을 설명하기 위한 도면이다.4 to 8 are diagrams for explaining the operation of a time-division multi-channel analog matrix calculator according to an embodiment.
도 4를 참조하면, 시분할된 n개(예: 4개)의 신호 중 첫 번째 신호()가 입력될 때의 시분할 다채널 아날로그 행렬 연산기(200)의 동작을 이해할 수 있다. 스위칭 네트워크의 제1 스위치(fch1) 및 제2 스위치(SW2)는 닫혀 있고, 제3 스위치 어레이(SW3), 및 제4 스위치(SW4)는 열려 있을 수 있다.Referring to Figure 4, the first signal (e.g., 4) of the time-divided n signals ( It is possible to understand the operation of the time division multi-channel analog matrix calculator 200 when ) is input. The first switch (fch1) and the second switch (SW2) of the switching network may be closed, and the third switch array (SW3) and the fourth switch (SW4) may be open.
제1 초퍼 회로(211)는 닫힌 제1 스위치(fch1)를 통해 입력 신호()를 수신할 수 있다. 제1 초퍼 회로(211)는 입력 신호()의 잡음을 제거할 수 있다. 아날로그 증폭기(215)는 잡음이 제거된 입력 신호()와 디지털 신호 처리 프로세서(290)로부터 수신한 가중치()를 곱셈하여 출력할 수 있다. 제2 초퍼 회로(213)는 출력된 곱셈 값(*)의 잡음을 제거하여 덧셈 연산기(230)로 출력할 수 있다. 덧셈 연산기(230)는 수신한 곱셈 값(*)을 저장 캐패시터(231)에 저장할 수 있다.The first chopper circuit 211 receives an input signal ( ) can be received. The first chopper circuit 211 is an input signal ( ) noise can be removed. The analog amplifier 215 is a noise-removed input signal ( ) and the weight received from the digital signal processing processor 290 ( ) can be multiplied and output. The second chopper circuit 213 outputs the multiplication value ( * ) can be removed and output to the addition operator 230. The addition operator 230 calculates the received multiplication value ( * ) can be stored in the storage capacitor 231.
도 5를 참조하면, 시분할된 n개의 신호 중 두 번째 신호()가 입력될 때의 시분할 다채널 아날로그 행렬 연산기(200)의 동작을 이해할 수 있다. 스위칭 네트워크의 제1 스위치(fch2) 및 제2 스위치(SW2)는 닫혀 있고, 제3 스위치 어레이(SW3), 및 제4 스위치(SW4)는 열려 있을 수 있다.Referring to Figure 5, the second signal among the n time-divided signals ( It is possible to understand the operation of the time division multi-channel analog matrix calculator 200 when ) is input. The first switch (fch2) and the second switch (SW2) of the switching network may be closed, and the third switch array (SW3) and the fourth switch (SW4) may be open.
제1 초퍼 회로(211)는 닫힌 제1 스위치(fch2)를 통해 입력 신호()를 수신할 수 있다. 제1 초퍼 회로(211)는 입력 신호()의 잡음을 제거할 수 있다. 아날로그 증폭기(215)는 잡음이 제거된 입력 신호()와 디지털 신호 처리 프로세서(290)로부터 수신한 가중치()를 곱셈하여 출력할 수 있다. 제2 초퍼 회로(213)는 출력된 곱셈 값(*)의 잡음을 제거하여 덧셈 연산기(230)로 출력할 수 있다. 덧셈 연산기(230)는 수신한 곱셈 값(*)을 저장 캐패시터(233)에 저장할 수 있다.The first chopper circuit 211 receives an input signal ( ) can be received. The first chopper circuit 211 is an input signal ( ) noise can be removed. The analog amplifier 215 is a noise-removed input signal ( ) and the weight received from the digital signal processing processor 290 ( ) can be multiplied and output. The second chopper circuit 213 outputs the multiplication value ( * ) can be removed and output to the addition operator 230. The addition operator 230 calculates the received multiplication value ( * ) can be stored in the storage capacitor 233.
도 6을 참조하면, 시분할된 n개의 신호 중 3 번째 신호()가 입력될 때의 시분할 다채널 아날로그 행렬 연산기(200)의 동작을 이해할 수 있다. 스위칭 네트워크의 제1 스위치(fch3) 및 제2 스위치(SW2)는 닫혀 있고, 제3 스위치 어레이(SW3), 및 제4 스위치(SW4)는 열려 있을 수 있다.Referring to Figure 6, the 3rd signal among the n time-divided signals ( It is possible to understand the operation of the time division multi-channel analog matrix calculator 200 when ) is input. The first switch (fch3) and the second switch (SW2) of the switching network may be closed, and the third switch array (SW3) and the fourth switch (SW4) may be open.
제1 초퍼 회로(211)는 닫힌 제1 스위치(fch3)를 통해 입력 신호()를 수신할 수 있다. 제1 초퍼 회로(211)는 입력 신호()의 잡음을 제거할 수 있다. 아날로그 증폭기(215)는 잡음이 제거된 입력 신호()와 디지털 신호 처리 프로세서(290)로부터 수신한 가중치()를 곱셈하여 출력할 수 있다. 제2 초퍼 회로(213)는 출력된 곱셈 값(*)의 잡음을 제거하여 덧셈 연산기(230)로 출력할 수 있다. 덧셈 연산기(230)는 수신한 곱셈 값(*)을 저장 캐패시터(235)에 저장할 수 있다.The first chopper circuit 211 receives an input signal ( ) can be received. The first chopper circuit 211 is an input signal ( ) noise can be removed. The analog amplifier 215 is a noise-removed input signal ( ) and the weight received from the digital signal processing processor 290 ( ) can be multiplied and output. The second chopper circuit 213 outputs the multiplication value ( * ) can be removed and output to the addition operator 230. The addition operator 230 calculates the received multiplication value ( * ) can be stored in the storage capacitor 235.
도 7을 참조하면, 시분할된 n개의 신호 중 4 번째 신호()가 입력될 때의 시분할 다채널 아날로그 행렬 연산기(200)의 동작을 이해할 수 있다. 스위칭 네트워크의 제1 스위치(fch4) 및 제2 스위치(SW2)는 닫혀 있고, 제3 스위치 어레이(SW3), 및 제4 스위치(SW4)는 열려 있을 수 있다.Referring to Figure 7, the 4th signal among the n time-divided signals ( It is possible to understand the operation of the time division multi-channel analog matrix calculator 200 when ) is input. The first switch (fch4) and the second switch (SW2) of the switching network may be closed, and the third switch array (SW3) and the fourth switch (SW4) may be open.
제1 초퍼 회로(211)는 닫힌 제1 스위치(fch4)를 통해 입력 신호()를 수신할 수 있다. 제1 초퍼 회로(211)는 입력 신호()의 잡음을 제거할 수 있다. 아날로그 증폭기(215)는 잡음이 제거된 입력 신호()와 디지털 신호 처리 프로세서(290)로부터 수신한 가중치()를 곱셈하여 출력할 수 있다. 제2 초퍼 회로(213)는 출력된 곱셈 값(*)의 잡음을 제거하여 덧셈 연산기(230)로 출력할 수 있다. 덧셈 연산기(230)는 수신한 곱셈 값(*)을 저장 캐패시터(237)에 저장할 수 있다.The first chopper circuit 211 receives an input signal ( ) can be received. The first chopper circuit 211 is an input signal ( ) noise can be removed. The analog amplifier 215 is a noise-removed input signal ( ) and the weight received from the digital signal processing processor 290 ( ) can be multiplied and output. The second chopper circuit 213 outputs the multiplication value ( * ) can be removed and output to the addition operator 230. The addition operator 230 calculates the received multiplication value ( * ) can be stored in the storage capacitor 237.
도 8을 참조하면, 저장 캐패시터 어레이(231, 233, 235, 237)에 각각 저장된 곱셈 값(*, *, *, *)이 누적 가산되어 출력될 때의 시분할 다채널 아날로그 행렬 연산기(200)의 동작을 이해할 수 있다. 스위칭 네트워크의 제1 스위치 어레이(fch1, fch2, fch3, fch4) 및 제2 스위치(SW2), 제4 스위치(SW4)는 열려 있고, 제3 스위치 어레이(SW3)는 닫혀 있을 수 있다.Referring to FIG. 8, the multiplication values ( * , * , * , * It is possible to understand the operation of the time division multi-channel analog matrix calculator 200 when ) is cumulatively added and output. The first switch array (fch1, fch2, fch3, fch4), second switch (SW2), and fourth switch (SW4) of the switching network may be open, and the third switch array (SW3) may be closed.
피드백 캐패시터(239)는 저장 캐패시터 어레이(231, 233, 235, 237)에 각각 저장된 전하를 전달받을 수 있다. 피드백 캐패시터(239)는 저장 캐패시터 어레이(231, 233, 235, 237)에 각각 저장된 곱셈 값(*, *, *, *)을 가산한 값(*+*+*+*)을 출력할 수 있다.The feedback capacitor 239 may receive charges stored in the storage capacitor arrays 231, 233, 235, and 237, respectively. The feedback capacitor 239 stores the multiplication value ( * , * , * , * ) is added ( * + * + * + * ) can be output.
제4 스위치(SW 4)는 가산한 값(*+*+*+*)이 출력된 후에 저장 캐패시터 어레이(231, 233, 235, 237) 및 피드백 캐패시터(239)에 남아 있는 전하를 초기화하기 위해 동작(미도시)할 수 있다. 실시예에 따른 시분할 다채널 아날로그 행렬 연산기(200)에 입력되는 시분할된 신호의 갯수는 4개에 한정되지 않고, 4개 미만 또는 4개 초과일 수 있다.The fourth switch (SW 4) switches the added value ( * + * + * + * ) may be operated (not shown) to initialize the remaining charges in the storage capacitor arrays 231, 233, 235, and 237 and the feedback capacitor 239 after the output. The number of time-division signals input to the time-division multi-channel analog matrix calculator 200 according to the embodiment is not limited to four, and may be less than four or more than four.
도 9는 일 실시예에 따른 시분할 다채널 아날로그 행렬 연산기를 포함하는 전자 장치 구조의 일 예를 나타낸다.Figure 9 shows an example of an electronic device structure including a time-division multi-channel analog matrix calculator according to an embodiment.
도 9를 참조하면, 전자 장치(900)(예: IoT 기기, 저전력 임베디드 시스템, 바이오메디컬 전자기기, 인체 내장형 장치, 생체신호 획득 장치, 폐회로 신경 회로 인터페이스)는 시분할 다채널 아날로그 행렬 연산기(910) 및 디지털 신호 처리 프로세서(990)을 포함할 수 있다. 시분할 아날로그 행렬 연산기(910) 및 디지털 신호 처리 프로세서(990)의 구조 및 동작은 도 1내지 도8을 참조하여 설명한 아날로그 행렬 연산기(200) 및 디지털 신호 처리 프로세서(290)의 구조 및 동작과 실질적으로 동일할 수 있다. 이에 상세한 설명은 생략하도록 한다.Referring to FIG. 9, the electronic device 900 (e.g., IoT device, low-power embedded system, biomedical electronic device, device embedded in the human body, biosignal acquisition device, closed-loop neural circuit interface) is a time-division multi-channel analog matrix operator 910. and a digital signal processing processor 990. The structure and operation of the time division analog matrix operator 910 and the digital signal processing processor 990 are substantially similar to the structure and operation of the analog matrix operator 200 and the digital signal processing processor 290 described with reference to FIGS. 1 to 8. may be the same. Therefore, detailed description will be omitted.
위에서 설명한 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 또는 복수의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The hardware devices described above may be configured to operate as one or multiple software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited drawings, those skilled in the art can apply various technical modifications and variations based on this. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.
Claims (10)
상기 곱셈 연산기의 출력 값을 누적 가산하여 출력하는 덧셈 연산기를
포함하고,
상기 덧셈 연산기는,
상기 곱셈 연산기의 출력 값을 순차적으로 저장하는 저장 캐패시터 어레이;
상기 저장 캐패시터 어레이에 저장된 값을 누적 가산하여 출력하기 위한 피드백 캐패시터; 및
스위칭 제어 신호에 응답하여 상기 곱셈 연산기의 출력 값을 순차적으로 저장하고, 순차적으로 저장된 상기 출력 값을 누적 가산하기 위한 스위칭 동작을 수행하는 스위치 네트워크 회로
를 포함하고,
상기 스위치 네트워크 회로는,
일단이 상기 곱셈 연산기에 연결되고 타단이 제1 노드에 연결된 제1 스위치 어레이;
상기 피드백 캐패시터와 병렬 연결된 제2 스위치;
일단이 상기 제1 노드에 연결되고 타단이 접지에 연결된 제3 스위치 어레이; 및
일단이 제2 노드에 연결되고 타단이 기준 전압단자에 연결된 제4 스위치;
를 더 포함하며,
상기 제1 노드는 상기 저장 캐패시터의 일단에 연결되고,
상기 제2 노드는 상기 피드백 캐패시터의 일단에 연결된,
시분할 다채널 아날로그 행렬 연산기.
a multiplication operator that sequentially receives a time-division analog input signal and a time-division weight value, multiplies the time-division analog input signal and the time-division weight value, and outputs the time-division signal sequentially; and
An addition operator that accumulates and outputs the output values of the multiplication operator.
Contains,
The addition operator is,
a storage capacitor array sequentially storing output values of the multiplication operator;
a feedback capacitor for accumulating and outputting values stored in the storage capacitor array; and
A switch network circuit that sequentially stores output values of the multiplication operator in response to a switching control signal and performs a switching operation to accumulate and add the sequentially stored output values.
Including,
The switch network circuit is,
a first switch array, one end of which is connected to the multiplication operator and the other end of which is connected to a first node;
a second switch connected in parallel with the feedback capacitor;
a third switch array, one end of which is connected to the first node and the other end of which is connected to ground; and
a fourth switch, one end of which is connected to a second node and the other end of which is connected to a reference voltage terminal;
It further includes,
The first node is connected to one end of the storage capacitor,
The second node is connected to one end of the feedback capacitor,
Time division multi-channel analog matrix calculator.
상기 곱셈 연산기는,
상기 시분할된 아날로그 입력 신호의 잡음을 제거하기 위한 제1 초퍼 회로;
잡음이 제거된 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 수신하여 곱셈 연산을 수행하는 아날로그 증폭기; 및
상기 아날로그 증폭기의 출력 신호의 잡음을 제거하기 위한 제2 초퍼 회로
를 포함하는, 시분할 다채널 아날로그 행렬 연산기.
According to paragraph 1,
The multiplication operator is,
a first chopper circuit to remove noise from the time-divided analog input signal;
An analog amplifier that receives noise-removed time-division analog input signals and time-division weight values and performs a multiplication operation; and
A second chopper circuit to remove noise from the output signal of the analog amplifier
A time-division multi-channel analog matrix operator including.
상기 시분할된 가중치 값은,
디지털 신호처리 프로세서로부터 획득되는,
시분할 다채널 아날로그 행렬 연산기.
According to paragraph 1,
The time-divided weight value is,
Obtained from a digital signal processing processor,
Time division multi-channel analog matrix calculator.
시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 인가받아 상기 시분할된 아날로그 입력 신호와 상기 시분할된 가중치 값을 곱셈하여 순차적으로 출력하는 곱셈 연산기; 및
상기 시분할된 입력 신호와 상기 시분할된 가중치 값이 곱셈된 값을 누적 가산하여 출력하는 덧셈 연산기
를 포함하고,
상기 덧셈 연산기는,
상기 곱셈 연산기의 출력 값을 순차적으로 저장하는 저장 캐패시터 어레이;
상기 저장 캐패시터 어레이에 저장된 값을 누적 가산하여 출력하기 위한 피드백 캐패시터; 및
스위칭 제어 신호에 응답하여 상기 곱셈 연산기의 출력 값을 순차적으로 저장하고, 순차적으로 저장된 상기 출력 값을 누적 가산하기 위한 스위칭 동작을 수행하는 스위치 네트워크 회로
를 포함하고,
상기 스위치 네트워크 회로는,
일단이 상기 곱셈 연산기에 연결되고 타단이 제1 노드에 연결된 제1 스위치 어레이;
상기 피드백 캐패시터와 병렬 연결된 제2 스위치;
일단이 상기 제1 노드에 연결되고 타단이 접지에 연결된 제3 스위치 어레이; 및
일단이 제2 노드에 연결되고 타단이 기준 전압단자에 연결된 제4 스위치;
를 더 포함하며,
상기 제1 노드는 상기 저장 캐패시터의 일단에 연결되고,
상기 제2 노드는 상기 피드백 캐패시터의 일단에 연결된,
전자 장치.
A digital signal processing processor that time-divides weight values;
a multiplication operator that receives a time-division analog input signal and a time-division weight value, multiplies the time-division analog input signal and the time-division weight value, and outputs the results sequentially; and
An addition operator that accumulates and outputs a value obtained by multiplying the time-division input signal and the time-division weight value.
Including,
The addition operator is,
a storage capacitor array sequentially storing output values of the multiplication operator;
a feedback capacitor for accumulating and outputting values stored in the storage capacitor array; and
A switch network circuit that sequentially stores output values of the multiplication operator in response to a switching control signal and performs a switching operation to accumulate and add the sequentially stored output values.
Including,
The switch network circuit is,
a first switch array, one end of which is connected to the multiplication operator and the other end of which is connected to a first node;
a second switch connected in parallel with the feedback capacitor;
a third switch array, one end of which is connected to the first node and the other end of which is connected to ground; and
a fourth switch, one end of which is connected to a second node and the other end of which is connected to a reference voltage terminal;
It further includes,
The first node is connected to one end of the storage capacitor,
The second node is connected to one end of the feedback capacitor,
Electronic devices.
상기 곱셈 연산기는,
상기 시분할된 아날로그 입력 신호의 잡음을 제거하기 위한 제1 초퍼 회로;
잡음이 제거된 시분할된 아날로그 입력 신호 및 시분할된 가중치 값을 수신하여 곱셈 연산을 수행하는 아날로그 증폭기; 및
상기 아날로그 증폭기의 출력 신호의 잡음을 제거하기 위한 제2 초퍼 회로
를 포함하는, 전자 장치.
According to clause 6,
The multiplication operator is,
a first chopper circuit to remove noise from the time-divided analog input signal;
An analog amplifier that receives noise-removed time-division analog input signals and time-division weight values and performs a multiplication operation; and
A second chopper circuit to remove noise from the output signal of the analog amplifier
Electronic devices, including.
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