KR102586958B1 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

본 기술은, 프로그램, 리드 또는 소거 동작에 사용되는 동작전압들을 생성하는 주변회로에 연결되어 상기 동작전압들을 메모리 블록에 전송하는 제1 및 제2 배선 그룹들을 포함하고, 상기 제1 배선 그룹은 계단 형태로 서로 이격되어 적층된 다수의 배선들을 포함하고, 상기 제2 배선 그룹은 상기 계단 형태로 서로 이격되어 적층되고 상기 제1 배선 그룹으로부터 이격된 다수의 배선들을 포함하는 반도체 장치 및 이의 제조 방법을 포함한다. The present technology includes first and second wiring groups connected to a peripheral circuit that generates operating voltages used in program, read, or erase operations and transmitting the operating voltages to a memory block, wherein the first wiring group is a staircase. A semiconductor device comprising a plurality of wires spaced apart from each other and stacked in a staircase shape, wherein the second wire group includes a plurality of wires spaced apart from each other in the staircase shape and a method of manufacturing the same. Includes.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same}

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 적층형 배선들을 포함하는 3차원 반도체 장치 및 이의 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more specifically, to a three-dimensional semiconductor device including stacked interconnections and a method of manufacturing the same.

반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로와, 커맨드에 응답하여 주변회로를 제어하는 제어회로를 포함한다. 메모리 셀 어레이는 다수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 다수의 셀 스트링들을 포함한다. The semiconductor device includes a memory cell array in which data is stored, a peripheral circuit configured to perform program, read, and erase operations of the memory cell array, and a control circuit that controls the peripheral circuit in response to commands. A memory cell array includes multiple memory blocks, and each of the memory blocks includes multiple cell strings.

3차원 반도체 장치에서, 셀 스트링들은 기판으로부터 수직 방향으로 배열되기 때문에, 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들도 기판으로부터 수직 방향으로 적층된다. 특히, 데이터 저장 용량이 증가할수록 메모리 셀들의 개수와 메모리 셀들에 연결된 워드라인들의 개수가 증가하기 때문에, 주변회로와 각 라인들을 서로 연결하기 위한 배선들(lines)의 개수도 증가한다. In a three-dimensional semiconductor device, since cell strings are arranged vertically from the substrate, source select lines, word lines, and drain select lines are also stacked vertically from the substrate. In particular, as the data storage capacity increases, the number of memory cells and the number of word lines connected to the memory cells increase, so the number of lines for connecting peripheral circuits and each line also increases.

배선들의 개수가 증가하면, 3차원 반도체 장치에서 배선들이 차지하는 면적도 증가하기 때문에 반도체 장치의 크기를 감소하는데 한계가 있다.As the number of wires increases, the area occupied by the wires in the 3D semiconductor device also increases, so there is a limit to reducing the size of the semiconductor device.

본 발명의 실시예는 적층형 배선들을 형성함으로써, 반도체 장치의 크기를 감소시킬 수 있는 반도체 장치 및 이의 제조 방법을 제공한다. Embodiments of the present invention provide a semiconductor device and a manufacturing method thereof that can reduce the size of the semiconductor device by forming stacked wires.

본 발명의 실시예에 따른 반도체 장치는, 프로그램, 리드 또는 소거 동작에 사용되는 동작전압들을 생성하는 주변회로에 연결되어 상기 동작전압들을 메모리 블록에 전송하는 제1 및 제2 배선 그룹들을 포함하고, 상기 제1 배선 그룹은 계단 형태로 서로 이격되어 적층된 다수의 배선들을 포함하고, 상기 제2 배선 그룹은 상기 계단 형태로 서로 이격되어 적층되고 상기 제1 배선 그룹으로부터 이격된 다수의 배선들을 포함한다. A semiconductor device according to an embodiment of the present invention includes first and second wiring groups connected to a peripheral circuit that generates operating voltages used in program, read, or erase operations and transmitting the operating voltages to a memory block, The first wire group includes a plurality of wires stacked in a staircase shape and spaced apart from each other, and the second wire group includes a plurality of wires that are stacked in a staircase shape and spaced apart from each other and are spaced apart from the first wire group. .

본 발명의 실시예에 따른 반도체 장치는, 수직 방향을 따라 계단 구조로 적층된 게이트들을 포함하고, 데이터가 저장되는 메모리 블록; 상기 게이트들 각각의 끝단에서 상기 수직 방향을 따라 연장되어 상기 메모리 블록에 연결된 로컬 라인들; 상기 메모리 블록 및 상기 게이트들의 하단에 배치되고, 상기 로컬 라인들에 연결된 주변회로를 포함하고, 상기 게이트들 각각은 수평 방향으로 서로 연장되고, 상기 주변회로는 상기 수직 방향을 따라 계단 구조로 적층되고, 상기 수평 방향으로는 서로 이격되며, 상기 로컬 라인들에 각각 접하는 다수의 배선들을 포함한다. A semiconductor device according to an embodiment of the present invention includes a memory block including gates stacked in a staircase structure along a vertical direction and storing data; local lines extending along the vertical direction from an end of each of the gates and connected to the memory block; It is disposed at the bottom of the memory block and the gates, and includes peripheral circuits connected to the local lines, wherein each of the gates extends from each other in a horizontal direction, and the peripheral circuits are stacked in a staircase structure along the vertical direction. , are spaced apart from each other in the horizontal direction and include a plurality of wires that are in contact with the local lines, respectively.

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 절연막들 및 도전막들을 교대로 적층하는 단계; 상기 도전막들의 일부 상면이 각 층마다 노출되도록 상기 도전막들 및 상기 절연막들을 계단 형태로 잔류되도록 제1 식각 공정을 수행하는 단계; 상기 계단 형태를 갖는 상기 도전막들 및 상기 절연막들이 수평 방향으로 서로 이격되도록 제2 식각 공정을 수행하는 단계; 상기 수평 방향으로 서로 이격된 상기 도전막들 및 상기 절연막들의 상부에 로컬 라인들을 포함하는 메모리 블록을 적층하는 단계; 및 상기 로컬 라인들과 상기 도전막들을 서로 연결하는 콘택들을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes alternately stacking insulating films and conductive films; performing a first etching process to leave the conductive films and the insulating films in a step shape so that a portion of the upper surface of the conductive films is exposed in each layer; performing a second etching process so that the conductive films and the insulating films having the step shape are spaced apart from each other in a horizontal direction; stacking a memory block including local lines on top of the conductive films and the insulating films spaced apart from each other in the horizontal direction; and forming contacts connecting the local lines and the conductive films to each other.

본 기술은 다수의 배선들을 적층형 구조로 형성함으로써, 배선들이 차지하는 면적을 감소할 수 있으므로, 반도체 장치의 크기를 감소시킬 수 있다. This technology can reduce the area occupied by the wires by forming a plurality of wires in a stacked structure, thereby reducing the size of the semiconductor device.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 3차원 구조의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 다른 실시예에 따른 3차원 구조의 메모리 블록을 설명하기 위한 사시도이다.
도 4는 도 1의 메모리 셀 어레이와 주변회로의 배치를 설명하기 위한 개략도이다.
도 5는 본 발명의 일 실시예에 따른 적층형 배선들의 구조를 설명하기 위한 사시도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 적층형 배선들의 제조 방법을 설명하기 위한 사시도이다.
도 7은 적층형 배선들이 3차원 반도체 장치에 적용된 실시예를 설명하기 위한 사시도이다.
도 8은 적층형 배선들이 3차원 반도체 장치에 적용된 실시예를 설명하기 위한 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 적층형 배선들의 구조를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.1 is a diagram for explaining a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a perspective view illustrating a memory block with a three-dimensional structure according to an embodiment.
Figure 3 is a perspective view to explain a memory block with a three-dimensional structure according to another embodiment.
FIG. 4 is a schematic diagram illustrating the arrangement of the memory cell array and peripheral circuits of FIG. 1.
Figure 5 is a perspective view for explaining the structure of stacked wires according to an embodiment of the present invention.
6A to 6C are perspective views for explaining a method of manufacturing stacked wires according to an embodiment of the present invention.
Figure 7 is a perspective view to explain an embodiment in which stacked wires are applied to a 3D semiconductor device.
FIG. 8 is a circuit diagram to explain an embodiment in which stacked wires are applied to a 3D semiconductor device.
Figure 9 is a diagram for explaining the structure of stacked wires according to another embodiment of the present invention.
Figure 10 is a block diagram for explaining a solid state drive including a semiconductor device according to an embodiment of the present invention.
Figure 11 is a block diagram for explaining a memory system including a semiconductor device according to an embodiment of the present invention.
FIG. 12 is a diagram illustrating a schematic configuration of a computing system including a semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various different forms. This embodiment only serves to ensure that the disclosure of the present invention is complete and to convey the scope of the invention to those of ordinary skill in the art. It is provided for complete information.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 1 is a diagram for explaining a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120) 및 주변회로(120)을 제어하도록 구성된 제어회로(130)를 포함한다. Referring to FIG. 1, the semiconductor device 1000 includes a memory cell array 110 in which data is stored, a peripheral circuit 120 configured to perform a program operation, a read operation, or an erase operation of the memory cell array 110, and a peripheral circuit. It includes a control circuit 130 configured to control 120.

메모리 셀 어레이(110)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 3차원 구조로 이루어진 다수의 셀 스트링들(cell strings)을 포함할 수 있다. 다수의 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판으로부터 수직하게 배열되는 3차원 구조로 이루어질 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다. The memory cell array 110 includes a plurality of memory blocks configured identically to each other. Each memory block may include a number of cell strings in a three-dimensional structure. The plurality of strings includes a plurality of memory cells in which data is stored, and may be formed in a three-dimensional structure arranged vertically from the substrate. Memory cells consist of single level cells (SLC) that can store 1 bit of data, multi level cells (MLC) that can store 2 bits of data or more, and triple level cells ( It may be comprised of triple level cells (TLC) or quadruple level cells (QLC). For example, multi-level cells (MLC) are cells in which 2 bits of data are stored in one memory cell, triple-level cells (TLC) are cells in which 3 bits of data are stored in one memory cell, and quadruple cells are cells in which 2 bits of data are stored in one memory cell. Level cells (QLC) are cells in which 4 bits of data are stored in one memory cell.

주변회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다. The peripheral circuit 120 includes a voltage generation circuit 21, a row decoder 22, a page buffer 23, a column decoder 24, and an input/output circuit 25.

전압 생성 회로(21)는, 동작신호(OP_CMD)에 응답하여 다양한 레벨들을 갖는 동작전압들을 생성하고, 생성된 동작전압들을 글로벌 라인들(global lines; GL)에 인가한다. 예를 들면, 전압 생성 회로(21)는 프로그램 전압, 리드 전압 및 소거전압을 생성할 수 있다. 이 외에도, 전압 생성 회로(21)는 다양한 동작에 필요한 다양한 전압들을 생성할 수 있다. The voltage generation circuit 21 generates operating voltages having various levels in response to the operating signal (OP_CMD) and applies the generated operating voltages to global lines (global lines (GL)). For example, the voltage generation circuit 21 can generate a program voltage, a read voltage, and an erase voltage. In addition, the voltage generation circuit 21 can generate various voltages required for various operations.

로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작전압들을 전달한다. 예를 들면, 로컬 라인들(LL)은 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들 을 포함할 수 있다. The row decoder 22 selects one of the memory blocks included in the memory cell array 110 in response to the row address RADD and applies operating voltages to local lines (LL) connected to the selected memory block. Deliver. For example, the local lines LL may include source select lines, word lines, and drain select lines.

페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결된다. 페이지 버퍼(23)는 프로그램, 리드 및 소거 동작시, 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다. The page buffer 23 is connected to memory blocks through bit lines BL. During program, read, and erase operations, the page buffer 23 exchanges data with the selected memory block in response to page buffer control signals (PBSIGNALS) and temporarily stores the received data.

컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 입출력 회로(25) 사이에서 데이터를 전달한다. The column decoder 24 transfers data between the page buffer 23 and the input/output circuit 25 in response to the column address (CADD).

입출력 회로(25)는 외부로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력한다. The input/output circuit 25 transmits the command (CMD) and address (ADD) received from the outside to the control circuit 130, and transmits the data (DATA) received from the outside to the column decoder 24, and the column decoder ( The data received from 24) is output to the outside.

제어회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(120)를 제어한다. 예를 들면, 제어회로(130)는 커맨드(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 주변회로(120)를 제어할 수 있다. The control circuit 130 controls the peripheral circuit 120 in response to the command (CMD) and address (ADD). For example, the control circuit 130 may control the peripheral circuit 120 to perform a program operation, read operation, or erase operation in response to the command CMD.

도 2는 일 실시예에 따른 3차원 구조의 메모리 블록을 설명하기 위한 사시도이다. FIG. 2 is a perspective view illustrating a memory block with a three-dimensional structure according to an embodiment.

도 2를 참조하면, 3차원 구조의 메모리 블록은 기판으로부터 수직하게 배열되며 I자 형태를 갖는 셀 스트링들을 포함할 수 있다. Referring to FIG. 2, a memory block with a three-dimensional structure may include cell strings that are arranged vertically from the substrate and have an I-shape.

셀 스트링들은 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 수직하게 배열될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들은 X 및 Y 방향으로 매트릭스 형태로 배열될 수 있으며, 공통 소오스 라인(CSL)의 상부에 수직하게 배열된 수직 채널막들(CH)을 따라 형성된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 소오스 셀렉트 트랜지스터들은 소오스 셀렉트 라인들(SSL)에 연결되고, 메모리 셀들은 워드라인들(WL)에 연결되며, 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인들(DSL)에 연결된다. 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)은 공통 소오스 라인(CSL)의 상부에 서로 이격되어 순차적으로 적층되며, X 방향을 따라 연장되고, Y 방향으로는 서로 이격된다. X 방향과 Y 방향은 기판에 대하여 수평하고 서로 직교한다. 수직 채널막들(CH)은 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성되며, 일부가 드레인 셀렉트 라인들(DSL)의 상부로 돌출될 수 있다. 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL)은 워드라인들(WL)에 직교하는 방향으로 형성될 수 있다. 예를 들면, 비트라인들(BL)은 Y 방향을 따라 연장되고, X 방향으로는 서로 이격된다. 수직 채널막들(CH)과 비트라인들(BL) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다. Cell strings may be arranged vertically between the bit lines (BL) and the common source line (CSL). This structure is also called BiCS (Bit Cost Scalable). For example, when the common source line (CSL) is formed horizontally on the top of the substrate, cell strings having a BiCS structure may be formed in a vertical direction on the top of the common source line (CSL). More specifically, the cell strings may be arranged in a matrix form in the It may include memory cells and drain select transistors. Source select transistors are connected to source select lines (SSL), memory cells are connected to word lines (WL), and drain select transistors are connected to drain select lines (DSL). Source select lines (SSL), word lines (WL), and drain select lines (DSL) are sequentially stacked on top of the common source line (CSL) and are spaced apart from each other, extending along the X direction, and extending in the Y direction. are spaced apart from each other. The X and Y directions are horizontal to the substrate and orthogonal to each other. The vertical channel films (CH) are formed inside the vertical holes (VH) that vertically penetrate the source select lines (SSL), word lines (WL), and drain select lines (DSL), and some of them are drain select lines. It may protrude to the top of the lines (DSL). Bit lines BL may be formed on top of the vertical channel films CH that protrude above the drain select lines DSL. The bit lines BL may be formed in a direction perpendicular to the word lines WL. For example, the bit lines BL extend along the Y direction and are spaced apart from each other in the X direction. A contact plug (CT) may be further formed between the vertical channel films (CH) and the bit lines (BL).

도 3은 다른 실시예에 따른 3차원 구조의 메모리 블록을 설명하기 위한 사시도이다. Figure 3 is a perspective view to explain a memory block with a three-dimensional structure according to another embodiment.

도 3을 참조하면, 다른 실시예에 따른 셀 스트링들은 U자 형태로 형성될 수 있다. Referring to FIG. 3, cell strings according to another embodiment may be formed in a U shape.

셀 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 공통 소오스 라인(CSL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들과, 제1 서브 스트링들과 제2 서브 스트링들을 서로 연결하는 파이프 라인(PL)를 포함할 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, P-BiCS 구조를 갖는 셀 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 비트라인들(BL)과 파이프 라인(PL) 사이에 위치하는 제1 서브 스트링들과, 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 공통 소오스 라인들(CSL)과 파이프 라인(PL) 사이에 위치하는 제2 서브 스트링들을 포함한다. 더욱 구체적으로 설명하면, 제1 서브 스트링들은, 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 제1 수직 채널막들(D_CH)을 포함할 수 있다. 제2 서브 스트링들은, 서로 이격되어 적층된 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 제2 수직 채널막들(S_CH)을 포함할 수 있다. 워드라인들(WL), 소오스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)은 X 방향으로 연장되고 Y 방향으로는 서로 이격되도록 배열될 수 있다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 워드라인들(WL), 소오스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성될 수 있다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 Y 방향으로 연장되고 X 방향으로는 서로 이격되도록 배열될 수 있다. The cell strings include first substrings vertically arranged between the bit lines BL and the pipeline PL, and second substrings vertically arranged between the common source line CSL and the pipeline PL. and a pipeline PL connecting the first sub-strings and the second sub-strings to each other. This structure is also called P-BiCS (Pipe-shaped Bit Cost Scalable). For example, when the pipeline PL is formed horizontally on the top of the substrate, cell strings having a P-BiCS structure are formed in a vertical direction on the top of the pipe line PL and are connected to the bit lines BL and the pipe. First substrings located between the lines PL, and second substrings formed in a direction perpendicular to the upper part of the pipeline PL and located between the common source lines CSL and the pipeline PL. includes them. To be more specific, the first sub-strings have word lines (WL) and drain select lines (DSL) stacked spaced apart from each other, and vertically extend the word lines (WL) and drain select lines (DSL). It may include penetrating first vertical channel films (D_CH). The second sub-strings include word lines (WL) and source select lines (SSL) stacked spaced apart from each other, and a second vertical channel vertically penetrating the word lines (WL) and source select lines (SSL). It may include membranes (S_CH). The word lines (WL), source select lines (SSL), and drain select lines (DSL) may be arranged to extend in the X direction and be spaced apart from each other in the Y direction. The first vertical channel films (D_CH) and the second vertical channel films (S_CH) have vertical holes (vertically penetrating the word lines (WL), source select lines (SSL), and drain select lines (DSL). It can be formed inside the VH). The first vertical channel films D_CH and the second vertical channel films S_CH are connected to each other by pipe channel films P_CH within the pipeline PL. The bit lines BL may be arranged to be in contact with the upper portions of the first vertical channel films D_CH protruding above the drain select lines DSL, extend in the Y direction, and be spaced apart from each other in the X direction.

도 4는 도 1의 메모리 셀 어레이와 주변회로의 배치를 설명하기 위한 개략도이다. FIG. 4 is a schematic diagram illustrating the arrangement of the memory cell array and peripheral circuits of FIG. 1.

도 4를 참조하면, 반도체 장치의 크기를 감소시키기 위하여, 주변회로(120)의 일부를 메모리 셀 어레이(110)의 하부에 형성할 수 있다. 예를 들면, 주변회로(120) 중에서 로우 디코더(도 1의 22)와 페이지 버퍼(도 1의 23)의 일부를 메모리 셀 어레이(110)의 하부에 형성할 수 있다. Referring to FIG. 4 , in order to reduce the size of the semiconductor device, a portion of the peripheral circuit 120 may be formed under the memory cell array 110. For example, among the peripheral circuits 120, a portion of the row decoder (22 in FIG. 1) and the page buffer (23 in FIG. 1) may be formed below the memory cell array 110.

메모리 셀 어레이(110)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함한다. 메모리 블록들(MB1~MBk) 각각에 로컬 라인들(LL)이 연결되고, 비트라인들(BL)은 메모리 블록들(MB1~MBk)에 공통으로 연결된다. 3차원 반도체 장치의 경우, 다수의 워드라인들이 적층되기 때문에, 많은 개수의 로컬 라인들(LL)이 메모리 블록들(MB1~MBk)에 연결된다. The memory cell array 110 includes a plurality of memory blocks (MB1 to MBk; k is a positive integer). Local lines LL are connected to each of the memory blocks MB1 to MBk, and bit lines BL are commonly connected to the memory blocks MB1 to MBk. In the case of a 3D semiconductor device, since multiple word lines are stacked, a large number of local lines LL are connected to the memory blocks MB1 to MBk.

Figure 112015125150082-pat00001
Figure 112015125150082-pat00001

하나의 메모리 블록에 연결된 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들의 총 개수를 'A'라 하고, 메모리 블록들(MB1~MBk)의 개수를 'k'라 하고, 로컬 라인들(LL)의 전체 개수를 'N'이라고 가정하면, 로컬 라인들(LL)의 전체 개수(N)는 '수학식 1'과 같다. 예를 들면, 하나의 메모리 블록에 연결된 소오스 셀렉트 라인들의 개수가 3개, 워드라인들의 개수가 32개, 드레인 셀렉트 라인들의 개수가 3개이고, 메모리 블록들의 개수가 10개라고 가정하면, 'A'는 3+32+3=38개이고 'k'는 10개이므로, 로컬 라인들(LL)의 전체 개수(N)는 '수학식 1'에 의해 38×10=380개가 될 수 있다. 이처럼, 반도체 장치에는 로컬 라인들(LL) 외에도 많은 개수의 배선들이 포함된다. 배선들이 차지하는 면적이 증가하면 반도체 장치의 크기도 증가하기 때문에, 다음과 같이 배선들을 적층형 구조로 형성함으로써, 배선들이 차지하는 면적을 감소시킬 수 있다. The total number of source select lines, word lines, and drain select lines connected to one memory block is 'A', the number of memory blocks (MB1 to MBk) is 'k', and the local lines (LL ) Assuming that the total number of local lines (LL) is 'N', the total number (N) of local lines (LL) is equal to 'Equation 1'. For example, assuming that the number of source select lines connected to one memory block is 3, the number of word lines is 32, the number of drain select lines is 3, and the number of memory blocks is 10, 'A' Since there are 3+32+3=38 and 'k' is 10, the total number (N) of local lines (LL) can be 38×10=380 by 'Equation 1'. As such, the semiconductor device includes a large number of wires in addition to the local lines LL. Since the size of the semiconductor device increases as the area occupied by the wires increases, the area occupied by the wires can be reduced by forming the wires in a stacked structure as follows.

도 5는 본 발명의 일 실시예에 따른 적층형 배선들의 구조를 설명하기 위한 사시도이다. Figure 5 is a perspective view for explaining the structure of stacked wires according to an embodiment of the present invention.

도 5를 참조하면, 주변회로(120) 중 로컬 라인들(도 4의 LL)이 직접적으로 접하는 적층형 배선들(120M)은 다수의 배선들(M11~M76)을 포함한다. 적층형 배선들(120M)은 기판으로부터 수직한 방향, 즉 Z 방향으로 적층되고, X 방향으로 연장되며, Y 방향으로 서로 이격되어 배열될 수 있다. Referring to FIG. 5, among the peripheral circuits 120, the stacked wires 120M that are directly in contact with local lines (LL in FIG. 4) include a plurality of wires M11 to M76. The stacked wires 120M may be stacked in a direction perpendicular to the substrate, that is, the Z direction, extend in the X direction, and be arranged to be spaced apart from each other in the Y direction.

적층형 배선들(120M)의 구조를 구체적으로 설명하면 다음과 같다. The structure of the stacked wires 120M will be described in detail as follows.

적층된 배선들(120M) 중 서로 동일한 층에 형성된 배선들(M11~M16, M21~M26, M31~M36, M41~M46, M51~M56, M61~M66, M71~M76)은 Y 방향으로 서로 이격되고, X 방향으로 각각 연장된다. 배선들이 7층으로 적층된 구조를 예를 들어 설명하되, 적층형 배선들(120M)이 형성된 층 중에서 최하단을 제1 층이라 하고 최상단을 제7 층이라 가정한다. 제1 층에는 제1 배선들(M11~M16)이 형성되고, 제2 층에는 제2 배선들(M21~M26)이 형성되고, 제3 층에는 제3 배선들(M31~M36)이 형성되고, 제4 층에는 제4 배선들(M41~M46)이 형성되고, 제5 층에는 제5 배선들(M51~M56)이 형성되고, 제6 층에는 제6 배선들(M61~M66)이 형성되고, 제7 층에는 제7 배선들(M71~M76)이 형성될 수 있다. Y 방향을 따라 배선들이 서로 이격된 영역을 슬릿 영역(slit region; SLR)이라 할 수 있다. 각 배선들(M11~M76) 간의 전기적인 차단을 위하여, 제1 배선들(M11~M16)의 하단부터 제7 배선들(M71~M76)의 하단까지 제1 내지 제7 층간 절연막들(IL1~IL7)이 형성되고, 슬릿 영역(SLR) 내에도 절연막(미도시)이 형성될 수 있다. 즉, 서로 수평하게 배열되는 배선들 사이와, 계단 형태로 적층되는 배선들 사이에는, 배선들이 전기적으로 서로 이격될 수 있도록 절연막들이 형성된다. 제1 배선들(M11~M16)과 제1 층간 절연막들(IL1)의 길이(X 방향)는 서로 동일하고, 제2 배선들(M21~M26)과 제2 층간 절연막들(IL2)의 길이(X 방향)는 서로 동일하고, 제3 배선들(M31~M36)과 제3 층간 절연막들(IL3)의 길이(X 방향)는 서로 동일하고, 제4 배선들(M41~M46)과 제4 층간 절연막들(IL4)의 길이(X 방향)는 서로 동일하고, 제5 배선들(M51~M56)과 제5 층간 절연막들(IL5)의 길이(X 방향)는 서로 동일하고, 제6 배선들(M61~M66)과 제6 층간 절연막들(IL6)의 길이(X 방향)는 서로 동일하고, 제7 배선들(M71~M76)과 제7 층간 절연막들(IL7)의 길이(X 방향)는 서로 동일하게 형성될 수 있다. 또는, 각 층의 배선들(M1n~M7n)과 층간 절연막들(IL1~IL7)의 길이는 반도체 장치에 따라 서로 다르게 형성될 수도 있다. 각 층에 형성된 배선들의 길이 차이는 로컬 라인들(LL)이 접하는 폭과 길이를 고려하여 결정될 수 있다. Among the stacked wires (120M), wires (M11 to M16, M21 to M26, M31 to M36, M41 to M46, M51 to M56, M61 to M66, M71 to M76) formed on the same layer are spaced apart from each other in the Y direction. and each extends in the X direction. A structure in which wires are stacked in 7 layers will be described as an example, and it is assumed that among the layers on which the stacked wires 120M are formed, the lowest layer is called the first layer and the top layer is the seventh layer. First wires (M11 to M16) are formed in the first layer, second wires (M21 to M26) are formed in the second layer, and third wires (M31 to M36) are formed in the third layer. , fourth wires (M41 to M46) are formed in the fourth layer, fifth wires (M51 to M56) are formed in the fifth layer, and sixth wires (M61 to M66) are formed in the sixth layer. And, seventh wirings M71 to M76 may be formed in the seventh layer. The area where the wires are spaced apart from each other along the Y direction can be referred to as a slit region (SLR). In order to electrically block each wire (M11 to M76), first to seventh interlayer insulating films (IL1 to IL1) are formed from the bottom of the first wires (M11 to M16) to the bottom of the seventh wires (M71 to M76). IL7) may be formed, and an insulating film (not shown) may also be formed within the slit region (SLR). That is, insulating films are formed between wires arranged horizontally and between wires stacked in a staircase shape so that the wires can be electrically spaced from each other. The lengths (X direction) of the first wires (M11 to M16) and the first interlayer insulating films (IL1) are the same, and the lengths ( the lengths (in the The lengths (in the The lengths (in the can be formed in the same way. Alternatively, the lengths of the wires (M1n to M7n) and the interlayer insulating films (IL1 to IL7) of each layer may be formed differently depending on the semiconductor device. The difference in length of the wires formed in each layer may be determined by considering the width and length of the local lines LL.

제1 배선들(M11~M16)은 제1 층간 절연막들(IL1)의 상부에 형성되고, 제2 층간 절연막들(IL2)은 제1 배선들(M11~M16)의 끝단의 일부 상면이 노출되도록 제1 배선들(M11~M16)의 상부에 형성된다. 제2 배선들(M21~M26)은 제2 층간 절연막들(IL2)의 상부에 형성되고, 제3 층간 절연막들(IL3)은 제2 배선들(M21~M26)의 끝단의 일부 상면이 노출되도록 제2 배선들(M21~M26)의 상부에 형성된다. 제3 배선들(M31~M36)은 제3 층간 절연막들(IL3)의 상부에 형성되고, 제4 층간 절연막들(IL4)은 제3 배선들(M31~M36)의 끝단의 일부 상면이 노출되도록 제3 배선들(M31~M36)의 상부에 형성된다. 제4 배선들(M41~M46)은 제4 층간 절연막들(IL4)의 상부에 형성되고, 제5 층간 절연막들(IL5)은 제4 배선들(M41~M46)의 끝단의 일부 상면이 노출되도록 제4 배선들(M41~M46)의 상부에 형성된다. 제5 배선들(M51~M56)은 제5 층간 절연막들(IL5)의 상부에 형성되고, 제6 층간 절연막들(IL6)은 제5 배선들(M51~M56)의 끝단의 일부 상면이 노출되도록 제5 배선들(M51~M56)의 상부에 형성된다. 제6 배선들(M61~M66)은 제6 층간 절연막들(IL6)의 상부에 형성되고, 제7 층간 절연막들(IL7)은 제6 배선들(M61~M66)의 끝단의 일부 상면이 노출되도록 제6 배선들(M61~M66)의 상부에 형성된다. 제7 배선들(M71~M76)은 제7 층간 절연막들(IL7)의 상부에 형성된다. 각 층마다 노출된 배선들의 상부에 로컬 라인들이 형성될 수 있다. 보다 구체적으로 설명하면, 로컬 라인들에 포함되는 콘택 플러그들이 각 층마다 노출된 배선들의 상부에 형성될 수 있다. The first interconnections M11 to M16 are formed on top of the first interlayer insulating films IL1, and the second interlayer insulating films IL2 are formed so that a portion of the upper surface of the ends of the first interlayer insulating films IL1 is exposed. It is formed on top of the first wires (M11 to M16). The second interconnections M21 to M26 are formed on top of the second interlayer insulating films IL2, and the third interlayer insulating films IL3 are formed so that a portion of the upper surface of the ends of the second interlayer insulating films M21 to M26 is exposed. It is formed on top of the second wirings (M21 to M26). The third interlayer insulating films (M31 to M36) are formed on top of the third interlayer insulating films (IL3), and the fourth interlayer insulating films (IL4) are formed such that a portion of the upper surface of the ends of the third interlayer insulating films (M31 to M36) is exposed. It is formed on top of the third wirings (M31 to M36). The fourth interlayer insulating films M41 to M46 are formed on top of the fourth interlayer insulating films IL4, and the fifth interlayer insulating films IL5 are formed so that a portion of the upper surface of the ends of the fourth interlayer insulating films M41 to M46 is exposed. It is formed on top of the fourth wirings (M41 to M46). The fifth interlayer insulating films (M51 to M56) are formed on top of the fifth interlayer insulating films (IL5), and the sixth interlayer insulating films (IL6) are formed such that a portion of the upper surface of the ends of the fifth interlayer insulating films (M51 to M56) is exposed. It is formed on top of the fifth wirings (M51 to M56). The sixth interlayer insulating films (M61 to M66) are formed on top of the sixth interlayer insulating films (IL6), and the seventh interlayer insulating films (IL7) are formed so that a portion of the upper surface of the ends of the sixth interlayer insulating films (M61 to M66) is exposed. It is formed on top of the sixth wirings (M61 to M66). The seventh wirings M71 to M76 are formed on top of the seventh interlayer insulating films IL7. Local lines may be formed on top of the exposed wires in each layer. To be more specific, contact plugs included in local lines may be formed on top of exposed wires in each layer.

이처럼, 적층형 배선들(120M)을 Z 방향과 Y 방향으로 각각 배열함으로써, Y 방향으로 적층된 배선들의 개수와 Y 방향으로 분리된 배선들의 개수를 서로 곱한 개수만큼의 배선들을 형성할 수 있다. In this way, by arranging the stacked wires 120M in the Z direction and the Y direction, it is possible to form wires equal to the number of wires multiplied by the number of wires stacked in the Y direction and the number of wires separated in the Y direction.

상술한 적층형 배선들(120M)을 형성하는 방법을 구체적으로 설명하면 다음과 같다. The method of forming the above-described stacked wires 120M will be described in detail as follows.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 적층형 배선들의 제조 방법을 설명하기 위한 사시도이다. 6A to 6C are perspective views for explaining a method of manufacturing stacked wires according to an embodiment of the present invention.

도 6a를 참조하면, 기판(미도시) 상에 제1 층간 절연막(IL1), 제1 도전막(M1), 제2 층간 절연막(IL2), 제2 도전막(M2), 제3 층간 절연막(IL3), 제4 도전막(M4), 제5 층간 절연막(IL5), 제6 도전막(M6), 제7 층간 절연막(IL7) 및 제7 도전막(M7)을 순차적으로 형성한다. 본 실시예에서는 각각 일곱 개의 층간 절연막들과 도전막들이 적층되지만, 층간 절연막들과 도전막들의 개수는 반도체 장치에 따라 다를 수 있다. 제1 내지 제7 층간 절연막들(IL1~IL7)은 산화막으로 형성될 수 있고, 제1 내지 제7 도전막들(M1~M7)은 금속막으로 형성될 수 있다. 예를 들면, 제1 내지 제7 도전막들(M1~M7)은 텅스텐막으로 형성될 수 있다. 제1 내지 제7 도전막들(M1~M7)을 텅스텐막으로 형성하는 방법은 다양하다. 예를 들면, 제1 내지 제7 층간 절연막들(IL1~IL7) 사이에 질화막들 및 텅스텐막들을 형성한 후, 열처리 공정을 수행하여 질화막들의 내부로텅스텐막들이 혼합되도록 하는 치환 공정을 수행할 수 있다. 또는, 제1 내지 제7 층간 절연막들(IL1~IL7)의 사이에 희생막들을 형성한 후, 후속 공정에서 희생막들을 제거하고, 희생막들이 제거된 영역들 내에 텅스텐막들을 채울 수 있다. 이 외에도 다양한 방법으로 제1 내지 제7 층간 절연막들(IL1~IL7)과 제1 내지 제7 도전막들(M1~M7)을 형성할 수 있다. 이하 에서는 제1 내지 제7 도전막들(M1~M7)이 텅스텐막으로 형성된 경우를 예를 들어 설명하도록 한다. 다만, 텅스텐막은 설명의 이해를 위한 실시예에 해당되므로, 텅스텐막 이외에도 다양한 종류의 도전막들이 사용될 수도 있다. Referring to FIG. 6A, a first interlayer insulating film (IL1), a first conductive film (M1), a second interlayer insulating film (IL2), a second conductive film (M2), and a third interlayer insulating film (IL1) are formed on a substrate (not shown). IL3), the fourth conductive film (M4), the fifth interlayer insulating film (IL5), the sixth conductive film (M6), the seventh interlayer insulating film (IL7), and the seventh conductive film (M7) are sequentially formed. In this embodiment, seven interlayer insulating films and seven conductive films are stacked, but the number of interlayer insulating films and conductive films may vary depending on the semiconductor device. The first to seventh interlayer insulating films IL1 to IL7 may be formed of an oxide film, and the first to seventh conductive films M1 to M7 may be formed of a metal film. For example, the first to seventh conductive films M1 to M7 may be formed of a tungsten film. There are various methods of forming the first to seventh conductive films (M1 to M7) using a tungsten film. For example, after forming nitride films and tungsten films between the first to seventh interlayer insulating films IL1 to IL7, a heat treatment process may be performed to perform a substitution process to mix the tungsten films into the nitride films. there is. Alternatively, after forming sacrificial films between the first to seventh interlayer insulating films IL1 to IL7, the sacrificial films may be removed in a subsequent process, and tungsten films may be filled in the areas from which the sacrificial films were removed. In addition, the first to seventh interlayer insulating films (IL1 to IL7) and the first to seventh conductive films (M1 to M7) can be formed using various methods. Hereinafter, the case where the first to seventh conductive films (M1 to M7) are formed of a tungsten film will be described as an example. However, since the tungsten film corresponds to an embodiment for understanding of explanation, various types of conductive films other than the tungsten film may be used.

도 6b를 참조하면, 제1 내지 제7 층간 절연막들(IL1~IL7)과 제1 내지 제7 도전막들(M1~M7)이 각각 쌍을 이루면서 하부에서 상부로 갈수록 길이가 짧아지는 계단 구조(61-62)를 가지도록 제1 식각 공정을 수행한다. 제1 식각 공정은 슬리밍(slimming) 공정으로 수행될 수 있다. 슬리밍 공정은 제7 도전막(M7)부터 제1 도전막(M1)까지 도전막들의 끝단 상면의 일부가 순차적으로 노출되는 계단 구조를 이루도록 제7 내지 제1 도전막들(M7~M1)과 제7 내지 제1 층간 절연막들(IL7~IL1)에 순차적으로 수행된다. 예를 들면, 제7 도전막(M7)의 상면 일부가 잔류되도록 제7 도전막(M7)과 제7 층간 절연막(IL7)의 일부를 제거한다. 제7 도전막(M7)과 제7 층간 절연막(IL7)의 일부를 제거하기 위한 식각 공정은 제6 도전막(M6)이 노출될 때까지 수행된다. 제6 도전막(M6)이 노출되면, 제6 도전막(M6)의 상면 일부가 잔류되도록 제6 도전막(M6)과 제6 층간 절연막(IL6)의 일부를 제거한다. 이와 같은 방식으로 제1 도전막(M1)의 상면 일부가 노출될 때까지 제1 식각 공정을 수행하여 계단구조를 형성한다. Referring to FIG. 6B, the first to seventh interlayer insulating films IL1 to IL7 and the first to seventh conductive films M1 to M7 form a pair, forming a stepped structure whose length becomes shorter from the bottom to the top ( 61-62), the first etching process is performed. The first etching process may be performed as a slimming process. The slimming process is to form a step structure in which portions of the upper surfaces of the ends of the conductive films are sequentially exposed from the seventh conductive film M7 to the first conductive film M1. This is sequentially performed on the 7th to 1st interlayer insulating layers IL7 to IL1. For example, a portion of the seventh conductive layer M7 and the seventh interlayer insulating layer IL7 are removed so that a portion of the upper surface of the seventh conductive layer M7 remains. An etching process to remove a portion of the seventh conductive layer M7 and the seventh interlayer insulating layer IL7 is performed until the sixth conductive layer M6 is exposed. When the sixth conductive film M6 is exposed, a portion of the sixth conductive film M6 and the sixth interlayer insulating film IL6 are removed so that a portion of the upper surface of the sixth conductive film M6 remains. In this manner, a first etching process is performed until a portion of the upper surface of the first conductive layer M1 is exposed to form a stepped structure.

도 6c를 참조하면, 계단 구조를 갖는 제1 내지 제7 도전막들(M1~M7)을 슬릿 영역들(SLR)을 따라 분리시키기 위한 제2 식각 공정이 수행된다. 제2 식각 공정은 다수의 개구부들이 포함된 식각 마스크 패턴들(미도시)을 사용하여 수행될 수 있다. 예를 들면, 개구부들은 X 방향으로 연장되고 Y 방향을 따라 서로 수평하게 배열될 수 있다. 개구부들을 따라 노출된 제7 내지 제1 도전막들(M7~M1)과 제7 내지 제1 도전막들(M7~M1)의 하부에 잔류된 제7 내지 제1 층간 절연막들(IL7~IL1)을 제거하는 제2 식각 공정을 수행하여, 동일한 층에 형성된 제1 내지 제7 도전막들(M1~M7)을 다수의 배선들로 이격시킨다. 제1 도전막(M1)이 형성된 제1 층을 예로 들면, 제2 식각 공정을 수행하면 제1 도전막(M1)은 다섯 개의 슬릿 영역들(SLR)에 의해 여섯 개의 도전막들로 분리되어 여섯 개의 배선들(M11~M16)이 형성된다. 제7 내지 제1 도전막들(M7~M1)의 폭 및 간격은 슬릿 영역들(SLR)의 폭 및 간격에 따라 다양하게 조절될 수 있다. 배선들 간의 전기적 차단을 위하여, 슬릿 영역들(SLR)의 내부에는 절연막이 채워질 수 있다. 이처럼, 제1 내지 제7 층들에 형성된 제1 내지 제7 도전막들(M1~M7)이 각각 여섯 개의 도전막들로 분리되어 다수의 배선들(M11~M76)이 형성될 수 있으므로, 한정된 영역 내에서 서로 다른 로컬 라인들(LL)을 연결하기 위한 적층형 배선들(120M)을 형성할 수 있다. Referring to FIG. 6C , a second etching process is performed to separate the first to seventh conductive layers M1 to M7 having a stepped structure along the slit regions SLR. The second etching process may be performed using etch mask patterns (not shown) including a plurality of openings. For example, the openings may extend in the X direction and be arranged horizontally to each other along the Y direction. Seventh to first conductive films (M7 to M1) exposed along the openings and seventh to first interlayer insulating films (IL7 to IL1) remaining below the seventh to first conductive films (M7 to M1) By performing a second etching process to remove, the first to seventh conductive films (M1 to M7) formed on the same layer are separated by a plurality of wires. Taking the first layer on which the first conductive film (M1) is formed as an example, when the second etching process is performed, the first conductive film (M1) is divided into six conductive films by five slit regions (SLR). Two wires (M11 to M16) are formed. The width and spacing of the seventh to first conductive layers M7 to M1 may be variously adjusted depending on the width and spacing of the slit regions SLR. To electrically block wires, the interior of the slit regions SLR may be filled with an insulating film. In this way, the first to seventh conductive films (M1 to M7) formed on the first to seventh layers can be separated into six conductive films to form a plurality of wirings (M11 to M76), so that the limited area is limited. Stacked wiring lines 120M can be formed to connect different local lines LL.

도 7은 적층형 배선들이 3차원 반도체 장치에 적용된 실시예를 설명하기 위한 사시도이다. Figure 7 is a perspective view to explain an embodiment in which stacked wires are applied to a 3D semiconductor device.

도 7을 참조하면, 3차원 반도체 장치는 메모리 블록과 주변회로를 서로 연결하는 다수의 로컬 라인들(LL)을 포함한다. 로컬 라인들(LL)은 다수의 소오스 셀렉트 라인들(SSL), 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 콘택 플러그들을 포함할 수 있다. 예를 들면, 메모리 블록에 포함되는 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)은 기판의 상부에 서로 이격되어 순차적으로 적층될 수 있으며, 콘택 플러그들은 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과 적층형 배선들(120M)이 서로 연결되도록 형성될 수 있다. Referring to FIG. 7, the 3D semiconductor device includes a plurality of local lines LL that connect memory blocks and peripheral circuits. The local lines LL may include a plurality of source select lines (SSL), word lines (WL), drain select lines (DSL), and contact plugs. For example, source select lines (SSL), word lines (WL), and drain select lines (DSL) included in the memory block may be sequentially stacked on the top of the substrate and spaced apart from each other, and contact plugs may be connected to the source Select lines (SSL), word lines (WL), and drain select lines (DSL) and stacked wires 120M may be formed to be connected to each other.

반도체 장치의 데이터 저장 용량이 증가함에 따라, 메모리 셀들의 개수가 증가하므로, 메모리 셀들에 연결된 워드라인들(WL)의 개수도 증가한다. 워드라인들(WL)의 개수가 증가하면, 워드라인들(WL)을 포함하는 로컬 라인들(LL)의 개수도 증가한다. As the data storage capacity of a semiconductor device increases, the number of memory cells increases, and thus the number of word lines (WL) connected to the memory cells also increases. As the number of word lines (WL) increases, the number of local lines (LL) including the word lines (WL) also increases.

따라서, 3차원 반도체 장치에 포함된 워드라인들(WL)의 슬리밍(slimming) 구조와 같이, 로컬 라인들(LL)을 주변회로(도 4의 120)에 연결하기 위한 배선들(120M)을 계단 구조로 적층하고, 슬릿 영역들을 통해 계단 구조로 적층된 배선들을 다시 다수의 배선들로 이격시킴으로써, 서로 다른 전압이 인가될 수 있는 배선들(120M)의 개수를 제한된 영역 내에서 증가시킬 수 있다. 예를 들면, 하나의 메모리 블록에 연결된 로컬 라인들(LL)을 그룹화하고, 각 그룹에 해당되는 로컬 라인들(LL)을 슬릿 영역으로 구분된 배선 그룹들(71 및 72)에 각각 연결할 수 있다. Therefore, like the slimming structure of the word lines (WL) included in the 3D semiconductor device, the wires 120M for connecting the local lines LL to the peripheral circuit (120 in FIG. 4) are stepped. By stacking the wires in a staircase structure and spacing them into a plurality of wires through the slit regions, the number of wires 120M to which different voltages can be applied can be increased within a limited area. For example, local lines LL connected to one memory block may be grouped, and local lines LL corresponding to each group may be connected to wiring groups 71 and 72 divided by slit areas. .

도 8은 적층형 배선들이 3차원 반도체 장치에 적용된 실시예를 설명하기 위한 회로도이다. FIG. 8 is a circuit diagram to explain an embodiment in which stacked wires are applied to a 3D semiconductor device.

도 8을 참조하면, 3차원 반도체 장치의 메모리 블록들(MBLK 및 FBLK)은 메인 블록들(MBLK)과 플래그 블록들(FBLK)을 포함할 수 있다. 메인 블록들(MBLK)에는 사용자가 사용하는 메인 데이터가 저장되고, 플래그 블록들(FBLK)에는 반도체 장치의 동작에 필요한 데이터가 저장될 수 있다. 메모리 블록들(MBLK 및 FBLK)은 기판으로부터 수직 방향으로 연결된 소오스 셀렉트 트랜지스터들(SST), 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다. 소오스 셀렉트 트랜지스터들(SST)은 공통 소오스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)은 비트라인들(BL0~BLj)에 연결될 수 있다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인들(SSL)에 연결될 수 있고, 메모리 셀들(F0~Fn)의 게이트들은 워드라인들(WL0~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결될 수 있다. 소오스 셀렉트 라인들(SSL), 워드라인들(WL0~WLn) 및 드레인 셀렉트 라인들(DSL)은 로컬 라인들(LL)에 포함될 수 있다. 로컬 라인들(LL)은 주변회로의 배선들(120M)을 통해 주변회로에 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 주변회로 중 로우 디코더에 포함되는 패스 스위치 회로(SW)에 연결될 수 있다. 패스 스위치 회로(SW)는 다수의 메모리 블록들 중에서 선택된 메모리 블록의 로컬 라인들(LL)에 동작전압을 전달하는 회로일 수 있다. 패스 스위치 회로(SW)는 글로벌 라인들(GL)과 로컬 라인들(LL) 사이에 연결된 다수의 패스 트랜지스터들(TR_P)을 포함할 수 있다. 도면에 도시되지 않았으나, 글로벌 라인들(GL)은 전압 생성 회로(도 1의 21)에 연결될 수 있다. Referring to FIG. 8, memory blocks (MBLK and FBLK) of a 3D semiconductor device may include main blocks (MBLK) and flag blocks (FBLK). Main data used by the user may be stored in the main blocks (MBLK), and data necessary for operation of the semiconductor device may be stored in the flag blocks (FBLK). The memory blocks MBLK and FBLK may include source select transistors SST, memory cells F0 to Fn, and drain select transistors DST connected vertically from the substrate. The source select transistors (SST) may be connected to the common source line (SL), and the drain select transistors (DST) may be connected to the bit lines (BL0 to BLj). The gates of the source select transistors (SST) may be connected to the source select lines (SSL), the gates of the memory cells (F0 to Fn) may be connected to the word lines (WL0 to WLn), and the drain select transistors ( Gates of DST) may be connected to drain select lines (DSL). Source select lines (SSL), word lines (WL0 to WLn), and drain select lines (DSL) may be included in local lines (LL). The local lines LL may be connected to the peripheral circuit through the peripheral circuit wires 120M. For example, the local lines LL may be connected to the pass switch circuit SW included in the row decoder among the peripheral circuits. The pass switch circuit (SW) may be a circuit that transmits an operating voltage to local lines (LL) of a memory block selected from among a plurality of memory blocks. The pass switch circuit (SW) may include a plurality of pass transistors (TR_P) connected between the global lines (GL) and local lines (LL). Although not shown in the drawing, the global lines GL may be connected to the voltage generation circuit (21 in FIG. 1).

도 9는 본 발명의 다른 실시예에 따른 적층형 배선들의 구조를 설명하기 위한 도면이다. Figure 9 is a diagram for explaining the structure of stacked wires according to another embodiment of the present invention.

도 9를 참조하면, X-Y 방향의 도면은 적층형 배선들(120M)의 레이아웃도이고, 레이아웃도의 하부에 도시된 도면은 X, Y, Z 방향의 사시도이다. Referring to FIG. 9, the drawing in the X-Y direction is a layout diagram of the stacked wires 120M, and the drawing shown below the layout diagram is a perspective view in the X, Y, and Z directions.

적층형 배선들(120M)의 개수는 계단(90)의 층 수와 슬릿 영역들(SLR)의 수에 의해 결정되며, 적층형 배선들(120M)과 주변회로가 서로 연결되기 위한 레이아웃은 슬릿 영역들(SLR)의 형태에 의해 결정될 수 있다. 따라서, 슬릿 영역들(SLR)의 레이아웃을 변형하면, 제한된 영역 내에서 다수의 로컬 라인들(LL)과 주변회로를 서로 연결할 수 있는 다양한 구조로 적층형 배선들(120M)을 형성할 수 있다. 또한, 각 층에 형성된 배선들의 두께 및 폭을 각각 조절할 수 있으므로, 각 층마다 배선들의 저항(resistance)을 서로 다르게 조절할 수 있으며, 이로 인해 전기적 특성을 고려하여 배선들을 형성할 수 있다. 도 9에는 도시되지 않았으나, 적층형 배선들(120M) 사이에는 층간 절연막들이 형성되어, 서로 다른 층의 적층형 배선들(120M)이 전기적으로 서로 분리될 수 있다. The number of stacked wires 120M is determined by the number of layers of the stairs 90 and the number of slit regions (SLR), and the layout for connecting the stacked wires 120M and peripheral circuits is determined by the slit regions ( It can be determined by the type of SLR). Accordingly, by modifying the layout of the slit regions SLR, the stacked wires 120M can be formed in various structures that can connect multiple local lines LL and peripheral circuits within a limited area. In addition, since the thickness and width of the wires formed in each layer can be adjusted, the resistance of the wires in each layer can be adjusted differently, and thus the wires can be formed taking electrical characteristics into account. Although not shown in FIG. 9 , interlayer insulating films are formed between the stacked wires 120M, so that the stacked wires 120M of different layers can be electrically separated from each other.

이처럼, 배선들이 차지하는 면적을 증가시키지 않아도 다수의 배선들을 제한된 영역 내에 형성할 수 있으므로, 반도체 장치의 크기를 감소시킬 수 있다. In this way, since a large number of interconnections can be formed within a limited area without increasing the area occupied by the interconnections, the size of the semiconductor device can be reduced.

도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.Figure 10 is a block diagram for explaining a solid state drive including a semiconductor device according to an embodiment of the present invention.

도 10을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다. Referring to FIG. 10, the drive device 2000 includes a host 2100 and an SSD 2200. The SSD 2200 includes an SSD controller 2210, a buffer memory 2220, and a semiconductor device 1000.

SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.The SSD control unit 2210 provides a physical connection between the host 2100 and the SSD 2200. That is, the SSD control unit 2210 provides interfacing with the SSD 2200 in response to the bus format of the host 2100. In particular, the SSD control unit 2210 decodes commands provided from the host 2100. According to the decoded result, the SSD control unit 2210 accesses the semiconductor device 1000. The bus format of the host 2100 is USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), and SAS (Serial Attached SCSI). etc. may be included.

버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. The buffer memory 2220 temporarily stores program data provided from the host 2100 or data read from the semiconductor device 1000. When data existing in the semiconductor device 1000 is cached upon a read request from the host 2100, the buffer memory 2220 supports a cache function that directly provides the cached data to the host 2100. In general, the data transfer speed by the bus format (eg, SATA or SAS) of the host 2100 is faster than the transfer speed of the memory channel of the SSD 2200. That is, when the interface speed of the host 2100 is faster than the transfer speed of the memory channel of the SSD 2200, performance degradation caused by the speed difference can be minimized by providing a large capacity buffer memory 2220. The buffer memory 2220 may be provided as synchronous DRAM to provide sufficient buffering in the SSD 2200, which is used as a large capacity auxiliary storage device.

반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. The semiconductor device 1000 is provided as a storage medium for the SSD 2200. For example, the semiconductor device 1000 may be provided as a non-volatile memory device with a large storage capacity as described above in FIG. 1, and among non-volatile memories, it may be provided as a NAND flash memory (NAND-type flash memory). You can.

도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.Figure 11 is a block diagram for explaining a memory system including a semiconductor device according to an embodiment of the present invention.

도 11을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다. Referring to FIG. 11 , a memory system 3000 according to the present invention may include a memory control unit 3100 and a semiconductor device 1000.

반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다. Since the semiconductor device 1000 may be configured substantially the same as that of FIG. 1, detailed description of the semiconductor device 1000 will be omitted.

메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.The memory control unit 3100 may be configured to control the semiconductor device 1000. SRAM 3110 can be used as a working memory for CPU 3120. The host interface 3130 (Host I/F) may be equipped with a data exchange protocol for a host connected to the memory system 3000. The error correction circuit 3140 (ECC) provided in the memory control unit 3100 can detect and correct errors included in data read from the semiconductor device 1000. The semiconductor interface 3150 (Semiconductor I/F) can interface with the semiconductor device 1000. The CPU 3120 may perform control operations for data exchange of the memory control unit 3100. In addition, although not shown in FIG. 11, the memory system 3000 may further include a ROM (not shown) that stores code data for interfacing with a host.

본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.The memory system 3000 according to the present invention can be used in computers, UMPCs (Ultra Mobile PCs), workstations, net-books, PDAs, portable computers, web tablets, and wireless phones. ), mobile phone, smart phone, digital camera, digital audio recorder, digital audio player, digital picture recorder, Applies to one of the various devices that make up a digital picture player, digital video recorder, digital video player, device that can transmit and receive information in a wireless environment, and home network. You can.

도 12는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.FIG. 12 is a diagram illustrating a schematic configuration of a computing system including a semiconductor device according to an embodiment of the present invention.

도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. Referring to FIG. 12, the computing system 4000 according to the present invention includes a semiconductor device 1000, a memory control unit 4100, a modem 4200, a microprocessor 4400, and a user interface ( 4500). When the computing system 4000 according to the present invention is a mobile device, a battery 4600 for supplying the operating voltage of the computing system 4000 may be additionally provided. Although not shown in the drawing, the computing system 4000 according to the present invention may further include an application chip set, a camera image processor (CIS), a mobile DRAM, etc.

반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다. Since the semiconductor device 1000 may be configured substantially the same as that of FIG. 1, detailed description of the semiconductor device 1000 will be omitted.

메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.The memory control unit 4100 and the semiconductor device 1000 may form a solid state drive/disk (SSD).

본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.The semiconductor device and memory control unit according to the present invention may be mounted using various types of packages. For example, the semiconductor device and memory control unit according to the present invention can be used for packaging such as PoP (Package on Package), Ball grid arrays (BGAs), Chip scale packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package ( PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC) ), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP) and Wafer-Level Processed Stack Package (WSP), etc. It can be implemented using the same packages.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention described above has been described in detail in preferred embodiments, it should be noted that the above-described embodiments are for illustration only and are not intended for limitation. Additionally, an expert in the technical field of the present invention will understand that various embodiments of the present invention are possible within the scope of the technical idea of the present invention.

1000: 반도체 장치 110: 메모리 셀 어레이
120: 주변회로 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 120M: 적층형 배선들
SLR: 슬릿 영역1000: semiconductor device 110: memory cell array
120: peripheral circuit 130: control circuit
21: voltage generation circuit 22: row decoder
23: Page buffer 24: Column decoder
25: Input/output circuit 120M: Stacked wires
SLR: Slit area

Claims (21)

프로그램, 리드 또는 소거 동작에 사용되는 동작전압들을 생성하는 주변회로에 연결되어 상기 동작전압들을 메모리 블록에 전송하는 제1 및 제2 배선 그룹들을 포함하고,
상기 제1 배선 그룹은 계단 형태로 서로 이격되어 적층된 다수의 배선들을 포함하고,
상기 제2 배선 그룹은 상기 계단 형태로 서로 이격되어 적층되고 상기 제1 배선 그룹으로부터 이격된 다수의 배선들을 포함하는 반도체 장치.
First and second wiring groups connected to a peripheral circuit that generates operating voltages used in program, read, or erase operations to transmit the operating voltages to the memory block,
The first wiring group includes a plurality of wirings stacked and spaced apart from each other in a staircase shape,
The second wiring group is a semiconductor device including a plurality of wirings that are stacked in the staircase shape and spaced apart from each other and spaced apart from the first wiring group.
 수직 방향을 따라 계단 구조로 적층된 게이트들을 포함하고, 데이터가 저장되는 메모리 블록;
상기 게이트들 각각의 끝단에서 상기 수직 방향을 따라 연장되어 상기 메모리 블록에 연결된 로컬 라인들;
상기 메모리 블록 및 상기 게이트들의 하단에 배치되고, 상기 로컬 라인들에 연결된 주변회로를 포함하고,
상기 게이트들 각각은 수평 방향으로 서로 연장되고,
상기 주변회로는 상기 수직 방향을 따라 계단 구조로 적층되고, 상기 수평 방향으로는 서로 이격되며, 상기 로컬 라인들에 각각 접하는 다수의 배선들을 포함하는 반도체 장치.
a memory block including gates stacked in a staircase structure along a vertical direction and storing data;
local lines extending along the vertical direction from each end of the gates and connected to the memory block;
A peripheral circuit is disposed below the memory block and the gates and connected to the local lines,
Each of the gates extends from each other in the horizontal direction,
The peripheral circuit is a semiconductor device including a plurality of wires stacked in a staircase structure along the vertical direction, spaced apart from each other in the horizontal direction, and each in contact with the local lines.
 ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 3 was abandoned upon payment of the setup registration fee.◈ 제2항에 있어서, 상기 메모리 블록은,
3차원 구조로 이루어진 다수의 셀 스트링들을 포함하는 반도체 장치.
The method of claim 2, wherein the memory block is:
A semiconductor device including a plurality of cell strings in a three-dimensional structure.
 ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 4 was abandoned upon payment of the setup registration fee.◈ 제2항에 있어서,
상기 로컬 라인들은 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들을 포함하는 반도체 장치.
According to paragraph 2,
A semiconductor device wherein the local lines include source select lines, word lines, and drain select lines.
 ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 5 was abandoned upon payment of the setup registration fee.◈ 제2항에 있어서, 상기 배선들은,
하부에서 상부 방향으로 갈수록 길이가 짧아지는 계단 형태로 적층된 반도체 장치.
The method of claim 2, wherein the wirings are:
A semiconductor device stacked in the form of steps whose length becomes shorter from the bottom to the top.
 ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 6 was abandoned upon payment of the setup registration fee.◈ 제2항에 있어서, 상기 배선들은,
제1 층에서 수평하게 배열되고 서로 이격된 제1 배선들;
상기 제1 층의 상부인 제2 층에서 수평하게 배열되고 서로 이격되며, 상기 제1 배선들보다 길이가 짧은 제2 배선들을 포함하는 반도체 장치.
The method of claim 2, wherein the wirings are:
first wires arranged horizontally and spaced apart from each other in the first layer;
A semiconductor device comprising second wires arranged horizontally and spaced apart from each other in a second layer, which is an upper part of the first layer, and having a shorter length than the first wires.
 ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 7 was abandoned upon payment of the setup registration fee.◈ 제6항에 있어서, 상기 배선들은,
상기 제2 층의 상부 층들에서 서로 수평하게 배열되며, 상부 층으로 갈수록 길이가 짧아지는 다수의 배선들을 포함하는 반도체 장치.
The method of claim 6, wherein the wirings are:
A semiconductor device including a plurality of wires arranged horizontally in upper layers of the second layer and whose length becomes shorter as the upper layer increases.
 ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 8 was abandoned upon payment of the setup registration fee.◈ 제7항에 있어서,
상기 다수의 배선들 중에서 상기 수평하게 배열되고 서로 이격된 배선들 사이와, 계단 형태로 적층되는 배선들 사이에는, 상기 배선들이 전기적으로 서로 차단되도록 절연막들이 형성된 반도체 장치.
In clause 7,
A semiconductor device in which insulating films are formed between the horizontally arranged and spaced apart wires among the plurality of wires and between the wires stacked in a staircase shape to electrically block the wires from each other.
 ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 9 was abandoned upon payment of the setup registration fee.◈ 제2항에 있어서,
상기 배선들 각각은, 끝단의 일부 상면이 노출되는 반도체 장치.
According to paragraph 2,
A semiconductor device in which a portion of an upper surface of an end of each of the wires is exposed.
 ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 10 was abandoned upon payment of the setup registration fee.◈ 제9항에 있어서,
상기 노출된 배선의 상부에 상기 로컬 라인들이 연결되는 반도체 장치.
According to clause 9,
A semiconductor device in which the local lines are connected to an upper part of the exposed wiring.
 삭제delete 절연막들 및 도전막들을 교대로 적층하는 단계;
상기 도전막들의 일부 상면이 각 층마다 노출되도록 상기 도전막들 및 상기 절연막들을 계단 형태로 잔류되도록 제1 식각 공정을 수행하는 단계;
상기 계단 형태를 갖는 상기 도전막들 및 상기 절연막들이 수평 방향으로 서로 이격되도록 제2 식각 공정을 수행하는 단계;
상기 수평 방향으로 서로 이격된 상기 도전막들 및 상기 절연막들의 상부에 로컬 라인들을 포함하는 메모리 블록을 적층하는 단계; 및
상기 로컬 라인들과 상기 도전막들을 서로 연결하는 콘택들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
alternately stacking insulating films and conductive films;
performing a first etching process to leave the conductive films and the insulating films in a step shape so that a portion of the upper surface of the conductive films is exposed in each layer;
performing a second etching process so that the conductive films and the insulating films having the step shape are spaced apart from each other in a horizontal direction;
stacking a memory block including local lines on top of the conductive films and the insulating films spaced apart from each other in the horizontal direction; and
A method of manufacturing a semiconductor device including forming contacts connecting the local lines and the conductive films to each other.
 ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 13 was abandoned upon payment of the setup registration fee.◈ 제12항에 있어서,
상기 절연막들은 산화막들을 포함하는 반도체 장치의 제조 방법.
According to clause 12,
A method of manufacturing a semiconductor device wherein the insulating films include oxide films.
 ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 14 was abandoned upon payment of the setup registration fee.◈ 제12항에 있어서,
상기 도전막들은 도프트 폴리실리콘막 또는 금속막으로 형성되는 반도체 장치의 제조 방법.
According to clause 12,
A method of manufacturing a semiconductor device in which the conductive films are formed of a doped polysilicon film or a metal film.
 ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 15 was abandoned upon payment of the setup registration fee.◈ 제14항에 있어서,
상기 금속막은 텅스텐막을 포함하는 반도체 장치의 제조 방법.
According to clause 14,
A method of manufacturing a semiconductor device wherein the metal film includes a tungsten film.
 ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 16 was abandoned upon payment of the setup registration fee.◈ 제12항에 있어서,
상기 제1 식각 공정은 슬리밍(slimming) 공정으로 수행되는 반도체 장치의 제조 방법.
According to clause 12,
A method of manufacturing a semiconductor device in which the first etching process is performed as a slimming process.
 ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 17 was abandoned upon payment of the setup registration fee.◈ 제16항에 있어서, 상기 슬리밍 공정은,
상기 도전막들의 끝단 상면의 일부가 순차적으로 노출되는 계단 구조를 이루도록, 상기 도전막들 및 상기 절연막들을 순차적으로 식각하는 반도체 장치의 제조 방법.
The method of claim 16, wherein the slimming process,
A method of manufacturing a semiconductor device in which the conductive films and the insulating films are sequentially etched to form a stepped structure in which portions of upper surfaces of ends of the conductive films are sequentially exposed.
 ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 18 was abandoned upon payment of the setup registration fee.◈ 제12항에 있어서,
상기 제2 식각 공정은 상기 도전막들 및 상기 절연막들의 일부가 수직 방향으로 제거되도록 수행되는 반도체 장치의 제조 방법.
According to clause 12,
The second etching process is performed to remove portions of the conductive films and the insulating films in a vertical direction.
 ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 19 was abandoned upon payment of the setup registration fee.◈ 제18항에 있어서,
상기 제2 식각 공정은 상기 도전막들 및 상기 절연막들의 일부가 제거될 영역에 개구부들이 형성된 식각 마스크 패턴들을 사용하여 수행되는 반도체 장치의 제조 방법.
According to clause 18,
The second etching process is performed using etch mask patterns with openings formed in areas where portions of the conductive films and the insulating films are to be removed.
 ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 20 was abandoned upon payment of the setup registration fee.◈ 제19항에 있어서,
상기 개구부들의 형태에 따라 상기 도전막들 및 상기 절연막들의 레이아웃이 결정되는 반도체 장치의 제조 방법. According to clause 19,
A method of manufacturing a semiconductor device in which the layout of the conductive films and the insulating films is determined according to the shape of the openings. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 21 was abandoned upon payment of the setup registration fee.◈ 제1항에 있어서,
상기 제1 및 제2 배선 그룹들 각각에 포함된 상기 배선들은,
다양한 폭, 다양한 높이 및 다양한 간격을 가지거나,
다양한 폭, 다양한 높이 또는 다양한 간격을 가지는 반도체 장치. According to paragraph 1,
The wires included in each of the first and second wire groups are:
have varying widths, varying heights and varying spacing;
Semiconductor devices with varying widths, varying heights, or varying spacing.
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