KR102586768B1 - 컴퓨팅 시스템 및 그것의 동작방법 - Google Patents

컴퓨팅 시스템 및 그것의 동작방법 Download PDF

Info

Publication number
KR102586768B1
KR102586768B1 KR1020180035174A KR20180035174A KR102586768B1 KR 102586768 B1 KR102586768 B1 KR 102586768B1 KR 1020180035174 A KR1020180035174 A KR 1020180035174A KR 20180035174 A KR20180035174 A KR 20180035174A KR 102586768 B1 KR102586768 B1 KR 102586768B1
Authority
KR
South Korea
Prior art keywords
memory
memory device
data
device group
computing system
Prior art date
Application number
KR1020180035174A
Other languages
English (en)
Other versions
KR20190113040A (ko
Inventor
이준서
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180035174A priority Critical patent/KR102586768B1/ko
Priority to TW107138421A priority patent/TWI772550B/zh
Priority to US16/181,441 priority patent/US10956061B2/en
Priority to CN201811425273.5A priority patent/CN110308865B/zh
Priority to JP2018238441A priority patent/JP7330694B2/ja
Publication of KR20190113040A publication Critical patent/KR20190113040A/ko
Priority to US17/185,258 priority patent/US11461024B2/en
Application granted granted Critical
Publication of KR102586768B1 publication Critical patent/KR102586768B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0607—Improving or facilitating administration, e.g. storage management by facilitating the process of upgrading existing storage systems, e.g. for improving compatibility between host and storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0662—Virtualisation aspects
    • G06F3/0664—Virtualisation aspects at device level, e.g. emulation of a storage device or system

Abstract

본 발명의 실시 예에 따른 컴퓨팅 시스템에 있어서, 타겟 데이터 및 상기 타겟 데이터의 주소 정보를 제공하는 호스트; 및 상기 타겟 데이터를 저장하는 메모리 시스템을 포함하고, 상기 메모리 시스템은 적어도 하나의 메모리 장치 그룹들로 그룹핑된 복수의 메모리 장치들 및 상기 복수의 메모리 장치들 각각을 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는 그룹생성부 및 상기 재설정된 메모리 장치 그룹을 반영하여 상기 타겟 데이터를 리드 혹은 라이트하는 프로세서를 포함할 수 있다.

Description

컴퓨팅 시스템 및 그것의 동작방법 {COMPUTING SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 컴퓨팅 시스템에 관한 것으로, 보다 구체적으로는 효율적인 데이터 처리를 위한 컴퓨팅 시스템 및 그것의 동작방법에 관한 것이다.
데이터는 4차 산업혁명 시대 기업들의 비즈니스에 가장 중요한 자산이 되고 있으며, 이에 대규모 데이터를 빠르게 전송 및 분석하도록 지원하는 최신 기술에 대한 수요가 점차 증가하고 있다. 예를 들어, 인공지능, 자율주행, 로봇, 헬스케어, 가상현실(virtual reality, VR)/증강현실(augmentedreality, AR), 스마트홈 등이 확대됨에 따라 서버나 데이터 센터에 대한 수요의 증가가 예상되고 있다.
레거시(legacy) 데이터 센터는 자원들(예; 컴퓨팅, 네트워킹, 스토리지)을 하나의 장비 내에 포함시키는 구조였다. 그러나 미래의 대용량 데이터 센터는 자원들을 각각 별개로 구성하고, 논리적으로 자원들을 재구성하는 구조를 가질 수 있다. 예를 들어, 대용량 데이터 센터는 자원들을 각각 랙(rack) 수준에서 모듈화하고, 용도에 따라 자원들을 재구성하여 공급할 수 있는 구조를 가질 수 있다. 따라서 미래의 대용량 데이터 센터에 사용하기 적합한 통합형 스토리지 또는 메모리 디바이스가 요구되고 있다.
본 발명은 데이터의 성격에 기초하여 효율적인 메모리 할당 및 신속한 데이터 처리를 할 수 있는 컴퓨팅 시스템 및 그의 동작 방법에 대하여 제안한다.
본 발명의 실시 예들에 따른 컴퓨팅 시스템에 있어서, 타겟 데이터 및 상기 타겟 데이터의 주소 정보를 제공하는 호스트; 및 상기 타겟 데이터를 저장하는 메모리 시스템을 포함하고, 상기 메모리 시스템은 적어도 하나의 메모리 장치 그룹들로 그룹핑된 복수의 메모리 장치들 및 상기 복수의 메모리 장치들 각각을 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는 그룹생성부 및 상기 재설정된 메모리 장치 그룹을 반영하여 상기 타겟 데이터를 리드 혹은 라이트하는 프로세서를 포함할 수 있다.
본 발명의 실시 예들에 따른 컴퓨팅 시스템의 동작방법에 있어서, 컨트롤러에 의하여 복수의 메모리 장치들을 적어도 하나의 메모리 장치 그룹들로 그룹핑하는 단계; 상기 메모리 장치 그룹들에 대하여 호스트가 상기 컨트롤러에게 재설정 요청하는 단계; 상기 컨트롤러에 의하여 상기 재설정 요청에 따라 상기 메모리 장치 그룹을 재설정하는 단계; 및 상기 재설정된 메모리 장치 그룹을 반영하여 타겟 데이터를 리드 혹은 라이트하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 적어도 하나의 메모리 장치 그룹들로 그룹핑된 복수의 메모리 장치들 및 상기 복수의 메모리 장치들 각각을 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는 그룹생성부 및 상기 재설정된 메모리 장치 그룹을 반영하여 상기 타겟 데이터를 리드 혹은 라이트하는 프로세서를 포함할 수 있다.
본 발명의 실시 예에 따르면, 데이터 성격 및 크기에 기초하여 데이터가 저장될 메모리 장치 및 메모리 블록을 미리 할당하고, 신속하게 데이터를 처리할 수 있어 전체적인 시스템의 효율성을 증가시킬 수 있다.
도 1은 데이터 처리 시스템을 도시하는 도면이다.
도 2 본 발명의 실시 예에 따른 컴퓨팅 랙의 구조를 개략적으로 도시하는 도면이다.
도 3은 본 발명의 실시 예에 따른 컴퓨팅 랙의 블록 구성을 도시하는 도면이다.
도 4는 본 발명의 실시 예에 따른 연산 보드의 구성을 도시하는 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 보드의 구성을 도시하는 도면들이다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구조를 개략적으로 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 동작을 개략적으로 나타낸 흐름도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 동작을 개략적으로 나타낸 흐름도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 데이터 처리 시스템(10)을 도시하는 도면이다. 도 1을 참조하면, 데이터 처리 시스템(10)은 다수의 컴퓨팅 랙들(computing racks, 20)과 관리 인터페이스(management interface, 30), 그리고 이들 사이의 통신이 가능하도록 하는 네트워크(network, 40)을 포함할 수 있다. 이러한 랙스케일 구조(rack-scale architecture)를 가지는 데이터 처리 시스템(10)은 대용량 데이터 처리를 위한 데이터 센터 등에 사용될 수 있다.
다수의 컴퓨팅 랙(20)들 각각은 다른 컴퓨팅 랙(20)들과의 조합으로 하나의 컴퓨팅 시스템을 구현할 수 있다. 이러한 컴퓨팅 랙(20)들의 구체적인 구성 및 동작에 대한 설명은 후술될 것이다.
관리 인터페이스(30)은 사용자가 데이터 처리 시스템(10)을 조정, 운영 또는 관리할 수 있도록 하는 인터액티브 인터페이스(interactive interface)를 제공할 수 있다. 관리 인터페이스(30)는 컴퓨터, 멀티프로세서 시스템, 서버, 랙마운트(rack-mount) 서버, 보드(board) 서버, 랩탑(lap-top) 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 웨어러블 컴퓨팅 시스템, 네트워크 기기, 웹 기기, 분산 컴퓨팅 시스템, 프로세서 기반 시스템, 및/또는 소비자 전자 기기를 포함하는, 임의 유형의 연산 디바이스로서 구현될 수 있다.
일부 실시 예들에서, 관리 인터페이스(30)은 컴퓨팅 랙(20)들에 의해 수행될 수 있는 연산 기능들이나, 관리 인터페이스(30)에 의해 수행될 수 있는 사용자 인터페이스 기능들을 가지는 분산 시스템에 의해 구현될 수 있다. 다른 일부 실시 예들에서, 관리 인터페이스(30)는 네트워크(40)를 통하여 분산된 다중 컴퓨팅 시스템들에 의해 구성되고 클라우드(cloud)로서 동작하는 가상 서버(virtual server)에 의해 구현될 수 있다. 관리 인터페이스(30)은 프로세서, 입력/출력 서브시스템, 메모리, 데이터 스토리지 디바이스 및 통신 회로를 포함할 수 있다.
네트워크(40)은 컴퓨팅 랙들과 관리 인터페이스(30) 사이 및/또는 컴퓨팅 랙들 사이에서의 데이터를 송수신할 수 있다. 네트워크(40)은 적절한 수의 다양한 유선 및/또는 유선 네트워크들에 의해 구현될 수 있다. 예를 들어, 네트워크(40)은 유선 또는 무선 LAN(local area network), WAN(wide area network) 셀룰라 네트워크, 및/또는 인터넷과 같이 공개적으로 억세스 가능한 글로벌 네트워크(publicly-accessible,global network)에 의해 구현되거나 이를 포함할 수 있다. 추가적으로, 네트워크(40)은 보조적인 컴퓨터들, 라우터(router)들 및 스위치들과 같은 적절한 수의 보조적인 네트워크 디바이스들을 포함할 수 있다. 또한, 네트워크(40)는 CCIX(Cache Coherent Interconnect for accelerators) 및 GEN-Z와 같은 인터페이스 규격에 의해서 연결될 수 있다.
도 2는 본 발명의 실시 예에 따른 컴퓨팅 랙 구조를 개략적으로 도시하는 도면이다.
도 2를 참조하면, 컴퓨팅 랙(20) 은 구성요소들의 구조, 형태 및 호칭 등에 제한되는 것은 아니지만, 다양한 형태의 구성요소들을 포함할 수 있다. 예를 들어, 컴퓨팅 랙(20) 은 다수의 드로워(drawer)들(21 내지 29)를 포함할 수 있다. 다수의 드로워들 (21 내지 29) 각각은 다수의 보드(board)들을 포함할 수 있다.
다양한 실시 예들에 있어서, 컴퓨팅 랙(20)은 적절한 수의 연산 보드(compute board), 메모리 보드(memory board) 및/또는 상호접속 보드(interconnect board)의 조합에 의해 구현될 수 있다. 여기서는 컴퓨팅 랙(20)이 다수의 보드들의 조합에 의해 구현되는 것으로 정의되고 있지만, 이를 대신하여, 드로워들, 모듈들, 트레이들, 보드들, 샷시들 또는 유닛들 등의 다양한 이름으로 구현되는 것으로 정의될 수 있음에 유의하여야 한다. 이러한 컴퓨팅 랙(20)의 구성요소들은 구현의 편의상 기능별로 분류 및 구별되는 구조를 가질 수 있다. 제한되는 것은 아니지만, 컴퓨팅 랙(20)은 상단부터 상호접속 보드, 연산 보드, 메모리 보드의 순서로 분류된 구조를 가질 수 있다. 이러한 컴퓨팅 랙(20) 및 이에 의해 구현되는 컴퓨팅 시스템은 "랙스케일 시스템(rack-scale system)" 또는"분류 시스템(disaggregated system)"으로 명명될 수 있다.
다양한 실시 예들에 있어서, 컴퓨팅 시스템은 하나의 컴퓨팅 랙(20)에 의해 구현될 수 있다. 이를 대신하여, 컴퓨팅 시스템은 2개 이상의 컴퓨팅 랙들에 포함되는 모든 구성요소들에 의해 구현되거나, 2개 이상의 컴퓨팅 랙들에 포함되는 일부 구성요소들의 조합에 의해 구현되거나, 하나의 컴퓨팅 랙(20)에 포함되는 일부 구성요소들에 의해 구현될 수 있다.
다양한 실시 예들에 있어서, 컴퓨팅 시스템은 컴퓨팅 랙(20)에 포함되는 적절한 수의 연산 보드, 메모리 보드 및 상호접속 보드(interconnect board)의 조합에 의해 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(20A)는 2개의 연산 보드들, 3개의 메모리 보드들 및 1개의 상호접속 보드에 의해 구현될 수 있다. 다른 예로, 컴퓨팅 시스템(20B)는 3개의 연산 보드들, 2개의 메모리 보드들 및 1개의 상호접속 보드에 의해 구현될 수 있다. 또 다른 예로, 컴퓨팅 시스템(20C)는 1개의 연산 보드들, 4개의 메모리 보드들 및 1개의 상호접속 보드에 의해 구현될 수 있다.
비록 도 2에서는 컴퓨팅 랙(20)이 적절한 수의 연산 보드, 메모리 보드 및/또는 상호접속 보드의 조합에 의해 구현되는 경우를 도시하고 있지만, 컴퓨팅 랙(20)은 통상의 서버 등에서 확인될 수 있는, 파워 시스템, 냉각 시스템, 입력/출력 디바이스들과 같은 추가적인 구성요소들을 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 컴퓨팅 랙(20)의 블록 구성을 도시하는 도면이다.
도 3을 참조하면, 컴퓨팅 랙(20)은 다수의 연산 보드들(compute boards, 200), 다수의 메모리 보드들(memory boards, 400) 및 상호접속 보드(interconnect board, 300)를 포함할 수 있다. 다수의 연산 보드들(200)은 풀드 연산 보드(pooled compute boards), 풀드 연산 시스템 등으로 불리울 수 있다. 유사하게, 다수의 메모리 보드들은 풀드 메모리 보드(pooled memory board), 풀드 메모리 시스템 등으로 불리울 수 있다. 여기서는 컴퓨팅 시스템이 다수의 보드들의 조합에 의해 구현되는 것으로 정의되고 있지만, 이를 대신하여 드로워들, 모듈들, 트레이들, 보드들, 샷시들 또는 유닛들 등의 다양한 이름으로 구현되는 것으로 정의될 수 있음에 유의하여야 한다.
다수의 연산 보드들(200) 각각은 하나 또는 그 이상의 프로세서, 프로세싱/컨트롤 회로, 또는 중앙처리장치(central processing unit, CPU)와 같은 프로세싱 요소를 포함할 수 있다.
다수의 메모리 보드들(400) 각각은 다수의 휘발성 메모리(volatile memory)들 및/또는 비휘발성 메모리(nonvolatile memory)들과 같은 다양한 형태의 메모리들을 포함할 수 있다. 예를 들어, 다수의 메모리 보드들(400) 다수의 DRAM(Dynamic Random Access Memory)들, 플래시 메모리(flash memory)들, 메모리 카드들, 하드 디스크 드라이브(hard disk drive, HDD)들, 솔리드 스테이트 드라이브(solid state drive, SSD)들, 및/또는 이들의 조합들을 포함할 수 있다.
다수의 메모리 보드들(400) 각각은 연산 보드들(200) 각각에 포함되는 하나 이상의 프로세싱 요소에 의해 분할되거나, 할당되거나, 또는 지정되어 사용될 수 있다. 또한 다수의 메모리 보드들(400) 각각은 연산 보드들(200)에 의해 초기화 및/또는 수행될 수 있는 하나 이상의 오퍼레이팅 시스템(operating system, OS)들을 저장할 수 있다.
상호접속 보드(300)은 연산 보드들(200) 각각에 포함되는 하나 이상의 프로세싱 요소에 의해 분할, 할당 또는 지정되어 사용될 수 있는, 임의의 통신 회로, 디바이스, 또는 이들의 결합에 의해 구현될 수 있다. 예를 들어, 상호접속 보드(300)은 임의 개수의 네트워크 인터페이스 포트들, 카드들, 또는 스위치들로서 구현될 수 있다. 상호접속 보드(300)은 통신을 실행시키기 위한, 하나 이상의 유선 또는 유선 통신 기술들과 관련된 프로토콜들을 사용할 수 있다. 예를 들어, 상호접속 보드(300)은 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 연산 보드들(200)과 메모리 보드들(400) 사이의 통신을 지원할 수 있다. 뿐만 아니라, 상호접속 보드(300)는 CCIX(Cache Coherent Interconnect for accelerators) 및 GEN-Z와 같은 인터페이스 규격에 의해서 연산 보드들(200)과 연결될 수 있다.
도 4는 본 발명의 실시 예에 따른 연산(200)의 구성을 도시하는 도면이다.
도 4를 참조하면, 연산 보드(200)은 하나 이상의 중앙처리장치(central processing unit, CPU, 210), 하나 이상의 로컬 메모리(local memory, 220) 및 입출력(input/output, I/O) 인터페이스(interface, 230)를 포함할 수 있다.
CPU(210)은 도 3에 도시된 다수의 메모리 보드들(400) 중에서 사용하기 위한 적어도 하나의 메모리 보드를 분할, 할당 또는 지정할 수 있다. 또한 CPU(210)은 분할, 할당 또는 지정된 적어도 하나의 메모리 보드를 초기화하고, 이들을 통해 데이터의 리드 동작, 라이트(또는 프로그램) 동작 등을 수행할 수 있다.
로컬 메모리(220)은 CPU(210)의 동작 수행 중에 필요한 데이터를 저장할 수 있다. 다양한 실시 예들에 있어서, 하나의 로컬 메모리(220)은 하나의 CPU(210)에 일대일 대응하는 구조를 가질 수 있다.
I/O 인터페이스(230)은 도 3의 상호접속 보드(300)을 통한 CPU(210)과 메모리 보드들(400) 사이에서의 인터페이싱을 지원할 수 있다. I/O 인터페이스 (230)은 하나 이상의 유선 또는 유선 통신 기술들과 관련된 프로토콜들을 사용하여, CPU(210)으로부터 상호접속 보드(300)으로의 송신 데이터를 출력하고, 상호접속 보드(300)으로부터 CPU(210)으로의 수신 데이터를 입력할 수 있다. 예를 들어, I/O 인터페이스(230)는 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 CPU (210)과 상호접속 보드(300) 사이의 통신을 지원할 수 있다. 뿐만 아니라, I/O 인터페이스(230)는 CCIX(Cache Coherent Interconnect for accelerators) 및 GEN-Z와 같은 인터페이스 규격에 따라 CPU(210)와 상호접속 보드(300) 사이의 통신을 지원할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 보드(400)의 구성을 도시하는 도면들이다.
도 5를 참조하면, 메모리 보드(400)은 컨트롤러(410)와 다수의 메모리들 (420)을 포함할 수 있다. 다수의 메모리들(420)은 컨트롤러(410)의 제어에 따라 데이터를 저장(또는 라이트)하고, 저장된 데이터를 출력(또는 리드)할 수 있다. 다수의 메모리들(420)은 제1 그룹의 메모리들(420A), 제2 그룹의 메모리들(420B) 및 제3 그룹의 메모리들(420C)를 포함할 수 있다. 제1 그룹의 메모리들(420A), 제2 그룹의 메모리들(420B) 및 제3 그룹의 메모리들(420C)은 서로 동일한 특성을 가질 수도 있고, 서로 다른 특성을 가질 수 있다. 다양한 실시 예들에 있어서, 제1 그룹의 메모리들(420A), 제2 그룹의 메모리들(420B) 및 제3 그룹의 메모리들(420C)은 저장 용량(capacity) 또는 레이턴시(latency) 측면에서 서로 다른 특성을 가지는 메모리들일 수 있다.
컨트롤러(410)은 데이터 컨트롤러(data controller, 510), 메모리 컨트롤러들(memory controller, MC, 520A-520C), 및 I/O 인터페이스(530)을 포함할 수 있다.
데이터 컨트롤러(510)은 도 3의 연산 보드들(200)과 다수의 메모리들(420) 사이에서 송수신되는 데이터를 제어할 수 있다. 예를 들어, 라이트 요청 또는 커맨드에 응답하여, 데이터 컨트롤러(510)은 연산 보드들(200)로부터의 라이트를 위한 데이터를 수신하고, 이 데이터를 다수의 메모리들(420) 중에서 해당하는 메모리에 라이트하는 라이트 동작을 제어할 수 있다. 다른 예로, 리드 요청 또는 커맨드에 응답하여, 데이터 컨트롤러(510)은 연산 보드들(200)으로부터 다수의 메모리들(420) 중에서 특정 메모리에 저장된 데이터를 리드하고, 리드 데이터를 연산 보드들(200) 중에서 해당하는 연산 보드로 출력하는 리드 동작을 제어할 수 있다.
메모리 컨트롤러들(520A-520C)는 데이터 컨트롤러(510)과 다수의 메모리들 (420)의 사이에 위치하며, 이들 사이에서의 인터페이싱을 지원할 수 있다. 메모리 컨트롤러들(520)은 다수의 메모리들(420)에 포함되는 제1 그룹의 메모리들(420A), 제2 그룹의 메모리들(420B) 및 제3 그룹의 메모리들(420C)를 각각에 대응하는 메모리 컨트롤러(iMC0, 520A), 메모리 컨트롤러(iMC1, 520B), 메모리 컨트롤러(iMC2, 520C)를 포함할 수 있다. 메모리 컨트롤러(iMC0, 520A)는 데이터 컨트롤러(510)와 제 1 그룹의 메모리들(420A)의 사이에 위치하며, 이들 사이에서의 데이터 송수신을 지원할 수 있다. 메모리 컨트롤러(iMC1, 520B)는 데이터 컨트롤러(510)과 제2 그룹의 메모리들(420B)의 사이에 위치하며, 이들 사이에서의 데이터 송수신을 지원할 수 있다. 메모리 컨트롤러(iMC2, 520C)는 데이터 컨트롤러(510)과 제3 그룹의 메모리들(420C)의 사이에 위치하며, 이들 사이에서의 데이터 송수신을 지원할 수 있다. 예를 들면, 제 3 그룹의 메모리들(420C)가 플래시 메모리인 경우, 메모리 컨트롤러(iMC2, 520C)는 플래시 컨트롤러(flash controller)일 수 있다. 제 1 그룹 내지 제 3 그룹의 메모리들(420A 내지 420C)는 설명의 편의를 위한 예시일 뿐이며, 이에 제한되는 것은 아니다.
I/O 인터페이스(530)은 도 3의 상호접속 보드(300)을 통한 데이터 컨트롤러(510)과 연산 보드들(200) 사이에서의 인터페이싱을 지원할 수 있다. I/O 인터페이스(530)는 하나 이상의 유선 또는 유선 통신 기술들과 관련된 프로토콜들을 사용하여, 데이터 컨트롤러(510)으로부터 상호접속 보드(300)으로의 송신 데이터를 출력하고, 상호접속 보드(300)으로부터 데이터 컨트롤러(510)으로의 수신 데이터를 입력할 수 있다. 예를 들어, I/O 인터페이스(530)는 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 데이터 컨트롤러(510)과 상호접속 보드(300) 사이의 통신을 지원할 수 있다. 뿐만 아니라, I/O 인터페이스(530)는 CCIX(Cache Coherent Interconnect for accelerators) 및 GEN-Z와 같은 인터페이스 규격에 따라 데이터 컨트롤러(510)와 상호접속 보드(300) 사이의 통신을 지원할 수 있다.
전술한 바와 같이, 미래의 데이터 센터와 같은 서버 시스템 또는 데이터 처리 시스템은 연산 보드들, 메모리 또는 스토리지 보드들 등과 같은 다수의 보드들이 단위 랙 내에서 구별되어 장착되는 구조를 가질 수 있다. 이때 하나의 메모리 보드에는 다양한 사용자 워크로드(user workload)를 충족시키기 위하여 서로 다른 특성을 가지는 다수의 메모리들이 포함될 수 있다. 즉, 하나의 메모리 보드는 DRAM, PCRAM, MRAM, STT-RAM, 플래시 메모리와 같은 다수의 메모리들이 통합된 형태를 가지는 통합 메모리 디바이스(convergence memory device)일 수 있다. 이러한 통합 메모리 디바이스는 각 메모리들이 서로 다른 특성을 가지기 때문에 다양한 사용 모델(usage model)에 활용될 수 있다.
도 6는 본 발명 실시 예에 따른 컴퓨팅 시스템(600)의 구조를 개략적으로 나타내는 도면이다. 본 발명 실시 예에 따른 컴퓨팅 시스템(600) 도 2에서 설명된 컴퓨팅 시스템과 대응될 수 있다.
컴퓨팅 시스템(600)는 호스트(610) 및 메모리 시스템(630)을 포함할 수 있다.
호스트(610)는 도 3 내지 도 4에서 설명된 적어도 하나 이상의 연산 보드들(200) 및 상호접속 보드(300)를 포함할 수 있다.
호스트(610)는 가속화 판단부(617)를 포함할 수 있다. 가속화 판단부(617)는 처리 대상이 되는 타겟 데이터의 성격에 기초하여 해당 타겟 데이터가 가속화 데이터 인지 비가속화 데이터인지 판단할 수 있다. 가속화 데이터란 신속한 처리를 요하는 데이터이다. 반대로, 비가속화 데이터는 신속한 처리를 요하지 않는 데이터이다. 신속한 처리를 요하는 기준은 사용자가 설정할 수 있다. 예를 들어, 타겟 데이터에 대한 Read 횟수가 사전 설정된 임계 값보다 큰 경우, 가속화 판단부(617)는 해당 타겟 데이터를 가속화 데이터로 판단할 수 있다. 다만, 이는 하나의 실시 예에 해당할 뿐이고, 이에 제한되는 것은 아니다.
가속화 판단부(617)가 가속화 데이터 및 비가속화 데이터를 선별함으로써, 호스트(610)는 타겟 데이터가 저장될 메모리 장치의 그룹을 선택할 수 있다. 나아가, 호스트(610)는 선택된 메모리 장치 그룹 내의 복수의 메모리 장치들 중 타겟 데이터가 저장될 메모리 장치를 타겟 데이터에 대응하는 주소 정보에 기초하여 선택할 수 있다. 즉, 메모리 장치 그룹이 가속화 데이터가 저장되는 제 1 메모리 장치 그룹(667) 및 비가속화 데이터가 저장되는 제 2 메모리 장치 그룹(669)으로 구분된 경우, 타겟 데이터가 가속화 데이터라면, 호스트(610)는 타겟 데이터가 저장될 메모리 장치 그룹으로 제 1 메모리 장치 그룹(667)을 선택할 수 있으며, 나아가, 호스트(610)는 제 1 메모리 장치 그룹에 포함된 메모리 장치를 타겟 데이터에 대응하는 주소 정보에 기초하여 선택할 수 있다.
또한, 호스트(610)는 이하에서 설명되는 복수의 메모리 장치들 각각에 대응하는 주소 정보 및 상태정보를 저장할 수 있는 캐시 메모리(613)를 포함할 수 있다. 그리고, 호스트(610)는 주기적으로 복수의 메모리 장치들 각각의 주소정보 및 상태정보를 업데이트할 수 있다. 캐시 메모리(613)는 도 4에서 설명된 지역 메모리(220)와 대응될 수 있다.
상기와 같이, 호스트(610)는 도면에 도시되진 아니하였으나, 복수의 메모리 시스템들 각각에 대하여 데이터를 분할, 할당 또는 지정할 수 있다.
메모리 시스템(630)은 도 5에서 설명된 메모리 보드(200)와 대응될 수 있다. 메모리 시스템(630)는 컨트롤러(633) 및 복수의 메모리 장치들로 구성된 메모리 장치 풀(635)를 포함할 수 있다. 도 6에는 하나의 메모리 시스템(630)이 도시되어 있으나, 이는 하나의 예시일 뿐이며 이에 제한되는 것은 아니다.
컨트롤러(633)는 도 5에서 설명된 컨트롤러(410)와 대응될 수 있다.
컨트롤러(633)는 호스트 인터페이스(651), 데이터 할당부(653), 상태확인부(655), 그룹설정부(657), 프로세서(659) 및 메모리 인터페이스(663)를 포함할 수 있다.
호스트 인터페이스(651)는 도 5에서 설명된 I/O 인터페이스(530)과 대응될 수 있다. 호스트 인터페이스(651)는 호스트(610)의 커맨드 및 데이터를 처리하며 다양한 인터페이스 프로토콜들 중 적어도 하나를 통하여 호스트(610)와 통신하도록 구성될 수 있다. 예를 들면, 도 5에서 설명된 바와 같이 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 호스트(610)와의 통신을 지원할 수 있다.
데이터 할당부(653)는 호스트(610)로부터 전달된 데이터의 크기를 판단할 수 있다. 나아가, 데이터 할당부(653)는 메모리 장치 풀(635) 내 복수의 메모리 장치들 각각의 다양한 저장 용량을 갖는 메모리 블록들의 주소 정보를 저장할 수 있다. 그래서, 데이터 할당부(653)는 데이터 크기 및 주소 정보에 기초하여 해당 데이터가 저장될 메모리 블록을 선택할 수 있다. 예를 들면, 타겟 데이터가 가속화 데이터이며, 타겟 데이터의 크기가 80KB이고, 타겟 데이터가 프로그램될 메모리 장치에 80KB 크기를 갖는 메모리 블록 및 40KB 크기의 메모리 블록이 존재한다고 가정한다. 데이터 할당부(653)는 호스트(610)에 의해 선택된 제 1 메모리 장치 그룹(667) 내 메모리 장치에 포함된 메모리 블록 중 80KB보다 같거나 큰 용량을 가진 메모리 블록을 선택할 수 있다. 따라서, 데이터 할당부(653)는 상기 80KB 크기를 갖는 메모리 블록에 대응하는 주소 정보에 기초하여 해당 메모리 블록을 선택할 수 있다. 다만, 80KB 크기의 메모리 블록이 존재하지 않는다면, 데이터 할당부(653)는 복수의 40KB 크기를 갖는 메모리 블록들에 대응하는 주소 정보에 기초하여 복수의 메모리 블록들을 선택할 수 있다. 상기와 같이, 데이터 할당부(653)는 데이터의 량에 따라 메모리 블록을 효율적으로 관리하여, 데이터가 저장될 수 있는 용량을 용이하게 확보할 수 있다. 또한, 데이터 할당부(653)의 동작으로 의하여, 메모리 블록들의 싸이클링 횟수가 감소될 수 있으므로, 메모리 셀들의 스트레스가 감소될 수 있으며, 이로 인하여 메모리 장치 풀(635)에 포함된 복수의 메모리 장치들의 신뢰도가 개선될 수 있다.
상태확인부(655)는 주기적으로 메모리 장치 풀(635) 내에 포함된 복수의 메모리 장치들 각각의 상태를 확인하여, 상태 정보로써 저장할 수 있다. 구체적으로, 상태 정보는 복수의 메모리 장치들 각각에 포함된 메모리 블록들의 이레이즈 카운트, 에러 카운트, 리드 카운트를 포함할 수 있다. 상태확인부(655)는 복수의 메모리 장치들 각각에 대응하는 이레이즈 카운트, 에러 카운트, 리드 카운트를 호스트(610)로부터 전달되는 커맨드에 기초하여 카운트할 수 있다. 예를 들면, 호스트(610)가 특정 메모리 장치에 포함된 특정 메모리 블록에 대하여 이레이즈 커맨드를 이슈한 경우, 해당 메모리 블록에 대한 이레이즈 동작이 수행되는 것과는 별개로 상태확인부(655)는 해당 메모리 블록에 대한 이레이즈 커맨드에 기초하여 1회 카운트할 수 있다. 나아가, 상태확인부(655)는 복수의 메모리 장치들 각각에 포함된 복수의 메모리 블록들 각각에 대응하는 이레이즈 카운트를 저장할 수 있다. 뿐만 아니라, 상태확인부(655)는 이레이즈 카운트 각각을 대응하는 복수의 메모리 장치들 각각에 저장할 수 있다. 추후, 상태확인부(655)가 복수의 메모리 장치들 각각에 포함된 복수의 메모리 블록들 각각에 대응하는 이레이즈 카운트를 확인할 때, 상태확인부(655)는 상태확인부(655)에 저장되어 있는 이레이즈 카운트 및 복수의 메모리 장치들 각각에 저장되어 있는 이레이즈 카운트를 통하여 복수의 메모리 장치들 각각에 포함된 복수의 메모리 블록들 각각에 대응하는 이레이즈 카운트를 확인할 수 있다.
그리고, 상태확인부(655)는 상태정보에 기초하여 복수의 메모리 장치들 중 배드 장치(bad device)를 검출할 수 있다. 예를 들어, 복수의 메모리 장치들 각각은 100개의 메모리 블록을 포함하고 있으며, 이레이즈 카운트가 '10'회 이상의 값을 갖는 메모리 블록이 배드 메모리 블록(bad memory block)이라고 가정하고, '60'개 이상의 배드 메모리 블록이 포함된 메모리 장치는 배드 장치라고 가정한다. 이때, 상태확인부(655)는 이레이즈 카운트에 기초하여 복수의 메모리 장치들 각각에 포함된 배드 메모리 블록의 개수를 확인할 수 있다. 만약, 특정 메모리 장치가 '10'회 이상의 이레이즈 카운트 값을 갖는 메모리 블록이 '60'개 이상 포함한다면, 상태확인부(655)는 해당 메모리 장치를 배드 장치로 검출할 수 있다.
나아가, 상태확인부(655)는 선별된 배드 장치에 대한 정보(이하, 배드 장치 정보)를 호스트(610)로 전달할 수 있으며, 호스트(610)는 배드 장치의 정보를 전달받아 캐시 메모리(613)에 저장된 배드 장치 정보를 업데이트할 수 있다. 배드 장치 정보는 해당 메모리 장치의 ID 정보를 포함할 수 있다.
그룹설정부(657)는 호스트(610) 요청에 기초하여 메모리 장치 풀(635)내 메모리 장치 그룹을 설정할 수 있다. 구체적으로, 그룹설정부(657)는 메모리 장치 풀(635)내 복수의 메모리 장치들에 대하여 가속화 데이터가 저장되는 제 1 메모리 장치 그룹(667) 및 비가속화 데이터가 저장되는 제 2 메모리 장치 그룹(669)으로 구분하여 설정할 수 있다.
나아가, 그룹 설정부(657)는 호스트(610)의 요청에 따라 기존에 설정된 메모리 장치 그룹을 가변하여 재설정할 수 있다. 예를 들면, 호스트(610)가 상태확인부(655)로부터 전달받은 배드 장치 정보에 기초하여 제 1 메모리 장치 그룹(667)에 포함된 배드 장치를 제 2 메모리 장치 그룹(669)으로 변경하도록 메모리 장치 그룹에 대한 재설정을 요청한 경우, 그룹설정부(657)는 호스트(610) 요청에 따라 해당 배드 장치를 제 2 메모리 장치 그룹(669)에 포함되도록 메모리 장치 그룹을 재설정할 수 있다. 또한, 가속화 데이터에 대한 처리 요청이 많은 경우, 그룹설정부(657)는 메모리 장치 풀(635) 전체를 가속화 데이터만을 저장할 수 있도록 메모리 장치 그룹을 설정할 수 있다.
그룹설정부(657)는 부팅 시뿐만 아니라, 시스템이 동작하는 도중에도 메모리 장치 그룹을 설정할 수 있다.
프로세서(659)는 타겟 데이터를 메모리 장치 풀(635) 내 복수의 메모리 장치들에 대하여 리드 혹은 라이트할 수 있다. 프로세서(659)는 호스트(610)에서 선택된 메모리 장치 그룹에 따라 다르게 데이터를 처리할 수 있다. 만약, 타겟 데이터가 가속화 데이터라면, 프로세서(659)는 제 1 메모리 장치 그룹(667)에 포함된 메모리 장치에 대하여 리드 혹은 라이트할 수 있다. 반면에, 타겟 데이터가 비가속화 데이터라면, 프로세서(659)는 제 2 메모리 장치 그룹(669)에 포함된 메모리 장치에 대하여 리드 혹은 라이트할 수 있다.
나아가, 프로세서(659)는 비가속화 데이터의 처리보다 가속화 데이터의 처리에 우선권을 부여할 수 있는 가속기(661)를 포함할 수 있다. 가속기(661)는 DMA(Direct Memory Access)를 포함할 수 있으며, 가속기(661)는 DMA를 통하여 타겟 데이터를 빠르게 처리할 수 있다. 구체적으로, 가속기(661)는 제 1 메모리 장치 그룹(667)에 포함된 복수의 메모리 장치들 각각의 메모리 맵을 저장할 수 있다. 따라서, 가속기(661)는 DMA에 저장된 제 1 메모리 장치 그룹(667)에 포함된 복수의 메모리 장치들 각각의 메모리 맵에 기초하여 타겟 데이터를 직접 처리할 수 있다. 즉, 컨트롤러(633)가 관리하는 별도의 메모리 맵을 스캔하지 않아도, 가속기(661)는 DMA에 포함된 메모리 맵을 활용하여 타겟 데이터를 빠르게 처리할 수 있다. 나아가, DMA는 모든 데이터 전송이 종료되면 호스트(610)로 인터럽트 신호를 전송할 수 있다. 따라서, 가속기(661)는 해당 가속화 데이터를 앞서 선택된 메모리 블록 에 기초하여 프로그램할 수 있다. 나아가, 가속기(661)는 CAIA(Coherent Accelerator Interface Architecture)를 이용할 수 있다. CAIA는 표준 PCIe버스를 사용하여 가속기(661)를 컴퓨팅 시스템(600)에 일관되게 연결하기 위한 인터페이스 구조이다.
메모리 인터페이스(이하, 메모리 I/F, 663)는 컨트롤러(633)과 메모리 장치 풀(635) 사이에서의 인터페이싱을 지원할 수 있다. 예를 들면, 메모리 I/F(663)는 컨트롤러(633)와 메모리 장치 풀(635) 사이에서의 데이터 송수신을 지원할 수 있다. 또한, 메모리 I/F(663)는 PCIe, DIMM(Duel in-line memory module), NVD(non-volatile DIMM) 등과 같은 프로토콜들에 따라 컨트롤러(633)와 메모리 장치 풀(635) 사이의 통신을 지원할 수 있다. 나아가, 메모리 장치 풀(635)이 서로 다른 종류의 복수의 메모리 장치들로 구성되더라도, 메모리 I/F(663)는 한 종류의 프로토콜, 예를 들면 DIMM 으로 구성될 수 있다.
메모리 장치 풀(635)은 복수의 메모리 장치들을 포함할 수 있다. 복수의 메모리 장치들은 도 5에서 설명된 복수의 메모리(420)과 대응될 수 있다. 메모리 장치 풀(635) 내의 복수의 메모리 장치들은 PCRAM, DRAM, NAND, STT-MRAM, ReRAM 등으로 구성될 수 있다.
앞서 설명된 바와 같이 메모리 장치 풀(635)은 그룹설정부(657)에 의하여 제 1 메모리 장치 그룹(667)과 제 2 메모리 장치 그룹(669)으로 구분될 수 있다. 또한, 메모리 장치 풀(635)에 포함된 복수의 메모리 장치들은 종류가 서로 다를 수 있다. 예를 들어, 메모리 장치 풀(635)은 복수의 DRAM들과 복수의 PCRAM들로 구성될 수 있다. 만약, 메모리 장치 풀(635)이 30개의 DRAM들과 70개의 PCRAM들로 구성되어 있다면, 앞서 설명된 제 1 메모리 장치 그룹(667)은 20개의 DRAM으로 구성되고, 제 2 메모리 장치 그룹(669)은 10개의 DRAM 및 70개의 PCRAM으로 구성될 수 있다. 또 다른 예로, 제 1 메모리 장치 그룹(667)은 30개의 DRAM 및 10개의 PCRAM으로 구성되고, 제 2 메모리 장치 그룹(669)은 60개의 PCRAM으로 구성될 수 있다. 이는 하나의 실시 예일 뿐이며, 이에 제한되는 것은 아니다.
도 7은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(600)의 동작을 개략적으로 나타낸 흐름도이다.
먼저, 단계 S701에서, 도 6에서 설명된 바와 같이, 가속화 판단부(617)는 타겟 데이터의 가속화 여부를 판단할 수 있다.
만약, 타겟 데이터가 가속화 데이터라면(단계 S701에서, 'Yes'), 단계 S703에서, 호스트(610)는 타겟 데이터를 저장할 메모리 장치의 위치를 제 1 메모리 장치 그룹(667)으로 선택할 수 있다.
반면에, 타겟 데이터가 비가속화 데이터라면(단계 S701에서, 'No'), 단계 S705에서, 호스트(610)는 타겟 데이터를 저장할 메모리 장치의 위치를 제 2 메모리 장치 그룹(669)으로 선택할 수 있다.
나아가, 단계 S707에서, 호스트(610)는 제 1 메모리 장치 그룹(667) 내에서 타겟 데이터에 대응하는 주소 정보에 기초하여 메모리 장치를 선택할 수 있다.
단계 S701 내지 단계 S707까지 동작은 호스트(610) 내에서 수행되는 동작이며, 단계 S709에서, 호스트(610)는 컨트롤러(633)로 타겟 데이터를 전달할 수 있다.
그리고 나서, 단계 S711에서, 데이터 할당부(653)는 타겟 데이터의 크기를 판단할 수 있다. 나아가, 도 6에서 설명된 바와 같이 데이터 할당부(653)는 타겟 데이터의 크기에 기초하여 상기 선택된 메모리 장치의 메모리 블록을 선택할 수 있다.
단계 S713에서, 프로세서(659)는 타겟 데이터를 상기 선택된 메모리 장치의 메모리 블록에 프로그램할 수 있다. 반면에, 상기 데이터가 비가속화 데이터이며, 프로세서(659)는 비가속화 데이터를 상기 선택된 메모리 장치의 메모리 블록에 프로그램할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(600)의 동작을 개략적으로 나타낸 흐름도이다. 구체적으로, 도 8은 메모리 장치 풀(635)을 조절하는 컴퓨팅 시스템(600)의 동작을 나타낸 흐름도이다.
단계 S801에서, 상태확인부(655)는 주기적으로 메모리 장치 풀(635) 내 복수의 메모리 장치들 각각의 상태를 확인할 수 있다. 나아가, 상태확인부(655)는 메모리 장치 풀(635) 내 복수의 메모리 장치들 각각의 상태 정보를 메모리 I/F(663)를 통하여 전달받을 수 있다.
단계 S803에서, 상태확인부(655)는 복수의 메모리 장치들 각각에 대응하는 상태 정보에 기초하여 도 6에서 설명된 바와 같이 배드 장치를 검출할 수 있다.
단계 S805에서, 상태확인부(655)는 검출된 배드 장치에 대한 정보를 호스트 I/F(651)를 통하여 호스트(610)에게 알릴 수 있다.
단계 S807에서, 호스트(610)는 상태확인부(655)로부터 전달받은 배드 장치 정보에 기초하여 메모리 장치 그룹 즉, 메모리 장치 풀(635) 내의 메모리 장치 그룹을 재설정하기 위한 요청을 컨트롤러(633)에게 할 수 있다. 예를 들면, 호스트(610)는 제 1 메모리 장치 그룹(667)에 포함된 배드 장치를 제 2 메모리 장치 그룹(669)으로 속하도록 메모리 장치 그룹을 조절하도록 컨트롤러(633)에게 요청할 수 있다. 뿐만 아니라, 호스트(610)가 자체적으로 판단하여, 데이터의 처리량에 따라 메모리 장치 그룹을 조절하기 위한 요청을 할 수 있다. 또 다른 예를 들면, 지속적으로 가속화 데이터만을 처리해야 하는 경우, 호스트(610)는 메모리 장치 풀(635) 전체를 제 1 메모리 장치 그룹(667)으로 활용하도록 컨트롤러(633)에게 요청을 할 수 있다.
단계 S809에서, 상기 호스트(610)의 요청에 기초하여 그룹설정부(657)는 메모리 장치 그룹을 재설정할 수 있다. 예를 들면, 그룹설정부(657)는 제 1 메모리 장치 그룹(667) 및 제 2 메모리 장치 그룹(669)의 범위를 설정할 수 있다. 나아가, 도면에 도시되진 아니하였으나, 그룹설정부(657)는 메모리 장치 그룹을 설정한 후, 해당 사실을 호스트(610)에게 알릴 수 있으며, 호스트(610)는 상기 설정 사실을 전달받아 복수의 메모리 장치들 각각의 주소정보를 업데이트할 수 있다.
본 발명에 따른 컴퓨팅 시스템은 호스트(610)로부터 입력되는 데이터의 양을 판단하여, 해당 데이터양에 따라 저장할 메모리 장치 및 메모리 블록을 설정하고, 호스트(610)로부터 입력되는 데이터의 성격에 따라 가속화 여부를 판단하여 가속화 혹은 비가속화하여 설정된 영역에 저장함으로써, 메모리의 저장 효율 및 처리 속도를 향상시킬 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 타겟 데이터 및 상기 타겟 데이터의 주소 정보를 제공하는 호스트; 및
    상기 타겟 데이터를 저장하는 메모리 시스템을 포함하고,
    상기 메모리 시스템은
    적어도 하나의 메모리 장치 그룹들로 그룹핑된 복수의 메모리 장치들 및
    상기 복수의 메모리 장치들 각각을 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는
    상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는 그룹설정부 및
    상기 재설정된 메모리 장치 그룹을 반영하여 상기 타겟 데이터를 리드 혹은 라이트하는 프로세서
    를 포함하며,
    상기 타겟 데이터는 가속화 데이터와 비가속화 데이터로 분류되고,
    상기 그룹설정부는
    상기 가속화 데이터를 저장하는 제 1 메모리 장치 그룹 및 상기 비가속화 데이터를 저장하는 제 2 메모리 장치 그룹으로 구분하여 상기 메모리 장치 그룹을 설정하는
    컴퓨팅 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는
    상기 복수의 메모리 장치들 각각의 상태 정보를 확인하여 저장하고, 상기 상태 정보에 기초하여 상기 복수의 메모리 장치들 중 배드 장치를 선별하는 상태확인부
    를 더 포함하는 컴퓨팅 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 상태확인부는
    상기 배드 장치에 대한 정보를 상기 호스트에게 전달하는
    컴퓨팅 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 그룹설정부는
    상기 배드 장치에 대한 정보에 기초한 상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는
    컴퓨팅 시스템.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는
    상기 호스트에 의하여 선택된 메모리 장치의 메모리 블록을 상기 타겟 데이터의 크기에 기초하여 선택하는 데이터 할당부
    를 더 포함하는 컴퓨팅 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 프로세서는
    상기 메모리 블록에 상기 타겟 데이터를 저장하는
    를 더 포함하는 컴퓨팅 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 프로세서는
    비가속화 데이터의 처리보다 가속화 데이터를 우선하여 처리하는 가속기
    를 포함하는 컴퓨팅 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 가속기는
    DMA(direct memory access)를 포함하는
    컴퓨팅 시스템.
  10. 컴퓨팅 시스템의 동작방법에 있어서,
    컨트롤러에 의하여 복수의 메모리 장치들을 적어도 하나의 메모리 장치 그룹들로 그룹핑하는 단계;
    상기 메모리 장치 그룹들에 대하여 호스트가 상기 컨트롤러에게 재설정 요청하는 단계;
    상기 컨트롤러에 의하여 상기 재설정 요청에 따라 상기 메모리 장치 그룹을 재설정하는 단계; 및
    상기 재설정된 메모리 장치 그룹을 반영하여 타겟 데이터를 리드 혹은 라이트하는 단계
    를 포함하며,
    상기 타겟 데이터는 가속화 데이터와 비가속화 데이터로 분류되고,
    상기 메모리 장치 그룹을 재설정하는 단계는
    상기 가속화 데이터를 저장하는 제 1 메모리 장치 그룹 및 상기 비가속화 데이터를 저장하는 제 2 메모리 장치 그룹으로 구분하여 상기 메모리 장치 그룹을 설정하는
    컴퓨팅 시스템의 동작방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 복수의 메모리 장치들 각각의 상태 정보를 확인하여 저장하고, 상기 상태 정보에 기초하여 상기 복수의 메모리 장치들 중 배드 장치를 선별하는 단계
    를 더 포함하는 컴퓨팅 시스템의 동작방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 배드 장치에 대한 정보를 상기 호스트에게 전달하는 단계
    를 더 포함하는 컴퓨팅 시스템의 동작방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 메모리 장치 그룹을 재설정하는 단계는
    상기 배드 장치에 대한 정보에 기초한 상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는
    컴퓨팅 시스템의 동작방법.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 호스트에 의하여 선택된 메모리 장치의 메모리 블록을 상기 타겟 데이터의 크기에 기초하여 선택하는 단계
    를 더 포함하는 컴퓨팅 시스템의 동작방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 타겟 데이터를 리드 혹은 라이트하는 단계는
    상기 메모리 블록에 상기 타겟 데이터를 라이트하는
    컴퓨팅 시스템의 동작방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 타겟 데이터를 리드 혹은 라이트하는 단계는
    비가속화 데이터의 처리보다 가속화 데이터를 우선하여 처리하는
    컴퓨팅 시스템의 동작방법.
  18. 메모리 시스템에 있어서,
    적어도 하나의 메모리 장치 그룹들로 그룹핑된 복수의 메모리 장치들 및
    상기 복수의 메모리 장치들 각각을 제어하는 컨트롤러를 포함하며,
    상기 컨트롤러는
    호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는 그룹설정부 및
    상기 재설정된 메모리 장치 그룹을 반영하여 타겟 데이터를 리드 혹은 라이트하는 프로세서
    를 포함하며,
    상기 타겟 데이터는 가속화 데이터와 비가속화 데이터로 분류되고,
    상기 그룹설정부는
    상기 가속화 데이터를 저장하는 제 1 메모리 장치 그룹 및 상기 비가속화 데이터를 저장하는 제 2 메모리 장치 그룹으로 구분하여 상기 메모리 장치 그룹을 설정하는
    메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 컨트롤러는
    상기 복수의 메모리 장치들 각각의 상태 정보를 확인하여 저장하고, 상기 상태 정보에 기초하여 상기 복수의 메모리 장치들 중 배드 장치를 선별하는 상태확인부
    를 더 포함하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 그룹설정부는
    상기 배드 장치에 대한 정보에 기초한 상기 호스트의 요청에 따라 상기 메모리 장치 그룹을 재설정하는
    메모리 시스템.
KR1020180035174A 2018-03-27 2018-03-27 컴퓨팅 시스템 및 그것의 동작방법 KR102586768B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020180035174A KR102586768B1 (ko) 2018-03-27 2018-03-27 컴퓨팅 시스템 및 그것의 동작방법
TW107138421A TWI772550B (zh) 2018-03-27 2018-10-30 記憶體系統、計算系統及其操作方法
US16/181,441 US10956061B2 (en) 2018-03-27 2018-11-06 Computing system and operating method thereof
CN201811425273.5A CN110308865B (zh) 2018-03-27 2018-11-27 存储器系统、计算系统及其操作方法
JP2018238441A JP7330694B2 (ja) 2018-03-27 2018-12-20 コンピュータシステム及びその動作方法
US17/185,258 US11461024B2 (en) 2018-03-27 2021-02-25 Computing system and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180035174A KR102586768B1 (ko) 2018-03-27 2018-03-27 컴퓨팅 시스템 및 그것의 동작방법

Publications (2)

Publication Number Publication Date
KR20190113040A KR20190113040A (ko) 2019-10-08
KR102586768B1 true KR102586768B1 (ko) 2023-10-16

Family

ID=68056188

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180035174A KR102586768B1 (ko) 2018-03-27 2018-03-27 컴퓨팅 시스템 및 그것의 동작방법

Country Status (5)

Country Link
US (2) US10956061B2 (ko)
JP (1) JP7330694B2 (ko)
KR (1) KR102586768B1 (ko)
CN (1) CN110308865B (ko)
TW (1) TWI772550B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220146835A (ko) * 2021-04-26 2022-11-02 한국전자통신연구원 컴퓨팅 자원 분할 운용 방법 및 장치
KR20230111055A (ko) * 2022-01-17 2023-07-25 한국전자통신연구원 분할운용 컴퓨팅 시스템 및 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760819B2 (en) * 2001-06-29 2004-07-06 International Business Machines Corporation Symmetric multiprocessor coherence mechanism
TW586120B (en) * 2003-02-07 2004-05-01 Ting-Jin Wu Management system for defective memory
US7127549B2 (en) 2004-02-04 2006-10-24 Sandisk Corporation Disk acceleration using first and second storage devices
US7330955B2 (en) * 2004-10-18 2008-02-12 Seagate Technology Llc Recovery record for updating a system configuration
JP4969811B2 (ja) * 2005-07-22 2012-07-04 株式会社東芝 情報処理システム及びメモリ制御装置
US7469320B2 (en) * 2005-11-04 2008-12-23 Sun Microsystems, Inc. Adaptive replacement cache
US8429358B2 (en) * 2007-08-14 2013-04-23 Samsung Electronics Co., Ltd. Method and data storage device for processing commands
US7945815B2 (en) * 2007-08-14 2011-05-17 Dell Products L.P. System and method for managing memory errors in an information handling system
US7694195B2 (en) * 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
KR20100050789A (ko) * 2008-11-06 2010-05-14 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2011118744A (ja) * 2009-12-04 2011-06-16 Hitachi Ltd 情報処理装置
US8572311B1 (en) * 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
KR20150044753A (ko) * 2013-10-17 2015-04-27 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
US20170003911A1 (en) * 2014-02-03 2017-01-05 Hitachi, Ltd. Information processing device
US20160092118A1 (en) * 2014-09-26 2016-03-31 Intel Corporation Memory write management in a computer system
KR20160112135A (ko) * 2015-03-18 2016-09-28 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102468992B1 (ko) 2015-11-06 2022-11-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP6523193B2 (ja) * 2016-03-08 2019-05-29 東芝メモリ株式会社 ストレージシステム、情報処理システムおよび制御方法
KR102532581B1 (ko) * 2016-03-17 2023-05-17 에스케이하이닉스 주식회사 메모리 장치를 포함하는 메모리 시스템 및 그의 동작 방법
KR102514388B1 (ko) * 2016-03-25 2023-03-28 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN107526536B (zh) * 2016-06-22 2020-11-27 伊姆西Ip控股有限责任公司 用于管理存储系统的方法和系统

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
일본공개특허 제2011-118744호(2011.06.16.) 1부.*
일본공개특허 제2017-162065호(2017.09.14.) 1부.*
한국공개특허 제10-2010-0050789호(2010.05.14.) 1부.*
한국공개특허 제10-2015-0044753호(2015.04.27.) 1부.*
한국공개특허 제10-2016-0112135호(2016.09.28.) 1부.*
한국공개특허 제10-2017-0034424호(2017.03.28.) 1부.*

Also Published As

Publication number Publication date
US20210181959A1 (en) 2021-06-17
JP2019175427A (ja) 2019-10-10
CN110308865B (zh) 2023-04-25
TW201942748A (zh) 2019-11-01
TWI772550B (zh) 2022-08-01
US11461024B2 (en) 2022-10-04
KR20190113040A (ko) 2019-10-08
JP7330694B2 (ja) 2023-08-22
US20190303027A1 (en) 2019-10-03
US10956061B2 (en) 2021-03-23
CN110308865A (zh) 2019-10-08

Similar Documents

Publication Publication Date Title
US11636014B2 (en) Memory system and data processing system including the same
CN111352857B (zh) 存储器系统及其操作方法
US20200348871A1 (en) Memory system, operating method thereof and computing system for classifying data according to read and write counts and storing the classified data in a plurality of types of memory devices
US11461024B2 (en) Computing system and operating method thereof
US11960900B2 (en) Technologies for fast booting with error-correcting code memory
CN112214161B (zh) 存储器系统及其操作方法
KR102394695B1 (ko) 메모리 시스템 및 그것의 동작방법
US11221931B2 (en) Memory system and data processing system
KR102433549B1 (ko) 통합 메모리 디바이스 및 그의 동작 방법
US10928871B2 (en) Computing device and operation method thereof
KR102586741B1 (ko) 메모리 시스템 및 그것의 동작방법
JP2020087409A (ja) データ処理システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant