KR102585406B1 - 발광소자 패키지 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 발광소자 패키지는 서로 다른 파장의 광을 방출하고, 플립칩 형태로 배치된 복수의 발광칩들, 상기 복수의 발광칩들의 상면들 및 측면들을 덮으며 일체로 형성된 몰딩 부재 - 상기 몰딩 부재의 하면은 상기 복수의 발광칩들이 배열된 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함 -, 상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제1 전극들 각각에 직접 접촉하는 복수의 개별 배선들, 상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제2 전극들에 공통적으로 연결되고 직접 접촉하는 공통 배선, 및 상기 몰딩 부재의 하면의 제2 영역에 배치되고, 상기 복수의 개별 배선들 및 상기 공통 배선에 각각 연결된 복수의 전극 패드들을 포함한다.

Description

발광소자 패키지{LIGHT EMITTING DEVICE PACKAGE}
본 발명의 기술적 사상은 발광소자 패키지에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 LED 소자를 그대로 하나의 픽셀로서 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 다양한 색을 구현할 수 있는 소형화되고, 실장이 용이한 발광소자 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광소자 패키지는, 서로 다른 파장의 광을 방출하고, 플립칩 형태로 배치된 복수의 발광칩들, 상기 복수의 발광칩들의 상면들 및 측면들을 덮으며 일체로 형성된 몰딩 부재 - 여기서, 상기 몰딩 부재의 하면은 상기 복수의 발광칩들이 배열된 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함 -, 상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제1 전극들 각각에 직접 접촉하는 복수의 개별 배선들, 상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제2 전극들에 공통적으로 연결되고 직접 접촉하는 공통 배선, 및 상기 몰딩 부재의 하면의 제2 영역에 배치되고, 상기 복수의 개별 배선들 및 상기 공통 배선에 각각 연결된 복수의 전극 패드들을 포함한다.
본 발명의 일 실시예에 따른 발광소자 패키지는, m x n의 행렬로 배치된 복수의 픽셀 영역들(m 및 n은 1보다 큰 정수이고, 상기 복수의 픽셀 영역들은 각각 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함), 상기 복수의 픽셀 영역들 내에 배치되는 복수의 발광소자 유닛들, 및 상기 복수의 발광소자 유닛들을 덮으며, 일체로 형성된 몰딩 부재를 포함한다. 상기 복수의 발광소자 유닛들은 각각 상기 제1 영역에 플립칩 형태로 배치된 적색 발광칩, 녹색 발광칩, 및 청색 발광칩, 상기 몰딩 부재의 하면에 배치되고, 상기 적색 발광칩, 상기 녹색 발광칩, 및 상기 청색 발광칩에 각각 직접 연결되는 3개의 개별 배선들, 상기 몰딩 부재의 하면에 배치되고 상기 적색 발광칩, 상기 녹색 발광칩 및 상기 청색 발광칩에 공통으로 직접 연결되는 1개의 공통 배선; 및 상기 개별 배선들 및 상기 공통 배선에 각각 연결되고, 상기 픽셀 영역의 상기 제2 영역에 배치되는 4개의 전극 패드들을 포함한다.
본 발명의 일 실시예에 따른 발광소자 패키지는, 제1 픽셀 영역, 제2 픽셀 영역, 제3 픽셀 영역 및 제4 픽셀 영역 - 상기 제1 내지 제4 픽셀 영역은 각각 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함-, 상기 제1 내지 제4 픽셀 영역들의 상기 제1 영역들 각각에 플립칩 형태로 배치되는 발광칩들, 및 상기 제1 내지 제4 픽셀 영역들의 상기 발광칩들을 덮으며, 일체로 형성된 몰딩 부재;를 포함하되, 여기서, 상기 제1 픽셀 영역은 상기 제2 영역에 배치되고 상기 발광칩들에 연결되는 4개의 전극 패드들을 포함하고, 상기 제2 픽셀 영역은 상기 제2 영역에 배치되고 상기 발광칩들 중 적어도 일부에 연결되는 2개의 전극 패드들을 포함하고, 상기 제1 픽셀 영역은 인접한 상기 제2 픽셀 영역과 2개의 전극 패드들을 공유한다.
본 발명의 일 실시예에 따르면, 다양한 색을 구현할 수 있는 소형화되고, 실장이 용이한 발광소자 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도 및 배면도이다.
도 3a, 도 3b 및 도 3c는 각각 도 2a에 도시된 발광소자 패키지의 I-I'선, II-II'선 및 III-III'선 에 따른 단면도이다.
도 4는 몰딩 재료의 두께 대 투과율의 변화를 나타낸 도면이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 발광소자 패키지에 채용되는 발광소자들을 나타내는 도면들이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 발광소자 패키지의 제조방법을 설명하는 주요 공정별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 사시도이다.
도 9는 도 8의 발광소자 패키지를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 사시도이다.
도 11은 도 10의 발광소자 패키지를 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 사시도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도 및 배면도이다.
도 14a, 도 14b 및 도 14c는 각각 도 13a에 도시된 발광소자 패키지의 I-I'선, II-II'선 및 III-III'선 에 따른 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도이다.
도 16는 도 15의 발광소자 패키지를 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 단면도이다.
도 18은 도 17의 발광소자 패키지를 나타내는 단면도이다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도 및 단면도이다.
도 20은 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도이다.
도 21은 본 발명의 일 실시예에 따른 발광소자 패키지의 픽셀 셋트의 회로도이다.
도 22는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도이다.
도 23은 본 발명의 일 실시예에 따른 발광소자 패키지의 픽셀 셋트의 회로도이다.
도 24는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도이다.
도 25는 본 발명의 일 실시예에 따른 발광소자 패키지의 픽셀 셋트의 회로도이다.
도 26은 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 평면도이다.
도 27은 본 발명의 일 실시예에 따른 발광소자 패키지의 픽셀 셋트의 회로도이다.
도 28a 내지 도 28d는 본 발명의 일 실시예에 따른 발광소자 패키지의 제조방법을 설명하는 주요 공정별 단면도이다.
도 29는 본 발명의 일 실시예에 따른 발광소자 패키지를 포함하는 디스플레이 패널을 개략적으로 나타낸 도면이다.
도 30은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 나타내는 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 발광소자 패키지(1)를 나타내는 사시도이다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광소자 패키지(1)를 나타내는 평면도 및 배면도이다. 도 3(a), 도 3(b) 및 도 3(c)는 각각 도 2a에 도시된 발광소자 패키지(1)의 I-I'선, II-II'선 및 III-III'선 에 따른 단면도이다.
도 1 내지 도 3(c)을 함께 참조하면, 발광소자 패키지(1)는 복수의 발광칩들(C1, C2, C3), 몰딩 부재(41), 복수의 개별 배선들(21, 22, 23), 공통 배선(24), 복수의 전극 패드들(31, 32, 33, 34), 및 절연층(43)을 포함할 수 있다.
복수의 발광칩들(C1, C2, C3)은 서로 다른 광을 방출하고 이격되어 배치될 수 있다.
복수의 발광칩들(C1, C2, C3)은 각각 적색광, 녹색광, 청색광을 방출할 수 있다. 발광칩(C1)은 적색 발광칩이고, 발광칩(C2)은 녹색 발광칩이고, 발광칩(C3)은 청색 발광칩일 수 있다. 발광칩(C1)은 적색광을 방출하는 반도체 적층체를 포함할 수 있고, 발광칩(C2)은 녹색광을 방출하는 반도체 적층체를 포함할 수 있고, 발광칩(C3)은 청색광을 방출하는 반도체 적층체를 포함할 수 있다. 일 실시예에서, 발광칩들(C1, C2, C3)은 청색광 또는 UV광을 방출하는 반도체 적층체를 포함할 수 있고, 발광칩(C1)은 적색광을 방출하는 파장 변환층을 포함할 수 있고, 발광칩(C2)은 녹색광을 방출하는 파장 변환층을 포함할 수 있고, 발광칩(C3)은 청색광을 방출하는 파장 변환층을 포함할 수 있다.
복수의 발광칩들(C1, C2, C3)은 한 방향을 따라 일렬로 배열될 수 있다. 복수의 발광칩들(C1, C2, C3) 사이의 칩 간격(d1)은 10㎛ 이상, 또는 50㎛ 이상일 수 있다. 복수의 발광칩들(C1, C2, C3)은 플립칩 형태로 배치될 수 있다. 복수의 발광칩들(C1, C2, C3)의 주된 광방출면이 위쪽 방향을 향하고, 복수의 발광칩들(C1, C2, C3)의 제1 및 제2 전극들은 아래쪽을 향하도록 배치될 수 있다. 복수의 발광칩들(C1, C2, C3)의 제1 전극들은 각각 복수의 개별 배선들(21, 22, 23)에 연결되고, 복수의 발광칩들(C1, C2, C3)의 제2 전극들은 공통 배선(24)에 공통적으로 연결될 수 있다. 플립칩 형태로 배치되는 경우, 각각의 발광칩들(C1, C2, C3)은 160°이상의 지향각을 가질 수 있다.
몰딩 부재(41)는 복수의 발광칩들(C1, C2, C3)의 상면들 및 측면들을 덮을 수 있다. 몰딩 부재(41)는 복수의 발광칩들(C1, C2, C3)를 보호하고, 지지하는 기능을 할 수 있다. 몰딩 부재(41)는 2.0 GPa 이상의 탄성계수(elastic modulus)를 가지는 것이 바람직하다. 그리고, 몰딩 부재(41)는 유리전이 온도(Tg) 이하의 열팽창 계수가 40 ppm/℃ 이하인 것이 바람직하다.
발광소자 패키지(1)가 디스플레이 패널의 픽셀(pixel)로 이용되는 경우, 높은 콘트라스트 비를 얻기 위해, 몰딩 부재(41)는 반투명한(translucent) 수지로 이루어질 수 있다. 몰딩 부재(41)는 두께 50㎛ 기준으로 460㎚ 내지 480㎚ 파장의 광에 대해 30% 이상이고 89% 이하인 투과율을 가질 수 있다. 몰딩 부재(41)는 두께 50㎛ 기준으로 530㎚ 파장의 광에 대해 30% 이상이고 89% 이하인 투과율을 가질 수 있다. 높은 콘트라스트 비를 얻기 위해, 몰딩 부재(41)는 100이하의 명도를 가질 수 있다. 몰딩 부재(41)는 바람직하게 40이하의 명도를 가질 수 있다. 발광소자 패키지(1)가 실장되는 검정 인쇄회로기판(black PCB)의 명도가 20정도인 데, 몰딩 부재(41)의 명도가 40이하인 경우에는 꺼진 상태(off 상태)에서 발광소자 패키지(1)와 검정 인쇄회로기판의 명도 차이를 육안으로 인지하기 어렵다.
몰딩 부재(41)는 에폭시 수지(epoxy resin), 실리콘 수지(silicone resin), 폴리이미드 수지(polyimide resin), 폴리에스테르(polyester) 등의 투명 소재를 기본적으로 포함할 수 있다. 투과율 및 명도를 조절하기 위해, 몰딩 부재(41)는 0.005 wt% 이상이고 1 wt% 이하의 카본 블랙(carbon black)을 포함할 수 있다. 상기 카본 블랙은 빛을 흡수할 수 있고, 단파장일수록 흡수가 크다. 바람직하게 몰딩 부재(41)는 0.005 wt% 이상이고 0.3 wt% 이하의 카본 블랙을 포함할 수 있다. 열팽창 계수나 탄성계수(elastic modulus)를 조절하기 위해 몰딩 부재(41)는 무기질 필러(inorganic filler)를 더 포함할 수 있다. 상기 무기질 필러는 퓨즈드 실리카(fused silica) 입자 또는 실리콘 산화물(SiO2) 입자를 포함할 수 있다. 상기 무기질 필러는 100㎛ 이하의 최대 입자 크기를 가지는 것이 바람직하다. 상기 무기질 필러가 50 wt% 이상 포함되면, 광 산란에 의해 투과율이 저하된다.
수지의 종류 및 무기질 필러의 함량에 따라 몰딩 부재(41)에 포함되는 카본 블랙의 적절한 함유량이 달라질 수 있다. 몰딩 부재(41)가 무기질 필러를 50 wt% 함유한 실리콘 수지인 경우, 몰딩 부재(41)는 0.04 wt% 이상이고 0.3 wt% 이하의 카본 블랙, 더욱 바람직하게 0.06 wt% 이상이고 0.2 wt% 이하의 카본 블랙을 포함할 수 있다. 몰딩 부재(41)가 무기질 필러를 50 wt% 함유한 에폭시 수지인 경우, 몰딩 부재(41)는 0.04 wt% 이상이고 0.2 wt% 이하의 카본 블랙을 포함할 수 있고, 더욱 바람직하게 0.06 wt% 이상이고 0.12 wt% 이하의 카본 블랙을 포함할 수 있다. 아래 표 1에 평가 데이터의 일부를 나타냈었다.
도 4에는 몰딩 부재를 이루는 재료(이하, 몰딩 재료)의 두께 대 투과율의 변화가 도시되어 있다. 도 4에는 카본 블랙의 함유량에 따라 몰딩 재료의 투과율 변화가 도시되어 있다. 그리고, 도 4는 퓨즈드 실리카를 50 wt% 함유한 실리콘 수지를 포함하는 몰딩 재료에 대한 것이다. 도 4의 투과율은 520㎚ 파장의 광에 대 값들이다. 투과율은 카본 블랙의 함유량이 늘어날수록 감소한다. 투과율은 몰딩 재료의 두께가 증가함에 따라 급격히 감소한다. 카본 블랙의 함유량이 더 많은 경우, 투과율은 몰딩 재료의 두께가 증가함에 따라 더 급격히 감소한다. 예를 들어, 카본 블랙을 0.15wt% 함유한 경우, 몰딩 재료의 두께가 50㎛이면 투과율은 59.1%이고, 200㎛이면 투과율은 12.6%이다.
몰딩
재료		 색상/색도 채도 명도 R G B 측정 파장별 투과율
470㎚ 530㎚ 620㎚
1 123 189 18 4 32 34 15.8 17.4 19.8
2 40 8 75 82 82 77 29.2 33.3 38.7
3 160 0 0 0 0 0 4.0 4.6 5.3
4 110 10 87 88 96 94 24.8 26.4 28.0
5 138 31 104 96 112 125 22.9 24.3 25.9
6 139 19 126 124 134 143 35.2 37.2 39.4
7 138 27 135 131 145 156 32.8 34.5 36.3
8 138 21 154 156 165 172 43.4 45.4 47.8
9 128 26 44 42 50 52 - - -
* Black PCB의 명도는 20임.
* 상기 표의 데이터들(색상/색도, 채도, 명도, R, G, B 좌표값)은 각각의 몰딩 재료에 백색광을 반사시켜서 얻은 광학 이미지를 분석하여 얻은 결과임.
* 상기 표의 투과율은 각각의 몰딩 재료에 470㎚, 530㎚, 620㎚ 파장의 광을 투과시켜 얻은 결과임.
몰딩 재료 1- Epoxy resin + silica 50wt% + Carbon 0.08wt%, 두께 200㎛
몰딩 재료 2- Epoxy resin + silica 50wt% + Carbon 0.04wt%, 두께 200㎛
몰딩 재료 3- Epoxy resin 또는 Silicon resin + silica 50wt% + Carbon 1wt% 이상, 두께 200㎛
몰딩 재료 4- Silicone resin + silica 50wt% + Carbon 0.08wt%, 두께 200㎛
몰딩 재료 5- Silicone resin + silica 50wt% + Carbon 0.04wt%, 두께 300㎛
몰딩 재료 6- Silicone resin + silica 50wt% + Carbon 0.04wt%, 두께 200㎛
몰딩 재료 7- Silicone resin + silica 50wt% + Carbon 0.02wt%, 두께 300㎛
몰딩 재료 8- Silicone resin + silica 50wt% + Carbon 0.02wt%, 두께 200㎛
몰딩 재료 9- Epoxy resin + silica 87wt% + Carbon 0.3wt%, 두께 200㎛
경우에 따라, 몰딩 부재(41)는 상기 카본 블랙을 포함하지 않고, 무기질 필러를 포함할 수 있다. 몰딩 부재(41)는 카본 블랙(carbon black) 및 무기질 필러 중 적어도 하나를 포함할 수 있다.
몰딩 부재(41)는 복수의 발광칩들(C1, C2, C3)를 둘러싸는 다면체 형상, 예를 들어, 육면체 형상을 가질 수 있다. 몰딩 부재(41)는 복수의 발광칩들(C1, C2, C3)를 완전히 덮도록 형성된다. 몰딩 부재(41)는 복수의 발광칩들(C1, C2, C3)의 상면들 및 측면들을 덮으며, 일체로 형성될 수 있다. 몰딩 부재(41)의 전체 두께(c)는 500 ㎛ 이하일 수 있다. 보다 바람직하게, 몰딩 부재(41)의 전체 두께(c)는 20㎛ 이상이고 300㎛ 이하일 수 있고, 복수의 발광칩들(C1, C2, C3)의 상면에 형성된 몰딩 부재(41)의 상부 두께(b)는 10㎛ 이상이고 200㎛이하일 수 있다. 예를 들어, 복수의 발광칩들(C1, C2, C3)의 칩 두께(a)가 10㎛ 정도인 경우, 몰딩 부재(41)의 전체 두께(c)는 20㎛ 이상이고 130㎛이하일 수 있고, 복수의 발광칩들(C1, C2, C3)의 상면에 형성된 몰딩 부재(41)의 상부 두께(b)는 10㎛ 이상이고 120㎛이하일 수 있다. 예를 들어, 복수의 발광칩들(C1, C2, C3)의 칩 두께(a)가 100㎛ 정도인 경우, 몰딩 부재(41)의 전체 두께(c)는 110㎛ 이상이고 220㎛ 이하일 수 있고, 복수의 발광칩들(C1, C2, C3)의 상면에 형성된 몰딩 부재(41)의 상부 두께(b)는 20㎛ 이상이고 120㎛이하일 수 있다.
복수의 발광칩들(C1, C2, C3)의 상면에 형성된 몰딩 부재(41)의 상부 두께(b)를 20㎛ 이상이고 120㎛이하로 얇게 조절함으로써, 복수의 발광칩들(C1, C2, C3)의 상부로 방출되는 광의 손실을 줄일 수 있다. 반면, 복수의 발광칩들(C1, C2, C3)의 측면에 형성된 몰딩 부재(41)의 두께는 복수의 발광칩들(C1, C2, C3)의 상면에 형성된 몰딩 부재(41)의 두께보다 두꺼우므로, 복수의 발광칩들(C1, C2, C3)의 측면으로 방출되는 광의 투과율은 상대적으로 훨씬 낮다. 따라서, 복수의 발광칩들(C1, C2, C3)의 주변은 어두우므로, 콘트라스트가 증가할 수 있다. 그리고, 발광소자 패키지(1)가 디스플레이 패널의 픽셀(pixel)로 이용되는 경우 이웃한 발광소자 패키지들(1), 즉 픽셀들 간의 크로스 토크(cross-talk)도 발생하지 않는다.
몰딩 부재(41)의 상면은 2㎛ 이상의 최고값 거칠기(Rmax)를 가지는 표면 거칠기(요철 구조)를 포함할 수 있다. 몰딩 부재(41)의 하면은 상기 복수의 발광칩들(C1, C2, C3)이 배열된 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함할 수 있다. 상기 제1 영역은 예를 들어, 사각형 구조의 영역일 수 있다. 상기 제2 영역은 사각 링 구조의 영역일 수 있다.
복수의 개별 배선들(21, 22, 23)은 몰딩 부재(41)의 하면에 배치되고, 상기 제1 영역에서 복수의 발광칩들(C1, C2, C3)의 제1 전극들 각각에 연결되고, 상기 제1 영역에서 상기 제2 영역으로 연장될 수 있다. 복수의 개별 배선들(21, 22, 23)은 복수의 발광칩들(C1, C2, C3)의 제1 전극들과 직접 접촉할 수 있다. 공통 배선(24)은 몰딩 부재(41)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)의 제2 전극들에 공통적으로 연결되며 상기 제1 영역에서 상기 제2 영역으로 연장될 수 있다. 공통 배선(24)은 복수의 발광칩들(C1, C2, C3)의 제2 전극들과 직접 접촉할 수 있다. 복수의 개별 배선들(21, 22, 23) 및 공통 배선(24)은 금속 물질로 이루어질 수 있다. 상기 금속 물질은 예를 들어, 금, 은, 구리, 알루미늄 등을 포함할 수 있다.
복수의 전극 패드들(31, 32, 33, 34)은 몰딩 부재(41)의 하면의 상기 제2 영역에 배치될 수 있다. 복수의 전극 패드들(31, 32, 33, 34)은 몰딩 부재(41)의 하면의 꼭지점들에 인접하도록 배치될 수 있다. 복수의 전극 패드들(31, 32, 33, 34)과 몰딩 부재(41)의 측면 사이의 패키지 간격(d3)은 500㎛ 이하, 보다 바람직하게 200㎛ 이하일 수 있다. 발광칩(C1, C3)과 몰딩 부재(41)의 측면 사이의 간격은 520㎛ 이하, 보다 바람직하게 220㎛ 이하일 수 있다. 복수의 전극 패드들(31, 32, 33, 34)은 각각 복수의 개별 배선들(21, 22, 23) 및 공통 배선(24)에 연결될 수 있다. 구체적으로, 전극 패드(31)는 개별 배선(21)과 직접 접촉하고, 전극 패드(32)는 개별 배선(22)과 직접 접촉되고, 전극 패드(33)는 개별 배선(23)과 직접 접촉할 수 있다. 그리고, 전극 패드(34)는 공통 배선(24)과 직접 접촉할 수 있다. 전극 패드(34)는 공통 패드로 지칭될 수 있다.
복수의 전극 패드들(31, 32, 33, 34)은 적어도 일 방향에서 50 ㎛이상의 패드 간격(d2)을 가질 수 있다. 복수의 전극 패드들(31, 32, 33, 34)은 예를 들어, 50 ㎛×50 ㎛ 이상의 패드 크기(PDS)를 가질 수 있다. 복수의 전극 패드들(31, 32, 33, 34)들은 금속 물질로 이루어질 수 있다. 상기 금속 물질은 예를 들어, 금, 은, 구리, 알루미늄 등을 포함할 수 있다.
복수의 전극 패드들(31, 32, 33, 34)은 자성 금속 물질로 이루어질 수 있다. 상기 자성 금속 물질은 철, 니켈, 코발트 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 자성 금속 물질은 Fe 합금, Ni-Fe-Mo, Fe-Si-Al 등을 포함할 수 있다. 복수의 전극 패드들(31, 32, 33, 34)은 자성을 가지지 않는 상기 금속 물질 및 상기 금속 물질의 적어도 일부 표면에 상기 자성 금속 물질이 코팅된 적층 구조를 가질 수 있다. 복수의 전극 패드들(31, 32, 33, 34)이 자성 금속 물질을 포함하므로, 인쇄회로기판(PCB) 모듈에 발광소자 패키지(1)를 손쉽게 탈부착할 수 있다. 따라서, 발광소자 패키지(1)를 인쇄회로기판(PCB) 모듈에 표면 실장하는 공정이 간단하고 쉽게 이루어질 수 있고, 고장 난 발광소자 패키지(1)를 선택적으로 쉽게 교체할 수 있다. 인쇄회로기판(PCB) 모듈은 복수의 전극 패드들(31, 32, 33, 34)이 부착되는 금속 패드들을 포함하고, 상기 금속 패드들은 자성 금속 물질을 포함할 수 있다.
절연층(43)은 몰딩 부재(41)의 하면에서 배선들(21, 22, 23, 24)을 덮을 수 있고, 전극 패드들(31, 32, 33, 34)이 각각 배선들(21, 22, 23, 24)과 접촉할 수 있도록 오픈 영역을 가질 수 있다. 절연층(43)은 복수의 개별 배선들(21, 22, 23) 및 공통 배선(24)은 각각 콘택 영역을 가지며, 복수의 개별 배선들(21, 22, 23) 및 공통 배선(24)의 콘택 영역이 개방되도록 몰딩 부재(41)의 하면에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 인쇄회로기판(PCB) 및 리드 프레임(lead-frame)을 사용하지 않으므로, 인쇄회로기판(PCB) 및 리드 프레임(lead-frame)에 발광 칩들을 실장하는 발광소자 패키지에 비해, 본 발명의 발광소자 패키지(1)의 두께가 훨씬 얇다. 발광소자 패키지(1)의 두께는 30 ~ 500㎛ 범위 또는 100 ~ 300㎛ 일 수 있다.
발광소자 패키지(1)의 패키지 크기(PKS)는 예를 들어, 700㎛일 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 발광소자 패키지에 채용가능한 발광칩들을 나타내는 도면들이다.
도 5에 도시된 발광칩(120)은, 광투과성 기판(121)과, 광투과성 기판(121) 상에 배치된 반도체 적층체(125)를 포함할 수 있다.
광투과성 기판(121)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 광투과성 기판(121)은 절연성 기판 외에도 광투과성을 보장할 수 있는 도전성 또는 반도체 기판일 수 있다. 광투과성 기판(121)의 상면은 주된 광방출면일 수 있다. 광투과성 기판(121)의 상면에는 요철(D)이 형성될 수 있다. 요철(D)은 광추출 효율을 개선하면서 성장되는 단결정의 품질을 향상시킬 수 있다.
반도체 적층체(125)는 광투광성 기판(121) 상에 순차적으로 배치된 제1 도전형 반도체층(125a), 활성층(125b) 및 제2 도전형 반도체층(125c)을 포함할 수 있다. 광투과성 기판(121)과 제1 도전형 반도체층(125a) 사이에 버퍼층(122)을 배치시킬 수 있다.
버퍼층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 버퍼층(122)은 GaN, AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
제1 도전형 반도체층(125a)은 n형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 제1 도전형 반도체층(125a)은 n형 GaN을 포함할 수 있다. 제2 도전형 반도체층(125c)은 p형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 제2 도전형 반도체층(125c)은 단층 구조로 구현될 수도 있으나, 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 활성층(125b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 양자우물층은 InxGa1 - xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 활성층(125b)은 다중양자우물구조에 한정되지 않고, 단일양자우물 구조일 수 있다.
반도체 적층체(125)는 InAlGaN계의 질화물 반도체 물질로 이루어지는 것으로 설명하였으나, 이에 한정되지 않는다.
제1 및 제2 전극(127, 128)은, 동일한 면(제1 면)에 위치하도록, 제1 도전형 반도체층(125a)의 메사 에칭된 영역과 제2 도전형 반도체층(125c)에 각각 배치될 수 있다. 예를 들어, 제1 전극(127)은 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다. 제2 전극(128)은 반사성 금속으로 형성될 수 있다. 예를 들어, 제2 전극(128)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다.
반도체 적층체(125)가 청색광이나 UV광을 방출하는 경우에, 광투과성 기판(121) 상에 형광체 또는 양자점을 포함하는 파장 변환층이 더 구비될 수 있다.
도 6에 도시된 발광칩(130)은 광투과성 기판(131)의 일면에 배치된 반도체 적층체(135)를 포함한다. 반도체 적층체(135)는 제1 도전형 반도체층(135a), 활성층(135b) 및 제2 도전형 반도체층(135c)을 포함할 수 있다.
발광칩(130)은 제1 및 제2 도전형 반도체층(135a, 135c)에 각각 접속된 제1 및 제2 전극(137, 138)을 포함한다. 제1 전극(137)은 제2 도전형 반도체층(135c) 및 활성층(135b)을 관통하여 제1 도전형 반도체층(135a)과 접속된 도전성 비아와 같은 연결 전극(137a)과, 연결 전극(137a)에 연결된 제1 전극 패드(137b)를 포함할 수 있다. 연결 전극(137a)은 절연부(133)에 의하여 둘러싸여 활성층(135b) 및 제2 도전형 반도체층(135c)과 전기적으로 분리될 수 있다. 연결 전극(137a)은 반도체 적층체(135)가 식각된 영역에 배치될 수 있다. 연결 전극(137a)은 접촉 저항이 낮아지도록 개수, 형상, 피치 또는 제1 도전형 반도체층(135a)과의 접촉 면적 등을 적절히 설계할 수 있다. 또한, 연결 전극(137a)은 반도체 적층체(125) 상에 행과 열을 이루도록 배열됨으로써 전류 흐름을 개선시킬 수 있다. 제2 전극(138)은 제2 도전형 반도체층(135c) 상의 오믹 콘택층(138a) 및 제2 전극 패드(138b)를 포함할 수 있다.
연결 전극(137a) 및 오믹 콘택층(138a)은 각각 제1 및 제2 도전형 반도체층(135a, 135b)과 오믹 특성을 갖는 도전성 물질이 1층 또는 다층 구조를 포함할 수 있다. 예를 들어, Ag, Al, Ni, Cr, 투명 도전성 산화물(TCO) 등의 물질 중 하나 이상을 증착하거나 스퍼터링하는 등의 공정으로 형성될 수 있다. 제1 및 제2 전극 패드(137b, 138b)는 각각 상기 연결 전극(137a) 및 오믹 콘택층(138a)에 각각 접속되어 발광칩(130)의 외부 단자로 기능할 수 있다. 예를 들어, 제1 및 제2 전극 패드(137b, 138b)는 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다. 절연부(133)는 예를 들어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 포함할 수 있다. 절연부(133)는 높은 반사율을 확보하기 위해서, 광투과성 물질 내에 광 반사성 필러를 분산시키거나 분산 브래그 반사경(DBR) 구조를 도입할 수 있다.
반도체 적층체(135)가 청색광이나 UV광을 방출하는 경우에, 광투과성 기판(131) 상에 형광체 또는 양자점을 포함하는 파장 변환층이 더 구비될 수 있다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 발광소자 패키지(1)의 제조방법을 설명하는 주요 공정별 단면도이다. 제조방법은 웨이퍼 레벨에서 진행되며, 도 7a 내지 도 7h에서는 하나의 발광소자 패키지 영역 위주로 설명한다.
도 7a를 참조하면, 캐리어 웨이퍼(11) 상에 접착 테이프(12)를 붙인 다음, 복수의 발광칩들(C1, C2, C3)를 원하는 간격으로 배열한다. 복수의 발광칩들(C1, C2, C3)은 서로 다른 파장의 광을 방출할 수 있다. 접착 테이프(12)는 예를 들어, 열박리 테이프일 수 있다. 캐리어 웨이퍼(11)가 UV를 투과시키는 성질을 가진 경우, UV박리 테이프일 수 있다. 접착 테이프(12)는 이에 제한되지 않는다.
도 7b를 참조하면, 복수의 발광칩들(C1, C2, C3)을 완전히 덮도록 몰딩 부재(41)를 형성한다. 몰딩 부재(41)는 예를 들어, 도포 공정 및 경화 공정을 통해 형성될 수 있다.
도 7c를 참조하면, 캐리어 웨이퍼(14)를 접착 테이프(13)를 이용하여 몰딩 부재(41)의 상면에 부착한다. 예를 들어, 캐리어 웨이퍼(14)는 UV를 투과시키는 유리 기판일 수 있고, 접착 테이프(13)는 UV박리 테이프일 수 있다. 이와 달리, 접착 테이프(13)는 열박리 테이프일 수 있다.
도 7d를 참조하면, 캐리어 웨이퍼(11)를 제거한다. 예를 들어, 접착 테이프(12)가 열박리 테이프인 경우, 열을 가하여 캐리어 웨이퍼(11)를 제거할 수 있다. 몰딩 부재(41)의 일면에 복수의 발광칩들(C1, C2, C3)의 제1 및 제2 전극들이 노출될 수 있다.
도 7e를 참조하면, 복수의 발광칩들(C1, C2, C3)의 제1 전극들에 각각 연결되는 개별 배선들(21, 22, 23) 및 복수의 발광칩들(C1, C2, C3)의 제2 전극들에 공통적으로 연결되는 공통 배선(24)을 형성한다. 그리고, 개별 배선들(21, 22, 23) 및 공통 배선(24)을 덮는 절연층(43)을 형성한다. 절연층(43)은 개별 배선들(21, 22, 23) 및 공통 배선(24)의 콘택 영역들을 노출시키는 오픈 영역을 가진다. 그리고, 상기 콘택 영역들에 접촉하는 전극 패드들(31, 32, 33, 34)을 형성할 수 있다. 캐리어 웨이퍼(14) 상에 복수의 발광소자 패키지들이 형성될 수 있다.
도 7f를 참조하면, 캐리어 웨이퍼(14)를 제거하기 위해, 상기 복수의 발광소자 패키지들의 전극 패드들(31, 32, 33, 34)을 덮도록 테이프(15)를 부착한다.
도 7g를 참조하면, 캐리어 웨이퍼(14)를 제거한다. 예를 들어, 접착 테이프(13)가 UV박리 테이프인 경우, UV를 조사하여 캐리어 웨이퍼(14)를 제거할 수 있다.
도 7h를 참조하면, 상기 복수의 발광소자 패키지들을 다이싱 테이프(16)에 전사한 다음, 원하는 크기로 절단하여 예를 들어, 3개의 발광칩들(C1, C2, C3)를 포함하는 크기로 절단하여 개별 발광소자 패키지를 제조할 수 있다.
도 8은 본 발명의 일 실시예에 따른 발광소자 패키지(1A)를 나타내는 사시도이다. 도 9는 도 8의 발광소자 패키지(1A)를 나타내는 단면도이다. 도 9는 도 3의 I-I'선에 따른 단면도에 대응된다.
도 8 및 도 9를 참조하면, 발광소자 패키지(1A)는 발광소자 패키지(1)와 비교하여, 몰딩 부재(41a)의 상면에 배치된 금속층(51)을 더 포함할 수 있다.
금속층(51)은 티타늄, 크롬 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 금속층(51)은 복수의 발광칩들(C1, C2, C3)로부터 방출된 광의 적어도 일부가 투과할 수 있는 정도의 얇은 두께로 형성된 박막이다. 금속층(51)은 물리적 기상 증착(PVD) 공정이나 화학적 기상 증착(CVD) 공정에 의해 형성될 수 있다. 본 실시예에서, 몰딩 부재(41a)는 에폭시 수지(epoxy resin), 실리콘 수지(silicone resin), 폴리이미드 수지(polyimide resin), 폴리에스테르(polyester) 등의 투명 소재만으로 이루어질 수 있다. 투명한 몰딩 부재(41a)의 상면에 금속층(51)을 형성함으로써, 발광소자 패키지(1A)가 디스플레이 패널의 픽셀(pixel)로 이용되는 경우, 높은 콘트라스트 비를 얻을 수 있다.
도 10은 본 발명의 일 실시예에 따른 발광소자 패키지(1B)를 나타내는 사시도이다. 도 11은 도 10의 발광소자 패키지(1B)를 나타내는 단면도이다. 도 11은 도 3의 I-I'선에 따른 단면도에 대응된다.
도 10 및 도 11을 참조하면, 발광소자 패키지(1B)는 발광소자 패키지(1)와 비교하여, 몰딩 부재(41a)의 하면 상에 배치된 하부층(53)을 더 포함할 수 있다.
하부층(53)은 예를 들면, 크롬 또는 흑색 안료(black pigment)를 포함하는 블랙 매트릭스 등의 흑색 수지로 형성될 수 있다. 본 발명이 이에 제한되는 것은 아니며, 하부층(53)은 가시광선을 흡수할 수 있는 적절한 재료를 포함할 수 있다. 하부층(53)은 복수의 전극 패드들(31, 32, 33, 34)을 노출시키며 절연층(43)을 덮도록 배치될 수 있다.
본 실시예에서, 몰딩 부재(41a)는 에폭시 수지(epoxy resin), 실리콘 수지(silicone resin), 폴리이미드 수지(polyimide resin), 폴리에스테르(polyester) 등의 투명 소재만으로 이루어질 수 있다. 투명한 몰딩 부재(41a)의 하면에 하부층(53)을 형성함으로써, 발광소자 패키지(1B)가 디스플레이 패널의 픽셀(pixel)로 이용되는 경우, 높은 콘트라스트 비를 얻을 수 있다.
도 12는 본 발명의 일 실시예에 따른 발광소자 패키지(1C)를 나타내는 사시도이다. 도 13a 및 도 13b는 본 발명의 일 실시예에 따른 발광소자 패키지(1C)를 나타내는 평면도 및 배면도이다. 도 14a, 도 14b 및 도 14c는 각각 도 13a에 도시된 발광소자 패키지(1C)의 I-I'선, II-II'선 및 III-III'선 에 따른 단면도이다.
도 12 내지 도 14c를 참조하면, 발광소자 패키지(1C)는 발광소자 패키지(1)와 비교하여, 복수의 발광칩들(C1, C2, C3)를 둘러싸는 격벽 구조(55)를 더 포함할 수 있다. 격벽 구조(55)는 블랙 매트릭스 등의 흑색 수지로 형성될 수 있다. 또한, 격벽 구조(55)는 표면에 티타늄, 크롬, 또는 이들의 조합이 코팅된 금속 구조체일 수 있다. 상기 금속 구조체는 예를 들어, 구리, 알루미늄 등으로 형성될 수 있다. 또한, 격벽 구조(55)는 글래스 프릿(glass frit) 등의 세라믹 소재로 형성될 수 있다. 발광소자 패키지(1C)가 격벽 구조(55)를 더 포함하면, 몰딩 부재(41)만을 가지는 발광소자 패키지(1)에 비해 발광소자 패키지(1C)는 더 높은 탄성계수(2 GPa 이상) 및 더 낮은 열팽창계수(30 ppm/℃ 이하)를 가질 수 있다. 인쇄회로기판의 열팽창계수가 10~20 ppm/℃이므로, 발광소자 패키지(1C)가 상기 인쇄회로기판에 실장 되었을 때, 열팽창 계수의 미스매치(mismatch)가 감소되어 제품의 신뢰성이 향상될 수 있다. 그리고, 발광소자 패키지(1C)는 더 높은 강성을 가질 수 있다. 몰딩 부재(41)를 이루는 수지(resin)는 30 ~ 100 ppm/℃ 정도의 열팽창 계수를 가진다. 격벽 구조(55)가 금속 구조체인 경우, 히트 싱크로서 기능하고, 2 GPa 이상의 높은 탄성 계수 및 10 ~ 30 ppm/℃ 범위의 낮은 열팽창계수를 가질 수 있다. 격벽 구조(55)가 글래스 프릿으로 이루어진 경우, 2 GPa 이상의 높은 탄성 계수 및 10 ~ 30 ppm/℃ 범위의 열팽창계수를 가질 수 있다.
격벽 구조(55)는 도시된 바와 달리, 경사진 측벽을 가질 수 있다. 격벽 구조(55)의 높이(PT)는 복수의 발광칩들(C1, C2, C3)의 칩 두께(a)보다 클 수 있다. 격벽 구조(55)의 높이(PT)는 예를 들어, 80㎛ 이상일 수 있다. 격벽 구조(55)의 상면은 몰딩 부재(41)의 상면보다 낮을 수 있다. 즉, 몰딩 부재(41)는 격벽 구조(55)를 덮을 수 있다.
격벽 구조(55)의 높이가 낮으면 지향각이 증가하고, 격벽 구조(55)의 높이가 높으면 지향각은 감소하나 COA(color over angle)이 감소될 수 있다.
도 15는 본 발명의 일 실시예에 따른 발광소자 패키지(2)를 나타내는 단면도이다. 도 16은 도 15에 도시된 발광소자 패키지(2)의 IV-IV'에 따른 단면도이다.
발광소자 패키지(2)는 m×n의 행렬로 배치된 복수의 픽셀 영역들(PX)을 포함할 수 있다. 여기서, m과 n은 1보다 큰 정수이다. 복수의 픽셀 영역들(PX)에는 도 1 내지 도 3을 참조하여 설명한 발광소자 패키지(1)에 대응되는 구조들이 반복적으로 배치될 수 있다. 예를 들어, 발광소자 패키지(2)는 3×4의 행렬로 배치된 복수의 픽셀 영역들(PX)을 포함할 수 있다.
설명의 편의상, 발광소자 패키지(1)에서 몰딩 부재(41) 및 절연층(43)을 제외한 나머지 구성 요소들(복수의 발광칩들(C1, C2, C3), 복수의 개별 배선들(21, 22, 23), 공통 배선(24), 복수의 전극 패드들(31, 32, 33, 34))을 발광소자 유닛(LU)으로 지칭한다.
복수의 픽셀 영역들(PX)에는 복수의 발광소자 유닛들(LU)이 배치되고, 몰딩 부재(241)는 복수의 발광소자 유닛들(LU)을 덮도록 일체로 형성될 수 있다.
픽셀 영역(PX)은 복수의 발광칩들(C1, C2, C3)이 배열되는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함할 수 있다.
발광소자 유닛(LU)은, 픽셀 영역(PX)의 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(241)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21, 22, 23), 몰딩 부재(241)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24) 및 픽셀 영역(PX)의 상기 제2 영역에 배치된 복수의 전극 패드들(31, 32, 33, 34)을 포함할 수 있다. 복수의 전극 패드들(31, 32, 33, 34)는 픽셀 영역(PX)의 꼭지점들에 인접하게 배치될 수 있다.
복수의 발광칩들(C1, C2, C3)은 예를 들어, 각각 적색 발광칩, 녹색 발광칩, 청색 발광칩일 수 있다.
발광소자 패키지(2)는 도 7a 내지 도 7g의 공정을 수행한 다음, 도 7h의 공정에서, 상기 복수의 발광소자 패키지들을 다이싱 테이프(16)에 전사한 다음, 원하는 크기로 절단하여 예를 들어, 3×4의 행렬의 발광소자 유닛들(LU)을 포함하는 크기로 절단하여 개별 발광소자 패키지(2)를 제조할 수 있다.
도 17은 본 발명의 일 실시예에 따른 발광소자 패키지(2A)를 나타내는 단면도이다. 도 18은 도 17에 도시된 발광소자 패키지(2A)의 IV-IV'에 따른 단면도이다.
도 17 및 도 18을 참조하면, 발광소자 패키지(2A)는 발광소자 패키지(2)와 비교하여 격벽 구조(255)를 더 포함할 수 있다.
격벽 구조(255)는 복수의 발광소자 유닛들(LU) 사이에 배치될 수 있다. 격벽 구조(255)는 블랙 매트릭스 등의 흑색 수지로 형성될 수 있다. 또한, 격벽 구조(255)는 표면에 티타늄, 크롬, 또는 이들의 조합이 코팅된 금속 구조체일 수 있다. 상기 금속 구조체는 예를 들어, 구리, 알루미늄 등으로 형성될 수 있다.
격벽 구조(255)는 도시된 바와 달리, 경사진 측벽을 가질 수 있다. 격벽 구조(255)의 높이(PT)는 복수의 발광칩들(C1, C2, C3)의 칩 두께(a)보다 클 수 있다. 몰딩 부재(241)는 격벽 구조(255)를 덮을 수 있다. 격벽 구조(255)의 높이(PT)는 예를 들어, 80㎛ 이상일 수 있다. 격벽 구조(255)의 상면은 몰딩 부재(241)의 상면보다 낮을 수 있다. 격벽 구조(255)의 폭(PW)은 50㎛ 이상이고, 수학식'패키지 크기(PKS)-(발광칩 크기(CS)×3 + 칩 간격(d1)×2 + 50㎛)'에 의해 도출된 값보다 작을 수 있다. 상기 패키지 크기(PKS)는 피치(pitch)일 수 있다.
격벽 구조(255)의 높이가 낮으면 지향각이 증가하고, 격벽 구조(255)의 높이가 높으면 지향각은 감소하나 COA(color over angle)이 감소될 수 있다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 발광소자 패키지(3)를 나타내는 평면도 및 단면도이다.
도 19a 및 도 19b를 참조하면, 발광소자 패키지(3)는 발광소자 패키지(1)와 비교하여, 복수의 발광칩들(C1, C2, C3)의 배열이 다르다. 일렬로 배열된 것이 아니라, 소형화에 유리하도록 복수의 발광칩들(C1, C2, C3)이 삼각형 형태로 배열될 수 있다. 발광소자 패키지(3)는 발광소자 패키지(1)에 비해 더 작은 사이즈를 가질 수 있다. 예를 들어, 발광소자 패키지(1)는 700㎛ × 700㎛의 사이즈를 가지고, 발광소자 패키지(3)는 500㎛ × 500㎛의 사이즈를 가질 수 있다. 발광소자 패키지(3)는 고화질(예를 들어, 4K UHD, 8K UHD)의 디스플레이에서 요구되는 미세 피치(fine pitch)를 구현하기가 용이할 수 있다.
복수의 발광칩들(C1, C2, C3)의 배열이 변경됨에 따라, 복수의 개별 배선들(21, 22, 23)의 형상이 변경되고, 길이가 짧아질 수 있다. 공통 배선(24)의 형상 및 길이도 변경될 수 있다. 복수의 전극 패드들(31, 32, 33, 34)의 크기도 작아질 수 있다. 예를 들어, 도 2a 및 도 2b의 발광소자 패키지(1)와 달리, 복수의 개별 배선들(21, 22, 23) 및 공통 배선(24)은 복수의 발광칩들(C1, C2, C3)가 배열된 몰딩 부재(41)의 하면의 상기 제1 영역 내에 배치될 수 있다. 상기 제1 영역은 예를 들어, 사각형 구조의 영역일 수 있다.
일 실시예에서, 복수의 발광칩들(C1, C2, C3)의 배열은 'Y'자 형태로 배열될 수 있다.
도 20은 본 발명의 일 실시예에 따른 발광소자 패키지(4)를 나타내는 단면도이다. 도 21은 본 발명의 일 실시예에 따른 발광소자 패키지(4)의 픽셀 셋트(PS)의 회로도이다.
도 20 및 도 21을 참조하면, 발광소자 패키지(4)는 m×n의 행렬로 배치된 복수의 픽셀 영역들(PX1, PX2)을 포함할 수 있다. 여기서, m과 n은 1보다 큰 정수이다. 예를 들어, 발광소자 패키지(4)는 4×4의 행렬로 배치된 복수의 픽셀 영역들(PX1, PX2)을 포함할 수 있다. 발광소자 패키지(4)는 패시브 매트릭스(passive matrix) 방식으로 구동될 수 있다.
복수의 픽셀 영역들(PX1, PX2)은 각각 복수의 발광칩들(C1, C2, C3)이 배열되는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함할 수 있다. 복수의 픽셀 영역들(PX1, PX2)은 복수의 픽셀 세트들(PS)이 반복적으로 배치된 것일 수 있다. 복수의 픽셀 세트들(PS)은 각각 제1 픽셀 영역(PX1) 및 제2 픽셀 영역(PX2)을 포함할 수 있다. 복수의 발광칩들(C1, C2, C3)은 각각의 픽셀 영역(PX1, PX2)에서 "-11" 형태로 배치될 수 있다. 즉, 각각의 픽셀 영역(PX1, PX2)에서 발광칩(C1)이 나머지 발광칩들(C2, C3)과 달리, 90도 회전된 방향으로 배치될 수 있다.
제1 픽셀 영역(PX1)은 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(341)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21a, 22a, 23a), 몰딩 부재(341)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24a) 및 상기 제2 영역에 배치되고 개별 배선들(21a, 22a, 23a) 및 공통 배선(24a)에 각각 연결되는 4개의 전극 패드들(31a, 32a, 33a, 34a)을 포함할 수 있다. 4개의 전극 패드들(31a, 32a, 33a, 34a)는 제1 픽셀 영역(PX1)의 꼭지점들에 인접하게 배치될 수 있다.
제2 픽셀 영역(PX2)은 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(341)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21b, 22b, 23b), 몰딩 부재(341)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24b) 및 상기 제2 영역에 배치되고 개별 배선(22b) 및 공통 배선(24b)에 각각 연결되는 2개의 전극 패드들(32b, 34b)을 포함할 수 있다.
제1 픽셀 영역(PX1)은 인접한 제2 픽셀 영역(PX2)과 2개의 전극 패드들을 공유할 수 있다. 제2 픽셀 영역(PX2)의 제1 발광칩(C1)에 연결된 개별 배선(21b)은 제1 픽셀 영역(PX1)의 전극 패드(31a)에 연결될 수 있다. 그리고, 제2 픽셀 영역(PX2)의 제3 발광칩(C3)에 연결된 개별 배선(23b)은 제1 픽셀 영역(PX1)의 전극 패드(33a)에 연결될 수 있다. 전극 패드(31a)는 제1 픽셀 영역(PX1)의 제1 발광칩(C1)과 제2 픽셀 영역(PX2)의 제1 발광칩(C1)에 공통적으로 연결될 수 있다. 전극 패드(33a)는 제1 픽셀 영역(PX1)의 제3 발광칩(C3)과 제2 픽셀 영역(PX2)의 제3 발광칩(C3)에 공통적으로 연결될 수 있다.
몰딩 부재(341)는 복수의 픽셀 영역들(PX1, PX2)에 일체로 형성될 수 있다. 몰딩 부재(341)는 복수의 발광칩들(C1, C2, C3)의 상면들 및 측면들을 덮을 수 있다. 몰딩 부재(341)는 상술한 몰딩 부재(41)와 동일할 수 있다.
복수의 발광칩들(C1, C2, C3)은 예를 들어, 각각 적색 발광칩, 녹색 발광칩, 청색 발광칩일 수 있다.
이웃한 픽셀 영역들이 일부의 전극 패드를 공통으로 이용하는 발광소자 패키지(4)는 발광소자 패키지(2)에 비해 전극 패드들의 개수가 감소된 구조를 가지고 있으므로, 전극 패드들이 차지하는 면적이 감소될 수 있다. 따라서, 발광소자 패키지(4)는 더 작은 사이즈의 픽셀 영역들을 가지는 발광소자 패키지를 제조하는 데 유리할 수 있다. 발광소자 패키지(4)는 고화질(예를 들어, 4K UHD, 8K UHD)의 디스플레이에서 요구되는 미세 피치(fine pitch)를 구현하기가 용이할 수 있다.
일 실시예에서, 도 20과 달리, 하나의 픽셀 세트(PS)가 하나의 발광소자 패키지를 구성할 수 있다.
도 22는 본 발명의 일 실시예에 따른 발광소자 패키지(4A)를 나타내는 단면도이다. 도 23은 본 발명의 일 실시예에 따른 발광소자 패키지(4A)의 픽셀 셋트(PS')의 회로도이다.
도 22 및 23을 참조하면, 발광소자 패키지(4A)는 m×n의 행렬로 배치된 복수의 픽셀 영역들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 여기서, m과 n은 1보다 큰 정수이다. 예를 들어, 발광소자 패키지(4A)는 4×4의 행렬로 배치된 복수의 픽셀 영역들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 발광소자 패키지(4A)는 패시브 매트릭스(passive matrix) 방식으로 구동될 수 있다.
복수의 픽셀 영역들(PX1, PX2, PX3, PX4)은 각각 복수의 발광칩들(C1, C2, C3)이 배열되는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함할 수 있다. 복수의 픽셀 영역들(PX1, PX2, PX3, PX4)은 복수의 픽셀 세트들(PS')이 반복적으로 배치된 것일 수 있다. 복수의 픽셀 세트들(PS')은 각각 제1 픽셀 영역(PX1), 제2 픽셀 영역(PX2), 제3 픽셀 영역(PX3) 및 제4 픽셀 영역(PX4)을 포함할 수 있다. 복수의 발광칩들(C1, C2, C3)은 각각의 픽셀 영역(PX1, PX2)에서 "-11" 형태로 배치될 수 있다. 즉, 각각의 픽셀 영역(PX1, PX2)에서 발광칩(C1)이 나머지 발광칩들(C2, C3)과 달리, 90도 회전된 방향으로 배치될 수 있다.
제1 픽셀 영역(PX1)은 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(341)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21a, 22a, 23a), 몰딩 부재(341)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24a) 및 상기 제2 영역에 배치되고 개별 배선들(21a, 22a, 23a) 및 공통 배선(24a)에 각각 연결되는 4개의 전극 패드들(31a, 32a, 33a, 34a)을 포함할 수 있다. 4개의 전극 패드들(31a, 32a, 33a, 34a)는 제1 픽셀 영역(PX1)의 꼭지점들에 인접하게 배치될 수 있다.
제2 픽셀 영역(PX2)은 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(341)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21b, 22b, 23b), 몰딩 부재(341)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24b) 및 상기 제2 영역에 배치되고 개별 배선(22b) 및 공통 배선(24b1)에 각각 연결되는 2개의 전극 패드들(32b, 34b)을 포함할 수 있다.
제1 픽셀 영역(PX1)은 인접한 제2 픽셀 영역(PX2)과 2개의 전극 패드들을 공유할 수 있다. 제2 픽셀 영역(PX2)의 제1 발광칩(C1)에 연결된 개별 배선(21b)은 제1 픽셀 영역(PX1)의 전극 패드(31a)에 연결될 수 있다. 그리고, 제2 픽셀 영역(PX2)의 제3 발광칩(C3)에 연결된 개별 배선(23b)은 제1 픽셀 영역(PX1)의 전극 패드(33a)에 연결될 수 있다. 전극 패드(31a)는 제1 픽셀 영역(PX1)의 제1 발광칩(C1)과 제2 픽셀 영역(PX2)의 제1 발광칩(C1)에 공통적으로 연결될 수 있다. 전극 패드(33a)는 제1 픽셀 영역(PX1)의 제3 발광칩(C3)과 제2 픽셀 영역(PX2)의 제3 발광칩(C3)에 공통적으로 연결될 수 있다.
제3 픽셀 영역(PX3)은 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(341)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21c, 22c, 23c), 몰딩 부재(341)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24c) 및 상기 제2 영역에 배치되고 개별 배선들(21c, 22c, 23c) 및 공통 배선(24c)에 각각 연결되는 4개의 전극 패드들(31c, 32c, 33c, 34c)을 포함할 수 있다. 4개의 전극 패드들(31c, 32c, 33c, 34c)는 제3 픽셀 영역(PX3)의 꼭지점들에 인접하게 배치될 수 있다.
제4 픽셀 영역(PX4)은 상기 제1 영역에 배치된 복수의 발광칩들(C1, C2, C3), 몰딩 부재(341)의 하면에 배치되고, 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21d, 22d, 23d), 몰딩 부재(341)의 하면에 배치되고 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24d) 및 개별 배선(22d)에 연결되는 1개의 전극 패드(32d)를 포함할 수 있다.
제3 픽셀 영역(PX3)은 인접한 제4 픽셀 영역(PX4)과 2개의 전극 패드들을 공유할 수 있다. 제4 픽셀 영역(PX2)의 제1 발광칩(C1)에 연결된 개별 배선(21d)은 제3 픽셀 영역(PX3)의 전극 패드(31c)에 연결될 수 있다. 그리고, 제4 픽셀 영역(PX4)의 제3 발광칩(C3)에 연결된 개별 배선(23d)는 제3 픽셀 영역(PX3)의 전극 패드(33c)에 연결될 수 있다. 전극 패드(31c)는 제3 픽셀 영역(PX3)의 제1 발광칩(C1)과 제4 픽셀 영역(PX4)의 제1 발광칩(C1)에 공통적으로 연결될 수 있다. 전극 패드(33c)는 제3 픽셀 영역(PX3)의 제3 발광칩(C3)과 제4 픽셀 영역(PX4)의 제3 발광칩(C3)에 공통적으로 연결될 수 있다.
제2 픽셀 영역(PX2)은 인접한 제4 픽셀 영역(PX4)과 1개의 전극 패드를 공유할 수 있다. 제4 픽셀 영역(PX2)의 복수의 발광칩들(C1, C2, C3)에 연결된 공통 배선(24d)은 제2 픽셀 영역(PX2)의 전극 패드(34b)에 연결될 수 있다. 전극 패드(34b)는 제2 픽셀 영역(PX2)의 복수의 발광칩들(C1, C2, C3)과 제4 픽셀 영역(PX4)의 복수의 발광칩들(C1, C2, C3)에 공통적으로 연결될 수 있다.
몰딩 부재(341)는 복수의 픽셀 영역들(PX1, PX2)에 일체로 형성될 수 있다. 몰딩 부재(341)는 복수의 발광칩들(C1, C2, C3)의 상면들 및 측면들을 덮을 수 있다. 몰딩 부재(341)는 상술한 몰딩 부재(41)와 동일할 수 있다.
복수의 발광칩들(C1, C2, C3)은 예를 들어, 각각 적색 발광칩, 녹색 발광칩, 청색 발광칩일 수 있다.
이웃한 픽셀 영역들이 일부의 전극 패드를 공통으로 이용하는 발광소자 패키지(4A)는 발광소자 패키지(2)에 비해 전극 패드들의 개수가 감소된 구조를 가지고 있으므로, 전극 패드들이 차지하는 면적이 감소될 수 있다. 따라서, 발광소자 패키지(4A)는 더 작은 사이즈의 픽셀 영역들을 가지는 발광소자 패키지를 제조하는 데 유리할 수 있다. 발광소자 패키지(4A)는 고화질(예를 들어, 4K UHD, 8K UHD)의 디스플레이에서 요구되는 미세 피치(fine pitch)를 구현하기가 용이할 수 있다.
일 실시예에서, 도 22과 달리, 하나의 픽셀 세트(PS')가 하나의 발광소자 패키지를 구성할 수 있다.
도 24는 본 발명의 일 실시예에 따른 발광소자 패키지(4B)를 나타내는 단면도이다. 도 25는 본 발명의 일 실시예에 따른 발광소자 패키지(4B)의 픽셀 셋트(PS'')의 회로도이다.
도 24 및 도 25를 참조하면, 발광소자 패키지(4B)는 발광소자 패키지(4)와 비교하면, 제1 픽셀 영역(PX1') 및 제2 픽셀 영역(PX2')의 전극 패드들의 배치가 다르다. 이하에서 차이점 위주로 설명한다.
복수의 픽셀 세트들(PS')은 각각 제1 픽셀 영역(PX1') 및 제2 픽셀 영역(PX2')을 포함할 수 있다.
제1 픽셀 영역(PX1')은 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21a, 22a, 23a), 및 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24a)을 포함할 수 있다. 개별 배선들(22a, 23a) 및 공통 배선(24a)에 각각 연결되는 3개의 전극 패드들(32a, 33a, 34a)을 포함할 수 있다. 전극 패드(34a)는 제1 픽셀 영역(PX1') 및 제2 픽셀 영역(PX2')의 경계와 중첩되도록 배치될 수 있다. 즉, 전극 패드(34a)의 일부분은 제2 픽셀 영역(PX2')에 배치될 수 있다.
제2 픽셀 영역(PX2')은 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21b, 22b, 23b) 및 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24b)을 포함할 수 있다. 개별 배선(21b, 22b) 및 공통 배선(24b)에 각각 연결되는 3개의 전극 패드들(31b, 32b, 34b)을 포함할 수 있다. 전극 패드(32b)는 제1 픽셀 영역(PX1') 및 제2 픽셀 영역(PX2')의 경계와 중첩되도록 배치될 수 있다. 즉, 전극 패드(32b)의 일부분은 제1 픽셀 영역(PX1')에 배치될 수 있다.
제1 픽셀 영역(PX1')과 제2 픽셀 영역(PX2')은 2개의 전극 패드들을 공유할 수 있다. 제1 픽셀 영역(PX1')의 제1 발광칩(C1)에 연결된 개별 배선(21a)은 제2 픽셀 영역(PX2')의 전극 패드(31b)에 연결될 수 있다. 그리고, 제2 픽셀 영역(PX2')의 제3 발광칩(C3)에 연결된 개별 배선(23b)은 제1 픽셀 영역(PX1')의 전극 패드(33a)에 연결될 수 있다. 전극 패드(31b)는 제1 픽셀 영역(PX1')의 제1 발광칩(C1)과 제2 픽셀 영역(PX2')의 제1 발광칩(C1)에 공통적으로 연결될 수 있다. 전극 패드(33a)는 제1 픽셀 영역(PX1')의 제3 발광칩(C3)과 제2 픽셀 영역(PX2')의 제3 발광칩(C3)에 공통적으로 연결될 수 있다.
일부의 전극 패드를 이웃한 픽셀 영역들이 공통으로 이용하는 발광소자 패키지(4B)는 발광소자 패키지(2)에 비해 전극 패드들의 개수가 감소된 구조를 가지고 있으므로, 전극 패드들이 차지하는 면적이 감소될 수 있다. 따라서, 발광소자 패키지(4B)는 더 작은 사이즈의 픽셀 영역들을 가지는 발광소자 패키지를 제조하는 데 유리할 수 있다. 발광소자 패키지(4B)는 고화질(예를 들어, 4K UHD, 8K UHD)의 디스플레이에서 요구되는 미세 피치(fine pitch)를 구현하기가 용이할 수 있다.
일 실시예에서, 도 24와 달리, 하나의 픽셀 세트(PS'')가 하나의 발광소자 패키지를 구성할 수 있다.
도 26은 본 발명의 일 실시예에 따른 발광소자 패키지(4C)를 나타내는 단면도이다. 도 27은 본 발명의 일 실시예에 따른 발광소자 패키지(4C)의 픽셀 셋트(PS''')의 회로도이다.
도 26 및 도 27을 참조하면, 발광소자 패키지(4C)는 발광소자 패키지(4A)와 비교하면, 제1 픽셀 영역(PX1'), 제2 픽셀 영역(PX2'), 제3 픽셀 영역(PX3'), 제4 픽셀 영역(PX4')의 전극 패드들의 배치가 다르다. 이하에서 차이점 위주로 설명한다.
복수의 픽셀 세트들(PS''')은 각각 제1 픽셀 영역(PX1'), 제2 픽셀 영역(PX2'), 제3 픽셀 영역(PX3') 및 제4 픽셀 영역(PX4')을 포함할 수 있다.
제1 픽셀 영역(PX1')은 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21a, 22a, 23a), 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24a) 및 개별 배선들(22a, 23a)과 공통 배선(24a)에 각각 연결되는 3개의 전극 패드들(32a, 33a, 34a)을 포함할 수 있다. 전극 패드(34a)는 제1 픽셀 영역(PX1') 및 제2 픽셀 영역(PX2')의 경계와 중첩되도록 배치될 수 있다. 즉, 전극 패드(34a)의 일부분은 제2 픽셀 영역(PX2')에 배치될 수 있다.
제2 픽셀 영역(PX2')은 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21b, 22b, 23b) 및 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24b)을 포함할 수 있다. 개별 배선(21b, 22b) 및 공통 배선(24b)에 각각 연결되는 3개의 전극 패드들(31b, 32b, 34b)을 포함할 수 있다. 전극 패드(32b)는 제1 픽셀 영역(PX1') 및 제2 픽셀 영역(PX2')의 경계와 중첩되도록 배치될 수 있다. 즉, 전극 패드(32b)의 일부분은 제1 픽셀 영역(PX1')에 배치될 수 있다.
제1 픽셀 영역(PX1')과 제2 픽셀 영역(PX2')은 2개의 전극 패드들을 공유할 수 있다. 제1 픽셀 영역(PX1')의 제1 발광칩(C1)에 연결된 개별 배선(21a)은 제2 픽셀 영역(PX2')의 전극 패드(31b)에 연결될 수 있다. 그리고, 제2 픽셀 영역(PX2')의 제3 발광칩(C3)에 연결된 개별 배선(23b)은 제1 픽셀 영역(PX1')의 전극 패드(33a)에 연결될 수 있다. 전극 패드(31b)는 제1 픽셀 영역(PX1')의 제1 발광칩(C1)과 제2 픽셀 영역(PX2')의 제1 발광칩(C1)에 공통적으로 연결될 수 있다. 전극 패드(33a)는 제1 픽셀 영역(PX1')의 제3 발광칩(C3)과 제2 픽셀 영역(PX2')의 제3 발광칩(C3)에 공통적으로 연결될 수 있다.
제3 픽셀 영역(PX3')은 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21c, 22c, 23c), 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24c) 및 개별 배선들(22c, 23c)과 공통 배선(24c)에 각각 연결되는 3개의 전극 패드들(32c, 33c, 34c)을 포함할 수 있다. 전극 패드(34c)는 제3 픽셀 영역(PX3') 및 제4 픽셀 영역(PX4')의 경계와 중첩되도록 배치될 수 있다. 즉, 전극 패드(34c)의 일부분은 제4 픽셀 영역(PX4')에 배치될 수 있다.
제4 픽셀 영역(PX4')은 복수의 발광칩들(C1, C2, C3)에 각각 연결되는 3개의 개별 배선들(21d, 22d, 23d) 및 복수의 발광칩들(C1, C2, C3)에 공통으로 연결되는 1개의 공통 배선(24d)을 포함할 수 있다. 개별 배선(21d, 22d)에 각각 연결되는 2개의 전극 패드들(31d, 32d)을 포함할 수 있다. 전극 패드(32d)는 제3 픽셀 영역(PX3') 및 제4 픽셀 영역(PX4')의 경계와 중첩되도록 배치될 수 있다. 즉, 전극 패드(32d)의 일부분은 제3 픽셀 영역(PX3')에 배치될 수 있다.
제3 픽셀 영역(PX3')과 제4 픽셀 영역(PX4')은 2개의 전극 패드들을 공유할 수 있다. 제3 픽셀 영역(PX3')의 제1 발광칩(C1)에 연결된 개별 배선(21c)은 제4 픽셀 영역(PX4')의 전극 패드(31d)에 연결될 수 있다. 그리고, 제4 픽셀 영역(PX4')의 제3 발광칩(C3)에 연결된 개별 배선(23d)는 제3 픽셀 영역(PX3')의 전극 패드(33c)에 연결될 수 있다. 전극 패드(31d)는 제3 픽셀 영역(PX3')의 제1 발광칩(C1)과 제4 픽셀 영역(PX4')의 제1 발광칩(C1)에 공통적으로 연결될 수 있다. 전극 패드(33c)는 제3 픽셀 영역(PX3')의 제3 발광칩(C3)과 제4 픽셀 영역(PX4')의 제3 발광칩(C3)에 공통적으로 연결될 수 있다.
제2 픽셀 영역(PX2')은 인접한 제4 픽셀 영역(PX4')과 1개의 전극 패드를 공유할 수 있다. 제4 픽셀 영역(PX2')의 복수의 발광칩들(C1, C2, C3)에 연결된 공통 배선(24d)은 제2 픽셀 영역(PX2')의 전극 패드(34b)에 연결될 수 있다. 전극 패드(34b)는 제2 픽셀 영역(PX2')의 복수의 발광칩들(C1, C2, C3)과 제4 픽셀 영역(PX4')의 복수의 발광칩들(C1, C2, C3)에 공통적으로 연결될 수 있다.
일부의 전극 패드를 이웃한 픽셀 영역들이 공통으로 이용하는 발광소자 패키지(4C)는 발광소자 패키지(2)에 비해 전극 패드들의 개수가 감소된 구조를 가지고 있으므로, 전극 패드들이 차지하는 면적이 감소될 수 있다. 따라서, 발광소자 패키지(4B)는 더 작은 사이즈의 픽셀 영역들을 가지는 발광소자 패키지를 제조하는 데 유리할 수 있다. 발광소자 패키지(4B)는 고화질(예를 들어, 4K UHD, 8K UHD)의 디스플레이에서 요구되는 미세 피치(fine pitch)를 구현하기가 용이할 수 있다.
일 실시예에서, 도 26과 달리, 하나의 픽셀 세트(PS''')가 하나의 발광소자 패키지를 구성할 수 있다.
도 28a 내지 도 28d는 본 발명의 일 실시예에 따른 발광소자 패키지의 제조방법을 설명하는 주요 공정별 단면도이다. 본 실시예에 따른 제조방법은 복수의 발광소자 패키지들을 제조하는 것이지만, 설명의 편의상 도 28a 내지 도 28d에서는 하나의 발광소자 패키지 영역을 위주로 설명한다.
도 28a를 참조하면, 제1 접착 테이프(112)에 복수의 발광칩들(C1, C2, C3)를 원하는 간격 및 원하는 배열로 부착한다. 복수의 발광칩들(C1, C2, C3)은 서로 다른 파장의 광을 방출할 수 있다. 제1 접착 테이프(112)는 예를 들어, 열박리 테이프 또는 UV박리 테이프일 수 있다. 제1 접착 테이프(112)는 이에 제한되지 않는다.
도 28b를 참조하면, 복수의 발광칩들(C1, C2, C3)을 완전히 덮도록 몰딩 부재(41)를 형성한다. 몰딩 부재(41)는 예를 들어, 도포 공정 및 경화 공정을 통해 형성될 수 있다. 몰딩 부재(41)는 상술한 바와 같이 카본 블랙을 포함할 수 있다.
도 28c를 참조하면, 제2 접착 테이프(113)를 몰딩 부재(41)의 상면에 부착한 후, 제1 접착 테이프(112)를 제거한다. 제2 접착 테이프(113)는 제1 접착 테이프(112)보다 높은 접착력을 가진다. 제2 접착 테이프(13)는 UV박리 테이프일 수 있다. 접착 테이프(13)는 열박리 테이프일 수 있다. 제1 접착 테이프(112)를 제거하면, 몰딩 부재(41)의 일면에 복수의 발광칩들(C1, C2, C3)의 제1 및 제2 전극들이 노출될 수 있다.
프린팅 기법을 이용하여 개별 배선들(21, 22, 23), 공통 배선(24), 및 전극 패드들(31, 32, 33, 34)을 형성한다. 개별 배선들(21, 22, 23), 공통 배선(24), 및 전극 패드들(31, 32, 33, 34)은 동시에 형성될 수 있다. 그리고, 선택적으로, 개별 배선들(21, 22, 23), 공통 배선(24), 및 전극 패드들(31, 32, 33, 34) 주변을 절연물질로 채울 수 있다.
도 28d를 참조하면, 블레이드 또는 레이저를 이용하여 복수의 발광소자 패키지들을 원하는 크기로 절단함으로써, 예를 들어, 3개의 발광칩들(C1, C2, C3) 및 4개의 전극 패드들(31, 32, 33, 34)을 포함하는 크기로 절단함으로써, 개별 발광소자 패키지를 제조할 수 있다.
도 29은 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 나타낸 도면이다.
도 29를 참조하면, 디스플레이 패널(1000)은 회로 기판(1200)과 매트릭스 형태로 회로 기판(1200) 상에 실장된 여러 개의 픽셀들(1100)을 포함할 수 있다. 도 29에서 픽셀들(1100)이 9 x 16의 행렬로 배치되는 것으로 도시되어 있으나, 이는 예시적인 것일 뿐이다. 디스플레이 패널(1000)의 해상도 및 크기에 따라 실장되는 픽셀들(1100)의 갯수는 다양하게 변형될 수 있다. 본 발명의 실시예들에 따른 발광소자 패키지들(1, 1A, 1B, 1C, 2, 2A, 3, 4, 4A, 4B, 4C)은 픽셀들(1100)을 구성할 수 있다. 본 발명의 실시예들에 발광소자 패키지들(1, 1A, 1B, 1C, 2, 2A, 3, 4, 4A, 4B, 4C)이 채용되는 경우, 디스플레이 패널(1000)을 제조하기 위한 표면 실장 공정의 횟수가 줄어들고, 표면 실장 공정의 시간이 단축될 수 있다. 본 발명의 실시예들에 따른 발광소자 패키지들(1, 1A, 1B, 1C, 2, 2A, 3, 4, 4A, 4B, 4C)의 발광칩들(C1, C2, C3)은 디스플레이 패널(1000)의 서브 픽셀들을 구성할 수 있다.
회로 기판(1200)은 디스플레이 패널(1000)의 서브 픽셀들(예를 들어, R, G, B 서브 픽셀)이 독립적으로 구동하도록 구성된 구동 회로(TFT 어레이 등)를 포함할 수 있다.
디스플레이 패널(1000)은 픽셀들(1100)을 외부로부터 보호하기 위한 보호층을 더 구비할 수 있다. 그리고, 디스플레이 패널(1000)은 픽셀들(1100)로부터 방출되는 광의 방향을 조절해 화면을 맑고 뚜렷하게 하기 위한 편광층을 더 구비할 수 있다.
도 30은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 나타내는 블럭도이다.
도 30을 참조하면, 도 29에 도시된 디스플레이 패널(1000)은 패널 구동부(1020) 및 제어부(1050)와 함께 디스플레이 장치를 구성할 수 있다. 여기서, 디스플레이 장치는 전광판, 비디오 월(video wall), TV, 전자 칠판, 전자 테이블, LFD(Large Format Display), 스마트폰, 태블릿, 데스크탑 PC, 노트북 등과 같은 다양한 전자 장치의 디스플레이로 구현될 수 있다.
패널 구동부(1020)는 디스플레이 패널(1000)을 구동할 수 있으며, 제어부(1050)는 패널 구동부(1020)를 제어할 수 있다. 제어부(1050)를 통해 제어되는 패널 구동부(1020)는 R(Red), G(Green), B(Blue)를 포함하는 복수의 서브 픽셀 각각이 독립적으로 턴 온/오프 되도록 구성될 수 있다.
예를 들어, 패널 구동부(1020)는 복수의 서브 픽셀 각각에 상기 특정한 구동 주파수를 갖는 클락 신호를 전송하여 복수의 서브 픽셀 각각을 턴 온/오프 시킬 수 있다. 제어부(1050)는 입력된 영상 신호에 따라 복수의 서브 픽셀이 설정된 그룹 단위로 턴 온 되도록 패널 구동부(1020)를 제어함으로써 원하는 영상을 디스플레이 패널(1000)에 표시할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 1A, 1B, 1C, 2, 2A, 3, 4, 4A, 4B, 4C: 발광소자 패키지
C1, C2, C3: 발광칩
21, 22, 23: 개별 배선
24: 공통 배선
31, 32, 33, 34: 전극 패드
41, 241: 몰딩 부재
43: 절연층
51: 금속층
53: 하부층

Claims (10)

  1. 서로 다른 파장의 광을 방출하고, 플립칩 형태로 배치된 복수의 발광칩들;
    상기 복수의 발광칩들의 상면들 및 측면들을 덮으며 일체로 형성된 몰딩 부재 - 상기 몰딩 부재의 하면은 상기 복수의 발광칩들과 중첩되는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함 -;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제1 전극들 각각에 직접 접촉하는 복수의 개별 배선들;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제2 전극들에 공통적으로 연결되고 직접 접촉하는 공통 배선; 및
    상기 몰딩 부재의 하면의 상기 제2 영역에 배치되고, 상기 제2 영역에서 상기 복수의 개별 배선들 및 상기 공통 배선에 각각 직접 접촉하는 복수의 전극 패드들;을 포함하는 발광소자 패키지.
  2. 제1항에 있어서,
    상기 몰딩 부재는 530㎚ 파장의 광에 대해 30% 이상 89%이하의 투과율을 가지고, 명도가 100이하인 반투명한(translucent) 물질로 이루어지는 발광소자 패키지.
  3. 제2항에 있어서,
    상기 몰딩 부재는 0.04wt%이상이고 0.2wt%이하인 카본 블랙(carbon black)을 포함하는 발광소자 패키지.
  4. 제3항에 있어서,
    상기 복수의 발광칩들의 상면에서 상기 몰딩 부재의 두께는 10㎚ 이상이고 120㎛이하인 발광소자 패키지.
  5. 제1항에 있어서,
    상기 복수의 발광칩들의 주변에 배치되고, 상기 복수의 발광칩들보다 높은 높이를 가지는 격벽 구조를 더 포함하고,
    상기 몰딩 부재는 상기 격벽 구조를 덮는 발광소자 패키지.
  6. 서로 다른 파장의 광을 방출하고, 플립칩 형태로 배치된 복수의 발광칩들;
    상기 복수의 발광칩들의 상면들 및 측면들을 덮으며 일체로 형성된 몰딩 부재 - 상기 몰딩 부재의 하면은 상기 복수의 발광칩들이 배열된 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함 -;
    상기 몰딩 부재의 상면에 배치된 금속 박막;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제1 전극들 각각에 직접 접촉하는 복수의 개별 배선들;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제2 전극들에 공통적으로 연결되고 직접 접촉하는 공통 배선; 및
    상기 몰딩 부재의 하면의 상기 제2 영역에 배치되고, 상기 복수의 개별 배선들 및 상기 공통 배선에 각각 연결된 복수의 전극 패드들;을 포함하는 발광소자 패키지.
  7. 서로 다른 파장의 광을 방출하고, 플립칩 형태로 배치된 복수의 발광칩들;
    상기 복수의 발광칩들의 상면들 및 측면들을 덮으며 일체로 형성된 몰딩 부재 - 상기 몰딩 부재의 하면은 상기 복수의 발광칩들이 배열된 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함 -;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제1 전극들 각각에 직접 접촉하는 복수의 개별 배선들;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 복수의 발광칩들의 제2 전극들에 공통적으로 연결되고 직접 접촉하는 공통 배선;
    상기 몰딩 부재의 하면의 상기 제2 영역에 배치되고, 상기 복수의 개별 배선들 및 상기 공통 배선에 각각 연결된 복수의 전극 패드들; 및
    상기 복수의 전극 패드들을 노출시키며 상기 몰딩 부재를 덮도록 배치되고, 흑색 수지로 이루어진 하부층;을 포함하는 발광소자 패키지.
  8. m x n의 행렬로 배치된 복수의 픽셀 영역들- m 및 n은 1보다 큰 정수이고, 상기 복수의 픽셀 영역들은 각각 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함;
    상기 복수의 픽셀 영역들 내에 배치되는 복수의 발광소자 유닛들; 및
    상기 복수의 발광소자 유닛들을 덮으며, 일체로 형성된 몰딩 부재;를 포함하고,
    상기 복수의 발광소자 유닛들은 각각,
    상기 제1 영역에 플립칩 형태로 배치된 적색 발광칩, 녹색 발광칩, 및 청색 발광칩;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 적색 발광칩, 상기 녹색 발광칩, 및 상기 청색 발광칩에 각각 직접 연결되는 3개의 개별 배선들;
    상기 몰딩 부재의 하면에 배치되고, 상기 제1 영역에서 상기 적색 발광칩, 상기 녹색 발광칩 및 상기 청색 발광칩에 공통으로 직접 연결되는 1개의 공통 배선; 및
    상기 제2 영역에서 상기 개별 배선들 및 상기 공통 배선에 각각 직접 접촉하고, 상기 픽셀 영역의 상기 제2 영역에 배치되는 4개의 전극 패드들;을 포함하는 발광소자 패키지.
  9. 제1 픽셀 영역, 제2 픽셀 영역, 제3 픽셀 영역 및 제4 픽셀 영역 - 상기 제1 내지 제4 픽셀 영역은 각각 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함함;
    상기 제1 내지 제4 픽셀 영역들의 상기 제1 영역들 각각에 플립칩 형태로 배치되는 발광칩들; 및
    상기 제1 내지 제4 픽셀 영역들의 상기 발광칩들을 덮으며, 일체로 형성된 몰딩 부재;를 포함하되,
    상기 제1 픽셀 영역은 상기 제2 영역에 배치되고 상기 발광칩들에 연결되는 4개의 전극 패드들을 포함하고,
    상기 제2 픽셀 영역은 상기 제2 영역에 배치되고 상기 발광칩들 중 적어도 일부에 연결되는 2개의 전극 패드들을 포함하고,
    상기 제1 픽셀 영역은 인접한 상기 제2 픽셀 영역과 2개의 전극 패드들을 공유하는 발광소자 패키지.
  10. 제9항에 있어서,
    상기 제3 픽셀 영역은 상기 제2 영역에 배치되고 상기 발광칩들에 연결되는 4개의 전극 패드들을 포함하고,
    상기 제4 픽셀 영역은 상기 제2 영역에 배치되고 상기 발광칩들 중 적어도 하나에 연결되는 1개의 전극 패드를 포함하고,
    상기 제3 픽셀 영역은 인접한 상기 제4 픽셀 영역과 2개의 전극 패드들을 공유하고,
    상기 제2 픽셀 영역은 인접한 상기 제4 픽셀 영역과 1개의 전극 패드를 공유하는 발광소자 패키지.
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