KR102584094B1 - VCSEL Array with Improved Optical Properties - Google Patents

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Abstract

광 특성을 향상시킨 VCSEL 어레이를 개시한다.
본 실시예의 일 측면에 의하면, 패키지 내 필연적으로 발생하는 저항, 인덕턴스 및 캐패시턴스의 영향을 최소화하여 출력광의 특성을 향상시킨 VCSEL 어레이를 제공한다Disclosed is a VCSEL array with improved optical characteristics.
According to one aspect of this embodiment, a VCSEL array is provided that improves the characteristics of output light by minimizing the effects of resistance, inductance, and capacitance that inevitably occur in the package.

Description

광 특성을 향상시킨 VCSEL 어레이{VCSEL Array with Improved Optical Properties}VCSEL Array with Improved Optical Properties}

본 발명의 실시예는 출력광의 특성을 향상시킨 VCSEL 어레이에 관한 것이다.Embodiments of the present invention relate to a VCSEL array with improved characteristics of output light.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The content described in this section simply provides background information for this embodiment and does not constitute prior art.

일반적으로, 반도체 레이저 다이오드는 측면 발광 레이저 다이오드(EEL, Edge Emitting Laser Diode, 이하 'EEL'로 약칭함) 및 수직 공진형 표면 발광 레이저 다이오드(VCSEL: Vertical Cavity Surface Emitting Laser, 이하 'VCSEL'로 약칭함)를 포함한다. EEL은 소자의 적층면과 평행 방향을 이루는 공진구조를 갖기 때문에, 레이저 빔을 적층면과 평행한 방향으로 발진시킨다. VCSEL은 소자의 적층면과 수직 방향인 공진구조를 가짐으로써, 레이저 빔을 소자의 적층면과 수직 방향으로 발진시킨다.Generally, semiconductor laser diodes include side emitting laser diodes (EEL, Edge Emitting Laser Diode, hereinafter abbreviated as 'EEL') and vertical cavity surface emitting laser diodes (VCSEL: Vertical Cavity Surface Emitting Laser, hereinafter abbreviated as 'VCSEL'). includes). Because the EEL has a resonance structure that is parallel to the stacking surface of the device, the laser beam oscillates in a direction parallel to the stacking surface. VCSEL has a resonance structure perpendicular to the stacking surface of the device, thereby oscillating a laser beam in a direction perpendicular to the stacking surface of the device.

VCSEL은 EEL에 비해 광 이득 길이(Gain Length)가 짧아 저전력 구현이 가능하며, 고밀도 집적화가 가능하므로 대량 생산에 유리하다는 장점이 있다. 또한, VCSEL은 단일 종단 모드(Single Longitudinal Mode)로 레이저 빔을 발진시킬 수 있으며, 웨이퍼 상에서의 테스트가 가능하다. 더욱이, VCSEL은 고속 변조가 가능하고, 원형의 빔을 발진시킬 수 있기 때문에, 광섬유와의 커플링(Coupling)이 용이하고 2차원적인 면 어레이(Array) 구현이 가능하다.Compared to EEL, VCSEL has a shorter optical gain length, enabling low-power implementation, and has the advantage of being advantageous for mass production as high-density integration is possible. Additionally, VCSEL can oscillate a laser beam in single longitudinal mode and can be tested on a wafer. Moreover, since VCSEL is capable of high-speed modulation and can oscillate a circular beam, coupling with optical fiber is easy and a two-dimensional surface array can be implemented.

VCSEL은 주로, 광통신, 광 인터커넥션 및 광 픽업 등에서의 광학장치 내의 광원으로 사용되어 왔다. 그러나 최근들어, VCSEL은 라이다(LiDAR), 안면 인식, 모션 인식, AR(Augmented Reality) 또는 VR(Virtual Reality) 장치 등의 화상 형성장치 내의 광원이나 센서의 영역까지 그 사용범위가 확대되고 있다.VCSEL has been mainly used as a light source in optical devices in optical communications, optical interconnection, and optical pickup. However, recently, the scope of use of VCSEL has been expanded to the area of light sources or sensors in image forming devices such as LiDAR, facial recognition, motion recognition, AR (Augmented Reality), or VR (Virtual Reality) devices.

VCSEL이 화상 형성장치 내의 광원이나 센서의 영역에서 동작하기 위해서는 정밀한 광특성으로 광을 출력할 수 있어야 한다. VCSEL은 이상적으로 펄스 구동을 하는 것이지만, 실제적으로는 각 소자들 간 연결에 의하거나, 각 소자 내에서 필연적으로 발생하는 저항(R), 인덕턴스(L) 및 캐패시턴스(C)에 의해 이상적인 펄스 구동은 불가능하다. 이에 따라, VCSEL가 최대한 펄스 구동을 할 수 있도록, RLC에 의한 악영향을 최소화하는 것에 대한 수요가 존재한다.In order for a VCSEL to operate in the area of a light source or sensor within an image forming device, it must be able to output light with precise optical characteristics. VCSEL is ideally pulse driven, but in reality, ideal pulse driving is due to the connection between each element or the resistance (R), inductance (L), and capacitance (C) that inevitably occur within each element. impossible. Accordingly, there is a demand for minimizing the adverse effects caused by RLC so that the VCSEL can be pulse driven as much as possible.

본 발명의 일 실시예는, 패키지 내 필연적으로 발생하는 저항, 인덕턴스 및 캐패시턴스의 영향을 최소화하여 출력광의 특성을 향상시킨 VCSEL 어레이를 제공하는 데 일 목적이 있다.The purpose of an embodiment of the present invention is to provide a VCSEL array that improves the characteristics of output light by minimizing the effects of resistance, inductance, and capacitance that inevitably occur in the package.

본 실시예의 일 측면에 의하면, VCSEL 어레이에 있어서, m개의 행과 n개의 열을 가지고, 각 열마다 병렬로 연결된 VCSEL을 포함하며, 상기 VCSEL은 제1 극성 도펀트로 도핑된 제1 기판과 상기 제1 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층 및 상기 산화막층을 외부로부터 보호하는 절연막과 상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극 및 상기 제1 기판의 하단에 위치하며, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.According to one aspect of the present embodiment, a VCSEL array has m rows and n columns and includes VCSELs connected in parallel for each column, wherein the VCSEL includes a first substrate doped with a first polarity dopant and the first polarity dopant. 1 A first reflector located on a substrate and including a plurality of DBR (Distributed Bragg Reflector) pairs, a second reflector located above the first reflector and including a plurality of DBR pairs, and the first reflector a cavity layer located between the first reflector and the second reflector, where holes generated in one of the first reflector and the second reflector and electrons generated in the other are recombined; the cavity layer and the first reflector An oxide layer is located between the reflector or the second reflector and determines the characteristics of the laser to be output and the diameter of the opening, and is coated on the second reflector, and is coated on the first reflector, the second reflector, and the second reflector. An insulating film that protects the cavity layer and the oxide layer from the outside and a first electrode that is electrically connected to the second reflector so that power can be supplied to the second reflector are located at the bottom of the first substrate, A VCSEL array is provided, characterized in that it includes a second electrode that allows power to be supplied to the first reflector.

본 실시예의 일 측면에 의하면, 상기 제2 반사부는 상기 제1 반사부와 다른 극성 도펀트로 도핑된 반도체층으로 구현되는 것을 특징으로 한다.According to one aspect of this embodiment, the second reflector is implemented as a semiconductor layer doped with a polarity dopant different from that of the first reflector.

본 실시예의 일 측면에 의하면, 상기 절연막은 상기 상기 제2 반사부와 상기 제1 전극이 전기적으로 연결될 수 있도록 홀을 포함하는 것을 특징으로 한다.According to one aspect of this embodiment, the insulating film includes a hole so that the second reflector and the first electrode are electrically connected.

본 실시예의 일 측면에 의하면, 상기 제1 기판은 n형 도펀트로 도핑된 것을 특징으로 한다.According to one aspect of this embodiment, the first substrate is doped with an n-type dopant.

본 실시예의 일 측면에 의하면, 상기 제1 기판은 p형 도펀트로 도핑된 것을 특징으로 한다.According to one aspect of this embodiment, the first substrate is doped with a p-type dopant.

본 실시예의 일 측면에 의하면, VCSEL 어레이에 있어서, m개의 행과 n개의 열을 가지고, 각 열마다 직렬로 연결된 VCSEL을 포함하며, 상기 VCSEL은 제1 극성 도펀트로 도핑된 제1 기판과 상기 제1 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층 및 상기 산화막층을 외부로부터 보호하는 절연막과 상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극 및 상기 제1 기판의 하단에 위치하며, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.According to one aspect of the present embodiment, a VCSEL array has m rows and n columns and includes VCSELs connected in series for each column, wherein the VCSELs include a first substrate doped with a first polarity dopant and the first polarity dopant. 1 A first reflector located on a substrate and including a plurality of DBR (Distributed Bragg Reflector) pairs, a second reflector located above the first reflector and including a plurality of DBR pairs, and the first reflector a cavity layer located between the first reflector and the second reflector, where holes generated in one of the first reflector and the second reflector and electrons generated in the other are recombined; the cavity layer and the first reflector An oxide layer is located between the reflector or the second reflector and determines the characteristics of the laser to be output and the diameter of the opening, and is coated on the second reflector, and is coated on the first reflector, the second reflector, and the second reflector. An insulating film that protects the cavity layer and the oxide layer from the outside and a first electrode that is electrically connected to the second reflector so that power can be supplied to the second reflector are located at the bottom of the first substrate, A VCSEL array is provided, characterized in that it includes a second electrode that allows power to be supplied to the first reflector.

본 실시예의 일 측면에 의하면, VCSEL 어레이에 있어서, m개의 행과 n개의 열을 가지고, 각 열마다 병렬로 연결된 VCSEL을 포함하며, 상기 VCSEL은 무도핑 기판과 상기 무도핑 기판 상에 위치하며, 제1 극성 도펀트로 도핑된 제1 기판과 상기 제1 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극과 상기 제1 기판 상에서 상기 제1 반사부가 위치하지 않은 나머지 영역에 위치하며, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극 및 상기 제2 반사부 및 상기 제2 전극 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층 및 상기 제2 전극을 외부로부터 보호하는 절연막을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.According to one aspect of this embodiment, a VCSEL array has m rows and n columns, and includes VCSELs connected in parallel for each column, wherein the VCSEL is located on an undoped substrate and the undoped substrate, A first substrate doped with a first polarity dopant, a first reflector located on the first substrate and including a plurality of Distributed Bragg Reflector (DBR) pairs, and a first reflector located on top of the first reflector, a plurality of DBRs It is located between a second reflector including a pair and the first reflector and the second reflector, so that holes generated in one of the first reflector and the second reflector and electrons generated in the other one It is located between the cavity layer where it is recombined and the cavity layer and the first reflector or the second reflector, and is electrically connected to the oxide layer that determines the characteristics of the laser to be output and the diameter of the opening and the second reflector. , a first electrode that allows power to be supplied to the second reflector, and a second electrode that is located in the remaining area on the first substrate where the first reflector is not located and allows power to be supplied to the first reflector. An insulating film coated on an electrode and the second reflector and the second electrode to protect the first reflector, the second reflector, the cavity layer, the oxide layer, and the second electrode from the outside. Provides a VCSEL array characterized by:

본 실시예의 일 측면에 의하면, 상기 절연막은 상기 상기 제2 반사부와 상기 제1 전극이 전기적으로 연결될 수 있도록 제1 홀을 포함하는 것을 특징으로 한다.According to one aspect of this embodiment, the insulating film includes a first hole so that the second reflector and the first electrode are electrically connected.

본 실시예의 일 측면에 의하면, 상기 절연막은 상기 제2 전극이 외부로 드러날 수 있도록 하는 제2 홀을 포함하는 것을 특징으로 한다.According to one aspect of this embodiment, the insulating film includes a second hole that allows the second electrode to be exposed to the outside.

본 실시예의 일 측면에 의하면, 기 설정된 열의 VCSEL은 인접한 다른 열의 VCSEL과 격리(Isolation)되어 있는 것을 특징으로 한다.According to one aspect of this embodiment, the VCSEL of a preset row is characterized in that it is isolated from the VCSEL of another adjacent row.

본 실시예의 일 측면에 의하면, VCSEL 어레이에 있어서, m개의 행과 n개의 열을 가지고, 각 열마다 직렬로 연결된 VCSEL을 포함하며, 상기 VCSEL은 무도핑 기판과 상기 무도핑 기판 상에 위치하며, 제1 극성 도펀트로 도핑된 제1 기판과 상기 제1 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극과 상기 제1 기판 상에서 상기 제1 반사부가 위치하지 않은 나머지 영역에 위치하며, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극 및 상기 제2 반사부 및 상기 제2 전극 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층 및 상기 제2 전극을 외부로부터 보호하는 절연막을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.According to one aspect of this embodiment, a VCSEL array has m rows and n columns, and includes VCSELs connected in series for each column, wherein the VCSELs are located on an undoped substrate and the undoped substrate, A first substrate doped with a first polarity dopant, a first reflector located on the first substrate and including a plurality of Distributed Bragg Reflector (DBR) pairs, and a first reflector located on top of the first reflector, a plurality of DBRs It is located between a second reflector including a pair and the first reflector and the second reflector, so that holes generated in one of the first reflector and the second reflector and electrons generated in the other one It is located between the cavity layer where it is recombined and the cavity layer and the first reflector or the second reflector, and is electrically connected to the oxide layer that determines the characteristics of the laser to be output and the diameter of the opening and the second reflector. , a first electrode that allows power to be supplied to the second reflector, and a second electrode that is located in the remaining area on the first substrate where the first reflector is not located and allows power to be supplied to the first reflector. An insulating film coated on an electrode and the second reflector and the second electrode to protect the first reflector, the second reflector, the cavity layer, the oxide layer, and the second electrode from the outside. Provides a VCSEL array characterized by:

본 실시예의 일 측면에 의하면, VCSEL 어레이에 있어서, m개의 행과 n개의 열을 가지고, 각 열마다 병렬로 연결된 VCSEL을 포함하며, 상기 VCSEL은 무도핑 기판과 상기 무도핑 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 상기 제1 반사부의 일 DBR 페어 내 형성되는 제1 기판과 상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극과 상기 제1 기판과 전기적으로 연결되어, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극 및 상기 제2 반사부 및 상기 제2 전극 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층 및 상기 제2 전극을 외부로부터 보호하는 절연막을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.According to one aspect of this embodiment, a VCSEL array has m rows and n columns, and includes VCSELs connected in parallel for each column, wherein the VCSEL is located on an undoped substrate and the undoped substrate, A first reflector including a plurality of Distributed Bragg Reflector (DBR) pairs, a first substrate formed within one DBR pair of the first reflector, and a second reflector located on top of the first reflector and including a plurality of DBR pairs. A cavity layer located between the second reflector and the first reflector and the second reflector, where holes generated in one of the first and second reflectors recombine with electrons generated in the other one. and an oxide layer located between the cavity layer and the first reflector or the second reflector, which determines the characteristics of the laser to be output and the diameter of the opening, and is electrically connected to the second reflector, and is electrically connected to the second reflector. A first electrode that allows power to be supplied to the first reflector, a second electrode that is electrically connected to the first substrate and that allows power to be supplied to the first reflector, and a second electrode that is electrically connected to the first reflector and on the second reflector and the second electrode. A VCSEL array is provided, including an insulating film that is coated to protect the first reflector, the second reflector, the cavity layer, the oxide layer, and the second electrode from the outside.

본 실시예의 일 측면에 의하면, 상기 제1 기판은 메사 구조를 갖는 것을 특징으로 한다.According to one aspect of this embodiment, the first substrate is characterized by having a mesa structure.

본 실시예의 일 측면에 의하면, 상기 절연막은 상기 상기 제2 전극과 상기 제1 기판이 전기적으로 연결될 수 있도록 홀을 포함하는 것을 특징으로 한다.According to one aspect of this embodiment, the insulating film includes a hole so that the second electrode and the first substrate can be electrically connected.

본 실시예의 일 측면에 의하면, 상기 제2 전극은 상기 제1 기판의 메사 구조 상에 배치되어, 상기 제1 기판과 전기적으로 연결되는 것을 특징으로 한다.According to one aspect of this embodiment, the second electrode is disposed on the mesa structure of the first substrate and is electrically connected to the first substrate.

본 실시예의 일 측면에 의하면, VCSEL 어레이에 있어서, m개의 행과 n개의 열을 가지고, 각 열마다 직렬로 연결된 VCSEL을 포함하며, 상기 VCSEL은 무도핑 기판과 상기 무도핑 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부와 상기 제1 반사부의 일 DBR 페어 내 형성되는 제1 기판과 상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부와 상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층과 상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층과 상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극과 상기 제1 기판과 전기적으로 연결되어, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극 및 상기 제2 반사부 및 상기 제2 전극 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층 및 상기 제2 전극을 외부로부터 보호하는 절연막을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.According to one aspect of this embodiment, a VCSEL array has m rows and n columns, and includes VCSELs connected in series for each column, wherein the VCSELs are located on an undoped substrate and the undoped substrate, A first reflector including a plurality of Distributed Bragg Reflector (DBR) pairs, a first substrate formed within one DBR pair of the first reflector, and a second reflector located on top of the first reflector and including a plurality of DBR pairs. A cavity layer located between the second reflector and the first reflector and the second reflector, where holes generated in one of the first and second reflectors recombine with electrons generated in the other one. and an oxide layer located between the cavity layer and the first reflector or the second reflector, which determines the characteristics of the laser to be output and the diameter of the opening, and is electrically connected to the second reflector, and is electrically connected to the second reflector. A first electrode that allows power to be supplied to the first reflector, a second electrode that is electrically connected to the first substrate and that allows power to be supplied to the first reflector, and a second electrode that is electrically connected to the first reflector and on the second reflector and the second electrode. A VCSEL array is provided, including an insulating film that is coated to protect the first reflector, the second reflector, the cavity layer, the oxide layer, and the second electrode from the outside.

이상에서 설명한 바와 같이 본 실시예의 일 측면에 따르면, 패키지 내 필연적으로 발생하는 저항, 인덕턴스 및 캐패시턴스의 영향을 최소화하여 출력광의 특성을 향상시킬 수 있는 장점이 있다.As described above, according to one aspect of the present embodiment, there is an advantage in that the characteristics of output light can be improved by minimizing the effects of resistance, inductance, and capacitance that inevitably occur within the package.

도 1은 본 발명의 일 실시예에 따른 VCSEL 패키지의 단면도면이다.
도 2는 본 발명의 제1 실시예에 따른 VCSEL 어레이 및 스위치의 구조를 도시한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 스위치 및 복수의 VCSEL 간 회로도이다.
도 4는 본 발명의 일 실시예에 따른 VCSEL의 제1 구조를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 VCSEL의 제2 구조를 도시한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 VCSEL 어레이 및 스위치의 구조를 도시한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 VCSEL 어레이 및 스위치의 구조를 도시한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 VCSEL의 제1 구조를 도시한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 VCSEL의 제2 구조를 도시한 도면이다.
도 10은 본 발명의 제3 실시예에 따른 VCSEL의 제3 구조를 도시한 도면이다.
도 11은 본 발명의 제4 실시예에 따른 스위치 및 복수의 VCSEL 간 회로도이다.
도 12는 본 발명의 제4 실시예에 따른 VCSEL의 구조를 도시한 모식도이다.
도 13은 본 발명의 일 실시예에 따른 VCSEL의 평면도이다.1 is a cross-sectional view of a VCSEL package according to an embodiment of the present invention.
Figure 2 is a diagram showing the structure of a VCSEL array and a switch according to the first embodiment of the present invention.
Figure 3 is a circuit diagram between a switch and a plurality of VCSELs according to the first embodiment of the present invention.
Figure 4 is a diagram showing the first structure of a VCSEL according to an embodiment of the present invention.
Figure 5 is a diagram showing a second structure of a VCSEL according to an embodiment of the present invention.
Figure 6 is a diagram showing the structure of a VCSEL array and a switch according to a second embodiment of the present invention.
Figure 7 is a diagram showing the structure of a VCSEL array and a switch according to a third embodiment of the present invention.
Figure 8 is a diagram showing the first structure of a VCSEL according to the third embodiment of the present invention.
Figure 9 is a diagram showing the second structure of a VCSEL according to the third embodiment of the present invention.
Figure 10 is a diagram showing a third structure of a VCSEL according to a third embodiment of the present invention.
Figure 11 is a circuit diagram between a switch and a plurality of VCSELs according to a fourth embodiment of the present invention.
Figure 12 is a schematic diagram showing the structure of a VCSEL according to the fourth embodiment of the present invention.
Figure 13 is a top view of a VCSEL according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.Since the present invention can make various changes and have various embodiments, specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all changes, equivalents, and substitutes included in the spirit and technical scope of the present invention. While describing each drawing, similar reference numerals are used for similar components.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms such as first, second, A, and B may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, a first component may be named a second component, and similarly, the second component may also be named a first component without departing from the scope of the present invention. The term and/or includes any of a plurality of related stated items or a combination of a plurality of related stated items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에서, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is said to be "connected" or "connected" to another component, it is understood that it may be directly connected to or connected to the other component, but that other components may exist in between. It should be. On the other hand, when it is mentioned that a component is “directly connected” or “directly connected” to another component, it should be understood that there are no other components in between.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terms used in this application are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, terms such as "include" or "have" should be understood as not precluding the existence or addition possibility of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification. .

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as generally understood by a person of ordinary skill in the technical field to which the present invention pertains.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Terms defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and unless explicitly defined in the present application, should not be interpreted in an ideal or excessively formal sense. No.

또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호간 모순되지 않는 범위 내에서 공유될 수 있다.Additionally, each configuration, process, process, or method included in each embodiment of the present invention may be shared within the scope of not being technically contradictory to each other.

도 1은 본 발명의 일 실시예에 따른 VCSEL 패키지의 단면도면이다.1 is a cross-sectional view of a VCSEL package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 VCSEL 패키지(100)는 지지기판(110), VCSEL 어레이(120), 스위치(130), 하우징(140) 및 렌즈(150)를 포함한다.Referring to FIG. 1, the VCSEL package 100 according to an embodiment of the present invention includes a support substrate 110, a VCSEL array 120, a switch 130, a housing 140, and a lens 150.

지지기판(110)은 VCSEL 패키지(100) 내 각 구성을 지지한다.The support substrate 110 supports each component within the VCSEL package 100.

VCSEL 어레이(120)는 복수의 VCSEL이 어레이 형태로 배치되어, 일정한 세기 이상의 광 (또는 레이저)을 수직으로 출력하는 광소자이다. VCSEL 어레이(120)는 일정한 세기 이상의 광을 출력하기 위해, 복수 개, 통상적으로 수십 개 내지 수백 개의 VCSEL을 포함한다.The VCSEL array 120 is an optical device in which a plurality of VCSELs are arranged in an array and vertically output light (or laser) of a certain intensity or higher. The VCSEL array 120 includes a plurality of VCSELs, typically dozens to hundreds, in order to output light of a certain intensity or higher.

스위치(130)는 VCSEL 어레이(120) 내 일정 개수의 VCSEL의 동작 여부를 제어한다. 스위치(130)는 복수의 VCSEL의 동작을 제어하기 위해, VCSEL 패키지(100) 내 복수 개가 포함된다. 예를 들어, VCSEL 어레이(120)가 m*n개의 VCSEL로 구현될 경우, 스위치(130)는 n개 만큼 포함되어, 각 열의 VCSEL의 동작을 제어할 수 있다. The switch 130 controls whether a certain number of VCSELs in the VCSEL array 120 are operated. A plurality of switches 130 are included in the VCSEL package 100 to control the operation of a plurality of VCSELs. For example, when the VCSEL array 120 is implemented with m*n VCSELs, n switches 130 are included to control the operation of the VCSELs in each row.

스위치(130)는 외부로부터 전원신호의 인가여부에 따라 자신이 제어하는 VCSEL로 전원을 공급할지 여부로 VCSEL 동작을 제어한다. 다만, 전술한 대로, 스위치(130)는 n개의 VCSEL로 전원신호의 인가여부를 제어함으로서 동작을 제어하기 때문에, n개의 VCSEL 모두로 전원을 공급할 수 있어야 한다. 이에, 스위치(130)는 갈륨 질화물(GaN) 전계 효과 트랜지스터(FET, 이하에서 "GaN FET"로 약칭함)로 구현될 수 있다. GaN FET은 종래의 일반적인 FET 보다 전류의 전달량이 우수하고, 상대적으로 더 높은 전압을 지원할 수 있으며 보다 빠른 스위칭 속도를 제공할 수 있다. 이에 따라, 스위치(130)는 GaN FET으로 구현되어, 복수의 VCSEL의 동작을 제어할 수 있다.The switch 130 controls the operation of the VCSEL by determining whether to supply power to the VCSEL it controls depending on whether a power signal is applied from the outside. However, as described above, since the switch 130 controls operation by controlling whether or not a power signal is applied to n VCSELs, it must be able to supply power to all n VCSELs. Accordingly, the switch 130 may be implemented as a gallium nitride (GaN) field effect transistor (FET, hereinafter abbreviated as “GaN FET”). GaN FETs have better current transfer capacity than conventional FETs, can support relatively higher voltages, and can provide faster switching speeds. Accordingly, the switch 130 is implemented as a GaN FET and can control the operation of a plurality of VCSELs.

스위치(130)는 VCSEL 어레이(120) 내 각 VCSEL들의 제어를 위해 VCSEL 어레이와 각각 와이어 본딩된다. 다만, 양자(120, 130) 간 이격거리가 길어질수록, 저항, 인덕턴스 또는 캐패시턴스가 증가하기 때문에 VCSEL의 동작 특성이 나빠질 수 있다. 이에, 스위치(130)는 패키지(100) 내에서 VCSEL 어레이(120)에 인접한 형태(기 설정된 반경 내)로 배치됨으로서, 이격거리로 인한 저항, 인덕턴스 또는 캐패시턴스의 증가를 방지한다.The switch 130 is each wire-bonded to the VCSEL array to control each VCSEL in the VCSEL array 120. However, as the separation distance between the two (120, 130) increases, resistance, inductance, or capacitance increases, so the operating characteristics of the VCSEL may deteriorate. Accordingly, the switch 130 is arranged adjacent to the VCSEL array 120 (within a preset radius) within the package 100, thereby preventing an increase in resistance, inductance, or capacitance due to the separation distance.

하우징(140)은 외력으로부터 VCSEL 어레이(120) 및 스위치(130)를 보호하고, 렌즈(150)를 배치시킨다. 하우징(140)은 지지기판(110)의 최외곽에 배치되어, 패키지(100) 내부에 VCSEL 어레이(120) 및 스위치(130)가 배치될 수 있도록 한다.The housing 140 protects the VCSEL array 120 and the switch 130 from external forces and arranges the lens 150. The housing 140 is disposed on the outermost side of the support substrate 110 so that the VCSEL array 120 and the switch 130 can be disposed inside the package 100.

하우징(140)은 단차(145)를 구비하여, 단차(145) 상으로 렌즈(150)가 배치되어 고정될 수 있도록 한다.The housing 140 is provided with a step 145 so that the lens 150 can be placed and fixed on the step 145.

렌즈(150)는 VCSEL 어레이(120)가 광을 출력하는 방향으로의 전방(상부)에 배치되어, VCSEL 어레이(120)에서 출력되는 광의 경로를 변환한다.The lens 150 is disposed in front (above) of the VCSEL array 120 in the direction in which it outputs light, and converts the path of light output from the VCSEL array 120.

VCSEL 어레이(120) 및 스위치(130)는 도 2 내지 11을 참조하여 후술할 구조를 가짐에 따라, VCSEL 패키지(100)는 우수한 품질의 광을 출력할 수 있다.Since the VCSEL array 120 and the switch 130 have a structure that will be described later with reference to FIGS. 2 to 11, the VCSEL package 100 can output light of excellent quality.

도 2는 본 발명의 제1 실시예에 따른 VCSEL 어레이 및 스위치의 구조를 도시한 도면이고, 도 3은 본 발명의 제1 실시예에 따른 스위치 및 복수의 VCSEL 간 회로도이다.FIG. 2 is a diagram showing the structure of a VCSEL array and a switch according to the first embodiment of the present invention, and FIG. 3 is a circuit diagram between a switch and a plurality of VCSELs according to the first embodiment of the present invention.

도 2를 참조하면, 전술한 대로 VCSEL 어레이(120)는 m*n개의 VCSEL(120aa 내지 120mn)로 구현된다. 각 열의 VCSEL(120aa 내지 120ma, ... 120an 내지 120mn)은 공통전극(210a 내지 210n)으로 연결되며, 각 공동전극으로 스위치(130a 내지 130n)이 연결(와이어 본딩)되며 각 열의 VCSEL의 동작을 제어한다. 각 열의 VCSEL들 상호 간에는 격리(Isolation)되어 있어 서로 영향을 미치지 않기에, 스위치(130a 내지 130n)는 도 2에 도시된 바와 같이, VCSEL 어레이(120) 내 열의 개수만큼 포함되어, 각 열에 포함된 VCSEL의 동작을 일괄적으로 제어한다.Referring to FIG. 2, as described above, the VCSEL array 120 is implemented with m*n VCSELs (120aa to 120mn). The VCSELs (120aa to 120ma, ... 120an to 120mn) in each column are connected to common electrodes (210a to 210n), and switches (130a to 130n) are connected (wire bonding) to each common electrode to control the operation of the VCSEL in each column. Control. Since the VCSELs in each row are isolated from each other and do not affect each other, the switches 130a to 130n are included as many as the number of rows in the VCSEL array 120, as shown in FIG. 2, and the switches 130a to 130n are included in each row. Controls the operation of VCSEL in batches.

도 3에 도시된 바와 같이, 각 열의 VCSEL 들은 상호 간에 병렬로 연결되어 있으며, (병렬로 연결된) 각 VCSEL들은 일 측으로 스위치(130)와, 나머지 측으로는 접지단(미도시)과 연결된다. 이에, 스위치(130)가 단락되며 VCSEL들의 일측으로 전원이 공급되면, 해당 열의 VCSEL들이 모두 동작할 수 있다. As shown in FIG. 3, VCSELs in each row are connected to each other in parallel, and each VCSEL (connected in parallel) is connected to the switch 130 on one side and to a ground terminal (not shown) on the other side. Accordingly, when the switch 130 is shorted and power is supplied to one side of the VCSELs, all VCSELs in the corresponding row can operate.

각 열의 VCSEL들이 병렬로 연결되어 있기 때문에, 해당 열의 VCSEL이 동작하기 위해서는 상당량의 전류가 전달될 수 있어야 한다. 이에, 스위치(130)는 GaN FET로 구현됨에 따라 이를 해결할 수 있다.Since the VCSELs in each row are connected in parallel, a significant amount of current must be able to be transmitted in order for the VCSELs in that row to operate. Accordingly, the switch 130 can solve this problem by being implemented with GaN FET.

VCSEL 어레이(120) 내 각 VCSEL은 도 4 또는 도 5에 도시된 구조를 갖는다.Each VCSEL in the VCSEL array 120 has the structure shown in FIG. 4 or FIG. 5.

도 4는 본 발명의 일 실시예에 따른 VCSEL의 제1 구조를 도시한 도면이다.Figure 4 is a diagram showing the first structure of a VCSEL according to an embodiment of the present invention.

도 4a 및 도 4b 를 참조하면, 제1 전극(210), n타입 기판(410), 제1 반사층(420), 캐비티층(430), 산화막층(440), 제2 반사층(450), 절연막(460) 및 제2 전극을 포함한다.Referring to FIGS. 4A and 4B, a first electrode 210, an n-type substrate 410, a first reflective layer 420, a cavity layer 430, an oxide layer 440, a second reflective layer 450, and an insulating layer. 460 and a second electrode.

n타입 기판(410)은 자신의 상단에 제1 반사층(420)이 성장할 수 있도록 한다. n타입 기판(410)은 제1 반사층(420)과 동일한 극성의 도펀트로 도핑되어 있어, 제1 반사층(420)이 자신의 상단에 성장할 수 있도록 한다.The n-type substrate 410 allows the first reflective layer 420 to grow on top of the n-type substrate 410. The n-type substrate 410 is doped with a dopant of the same polarity as the first reflective layer 420, allowing the first reflective layer 420 to grow on top of the n-type substrate 410.

제1 반사층(420)은 n형 도펀트가 도핑된 n형 반도체층으로 구현될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs 등 다양한 성분으로 구현될 수 있다. 제1 반사층(420)은 복수의 DBR(Distributed Bragg Reflector, 또는 '분산 브래그 리플렉터') 페어로 구성된다. DBR 페어는 85 내지 100%의 높은 알루미늄(Al) 비율을 포함하는 고 알루미늄 구성층(High Al Composition Layer)과 0 내지 20%의 낮은 알루미늄 비율을 포함하는 저 알루미늄 구성층(High Al Composition Layer)을 하나의 페어로 하여 복수 개로 구현된다. 제1 반사층(420)은 제2 반사층(450)보다 더 많은 DBR 페어수를 포함하여, 상대적으로 더 높은 반사도(Reflectivity)를 갖는다. 이에, 캐비티층(430)에서 발진되는 광 또는 레이저는 상대적으로 페어수가 적어 낮은 반사도를 갖는 제2 반사층(450) 방향으로 발진된다. The first reflective layer 420 may be implemented as an n-type semiconductor layer doped with an n-type dopant, and may be implemented with various components such as AlGaAs, a semiconductor material containing Al. The first reflective layer 420 is composed of a plurality of Distributed Bragg Reflector (DBR) pairs. The DBR pair has a high Al Composition Layer containing a high aluminum (Al) percentage of 85 to 100% and a low Al Composition Layer containing a low aluminum percentage of 0 to 20%. It is implemented as multiple pairs. The first reflective layer 420 includes a larger number of DBR pairs than the second reflective layer 450 and has relatively higher reflectivity. Accordingly, the light or laser oscillated from the cavity layer 430 is oscillated in the direction of the second reflective layer 450, which has a relatively small number of pairs and has low reflectivity.

캐비티층(430)은 제2 반사층(450)에서 생성된 정공과 제1 반사층(420)에서 생성된 전자가 만나 재결합하는 층으로서, 전자와 정공의 재결합에 의해 빛이 생성된다. 캐비티층(430)은 단일양자우물(Single Quantum Well, SQW) 또는 복수 개의 양자우물층을 갖는 다중양자우물(Multiple Quantum Well, MQW) 구조를 포함할 수 있다. 다중양자우물 구조를 포함할 경우, 캐비티층(430)은 에너지 밴드가 서로 다른 우물층(미도시)과 장벽층(미도시)이 교대로 한번 또는 그 이상 적층되는 구조를 갖는다. 캐비티층(430)의 우물층(미도시)/장벽층(미도시)은 InGaAs/AlGaAs, InGaAs/GaAs 또는 GaAs/AlGaAs 등으로 구성될 수 있다. The cavity layer 430 is a layer where holes generated in the second reflective layer 450 and electrons generated in the first reflective layer 420 meet and recombine, and light is generated by the recombination of electrons and holes. The cavity layer 430 may include a single quantum well (SQW) structure or a multiple quantum well (MQW) structure having a plurality of quantum well layers. When it includes a multi-quantum well structure, the cavity layer 430 has a structure in which well layers (not shown) and barrier layers (not shown) with different energy bands are alternately stacked once or more. The well layer (not shown)/barrier layer (not shown) of the cavity layer 430 may be composed of InGaAs/AlGaAs, InGaAs/GaAs, or GaAs/AlGaAs.

산화막층(440)은 산화(Oxidation)공정을 거치며 일정 길이의 산화된 부분이 형성되며, 산화된 부분의 길이에 따라 출력되는 레이저의 특성 및 개구부의 직경을 결정한다. 산화막층(440)은 제1 반사층(420) 및 제2 반사층(450)보다 높은 농도의 알루미늄(Al)으로 구성된다. 알루미늄 농도가 높을수록, 산화되는 속도가 증가한다. 산화막층(440)이 양 반사부(420, 450)보다 상대적으로 높은 알루미늄 농도로 구현됨에 따라, 추후 산화를 진행함에 있어 선택적으로 산화를 진행할 수 있게 된다. 예를 들어, 산화막층(440)은 Al 비율이 98% 이상의 AlGaAs로 구현되며, 각 반사부(420, 450)는 Al 비율이 0%~100% 사이의 AlGaAs로 구현될 수 있다. 도 2에는 산화막층(440)이 제2 반사층(450)에 인접한 위치에 형성되어 있는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니고, 제1 반사층(420)에 인접한 위치 또는 제1 반사층(420) 및 제2 반사층(450)에 인접한 양 위치 모두에 형성될 수도 있다.The oxide layer 440 goes through an oxidation process to form an oxidized part of a certain length, and the length of the oxidized part determines the characteristics of the output laser and the diameter of the opening. The oxide layer 440 is composed of aluminum (Al) with a higher concentration than the first reflective layer 420 and the second reflective layer 450. The higher the aluminum concentration, the faster it oxidizes. As the oxide layer 440 is implemented with a relatively higher aluminum concentration than both reflectors 420 and 450, oxidation can be selectively performed later. For example, the oxide layer 440 may be implemented with AlGaAs with an Al ratio of 98% or more, and each reflector 420 and 450 may be implemented with AlGaAs with an Al ratio between 0% and 100%. In FIG. 2, the oxide layer 440 is shown as being formed at a location adjacent to the second reflective layer 450, but the oxide layer 440 is not necessarily limited thereto, and may be formed at a location adjacent to the first reflective layer 420 or at a location adjacent to the first reflective layer 420. and may be formed at both positions adjacent to the second reflective layer 450.

제2 반사층(450)는 p형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. 제2 반사층(450)도 마찬가지로 복수의 DBR 페어로 구성된다. 다만, 전술한 대로, 제1 반사층(420)보다 상대적으로 적은 개수의 DBR 페어를 포함하기에 상대적으로 낮은 반사도를 갖는다. 이에, 캐비티층(430)에서 발진되는 광 또는 레이저는 상대적으로 페어 수가 적어 낮은 반사도를 갖는 제2 반사층(450) 방향으로 발진된다.The second reflective layer 450 may be implemented as a p-type semiconductor layer doped with a p-type dopant and may be made of AlGaAs, a semiconductor material containing Al. The second reflective layer 450 is also composed of a plurality of DBR pairs. However, as described above, it has a relatively low reflectivity because it includes a relatively smaller number of DBR pairs than the first reflective layer 420. Accordingly, the light or laser oscillated from the cavity layer 430 is oscillated in the direction of the second reflective layer 450, which has a relatively small number of pairs and has low reflectivity.

절연막(460)은 제2 반사층(450) 상부에 코팅된 후 큐어링되어, VCSEL(120)을 고정시키고 외부 환경으로의 노출을 방지한다. 절연막(460)은 SiO2, Si3N4 또는 Al2O3 등으로 구현되어 전술한 동작을 수행할 수 있다. 절연막(460)의 두께는 출력되는 광의 파장대역의 1/4 내외로 구현될 수 있다.The insulating film 460 is coated on the second reflective layer 450 and then cured to fix the VCSEL 120 and prevent exposure to the external environment. The insulating film 460 may be implemented with SiO 2 , Si 3 N 4 , or Al 2 O 3 to perform the above-described operation. The thickness of the insulating film 460 may be approximately 1/4 of the wavelength band of the output light.

절연막(460)은 제2 반사층(450)과 제1 전극(210)이 전기적으로 연결될 수 있도록, 홀(465)을 포함한다.The insulating film 460 includes a hole 465 so that the second reflective layer 450 and the first electrode 210 can be electrically connected.

절연막(460)에 홀(465)이 형성되며, 홀(465)에 메탈패드 및 제1 전극(210)이 배치되어, 제2 반사층(450)과 제1 전극(210)이 전기적으로 연결된다. 제1 전극(210)은 VCSEL 어레이의 각 열에 배치된 VCSEL들 모두에 배치되어 공동전극으로 이용되며, VCSEL의 상부로 드러날 수 있어 스위치(130)와 연결(와이어 본딩)될 수 있다. A hole 465 is formed in the insulating film 460, and a metal pad and the first electrode 210 are disposed in the hole 465, so that the second reflective layer 450 and the first electrode 210 are electrically connected. The first electrode 210 is disposed on all of the VCSELs arranged in each row of the VCSEL array and is used as a common electrode, and can be exposed on the top of the VCSEL to be connected (wire bonded) to the switch 130.

제1 전극은 홀(465)을 거쳐 p형 반도체층으로 구현되는 제2 반사층(450)과 전기적으로 연결되기 때문에, 애노드로 구현된다.Since the first electrode is electrically connected to the second reflective layer 450 implemented as a p-type semiconductor layer through the hole 465, it is implemented as an anode.

n타입 기판(410)의 하단(광이 출력되는 방향의 반대방향)으로 제2 전극(470)이 형성된다. 제2 전극(470)은 특정 열의 VCSEL 뿐만 아니라, VCSEL 어레이 내 모든 VCSEL들에 공통적으로 사용되는 전극으로서, n타입 기판(410)을 거쳐 제1 반사층(420)과 전기적으로 연결된다. 이에, 제2 전극(470)은 캐소드로 구현된다.A second electrode 470 is formed at the bottom of the n-type substrate 410 (opposite the direction in which light is output). The second electrode 470 is an electrode commonly used not only for VCSELs in a specific row but also for all VCSELs in a VCSEL array, and is electrically connected to the first reflective layer 420 via the n-type substrate 410. Accordingly, the second electrode 470 is implemented as a cathode.

제1 전극(210)이 VCSEL 상부로 드러나며 애노드로 구현되기 때문에, 스위치는 p 타입 GaN FET로 구현된다. 다만, p타입 GaN FET은 n타입 GaN FET에 비해 상대적으로 크기가 커지고 구동 전류가 작아질 수 있다. 이에, VCSEL은 도 5에 도시된 바와 같이 구현될 수 있다. Since the first electrode 210 is exposed above the VCSEL and is implemented as an anode, the switch is implemented as a p-type GaN FET. However, the p-type GaN FET may be relatively larger in size and have a smaller driving current than the n-type GaN FET. Accordingly, VCSEL can be implemented as shown in FIG. 5.

도 5는 본 발명의 일 실시예에 따른 VCSEL의 제2 구조를 도시한 도면이다.Figure 5 is a diagram showing a second structure of a VCSEL according to an embodiment of the present invention.

도 5를 참조하면, VCSEL(120)은 도 4에 도시된 그것과 유사한 구조를 가지나, n타입 기판(410) 대신 p타입 기판(480)이 배치되며, 기판(480) 상으로 제2 반사층(450), 캐비티층(430), 산화막층(440) 및 제1 반사층(420) 순으로 성장한다. 이에 따라, VCSEL의 상부에서 제1 반사층(420)과 전기적으로 연결될 제1 전극(210)은 캐소드로 구현되며, p타입 기판(480)의 하단에는 애노드로 구현되는 제2 전극(475)이 배치된다.Referring to FIG. 5, the VCSEL 120 has a structure similar to that shown in FIG. 4, but a p-type substrate 480 is disposed instead of the n-type substrate 410, and a second reflective layer ( 450), the cavity layer 430, the oxide layer 440, and the first reflective layer 420 grow in that order. Accordingly, the first electrode 210 to be electrically connected to the first reflective layer 420 at the top of the VCSEL is implemented as a cathode, and the second electrode 475 implemented as an anode is disposed at the bottom of the p-type substrate 480. do.

이에 따라, 스위치(130)와 와이어 본딩될 수 있도록 VCSEL의 상부로 노출되는 제1 전극(210)은 캐소드가 된다. 이에 따라, 스위치(130)는 n타입 GaN FET으로 구현될 수 있다. 이에 따라, VCSEL 패키지(110) 내에 n타입 GaN FET이 스위치(130)로 구현될 수 있어, 상대적으로 크기가 작아질 수 있으면서도 동작 효율은 보다 우수해질 수 있다. Accordingly, the first electrode 210 exposed to the top of the VCSEL so that it can be wire bonded to the switch 130 becomes a cathode. Accordingly, the switch 130 may be implemented as an n-type GaN FET. Accordingly, the n-type GaN FET can be implemented as the switch 130 in the VCSEL package 110, so that the size can be relatively small and the operating efficiency can be improved.

또한, VCSEL 자체의 저항값이 작아지며, VCSEL의 광 특성이 더 향상될 수 있다.Additionally, the resistance value of the VCSEL itself decreases, and the optical characteristics of the VCSEL can be further improved.

도 6은 본 발명의 제2 실시예에 따른 VCSEL 어레이 및 스위치의 구조를 도시한 도면이다.Figure 6 is a diagram showing the structure of a VCSEL array and a switch according to a second embodiment of the present invention.

도 6을 참조하면, 본 발명의 제2 실시예에 따른 VCSEL 어레이는 도 2를 참조하여 전술한 VCSEL 어레이 내에서 각 열을 2개로 분리되며, 분리된 열 각각에 스위치가 연결된 형태를 갖는다. 도 3을 참조하여 설명한 바와 같이, VCSEL 어레이 내 각 열에 배치된 VCSEL들은 병렬 형태를 갖는다. Referring to FIG. 6, the VCSEL array according to the second embodiment of the present invention has each column within the VCSEL array described above with reference to FIG. 2 divided into two, and a switch is connected to each of the separated columns. As described with reference to FIG. 3, VCSELs arranged in each column within the VCSEL array have a parallel shape.

이때, 병렬로 연결된 VCSEL의 개수가 증가할수록, 해당 열로 전달되어야 하는 전류의 크기는 커져야만 한다. 스위치(130)로 GaN FET이 사용된다 하더라도 전류 허용량이 존재하는데, 각 열에 배치된 VCSEL의 개수에 따라 허용량을 초과하는 경우가 발생할 수 있다.At this time, as the number of VCSELs connected in parallel increases, the amount of current that must be transferred to the corresponding column must increase. Even if a GaN FET is used as the switch 130, there is a current allowance, which may exceed the allowance depending on the number of VCSELs arranged in each row.

또한, 동일한 제조과정을 거치며 VCSEL들이 제조된다 하더라도, 각 VCSEL마다 내부 저항값이 상이해질 수 있다. 각 열에 배치된 VCSEL에 전류가 균등하게 분배되어야 광 특성이나 각 소자들의 수명에 악영향이 미치지 않게 된다. 그러나 전술한 대로, VCSEL의 내부 저항값이 달라질 경우, 각 VCSEL은 병렬 연결되기 때문에 저항값이 작은 VCSEL로 더 많은 전류가 흐르고 저항값이 더 큰 VCSEL로는 더 적은 전류가 흐르게 된다. Additionally, even if VCSELs are manufactured through the same manufacturing process, the internal resistance value may be different for each VCSEL. Current must be distributed equally to the VCSELs placed in each row to avoid adverse effects on the optical characteristics or the lifespan of each element. However, as described above, when the internal resistance value of the VCSEL varies, each VCSEL is connected in parallel, so more current flows to the VCSEL with a lower resistance value and less current flows to the VCSEL with a higher resistance value.

이러한 문제를 완화하고자, 본 발명의 제2 실시예에 따른 VCSEL 어레이(100)는 각 열에 배치된 VCSEL을 2개로 분리한다. 즉, m*n 형태를 갖는 VCSEL 어레이가 m/2 * 2n의 형태로 구현되며, 스위치(130)가 2n개 만큼 포함된다. 이에 따라, 상대적으로 각 열로 전달되어야 하는 전류량도 감소할 수 있고, 저항값의 편차도 개수가 줄어듦으로 인해 줄어들 수 있다.To alleviate this problem, the VCSEL array 100 according to the second embodiment of the present invention separates the VCSELs arranged in each row into two. That is, a VCSEL array having an m*n shape is implemented in the form of m/2*2n, and includes as many as 2n switches 130. Accordingly, the amount of current that must be transmitted to each column can be relatively reduced, and the variation in resistance value can also be reduced by reducing the number.

도 7은 본 발명의 제3 실시예에 따른 VCSEL 어레이 및 스위치의 구조를 도시한 도면이다.Figure 7 is a diagram showing the structure of a VCSEL array and a switch according to a third embodiment of the present invention.

도 7을 참조하면, 본 발명의 제3 실시예에 따른 VCSEL 어레이(120)는 제1 실시예에 따른 VCSEL 어레이와 같이 각 열에 복수의 VCSEL이 구현되되, 제1 전극과 제2 전극 모두가 상부로 드러나는 형태를 갖는다. VCSEL 어레이(120) 내 각 열은 각 열에 대해 제1 공통전극(710)과 제2 공통전극(720)을 갖는다. 어느 하나의 공통전극과 스위치(130)가 연결되며, 나머지 공통전극의 일 위치(예를 들어, 715)와 접지단이 연결된다. Referring to FIG. 7, the VCSEL array 120 according to the third embodiment of the present invention is implemented with a plurality of VCSELs in each row like the VCSEL array according to the first embodiment, but both the first electrode and the second electrode are located at the top. It has a form that is revealed as. Each row in the VCSEL array 120 has a first common electrode 710 and a second common electrode 720 for each row. One common electrode is connected to the switch 130, and a position (for example, 715) of the remaining common electrode is connected to the ground terminal.

상부로 전극 모두가 드러나는 형태를 갖는 VCSEL은 도 8 내지 10과 같이 구현될 수 있다.A VCSEL with all electrodes exposed at the top can be implemented as shown in FIGS. 8 to 10.

도 8은 본 발명의 제3 실시예에 따른 VCSEL의 제1 구조를 도시한 도면이다.Figure 8 is a diagram showing the first structure of a VCSEL according to the third embodiment of the present invention.

도 8a를 참조하면, 본 발명의 제3 실시예에 따른 VCSEL(120)은 n타입 기판(410), 제1 반사층(420), 캐비티층(430), 산화막층(440), 제2 반사층(450), 절연막(460), 제1 전극(710), 제2 전극(720) 및 무도핑 기판(810)을 포함한다.Referring to FIG. 8A, the VCSEL 120 according to the third embodiment of the present invention includes an n-type substrate 410, a first reflective layer 420, a cavity layer 430, an oxide layer 440, and a second reflective layer ( 450), an insulating film 460, a first electrode 710, a second electrode 720, and an undoped substrate 810.

본 발명의 제3 실시예에 따른 VCSEL(120)은 본 발명의 제1 실시예에 따른 VCSEL과 같이 도핑된 기판이 VCSEL 내 각 층을 지지하는 것이 아니라, 도핑되지 않은(Umndoped) 기판인 무도핑 기판(810)으로 각 층을 지지한다.Unlike the VCSEL according to the first embodiment of the present invention, the VCSEL 120 according to the third embodiment of the present invention does not have a doped substrate supporting each layer in the VCSEL, but is an undoped substrate that is undoped. Each layer is supported by a substrate 810.

무도핑 기판(810) 상에 n타입 기판(410), 제1 반사층(420), 캐비티층(430), 산화막층(440), 제2 반사층(450), 절연막(460) 및 제2 전극(720)이 배치된다.On the undoped substrate 810, an n-type substrate 410, a first reflective layer 420, a cavity layer 430, an oxide layer 440, a second reflective layer 450, an insulating layer 460, and a second electrode ( 720) is deployed.

한편, n타입 기판(410)상에 제1 반사층(420)이 배치된 영역 외의 나머지 영역(예를 들어, 양 끝단)에 제1 전극(710)이 배치된다. n타입 기판(410)상에 제1 전극(710)이 배치된 후(n타입 기판(410)상에 420 내지 460도 모두 배치된 후), 절연막(460)이 코팅된다. 이에 따라, 제1 전극(710)은 n타입 기판(410)과 절연막(460) 사이에 위치하게 된다. Meanwhile, the first electrode 710 is disposed on the n-type substrate 410 in the remaining area (eg, both ends) other than the area where the first reflective layer 420 is disposed. After the first electrode 710 is disposed on the n-type substrate 410 (after being disposed at all angles of 420 to 460 degrees on the n-type substrate 410), an insulating film 460 is coated. Accordingly, the first electrode 710 is located between the n-type substrate 410 and the insulating film 460.

제1 전극(720)은 캐소드로, 제2 전극(720)은 애노드로 구현되며, 양 전극(710, 720) 모두 각 열의 VCSEL에 대해 공통전극으로 구현된다. 제1 전극(710)은 일 위치(715)에서 절연막(460) 외부로 드러나며 전원과 연결될 수 있다. 이에 따라, 제2 전극(720)과 전기적으로 연결(와이어 본딩)되는 스위치(130)는 p타입 GaN FET으로 구현될 수 있다.The first electrode 720 is implemented as a cathode, the second electrode 720 is implemented as an anode, and both electrodes 710 and 720 are implemented as a common electrode for the VCSEL of each row. The first electrode 710 is exposed outside the insulating film 460 at one position 715 and can be connected to a power source. Accordingly, the switch 130 that is electrically connected (wire bonded) to the second electrode 720 may be implemented as a p-type GaN FET.

한편, 도 8b에 도시된 바와 같이 VCSEL은 제2 실시예에 따른 VCSEL과 같은 구조로 구현될 수 있다. 즉, 무도핑 기판 상에, p타입 기판(480), 제2 반사층(450) 및 제1 전극(710), 캐비티층(430), 산화막층(440), 제1 반사층(420), 절연막(460) 및 제2 전극(720)이 배치될 수 있다. 이에 따라, 제1 전극(710)과 제2 전극(720)의 극성이 달라지며, 스위치(130)가 n타입 GaN FET으로 구현될 수 있다.Meanwhile, as shown in FIG. 8B, the VCSEL may be implemented with the same structure as the VCSEL according to the second embodiment. That is, on the undoped substrate, a p-type substrate 480, a second reflective layer 450 and a first electrode 710, a cavity layer 430, an oxide layer 440, a first reflective layer 420, and an insulating layer ( 460) and the second electrode 720 may be disposed. Accordingly, the polarity of the first electrode 710 and the second electrode 720 changes, and the switch 130 can be implemented as an n-type GaN FET.

도 9는 본 발명의 제3 실시예에 따른 VCSEL의 제2 구조를 도시한 도면이다.Figure 9 is a diagram showing the second structure of a VCSEL according to the third embodiment of the present invention.

도 9를 참조하면, 제2 구조를 갖는 VCSEL(120)은 도 8에 도시된 제1 구조를 갖는 VCSEL(120)과 유사한 구조를 갖되, 절연막(460)이 제1 전극이 배치되는 위치에 추가적인 홀(465b)을 포함한다. 이에 따라, 홀(465b)에도 메탈패드 및 제1 전극(710)이 배치되며, 제1 전극(710)이 외부로 드러날 수 있다.Referring to FIG. 9, the VCSEL 120 having the second structure has a similar structure to the VCSEL 120 having the first structure shown in FIG. 8, but the insulating film 460 is added at the position where the first electrode is disposed. Includes hole 465b. Accordingly, a metal pad and the first electrode 710 are also disposed in the hole 465b, and the first electrode 710 may be exposed to the outside.

이와 같은 구조에 따라, 제2 구조를 갖는 VCSEL 내 제1 전극은 일 위치(715)에서 외부로 드러날 필요 없이 각 VCSEL 모두에서 외부로 드러날 수 있다.According to this structure, the first electrode in the VCSEL having the second structure can be exposed to the outside in all of the VCSELs without having to be exposed to the outside at one location 715.

제2 구조를 갖는 VCSEL(120)도 마찬가지로, 도 9b에 도시된 바와 같이, 무도핑 기판(810) 상에 각 층이 배치되는 순서와 기판의 종류(480)가 달라지며, 제1 전극(710)과 제2 전극(720)의 극성이 달라질 수 있다.Likewise, in the VCSEL 120 having the second structure, as shown in FIG. 9B, the order in which each layer is arranged on the undoped substrate 810 and the type of substrate 480 are different, and the first electrode 710 ) and the polarity of the second electrode 720 may be different.

도 10은 본 발명의 제3 실시예에 따른 VCSEL의 제3 구조를 도시한 도면이다.Figure 10 is a diagram showing a third structure of a VCSEL according to a third embodiment of the present invention.

도 10a를 참조하면, 제3 구조를 갖는 VCSEL(120)은 n타입 기판(410)을 무도핑 기판(810) 상이 아닌 제1 반사층(420) 사이에 구비할 수 있다. 즉, n타입 기판(410)은 제1 반사층(420)의 일 DRB 페어 내에 형성될 수 있다. 또한, 제2 반사층(450), 캐비티층(440) 및 산화막층(430) 및 n타입 기판(410)의 양단의 일 면적에 식각이 수행되며, VCSEL(120)은 메사 구조를 가질 수 있다. 다만, n타입 기판(410)에 대해서는 높이 방향(광이 출력되는 방향)으로 일부까지만 식각이 수행되며, n타입 기판(410)에서 층이 형성되며 메사 구조를 갖는다.Referring to FIG. 10A, the VCSEL 120 having the third structure may include the n-type substrate 410 between the first reflective layers 420 instead of on the undoped substrate 810. That is, the n-type substrate 410 may be formed within one DRB pair of the first reflective layer 420. Additionally, etching is performed on one area of the second reflective layer 450, the cavity layer 440, the oxide layer 430, and both ends of the n-type substrate 410, and the VCSEL 120 may have a mesa structure. However, for the n-type substrate 410, etching is performed only partially in the height direction (the direction in which light is output), and a layer is formed on the n-type substrate 410 and has a mesa structure.

절연막(460)은 제2 전극(720)과 제2 반사층(450)이 전기적으로 연결될 수 있도록 하는 홀(465a) 및 제1 전극(710)과 n타입 기판(410)과 제1 반사층(420)이 전기적으로 연결될 수 있도록 하는 홀(465b)을 포함한다. 이에, 절연막(460)은 각 전극(710, 720)이 직접 반사층으로 또는 도핑된 기판을 거쳐 반사층으로 연결될 수 있도록 한다.The insulating film 460 has a hole 465a that allows the second electrode 720 and the second reflective layer 450 to be electrically connected, and the first electrode 710, the n-type substrate 410, and the first reflective layer 420. It includes a hole 465b that allows electrical connection. Accordingly, the insulating film 460 allows each electrode 710 and 720 to be connected to the reflective layer directly or through a doped substrate.

이와 같은 구조를 가짐에 따라, VCSEL(120)의 전체적인 높이(광을 출력하는 방향)이 작아질 수 있다. VCSEL의 높이가 작아짐은 메탈 적층공정 등 VCSEL의 제조 공정상에서 다양한 이점을 불러올 수 있다.By having this structure, the overall height (direction of outputting light) of the VCSEL 120 can be reduced. Reducing the height of the VCSEL can bring various advantages in the VCSEL manufacturing process, such as the metal lamination process.

또한, 캐비티층(440) 및 산화막층(430)에 근접하여 전원이 인가될 수 있기 때문에, 빔 프로파일이 향상될 수 있으며, n타입 기판(410)의 하부 반사층(420)은 도핑되지 않도록 구현될 수도 있어, 반사층에서의 광 흡수를 최소화할 수 있다.In addition, because power can be applied close to the cavity layer 440 and the oxide layer 430, the beam profile can be improved, and the lower reflective layer 420 of the n-type substrate 410 can be implemented so as not to be doped. Therefore, light absorption in the reflective layer can be minimized.

제3 구조를 갖는 VCSEL(120)도 마찬가지로, 도 10b에 도시된 바와 같이 무도핑 기판(810) 상에 각 층이 배치되는 순서와 기판의 종류(480)가 달라지며, 제1 전극(710)과 제2 전극(720)의 극성이 달라질 수 있다.Likewise, in the VCSEL 120 having the third structure, the order in which each layer is arranged on the undoped substrate 810 and the type of substrate 480 are different, as shown in FIG. 10b, and the first electrode 710 The polarity of the and second electrodes 720 may be different.

도 11은 본 발명의 제4 실시예에 따른 스위치 및 복수의 VCSEL 간 회로도이다.Figure 11 is a circuit diagram between a switch and a plurality of VCSELs according to a fourth embodiment of the present invention.

도 11을 참조하면, VCSEL 어레이(120) 내 각 열의 VCSEL들은 병렬이 아닌 직렬로 연결될 수 있다. 각 열의 VCSEL들이 직렬로 연결될 경우, 병렬로 연결되는 경우와 달리 과도한 전류가 어레이 상으로 흐를 필요가 없으며, 내부저항 차이로 인해 각 VCSEL에 흐르는 전류량이 달라지지 않을 수 있다.Referring to FIG. 11, VCSELs in each column within the VCSEL array 120 may be connected in series rather than in parallel. When the VCSELs in each row are connected in series, unlike when they are connected in parallel, excessive current does not need to flow through the array, and the amount of current flowing through each VCSEL may not vary due to differences in internal resistance.

도 12는 본 발명의 제4 실시예에 따른 VCSEL의 구조를 도시한 모식도이다.Figure 12 is a schematic diagram showing the structure of a VCSEL according to the fourth embodiment of the present invention.

도 12를 참조하면, 본 발명의 제4 실시예에 따른 VCSEL은 본 발명의 제1 내지 제3 실시예에 따른 VCSEL의 구조를 가질 수 있다. 다만, 동일한 열에서 특정 VCSEL의 제1 전극은 인접한 다른 VCSEL의 제2 전극과 연결되며, 동일한 열 내의 각 VCSEL들은 직렬로 연결될 수 있다.Referring to FIG. 12, the VCSEL according to the fourth embodiment of the present invention may have the structure of the VCSEL according to the first to third embodiments of the present invention. However, the first electrode of a specific VCSEL in the same row is connected to the second electrode of another adjacent VCSEL, and each VCSEL in the same row may be connected in series.

도 13은 본 발명의 일 실시예에 따른 VCSEL의 평면도이다.Figure 13 is a top view of a VCSEL according to an embodiment of the present invention.

도 13을 참조하면, 도 4 및 5, 도 8 내지 10, 도 12를 참조하여 설명한 VCSEL은 단일 메사를 갖는 형태였다. 다만, 이에 한정되는 것은 아니고, 각 VCSEL 하나의 셀(120)에 복수 개의 메사(1110)가 포함되어 있는 형태로 구현될 수도 있다. 이에 따라, VCSEL 어레이의 출력량이 향상될 수 있다.Referring to FIG. 13, the VCSEL described with reference to FIGS. 4 and 5, 8 to 10, and 12 had a single mesa. However, it is not limited to this, and each VCSEL cell 120 may be implemented in such a way that a plurality of mesas 1110 are included. Accordingly, the output amount of the VCSEL array can be improved.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an illustrative explanation of the technical idea of this embodiment, and those skilled in the art will be able to make various modifications and variations without departing from the essential characteristics of this embodiment. Accordingly, the present embodiments are not intended to limit the technical idea of the present embodiment, but rather to explain it, and the scope of the technical idea of the present embodiment is not limited by these examples. The scope of protection of this embodiment should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of this embodiment.

100: VCSEL 패키지
110: 기판
120: VCSEL 어레이
130: 스위치
140: 하우징
145: 단차
150: 렌즈
210, 470, 710, 720: 전극
410: n타입 기판
420: 제1 반사층
430: 캐비티층
440: 산화막층
450: 제2 바사층
460: 절연막
465: 홀
480: p타입 기판
810: 무도핑 기판100: VCSEL package
110: substrate
120: VCSEL array
130: switch
140: housing
145: step
150: Lens
210, 470, 710, 720: electrodes
410: n-type substrate
420: first reflective layer
430: Cavity layer
440: Oxide layer
450: Second Vasa Formation
460: insulating film
465: hall
480: p-type substrate
810: Undoped substrate

Claims (16)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete VCSEL 어레이에 있어서,
m개의 행과 n개의 열을 가지고, 각 열마다 병렬로 연결된 VCSEL을 포함하며,
상기 VCSEL은,
무도핑 기판;
상기 무도핑 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
메사 구조를 가지며, 상기 제1 반사부의 일 DBR 페어 내 형성되는 제1 기판;
상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층;
상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층;
상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극;
상기 제1 기판과 전기적으로 연결되어, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극; 및
상기 제2 반사부 및 상기 제2 전극 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층 및 상기 제2 전극을 외부로부터 보호하는 절연막을 포함하는 것을 특징으로 하는 VCSEL 어레이.In the VCSEL array,
It has m rows and n columns, and each column contains a VCSEL connected in parallel,
The VCSEL is,
Undoped substrate;
a first reflector located on the undoped substrate and including a plurality of Distributed Bragg Reflector (DBR) pairs;
a first substrate having a mesa structure and formed within one DBR pair of the first reflector;
a second reflector located above the first reflector and including a plurality of DBR pairs;
a cavity layer located between the first and second reflectors, where holes generated in one of the first and second reflectors recombine with electrons generated in the other;
an oxide layer located between the cavity layer and the first or second reflectors to determine the characteristics of the laser to be output and the diameter of the opening;
a first electrode electrically connected to the second reflector so that power can be supplied to the second reflector;
a second electrode electrically connected to the first substrate to enable power to be supplied to the first reflector; and
and an insulating film coated on the second reflector and the second electrode to protect the first reflector, the second reflector, the cavity layer, the oxide layer, and the second electrode from the outside. A VCSEL array with 삭제delete 제12항에 있어서,
상기 절연막은,
상기 상기 제2 전극과 상기 제1 기판이 전기적으로 연결될 수 있도록 홀을 포함하는 것을 특징으로 하는 VCSEL 어레이.According to clause 12,
The insulating film is,
A VCSEL array comprising a hole to electrically connect the second electrode and the first substrate. 제14항에 있어서,
상기 제2 전극은,
상기 제1 기판의 메사 구조 상에 배치되어, 상기 제1 기판과 전기적으로 연결되는 것을 특징으로 하는 VCSEL 어레이.According to clause 14,
The second electrode is,
A VCSEL array disposed on the mesa structure of the first substrate and electrically connected to the first substrate. VCSEL 어레이에 있어서,
m개의 행과 n개의 열을 가지고, 각 열마다 직렬로 연결된 VCSEL을 포함하며,
상기 VCSEL은,
무도핑 기판;
상기 무도핑 기판 상에 위치하며, 복수의 DBR(Distributed Bragg Reflector) 페어를 포함하는 제1 반사부;
메사 구조를 가지며, 상기 제1 반사부의 일 DBR 페어 내 형성되는 제1 기판;
상기 제1 반사부의 상부에 위치하며, 복수의 DBR 페어를 포함하는 제2 반사부;
상기 제1 반사부 및 상기 제2 반사부의 사이에 위치하여, 상기 제1 반사부 및 상기 제2 반사부 중 어느 하나에서 생성된 정공과 나머지 하나에서 생성된 전자가 재결합되는 캐비티층;
상기 캐비티층 및 상기 제1 반사부나 상기 제2 반사부 사이에 위치하여, 출력될 레이저의 특성 및 개구부의 직경을 결정하는 산화막층;
상기 제2 반사부와 전기적으로 연결되어, 상기 제2 반사부로 전원이 공급될 수 있도록 하는 제1 전극;
상기 제1 기판과 전기적으로 연결되어, 상기 제1 반사부로 전원이 공급될 수 있도록 하는 제2 전극; 및
상기 제2 반사부 및 상기 제2 전극 상에 코팅되어, 상기 제1 반사부, 상기 제2 반사부, 상기 캐비티층, 상기 산화막층 및 상기 제2 전극을 외부로부터 보호하는 절연막을 포함하는 것을 특징으로 하는 VCSEL 어레이.In the VCSEL array,
It has m rows and n columns, and each column contains a VCSEL connected in series.
The VCSEL is,
Undoped substrate;
a first reflector located on the undoped substrate and including a plurality of Distributed Bragg Reflector (DBR) pairs;
a first substrate having a mesa structure and formed within one DBR pair of the first reflector;
a second reflector located above the first reflector and including a plurality of DBR pairs;
a cavity layer located between the first and second reflectors, where holes generated in one of the first and second reflectors recombine with electrons generated in the other;
an oxide layer located between the cavity layer and the first or second reflectors to determine the characteristics of the laser to be output and the diameter of the opening;
a first electrode electrically connected to the second reflector so that power can be supplied to the second reflector;
a second electrode electrically connected to the first substrate to enable power to be supplied to the first reflector; and
and an insulating film coated on the second reflector and the second electrode to protect the first reflector, the second reflector, the cavity layer, the oxide layer, and the second electrode from the outside. A VCSEL array with
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353647A (en) * 2004-06-08 2005-12-22 Fuji Xerox Co Ltd Vertical cavity surface emitting laser diode
US20170365984A1 (en) * 2016-06-15 2017-12-21 GM Global Technology Operations LLC Monolithic two-dimensional vcsel array

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102623614B1 (en) * 2017-01-26 2024-01-11 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 Vcsel semiconductor device, optical transmitting module and optical transmitting apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353647A (en) * 2004-06-08 2005-12-22 Fuji Xerox Co Ltd Vertical cavity surface emitting laser diode
US20170365984A1 (en) * 2016-06-15 2017-12-21 GM Global Technology Operations LLC Monolithic two-dimensional vcsel array

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