KR102577289B1 - 낮은 노이즈 및 고조파 왜곡을 갖는 증폭기 및 이를 위한 노이즈 쉐이퍼 - Google Patents

낮은 노이즈 및 고조파 왜곡을 갖는 증폭기 및 이를 위한 노이즈 쉐이퍼 Download PDF

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Abstract

장치는, 클래스-D 증폭기의 입력 신호 및 클래스-D 증폭기가 출력하는 증폭 신호 사이 차이를 순차적으로 적분하는 적어도 하나의 적분기를 포함하는 제1 적분 회로, 제1 적분 회로의 출력 신호를 순차적으로 적분하는 적어도 하나의 적분기를 포함하는 제2 적분 회로, 및 제1 적분 회로의 출력 신호 및 제2 적분 회로의 출력 신호를 비교함으로써 증폭 신호에 대응하는 펄스 신호를 생성하는 비교기를 포함할 수 있다.

Description

낮은 노이즈 및 고조파 왜곡을 갖는 증폭기 및 이를 위한 노이즈 쉐이퍼{AMPLIFIER WITH LOW NOISE AND HARMONIC DISTORTION AND NOISE SHAPER FOR THE SAME}
본 개시의 기술적 사상은 증폭기에 관한 것으로서, 자세하게는 낮은 노이즈 및 고조파 왜곡을 갖는 증폭기 및 이를 위한 노이즈 쉐이퍼에 관한 것이다.
신호를 증폭하는 증폭기의 품질은 다양한 특성들에 의해서 평가될 수 있다. 클래스(class)-D 증폭기는 출력 스테이지의 스위칭을 통해 신호를 증폭하는 증폭기로서, 다양한 어플리케이션들에서 사용되고 있다. 이상적이지 아니한 스위칭 동작에 기인하여, 클래스-D 증폭기의 전고조파 왜곡(total harmonic distortion; THD) 및 노이즈 특성이 열화될 수 있다. 이러한 문제를 해소하기 위하여 피드백 구조가 활용될 수 있으나, 피드백에 기인하는 지연은 시스템을 불안정하게 할 수 있고, 이에 따라 피드백 구조에 의한 개선이 제한적일 수 있다.
본 개시의 기술적 사상은, 낮은 노이즈 및 고조파 왜곡을 제공하면서도 높은 안정성을 제공하는 증폭기 및 이를 위한 노이즈 쉐이퍼를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 장치는, 클래스-D 증폭기의 입력 신호 및 클래스-D 증폭기가 출력하는 증폭 신호 사이 차이를 순차적으로 적분하는 적어도 하나의 적분기를 포함하는 제1 적분 회로, 제1 적분 회로의 출력 신호를 순차적으로 적분하는 적어도 하나의 적분기를 포함하는 제2 적분 회로, 및 제1 적분 회로의 출력 신호 및 제2 적분 회로의 출력 신호를 비교함으로써 증폭 신호에 대응하는 펄스 신호를 생성하는 비교기를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 제1 적분 회로는, 입력 신호와 제1 가중치의 곱 및 증폭 신호와 제2 가중치의 곱 사이 차이를 적분하는 제1 적분기를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 제1 적분 회로는, 제1 적분기의 출력 신호, 입력 신호 및 증폭 신호의 가중합을 적분하는 제2 적분기를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 제2 적분 회로는, 제1 적분 회로의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하는 제3 적분기를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 제2 적분 회로는, 제3 적분기의 출력 신호, 입력 신호 및 증폭 신호의 가중합을 적분하도록 구성된 제4 적분기를 더 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 장치는, 증폭 신호를 출력하는 출력 스테이지, 및 펄스 신호에 기초하여 출력 스테이지를 제어하는 스위칭 컨트롤러를 더 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 장치는, n이 2보다 큰 정수일 때, 상호 직렬 연결된 적어도 하나의 적분기를 각각 포함하는 제1 내지 제n 적분 회로, 제1 및 제2 적분 회로의 출력 신호들을 합산하는 제1 합산 회로, 제3 내지 제n 적분 회로 중 하나의 출력 신호 및 이전 스테이지의 합산 회로의 출력 신호를 각각 합산하는 제2 내지 제n-2 합산 회로, 및 제n-2 합산 회로의 출력 신호 및 제n 적분 회로의 출력 신호를 비교함으로써 클래스-D 증폭기가 출력하는 증폭 신호에 대응하는 펄스 신호를 생성하는 비교기를 포함할 수 있고, 제1 및 제2 적분 회로는, 클래스-D 증폭기의 입력 신호 및 제1 적분 회로의 출력 신호를 각각 수신할 수 있고, 제3 내지 제n 적분 회로는, 제1 내지 제n-2 합산 회로의 n-2개 출력 신호들을 각각 수신할 수 있다.
본 개시의 예시적 실시예에 따라, 제2 적분 회로는, 제1 적분 회로의 출력 신호, 입력 신호 및 증폭 신호의 가중합을 적분하는 제3 적분기를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 제2 적분 회로는, 제3 적분기의 출력 신호, 입력 신호 및 증폭신호의 가중합을 적분하는 제4 적분기를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 제n 적분 회로는, 제n-1 적분 회로의 출력 신호, 입력 신호 및 증폭 신호의 가중합을 적분하는 제(2n-1) 적분기, 및 제(2n-1) 적분기의 출력 신호, 입력 신호 및 증폭 신호의 가중합을 적분하는 제(2n) 적분기를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼 및 증폭기에 의하면, 안정성을 유지하면서도 보다 낮은 노이즈 및 고조파 왜곡이 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼 및 증폭기에 의하면, 안정성을 유지하면서도 높은 확장성을 갖는 노이즈 쉐이퍼가 구현될 수 있고, 이에 따라 증폭기의 높은 설계 유연성이 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼 및 증폭기에 의하면, 양호한 특성의 증폭기에 기인하여 증폭기가 다양한 어플리케이션들에 사용될 수 있고, 어플리케이션들의 유용성이 더욱 증대될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 증폭기를 나타내는 블록도이다.
도 2 및 도 3은 비교예에 따른 증폭 회로를 나타내는 블록도들이다.
도 4는 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼를 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 증폭 회로의 특성을 나타내는 그래프들이다.
도 9는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 증폭 회로의 성능을 나타내는 그래프들이다.
도 11은 본 개시의 예시적 실시예에 따른 증폭기를 포함하는 오디오 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 아니하는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 예시적 실시예에 따른 증폭기를 나타내는 블록도이다. 구체적으로, 도 1의 블록도는 입력 신호(IN)를 증폭함으로써 출력 신호(OUT)를 생성하는 증폭기를 나타낸다. 도 1에 도시된 바와 같이, 증폭기는 증폭 회로(10) 및 저역 통과 필터(LPF)를 포함할 수 있다. 일부 실시예들에서, 증폭 회로(10) 및 저역 통과 필터(LPF)는 반도체 공정에 의해서 제조될 수 있고, 하나의 반도체 칩 또는 반도체 패키지에 포함될 수 있다. 일부 실시예들에서, 증폭기는 인쇄 회로 기판(printed circuit board; PCB)을 포함할 수 있고, 증폭 회로(10) 및 저역 통과 필터(LPF)는 인쇄 회로 기판에 실장될 수 있다.
증폭 회로(10)는 입력 신호(IN)를 수신할 수 있고, 입력 신호(IN)를 증폭함으로써 증폭 신호(AMP)를 생성할 수 있다. 도 1에 도시된 바와 같이, 증폭 회로(10)는 노이즈 쉐이퍼(12), 스위칭 컨트롤러(14) 및 출력 스테이지(16)를 포함할 수 있다. 일부 실시예들에서, 증폭 회로(10)는 반도체 공정에 의해서 제조될 수 있고, 노이즈 쉐이퍼(12), 스위칭 컨트롤러(14) 및 출력 스테이지(16)는 하나의 반도체 칩 또는 반도체 패키지에 포함될 수 있다. 일부 실시예들에서, 노이즈 쉐이퍼(12), 스위칭 컨트롤러(14) 및 출력 스테이지(16) 중 적어도 2개는 상이한 반도체 칩들(또는 반도체 패키지들)에 각각 포함될 수 있고, 증폭 회로(10)는 반도체 칩들이 실장된 인쇄 회로 기판을 포함할 수 있다.
입력 신호(IN)는 펄스 폭 변조(pulse width modulation; PWM) 신호일 수 있다. 예를 들면, 증폭 회로(10)는, 정현파와 같이 레벨이 연속적으로 변동하는 신호를 PWM 신호로 변조하는 변조기로부터 입력 신호(IN)를 수신할 수도 있고, 디지털 신호를 처리하는 디지털 신호 프로세서로부터 처리된 PWM 입력 신호(IN)를 수신할 수도 있다. 증폭 신호(AMP) 역시 입력 신호(IN)가 증폭된 펄스 폭 변조 신호에 대응할 수 있고, 저역 통과 필터(LPF)는 증폭 신호(AMP)를 필터링함으로써 레벨이 연속적으로 변동하는 출력 신호(OUT)를 생성할 수 있다. 증폭 신호(AMP)는 출력 스테이지(16)의 스위칭에 의해서 생성될 수 있고, 증폭 회로(10)가 클래스-D 증폭기(또는 스위칭 증폭기)로서 지칭될 수도 있고, 증폭 회로(10) 및 저역 통과 필터(LPF)가 총괄적으로 클래스-D 증폭기(또는 스위칭 증폭기)로서 지칭될 수도 있다.
증폭 신호(AMP)는, 다양한 요인들에 기인하여, 입력 신호(IN)가 그대로 증폭된 신호에 대응하지 아니할 수 있다. 예를 들면, 출력 스테이지(26)에 포함된 스위치들의 온 저항에 의해서 전압 강하가 발생할 수 있고, 저역 통과 필터(LPF)의 인덕터(L)의 잔류 전류에 의해서 노이즈가 발생할 수 있으며, 출력 스테이지(16)의 스위칭시 발생하는 불연속적이고 급진적인 전류 변동에 의해서 고주파 왜곡이 발생할 수 있다. 이와 같은, 증폭 회로(10)의 비이상적인 특성들을 보상하기 위하여, 증폭 회로(10)는 노이즈 쉐이퍼(12)를 포함할 수 있다.
노이즈 쉐이퍼(12)는 입력 신호(IN) 및 증폭 신호(AMP)를 수신할 수 있고, 펄스 신호(PS)를 생성할 수 있다. 노이즈 쉐이퍼(12)는 출력 스테이지(16)로부터 피드백되는 증폭 신호(AMP) 및 입력 신호(IN)에 기초하여 노이즈 및 고조파 왜곡(harmonic distortion)을 억제하기 위한 펄스 신호(PS)를 생성할 수 있다. 도면들을 참조하여 후술되는 바와 같이, 노이즈 쉐이퍼(12)는 노이즈 및 고조파 왜곡을 억제하기 위하여 복수의 적분기들을 포함할 수 있고, 복수의 적분기들에도 불구하고 안정성을 유지할 수 있다. 노이즈 쉐이퍼(12)의 예시들이 도면들을 참조하여 후술될 것이다.
스위칭 컨트롤러(14)는 노이즈 쉐이퍼(12)로부터 펄스 신호(PS)를 수신할 수 있고, 출력 스테이지(16)를 제어할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 스위칭 컨트롤러(14)는 펄스 신호(PS)에 기초하여 업 신호(UP) 및 다운 신호(DN)를 생성할 수 있다. 일부 실시예들에서, 스위칭 컨트롤러(14)는, 활성화된 펄스 신호(PS)에 응답하여 활성화된 업 신호(UP) 및 비활성화된 다운 신호(DN)를 생성할 수 있는 한편, 비활성화된 펄스 신호(PS)에 응답하여 비활성화된 업 신호(UP) 및 활성화된 다운 신호(DN)를 생성할 수 있다. 스위칭 컨트롤러(14)는, 전술된 바와 같이 출력 스테이지(16)를 구동할 수 있고, 본 명세서에서 드라이버로서 지칭될 수 있다.
출력 스테이지(16)는 스위칭 컨트롤러(14)로부터 수신되는 업 신호(UP) 및 다운 신호(DN)에 기초하여 증폭 신호(AMP)를 생성할 수 있다. 도 1에 도시된 바와 같이, 출력 스테이지(16)는, 활성화된 업 신호(UP)에 응답하여 증폭 회로(10)의 출력 노드에 양의 공급 전압(VDD)을 제공하는 제1 스위치 및 활성화된 다운 신호(DN)에 응답하여 증폭 회로(10)의 출력 노드에 접지 전위(또는 음의 공급 전압)을 제공하는 제2 스위치를 포함할 수 있다. 비록 도 1에서 제1 스위치는 PFET(p-channel field effect transistor)로 도시되고 제2 스위치는 NFET(n-channel field effect transistor)로 도시되었으나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다. 전술된 바와 같이, 출력 스테이지(16)에 의해서 생성되는 증폭 신호(AMP)는 노이즈 쉐이퍼(12)에 피드백될 수 있다.
저역 통과 필터(LPF)는 증폭 신호(AMP)의 고주파 성분들을 제거함으로써 출력 신호(OUT)를 생성할 수 있다. 도 1에 도시된 바와 같이, 저역 통과 필터(LPF)는 상호 직렬 연결된 인덕터(L) 및 캐패시터(C)를 포함할 수 있고, 인덕터(L)의 인덕턴스 및 캐패시터(C)의 캐패시턴스는 저역 통과 필터(LPF)의 차단 주파수(cutoff frequency)에 의해서 결정될 수 있다. 일부 실시예들에서, 저역 통과 필터(LPF)는 도 1에 도시된 구조에 제한되지 아니할 수 있고, 예컨대 수동 소자 및/또는 능동 소자를 더 포함할 수 있다.
도 2 및 도 3은 비교예에 따른 증폭 회로를 나타내는 블록도들이다. 구체적으로, 도 2의 블록도는 증폭 회로(20)를 나타내는 회로도이고, 도 3의 블록도는 도 2의 증폭 회로(20)를 모델링한 소신호(small signal) 모델(30)을 나타낸다.
도 2를 참조하면, 증폭 회로(20)는, 인버터(21), 적분기(22), 비교기(23), 스위칭 컨트롤러(24), 출력 스테이지(26), 제1 저항(R1) 및 제2 저항(R2)을 포함할 수 있다. 도 2의 증폭 회로(20)에서, 인버터(21), 적분기(22) 및 비교기(23)가 노이즈 쉐이퍼로서 기능할 수 있다.
인버터(21)는 입력 신호(IN)를 반전시킬 수 있고, 인버터(21)의 출력 신호는 제1 저항(R1)을 통해서 적분기(22)에 제공될 수 있다. 또한, 출력 스테이지(16)에 의해서 생성된 증폭 신호(AMP)는 제2 저항(R2)을 통해서 적분기(22)에 제공될 수 있다. 제1 저항(R1) 및 제2 저항(R2)의 저항치들은, 증폭 신호(AMP)의 증폭 이득에 기초하여 결정될 수 있다. 예를 들면, 증폭 회로(20)의 증폭 이득이 M인 경우, 제2 저항(R2)의 저항치는 제1 저항(R1)의 저항치의 M배에 대응할 수 있다. 이에 따라, 적분기(22)는 입력 신호(IN) 및 증폭 신호(AMP)의 차이를 적분(또는 누적)할 수 있다. 본 명세서에서, 양 신호들 사이 차이는 증폭 또는 감쇠가 (예컨대, 전술된 제1 저항(R1) 및 제2 저항(R2)에 의해서) 보상된 양 신호들 사이 차이를 지칭할 수 있다. 예를 들면, 적분기(22)는 입력 신호(IN)와 제1 가중치의 곱 및 증폭 신호(AMP)와 제2 가중치의 곱 사이 차이를 적분할 수 있다. 또한, 본 명세서, 2이상의 신호들의 가중합(weighted sum)은 2이상의 신호들 각각에 가중치(weight)가 승산된 2이상의 곱들의 합을 지칭할 수 있고, 여기서 가중치는 양수(positive number) 또는 음수(negative)일 수도 있다. 예를 들면, 적분기(22)는 입력 신호(IN) 및 증폭 신호(AMP)의 가중합을 적분하는 것으로 표현될 수도 있다.
적분기(22)는 증폭기(OP) 및 캐패시터(C)를 포함할 수 있다. 증폭기(OP)는 반전(inverting) 입력을 통해서 입력 신호(IN) 및 증폭 신호(AMP) 사이 차이에 대응하는 신호를 수신할 수 있고, 비반전(non-inverting) 입력을 통해서 기준 전압(VREF)을 수신할 수 있다. 이에 따라, 적분기(22)의 출력 신호(H)는 입력 신호(IN) 및 증폭 신호(AMP) 사이 차이에 따라 기준 전압(VREF)을 중심으로 증가하거나 감소할 수 있다.
비교기(23)는 적분기(22)의 출력 신호(H) 및 기준 전압(VREF)을 수신할 수 있고, 출력 신호(H)(즉, 출력 신호(H)의 전압) 및 기준 전압(VREF)을 비교함으로써 펄스 신호(PS)를 생성할 수 있다. 이에 따라, 펄스 신호(PS)는 입력 신호(IN) 및 증폭 신호(AMP) 사이 차이에 따라 증감하는 폭을 가질 수 있고, 결과적으로 왜곡(예컨대, 고조파 왜곡)이 억제될 수 있다.
도 3을 참조하면, 소신호 모델(30)은, IN 신호와 AMP 신호의 차를 구하는 제1 감산 회로(31), 적분기 모델(32), 비교기 모델(33) 및 출력 스테이지 모델(34)을 포함할 수 있다. 도 2의 제1 저항(R1), 제2 저항(R2) 및 적분기(22)는 라플라스 변환(Laplace transform)에 의해서 'A/s'로 모델링될 수 있고, 'A'는 제1 저항(R1), 제2 저항(R2) 및 적분기(22)의 이득일 수 있다. 도 2의 비교기(23)는 이득 'Ac'를 갖는 비교기 모델(33)로 모델링될 수 있다. 도 2에서 비교기(23)는 적분기(22)의 출력 신호(H) 및 기준 전압(VREF)을 비교함으로써 출력 신호(H) 및 기준 전압(VREF)이 교차하는 시점을 나타내는 펄스 신호(PS)를 출력할 수 있고, 이에 따라 비교기 모델(33)에서 아날로그 입력으로부터 디지털 출력을 생성할 때 발생하는 양자화 오차는 생략될 수 있으며 이득 Ac는 실질적으로 1이라 할 수 있다. 출력 스테이지 모델(34)은 이득 'M'을 가지는 증폭기 및 증폭된 신호에 노이즈(VN)를 합산하는 합산기를 포함할 수 있다. 이에 따라, 증폭 신호(AMP) 및 입력 신호(IN)는 아래 [수학식 1]의 관계를 가질 수 있다.
[수학식 1]과 같이, 입력 신호(IN) 및 증폭 신호(AMP)는 저역 통과 필터의 관계를 가질 수 있다. 또한, 증폭 신호(AMP) 및 노이즈(VN)는 아래 [수학식 2]의 관계를 가질 수 있다.
[수학식 2]와 같이, 노이즈(VN) 및 증폭 신호(AMP)는 고역 통과 필터(high pass filter)의 관계를 가질 수 있다. 이에 따라, 증폭 신호(AMP)에서 낮은 주파수의 노이즈는 감쇠되는 반면, 높은 주파수의 노이즈는 감쇠되지 아니할 수 있고, 증폭 신호(AMP)의 높은 주파수 성분은 저역 통과 필터(예컨대, 도 1의 LPF)에 의해서 필터링될 수 있다.
증폭 신호(AMP)에서 낮은 주파수의 노이즈를 더욱 감쇠시키기 위하여, [수학식 2]와 같이 표현되는 고역 통과 필터의 차수를 높이는 것을 고려할 수 있다. 즉, 도 2의 증폭 회로(20)에서 적분기가 추가되는 경우, 증폭 신호(AMP) 및 노이즈(VN)는 보다 높은 차수의 고역 통과 필터에 대응할 수 있다. 그러나, 적분기의 추가는 피드백 루프의 지연을 증가시킬 수 있고, 시스템, 즉 증폭 회로를 불안정하게 할 수 있다. 예를 들면, 루프 이득이 1이되는 주파수에서 위상 지연이 180도 이상인 경우 피드백 시스템은 불안정해질 수 있고, 하나의 적분기는 최대 90도의 위상 지연을 유발하므로 적분기의 추가는 제한적일 수 있다.
도면들을 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼는, 루프 이득이 1이되는 주파수보다 낮은 주파수에서 영점(zero)들의 개수가 적분기에 의한 극점(pole)들의 개수보다 한 개 적도록, 영점을 추가하여 루프 이득이 1이되는 주파수에서 위상 지연이 180도 이하가 되도록 할 수 있다. 이에 따라, 증폭 회로는 높은 차수의 고역 통과 필터에 의해서 노이즈를 현저하게 감쇠시킬 수 있는 동시에, 안정성을 확보할 수 있다. 이하에서, 노이즈 쉐이퍼의 차수는, [수학식 2]와 같은 고역 통과 필터의 차수를 지칭할 수 있고, 노이즈 쉐이퍼에 포함된 적분기의 수에 대응할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼(40)를 나타내는 블록도이다. 구체적으로, 도 4의 블록도는 2n차 노이즈 쉐이퍼(40)를 모델링한 소신호 모델을 나타내고, 2n차 노이즈 쉐이퍼(40)에서 2n-2개의 영점들이 추가될 수 있다(n은 2보다 큰 정수). 도 4를 참조하면, 노이즈 쉐이퍼(40)는, 제1 내지 제n 적분 회로(INT1 내지 INTn) 및 제1 내지 제n-1 합산 회로(SUM1 내지 SUMn-1)를 포함할 수 있다.
도 4를 참조하면, 제1 내지 제n 적분 회로(INT1 내지 INTn) 각각은 입력되는 신호를 순차적으로 적분하는 2개의 적분기들을 포함할 수 있고, 이에 따라 노이즈 쉐이퍼(40)는 2n차 시스템일 수 있다. 예를 들면, 제1 적분 회로(INT1)는 'A11/s' 및 'A12/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있고, 제2 적분 회로(INT2)는 'A21/s' 및 'A22/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있으며, 제n 적분 회로(INTn)는 'An1/s' 및 'An2/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있다.
제1 합산 회로(SUM1)는 제1 적분 회로(INT1)의 출력 신호(H1) 및 제2 적분 회로(INT2)의 출력 신호(H2)를 합산할 수 있다. 제2 내지 제n-1 합산 회로(SUM1 내지 SUMn-1) 각각은 자신에 대응하는 적분 회로의 출력 신호 및 이전 스테이지의 합산 회로의 출력 신호를 합산할 수 있다. 예를 들면, 제n-1 합산 회로(SUIMn-1)는 제n 적분 회로(INTn)의 출력 신호(Hn) 및 제n-2 합산 회로(미도시)의 출력 신호(Yn-2)를 합산할 수 있다. 제n-1 합산 회로(SUMn-1)의 출력 신호(Yn-1)는 비교기에 제공될 수 있다.
도 4의 2n차 노이즈 쉐이퍼(40)에서 2n-2개의 영점이 추가될 수 있다. 예를 들면, n이 2인 경우, 노이즈 쉐이퍼(40)는 제1 적분 회로(INT1), 제2 적분 회로(INT2) 및 제1 합산 회로(SUM1)를 포함할 수 있고, 제1 적분 회로(INT1)의 출력 신호(H1) 및 제2 적분 회로(INT2)의 출력 신호(H2)는 아래 [수학식 3] 및 [수학식 4]와 같이 나타낼 수 있다.
이에 따라, 제1 합산 회로(SUM1)의 출력 신호(Y1)는 아래 [수학식 5]와 같이 나타낼 수 있다.
[수학식 5]와 같이, 4개의 적분기들에 대응하는 4개의 극점들(poles)이 있으나, 2개의 영점들(zeros)이 추가될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼(50)를 나타내는 블록도이다. 구체적으로, 도 5의 블록도는 2n차 노이즈 쉐이퍼(50)를 모델링한 소신호 모델을 나타내고, 2n차 노이즈 쉐이퍼(50)에서 2n-1개의 영점들이 추가될 수 있다(n은 2보다 큰 정수). 도 5를 참조하면, 노이즈 쉐이퍼(50)는, 제1 내지 제n 적분 회로(INT1 내지 INTn) 및 제1 내지 제n-1 합산 회로(SUM1 내지 SUMn-1)를 포함할 수 있다.
도 5를 참조하면, 제1 내지 제n 적분 회로(INT1 내지 INTn) 각각은 입력되는 신호를 순차적으로 적분하는 2개의 적분기들을 포함할 수 있고, 이에 따라 노이즈 쉐이퍼(50)는 2n차 시스템일 수 있다. 예를 들면, 제1 적분 회로(INT1)는 'A11/s' 및 'A12/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있고, 제2 적분 회로(INT2)는 'A21/s' 및 'A22/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있으며, 제n 적분 회로(INTn)는 'An1/s' 및 'An2/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있다.
제1 합산 회로(SUM1)는 제1 적분 회로(INT1)의 출력 신호(H1) 및 제2 적분 회로(INT2)의 출력 신호(H2)를 합산할 수 있다. 제2 내지 제n-1 합산 회로(SUM1 내지 SUMn-1) 각각은 자신에 대응하는 적분 회로의 출력 신호 및 이전 스테이지의 합산 회로의 출력 신호를 합산할 수 있다. 예를 들면, 제n-1 합산 회로(SUIMn-1)는 제n 적분 회로(INTn)의 출력 신호(Hn) 및 제n-2 합산 회로(미도시)의 출력 신호(Yn-2)를 합산할 수 있다. 제n-1 합산 회로(SUMn-1)의 출력 신호(Yn-1)는 비교기에 제공될 수 있다.
도 4의 노이즈 쉐이퍼(40)와 비교할 때, 도 5의 노이즈 쉐이퍼(50)에서 적분기들 각각은 입력 신호(IN), 증폭 신호(AMP) 및 이전 스테이지의 출력 신호 중 적어도 하나의 가중합(weighted sum)에 대응하는 신호를 수신할 수 있다. 이에 따라, 노이즈 쉐이퍼(50)에서 증폭 신호(AMP)가 피드백되는 로컬 피드백이 발생할 수 있고, 로컬 피드백에 의해서 영점이 추가될 수 있다. 로컬 피드백을 포함하는 노이즈 쉐이퍼(40)에서 영점이 추가되는 예시가 도 6을 참조하여 후술될 것이다.
일부 실시예들에서, 도 5에서 내부 이득들 중 이전 스테이지의 출력 신호에 적용되는 내부 이득들은 음의 값을 가질 수 있고, 이 경우 제1 내지 제n-1 합산 회로(SUM1 내지 SUMn-1) 각각은 자신에 대응하는 적분 회로의 출력 신호를 이전 스테이지의 출력 신호로부터 감산할 수 있다. 예를 들면, 제2 적분 회로(INT2)에서 제1 적분 회로(INT1)의 출력 신호(H1)에 적용되는 내부 이득이 음의 값인 경우, 제1 합산 회로(SUM1)는 제2 적분 회로(INT2)의 출력 신호(H2)를 제1 적분 회로(INT1)의 출력 신호(H1)로부터 감산할 수 있다(Y1=H1-H2).
도 6은 본 개시의 예시적 실시예에 따른 노이즈 쉐이퍼(60)를 나타내는 블록도이다. 구체적으로, 도 6의 블록도는 3차 노이즈 쉐이퍼(60)를 모델링한 소신호 모델을 나타내고, 3차 노이즈 쉐이퍼(60)에서 2개의 영점들이 추가될 수 있다. 도 6을 참조하면, 노이즈 쉐이퍼(60)는, 제1 적분 회로(INT1), 제2 적분 회로(INT2) 및 합산 회로(SUM)를 포함할 수 있다.
도 6을 참조하면, 제1 적분 회로(INT1)는 'A11/s' 및 'A12/s'에 각각 대응하고 상호 직렬 연결된 2개의 적분기들을 포함할 수 있고, 제2 적분 회로(INT2)는 'A21/s'에 대응하는 적분기를 포함할 수 있다. 제1 적분 회로(INT1)의 출력 신호(H1)는 아래 [수학식 6]과 같이 증폭 신호(AMP)로부터 도출될 수 있다.
[수학식 6]과 같이, 영점이 추가될 수 있으며, 최종적으로 합산 회로(SUM)의 출력 신호(Y)는 아래 [수학식 7]과 같이 증폭 신호(AMP)로부터 도출될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 증폭 회로(70)를 나타내는 블록도이다. 구체적으로, 도 7의 블록도는 도 6의 노이즈 쉐이퍼(60)에 대응하는 3차 노이즈 쉐이퍼(72)를 포함하는 증폭 회로(70)를 나타낸다. 도 6을 참조하여 전술된 바와 같이, 도 7의 노이즈 쉐이퍼(72)는 2개의 영점들을 가질 수 있다. 도 7에 도시된 바와 같이, 증폭 회로(70)는 인버터(INV0), 노이즈 쉐이퍼(72), 스위칭 컨트롤러(74) 및 출력 스테이지(76)를 포함할 수 있다.
노이즈 쉐이퍼(72)는 제1 내지 제3 적분기(INT11 내지 INT3), 인버터(INV1), 비교기(CMP) 및 제1 내지 제7 저항(R1 내지 R7)을 포함할 수 있다. 제1 적분기(INT1) 및 제2 적분기(INT2)는 제1 적분 회로에 포함될 수 있고, 제3 적분기(INT3)는 제2 적분 회로에 포함될 수 있다. 제1 저항(R1) 및 제4 저항(R4)의 저항치들은 도 2의 피드포워드(feedforward) 이득들(GI11, GI12)에 각각 의존할 수 있고, 제2 저항(R2) 및 제5 저항(R5)의 저항치들은 도 2의 로컬 피드백 이득들(GF11, GF12)에 각각 의존할 수 있으며, 인버터(또는 반전 증폭기)(INV1)의 이득 -1과 제3 저항(R3) 및 제7 저항(R7)의 저항치들은 도 2의 내부 이득들(GO12, GO21)에 각각 의존할 수 있다. 도 7의 증폭 회로(70)에서, 도 2의 이득들(GO11, GF21, GI21) 각각은 영(zero)일 수 있다. 비교기(CMP)는, 제1 적분 회로의 출력 신호(H1), 즉 제2 적분기(INT2)의 출력 신호를 수신할 수 있고, 제2 적분 회로의 출력 신호(H2), 즉 제3 적분기(INT3)의 출력 신호를 수신할 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 증폭 회로의 특성을 나타내는 그래프들이다. 구체적으로, 도 8a의 그래프는 2kHz의 정현파로부터 PWM 변조된 입력 신호에 응답하여 증폭기에 의해서 생성되는 출력 신호를 주파수 도메인에서 노이즈 쉐이퍼의 차수에 따라 나타내고, 도 8b의 그래프는 도 8a의 그래프에서 낮은 주파수 대역을 확대하여 나타낸다.
도 8a 및 도 8b를 참조하면, 적색으로 도시된 바와 같이, 피드백이 없는 경우, 낮은 주파수 대역에서 높은 고조파들이 발생할 수 있고, 낮은 주파수 대역 전체에서 높은 노이즈(즉, 높은 노이즈 플로어)가 발생할 수 있다. 도 2의 증폭 회로(20)와 같이, 1차 노이즈 쉐이퍼에 의한 피드백이 적용된 경우, 녹색으로 도시된 바와 같이, 피드백이 없는 경우보다 감소된 고조파들이 발생할 수 있고, 낮은 주파수 대역에서 역시 감소된 노이즈가 발생할 수 있다. 도 7의 증폭 회로(70)와 같이, 3차 노이즈 쉐이퍼에 의한 피드백이 적용된 경우, 청색으로 도시된 바와 같이, 1차 노이즈 쉐이퍼가 적용된 경우보다 감소된 고조파들이 발생할 수 있고, 낮은 주파수 대역에서 감소된 노이즈가 발생할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 증폭 회로(90)를 나타내는 블록도이다. 구체적으로, 도 9의 블록도는 4개의 영점들이 추가된 5차 노이즈 쉐이퍼(92)를 포함하는 증폭 회로(90)를 나타낸다. 도 9에 도시된 바와 같이, 증폭 회로(90)는 인버터(INV0) 및 노이즈 쉐이퍼(92)를 포함할 수 있다.
노이즈 쉐이퍼(92)는 제1 내지 제5 적분기(INT1 내지 INT5), 제1 인버터(INV1), 제2 인버터(INV2), 합산 회로(SUM), 비교기(CMP) 및 복수의 저항들을 포함할 수 있다. 제1 적분기(INT1) 및 제2 적분기(INT2)는 제1 적분 회로에 포함될 수 있고, 제3 적분기(INT3) 및 제4 적분기(INT4)는 제2 적분 회로에 포함될 수 있으며, 제5 적분기(INT5)는 제3 적분 회로에 포함될 수 있다. 복수의 저항들 각각은 로컬 피드백 이득, 피드포워드 이득 및 내부 이득 중 적어도 하나에 의존할 수 있다. 합산 회로(SUM)는 제1 적분 회로의 출력 신호(H1), 즉 제2 적분기(INT2)의 출력 신호를 수신할 수 있고, 제2 적분 회로의 출력 신호(H2), 즉 제4 적분기(INT4)의 출력 신호를 수신할 수 있다. 비교기(CMP)는 합산 회로(SUM)의 출력 신호(Y1)를 수신할 수 있고, 제3 적분 회로의 출력 신호(H3), 즉 제5 적분기(INT5)의 출력 신호를 수신할 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 증폭 회로의 성능을 나타내는 그래프들이다. 구체적으로, 도 10a의 그래프는 2kHz의 정현파로부터 PWM 변조된 입력 신호에 응답하여 증폭기에 의해서 생성되는 출력 신호를 주파수 도메인에서 노이즈 쉐이퍼의 차수에 따라 나타내고, 도 10b의 그래프는 5차 노이즈 쉐이퍼를 포함하는 증폭기의 루프 이득 크기 및 루프 이득 위상을 나타낸다.
도 10a를 참조하면, 적색으로 도시된 바와 같이, 피드백이 없는 경우, 낮은 주파수 대역에서 높은 고조파들이 발생할 수 있고, 낮은 주파수 대역 전체에서 높은 노이즈(즉, 높은 노이즈 플로어)가 발생할 수 있다. 도 2의 증폭 회로(20)와 같이, 1차 노이즈 쉐이퍼에 의한 피드백이 적용된 경우, 녹색으로 도시된 바와 같이, 피드백이 없는 경우보다 감소된 고조파들이 발생할 수 있고, 낮은 주파수 대역에서 역시 감소된 노이즈가 발생할 수 있다. 도 9의 증폭 회로(90)와 같이, 5차 노이즈 쉐이퍼에 의한 피드백이 적용된 경우, 청색으로 도시된 바와 같이, 1차 노이즈 쉐이퍼가 적용된 경우보다 현저하게 감소된 고조파들이 발생할 수 있고, 낮은 주파수에서 현저하게 감소된 노이즈가 발생할 수 있다. 예를 들면, 5차 노이즈 쉐이퍼에 의한 피드백이 적용된 경우, 1차 노이즈 쉐이퍼가 적용된 경우보다 3차 고조파가 48dB만큼, 즉 200배 이상 감소할 수 있다.
도 10b를 참조하면, 주파수가 증가함에 따라 5개의 극점들에 기인하여 루프 이득은 급진적으로 감소할 수 있다. 그러나, 추가된 4개의 영점들에 기인하여, 루프 이득 위상은 회복할 수 있고, 루프 이득이 0dB(즉, 1)dl 되는 주파수에서 충분한(-180도 이하) 마진이 확보됨으로써 안정성이 유지될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 증폭기(112)를 포함하는 오디오 시스템(110)을 나타내는 블록도이다. 오디오 시스템(110)은 스피커 시스템으로서 지칭될 수도 있고, 비제한적인 예시로서, 텔레비전, 모니터, 사운드바 등과 같이 고정형 기기일 수도 있고, 모바일폰, 랩탑 컴퓨터, 태블릿 등과 같이 휴대형 기기일 수도 있으며, 전술된 기기들에 포함되는 부품일 수도 있다. 도 11에 도시된 바와 같이, 오디오 시스템(110)은 오디오 처리 장치(111), 증폭기(112) 및 스피커(113)를 포함할 수 있다. 일부 실시예들에서, 오디오 시스템(110)은, 도 1에 도시된 바와 상이하게, 2이상의 스피커들을 포함할 수도 있고, 2이상의 스피커들은 증폭기(112)를 통해서 오디오 처리 장치(111)로부터 신호들을 각각 수신할 수도 있고, 또는 2이상의 증폭기들을 통해서 2이상의 오디오 처리 장치들로부터 각각 신호를 수신할 수 있다. 또한, 일부 실시예들에서, 도 11에 도시된 경로에서 추가적인 구성요소가 더 배치될 수도 있다.
오디오 처리 장치(111)는 소스 신호(SRC)를 처리함으로써 입력 신호(IN)를 생성할 수 있고, 입력 신호(IN)를 증폭기(112)에 제공할 수 있다. 일부 실시예들에서, 오디오 처리 장치(111)는 반도체 공정에 의해서 제조되는 집적 회로일 수 있다. 일부 실시예들에서, 오디오 처리 장치(111), 소스 신호(SRC)를 처리함으로써, 파라매트릭 이퀄라이저(parametric equalizer), 음량 제어 및 동적 범위 제어 등을 수행할 수 있다. 일부 실시예들에서, 오디오 처리 장치(111)의 구성요소들 각각은, 디지털 신호 프로세서와 같이 프로그램가능(programmable) 컴포넌트, FGPA(field programmable logic array)와 같은 재구성가능(reconfigurable) 컴포넌트 및 IP(intellectual property) 코어와 같은 고정된 기능을 제공하는 컴포넌트 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 오디오 처리 장치(111)의 구성요소들 각각은, 아날로그 신호를 처리하기 위한 회로, 예컨대 아날로그 증폭기, 아날로그 필터 및/또는 아날로그 리미터(limiter) 회로를 포함할 수 있다. 일부 실시예들에서, 오디오 처리 장치(111)는 소스 신호(SRC)를 처리함으로써 PWM 신호인 입력 신호(IN)를 생성할 수 있다.
증폭기(112)는 입력 신호(IN)를 증폭함으로써 출력 신호(OUT)를 생성할 수 있다. 일부 실시예들에서, 증폭기(112)는 클래스-D 증폭기일 수 있고, 도면들을 참조하여 전술된 바와 같이 높은 차수의 노이즈 쉐이퍼를 포함할 수 있다. 이에 따라, 증폭기(112)는 양호한 노이즈 특성 및 양호한 고조파 특성(즉, 낮은 전고조파 왜곡(total harmonic distortion; THD))뿐만 아니라 높은 안정성을 가질 수 있고, 출력 신호(OUT)에서 입력 신호(IN)가 나타내는 음향에 대한 정보가 왜곡되지 아니할 수 있고, 결과적으로 스피커(113)를 통해서 출력되는 사운드(5)가 왜곡되지 아니할 수 있다. 일부 실시예들에서, 증폭기(112)의 구성요소들 중 적어도 일부는 오디오 처리 장치(111)의 구성요소들 중 적어도 일부와 하나의 집적 회로에 집적될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (13)

  1. 클래스-D 증폭기의 입력 신호 및 상기 클래스-D 증폭기가 출력하는 증폭 신호 사이 차이를 순차적으로 적분하도록 구성된 적어도 하나의 적분기를 포함하는 제1 적분 회로;
    상기 제1 적분 회로의 출력 신호를 순차적으로 적분하도록 구성된 적어도 하나의 적분기를 포함하는 제2 적분 회로; 및
    상기 제1 적분 회로의 출력 신호 및 상기 제2 적분 회로의 출력 신호를 비교함으로써 상기 증폭 신호에 대응하는 펄스 신호를 생성하도록 구성된 비교기를 포함하고,
    상기 제1 적분 회로는,
    상기 입력 신호와 제1 가중치의 곱 및 상기 증폭 신호와 제2 가중치의 곱 사이 차이를 적분하도록 구성된 제1 적분기; 및
    상기 제1 적분기의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제2 적분기를 더 포함하는 것을 특징으로 하는 장치.
  2. 삭제
  3. 삭제
  4. 클래스-D 증폭기의 입력 신호 및 상기 클래스-D 증폭기가 출력하는 증폭 신호 사이 차이를 순차적으로 적분하도록 구성된 적어도 하나의 적분기를 포함하는 제1 적분 회로;
    상기 제1 적분 회로의 출력 신호를 순차적으로 적분하도록 구성된 적어도 하나의 적분기를 포함하는 제2 적분 회로; 및
    상기 제1 적분 회로의 출력 신호 및 상기 제2 적분 회로의 출력 신호를 비교함으로써 상기 증폭 신호에 대응하는 펄스 신호를 생성하도록 구성된 비교기를 포함하고,
    상기 제2 적분 회로는,
    상기 제1 적분 회로의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제3 적분기를 포함하는 것을 특징으로 하는 장치.
  5. 청구항 4에 있어서,
    상기 제2 적분 회로는,
    상기 제3 적분기의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제4 적분기를 더 포함하는 것을 특징으로 하는 장치.
  6. 청구항 1에 있어서,
    상기 증폭 신호를 출력하도록 구성된 출력 스테이지; 및
    상기 펄스 신호에 기초하여 상기 출력 스테이지를 제어하도록 구성된 스위칭 컨트롤러를 더 포함하는 장치.
  7. n이 2보다 큰 정수일 때, 상호 직렬 연결된 적어도 하나의 적분기를 각각 포함하는 제1 내지 제n 적분 회로;
    상기 제1 및 제2 적분 회로의 출력 신호들을 합산하도록 구성된 제1 합산 회로;
    상기 제3 내지 제n 적분 회로 중 하나의 출력 신호 및 이전 스테이지의 합산 회로의 출력 신호를 각각 합산하도록 구성된 제2 내지 제n-2 합산 회로; 및
    상기 제n-2 합산 회로의 출력 신호 및 상기 제n 적분 회로의 출력 신호를 비교함으로써 클래스-D 증폭기가 출력하는 증폭 신호에 대응하는 펄스 신호를 생성하도록 구성된 비교기를 포함하고,
    상기 제1 및 제2 적분 회로는, 상기 클래스-D 증폭기의 입력 신호 및 상기 제1 적분 회로의 출력 신호를 각각 수신하도록 구성되고,
    상기 제3 내지 제n 적분 회로는, 상기 제1 내지 제n-2 합산 회로의 n-2개 출력 신호들을 각각 수신하도록 구성되고,
    상기 제2 적분 회로는,
    상기 제1 적분 회로의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제3 적분기를 포함하는 것을 특징으로 하는 장치.
  8. 삭제
  9. n이 2보다 큰 정수일 때, 상호 직렬 연결된 적어도 하나의 적분기를 각각 포함하는 제1 내지 제n 적분 회로;
    상기 제1 및 제2 적분 회로의 출력 신호들을 합산하도록 구성된 제1 합산 회로;
    상기 제3 내지 제n 적분 회로 중 하나의 출력 신호 및 이전 스테이지의 합산 회로의 출력 신호를 각각 합산하도록 구성된 제2 내지 제n-2 합산 회로; 및
    상기 제n-2 합산 회로의 출력 신호 및 상기 제n 적분 회로의 출력 신호를 비교함으로써 클래스-D 증폭기가 출력하는 증폭 신호에 대응하는 펄스 신호를 생성하도록 구성된 비교기를 포함하고,
    상기 제1 및 제2 적분 회로는, 상기 클래스-D 증폭기의 입력 신호 및 상기 제1 적분 회로의 출력 신호를 각각 수신하도록 구성되고,
    상기 제3 내지 제n 적분 회로는, 상기 제1 내지 제n-2 합산 회로의 n-2개 출력 신호들을 각각 수신하도록 구성되고,
    상기 제1 적분 회로는,
    상기 입력 신호와 제1 가중치의 곱 및 상기 증폭 신호와 제2 가중치의 곱 사이 차이를 적분하도록 구성된 제1 적분기를 포함하고,
    상기 제1 적분 회로는,
    상기 제1 적분기의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제2 적분기를 더 포함하는 것을 특징으로 하는 장치.
  10. 삭제
  11. 청구항 7에 있어서,
    상기 제2 적분 회로는,
    상기 제3 적분기의 출력 신호, 상기 입력 신호 및 상기증폭 신호의 가중합을 적분하도록 구성된 제4 적분기를 더 포함하는 것을 특징으로 하는 장치.
  12. n이 2보다 큰 정수일 때, 상호 직렬 연결된 적어도 하나의 적분기를 각각 포함하는 제1 내지 제n 적분 회로;
    상기 제1 및 제2 적분 회로의 출력 신호들을 합산하도록 구성된 제1 합산 회로;
    상기 제3 내지 제n 적분 회로 중 하나의 출력 신호 및 이전 스테이지의 합산 회로의 출력 신호를 각각 합산하도록 구성된 제2 내지 제n-2 합산 회로; 및
    상기 제n-2 합산 회로의 출력 신호 및 상기 제n 적분 회로의 출력 신호를 비교함으로써 클래스-D 증폭기가 출력하는 증폭 신호에 대응하는 펄스 신호를 생성하도록 구성된 비교기를 포함하고,
    상기 제1 및 제2 적분 회로는, 상기 클래스-D 증폭기의 입력 신호 및 상기 제1 적분 회로의 출력 신호를 각각 수신하도록 구성되고,
    상기 제3 내지 제n 적분 회로는, 상기 제1 내지 제n-2 합산 회로의 n-2개 출력 신호들을 각각 수신하도록 구성되고,
    상기 제n 적분 회로는,
    상기 제n-1 적분 회로의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제(2n-1) 적분기; 및
    상기 제(2n-1) 적분기의 출력 신호, 상기 입력 신호 및 상기 증폭 신호의 가중합을 적분하도록 구성된 제(2n) 적분기를 포함할 수 있는 것을 특징으로 하는 장치.
  13. 청구항 7에 있어서,
    상기 증폭 신호를 출력하도록 구성된 출력 스테이지; 및
    상기 펄스 신호에 기초하여 상기 출력 스테이지를 제어하도록 구성된 스위칭 컨트롤러를 더 포함하는 장치.
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