KR102567323B1 - Display device having a light shielding pattern - Google Patents

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Abstract

차광 패턴에 의한 박막 트랜지스터의 특성 변화가 방지되는 디스플레이 장치가 제공된다. 상기 디스플레이 장치는 박막 트랜지스터의 하부에 위치하는 차광 패턴이 산화물을 포함하는 중간 차광층 및 금속을 포함하는 상부 차광층을 포함한다. 상기 상부 차광층은 상기 중간 차광층과 상기 박막 트랜지스터 사이에 위치한다. 상기 상부 차광층의 측면은 상기 중간 차광층의 측면의 외측에 위치한다. A display device in which a change in characteristics of a thin film transistor due to a light blocking pattern is prevented. The display device includes a middle light-blocking layer including an oxide and an upper light-blocking layer including a metal, wherein the light-blocking pattern is positioned below the thin film transistor. The upper light blocking layer is positioned between the middle light blocking layer and the thin film transistor. A side surface of the upper light blocking layer is positioned outside of a side surface of the middle light blocking layer.

Description

차광 패턴을 포함하는 디스플레이 장치{Display device having a light shielding pattern}Display device having a light shielding pattern {Display device having a light shielding pattern}

본 발명은 외광에 의한 박막 트랜지스터의 특성 변화를 방지하기 위하여 차광 패턴을 포함하는 디스플레이 장치에 관한 것이다.The present invention relates to a display device including a light blocking pattern to prevent a change in characteristics of a thin film transistor due to external light.

일반적으로 모니터, TV, 노트북, 디지털 카메라 등과 같은 전자 기기는 영상을 구현하기 위한 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 액정 표시 장치 및 유기 발광 표시 장치를 포함할 수 있다.In general, electronic devices such as monitors, TVs, laptops, digital cameras, and the like include display devices for realizing images. For example, the display device may include a liquid crystal display device and an organic light emitting display device.

상기 디스플레이 장치는 화소 영역들 및 상기 화소 영역들을 개별적으로 제어하기 위한 박막 트랜지스터들을 포함할 수 있다. 예를 들어, 각 화소 영역들 내에는 적어도 하나의 박막 트랜지스터가 배치될 수 있다. The display device may include pixel regions and thin film transistors for individually controlling the pixel regions. For example, at least one thin film transistor may be disposed in each pixel area.

상기 디스플레이 장치는 외광에 의해 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극을 통해 인가되는 신호가 왜곡되는 것을 방지하기 위하여, 차광 패턴을 포함할 수 있다. 예를 들어, 상기 디스플레이 장치에서 상기 차광 패턴은 하부 기판과 박막 트랜지스터 사이에 위치할 수 있다. The display device may include a light-blocking pattern to prevent distortion of signals applied through the gate electrode, the source electrode, and the drain electrode of the thin film transistor by external light. For example, in the display device, the light blocking pattern may be positioned between the lower substrate and the thin film transistor.

상기 차광 패턴은 다중층 구조일 수 있다. 예를 들어, 상기 차광 패턴은 순서대로 적층된 하부 차광층, 중간 차광층 및 상부 차광층을 포함할 수 있다. 상기 중간 차광층은 상기 하부 차광층 및 상기 상부 차광층과 다른 종류의 물질을 포함할 수 있다. 예를 들어, 상기 하부 차광층 및 상기 상부 차광층은 금속을 포함할 수 있다. 상기 중간 차광층은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 상기 중간 차광층은 ITO 또는 IZO 등과 같은 도전성 물질을 포함할 수 있다. 상기 중간 차광층은 IGZO 등과 같은 산화물 반도체 물질을 포함할 수 있다. The light blocking pattern may have a multi-layer structure. For example, the light blocking pattern may include a lower light blocking layer, an intermediate light blocking layer, and an upper light blocking layer sequentially stacked. The middle light-blocking layer may include a material different from that of the lower light-blocking layer and the upper light-blocking layer. For example, the lower light blocking layer and the upper light blocking layer may include metal. The intermediate light blocking layer may include an insulating material such as silicon oxide or silicon nitride. The intermediate light blocking layer may include a conductive material such as ITO or IZO. The intermediate light blocking layer may include an oxide semiconductor material such as IGZO.

상기 차광 패턴은 후속 공정에 의해 형성되는 층들의 손상을 방지하기 위하여 연속된 정 테이퍼(positive taper)를 가질 수 있다. 예를 들어, 상기 중간 차광층의 측면은 상기 상부 차광층의 측면과 연속될 수 있다. 상기 상부 차광층은 상기 중간 차광층의 측면을 노출할 수 있다. The light blocking pattern may have a continuous positive taper to prevent damage to layers formed by a subsequent process. For example, a side surface of the middle light blocking layer may be continuous with a side surface of the upper light blocking layer. The upper light blocking layer may expose a side surface of the middle light blocking layer.

그러나, 상기 디스플레이 장치에서는 중간 차광층 내에 위치하는 수소 등이 상기 상부 차광층에 의해 노출된 영역을 통해 박막 트랜지스터로 이동할 수 있다. 상기 중간 차광층으로부터 이동된 수소는 상기 박막 트랜지스터의 특성을 변화할 수 있다. 상기 디스플레이 장치에서는 차광 패턴에 의해 하부 기판 상에 위치하는 박막 트랜지스터의 특성 산포가 발생하는 문제점이 있다. However, in the display device, hydrogen or the like located in the middle light blocking layer may move to the thin film transistor through a region exposed by the upper light blocking layer. Hydrogen migrated from the intermediate light blocking layer may change characteristics of the thin film transistor. In the display device, there is a problem in that characteristics of the thin film transistors positioned on the lower substrate are distributed due to the light blocking pattern.

본 발명이 해결하고자 하는 과제는 차광 패턴에 의한 박막 트랜지스터의 특성 변화를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.An object to be solved by the present invention is to provide a display device capable of preventing a change in characteristics of a thin film transistor due to a light blocking pattern.

본 발명이 해결하고자 하는 다른 과제는 하부 기판 상에 위치하는 박막 트랜지스터들의 특성 산포를 감소할 수 있는 디스플레이 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a display device capable of reducing characteristic dispersion of thin film transistors positioned on a lower substrate.

본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.The problems to be solved by the present invention are not limited to the aforementioned problems. Subjects not mentioned herein will become clear to those skilled in the art from the following description.

상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 기판 상에 위치하고, 순서대로 적층된 중간 차광층 및 상부 차광층을 포함하는 차광 패턴; 및 상기 차광 패턴의 상기 상부 차광층 상에 위치하는 박막 트랜지스터를 포함한다. 상기 중간 차광층의 측면은 상기 하부 기판을 향한 상기 상부 차광층의 하부면과 중첩한다.A display device according to the technical spirit of the present invention for achieving the above object is located on a lower substrate, the light blocking pattern including a middle light blocking layer and an upper light blocking layer stacked in order; and a thin film transistor positioned on the upper light blocking layer of the light blocking pattern. A side surface of the middle light blocking layer overlaps a lower surface of the upper light blocking layer facing the lower substrate.

상기 중간 차광층은 산화물을 포함할 수 있다. 상기 상부 차광층은 금속을 포함할 수 있다.The intermediate light blocking layer may include an oxide. The upper light blocking layer may include a metal.

상기 중간 차광층의 측면은 정 테이퍼(positive taper)를 가질 수 있다.A side surface of the intermediate light blocking layer may have a positive taper.

상기 상부 차광층의 측면은 정 테이퍼를 가질 수 있다.A side surface of the upper light blocking layer may have a regular taper.

상기 중간 차광층은 상기 상부 차광층보다 식각 속도가 빠른 물질을 포함할 수 있다.The intermediate light-blocking layer may include a material having a faster etching rate than that of the upper light-blocking layer.

상기 차광 패턴은 상기 하부 기판과 상기 중간 차광층 사이에 위치하는 하부 차광층을 더 포함할 수 있다. 상기 하부 차광층은 금속을 포함할 수 있다.The light blocking pattern may further include a lower light blocking layer positioned between the lower substrate and the intermediate light blocking layer. The lower light blocking layer may include metal.

상기 하부 차광층의 측면은 상기 중간 차광층의 측면 외측에 위치할 수 있다.A side surface of the lower light blocking layer may be positioned outside a side surface of the middle light blocking layer.

상기 하부 차광층의 측면은 상기 상부 차광층의 측면과 다른 형상일 수 있다. A side surface of the lower light blocking layer may have a different shape from a side surface of the upper light blocking layer.

상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 기판 상에 위치하는 박막 트랜지스터; 상기 박막 트랜지스터와 연결되고, 발광층을 포함하는 발광 구조물; 및 상기 하부 기판과 상기 박막 트랜지스터 사이에 위치하는 차광 패턴을 포함한다. 상기 차광 패턴은 가장 자리에 가까이 위치하는 언더 컷 영역을 포함한다. A display device according to the technical idea of the present invention for achieving the other object to be solved is a thin film transistor located on a lower substrate; a light emitting structure connected to the thin film transistor and including a light emitting layer; and a light blocking pattern positioned between the lower substrate and the thin film transistor. The light blocking pattern includes an undercut region located close to an edge.

상기 박막 트랜지스터는 반도체 패턴을 포함할 수 있다. 상기 차광 패턴의 수평 폭은 상기 반도체 패턴의 수평 폭보다 클 수 있다. The thin film transistor may include a semiconductor pattern. A horizontal width of the light blocking pattern may be greater than a horizontal width of the semiconductor pattern.

상기 차광 패턴은 산화물을 포함하는 중간 차광층 및 상기 중간 차광층과 상기 박막 트랜지스터 사이에 위치하는 상부 차광층을 포함할 수 있다. 상기 중간 차광층의 최대 수평 폭은 상기 하부 기판을 향한 상기 상부 차광층의 수평 폭보다 작을 수 있다.The light-blocking pattern may include an intermediate light-blocking layer including oxide and an upper light-blocking layer positioned between the middle light-blocking layer and the thin film transistor. A maximum horizontal width of the middle light blocking layer may be smaller than a horizontal width of the upper light blocking layer toward the lower substrate.

상기 중간 차광층의 측면은 상기 상부 차광층의 측면과 다른 형상일 수 있다.A side surface of the middle light blocking layer may have a different shape from a side surface of the upper light blocking layer.

상기 중간 차광층의 측면은 역 테이퍼(negative taper)를 가질 수 있다. A side surface of the intermediate light blocking layer may have a negative taper.

본 발명의 기술적 사상에 따른 디스플레이 장치는 산화물을 포함하는 중간 차광층으로부터 박막 트랜지스터를 향해 이동하는 수소 등이 금속을 포함하는 상부 차광층에 의해 차단될 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 차광 패턴에 의한 박막 트랜지스터의 특성 변화가 방지될 수 있다. 또한 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 하부 기판 상에 위치하는 박막 트랜지스터들의 특성 산포가 감소할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 신뢰성이 향상될 수 있다.In the display device according to the technical concept of the present invention, hydrogen or the like moving toward the thin film transistor from the middle light blocking layer containing oxide may be blocked by the upper light blocking layer containing metal. Accordingly, in the display device according to the technical concept of the present invention, a change in characteristics of the thin film transistor due to the light blocking pattern can be prevented. In addition, in the display device according to the technical concept of the present invention, characteristic distribution of thin film transistors positioned on a lower substrate may be reduced. Accordingly, reliability of the display device according to the technical concept of the present invention may be improved.

도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 P 영역을 확대한 도면이다.
도 3 내지 5는 각각 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다. 1 is a schematic diagram of a display device according to an embodiment of the present invention.
FIG. 2 is an enlarged view of region P of FIG. 1 .
3 to 5 are views illustrating a display device according to another exemplary embodiment of the present invention.

본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.The above objects and technical configurations of the present invention and details of the operation and effect thereof will be more clearly understood by the following detailed description with reference to the drawings illustrating the embodiments of the present invention. Here, since the embodiments of the present invention are provided to sufficiently convey the technical spirit of the present invention to those skilled in the art, the present invention may be embodied in other forms so as not to be limited to the embodiments described below.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.Also, parts denoted by the same reference numerals throughout the specification mean the same components, and the length and thickness of a layer or region in the drawings may be exaggerated for convenience. In addition, when a first component is described as being “on” a second component, the first component is not only located on the upper side in direct contact with the second component, but also the first component and the second component. A case where the third component is located between the second components is also included.

여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.Here, terms such as first and second are used to describe various components, and are used for the purpose of distinguishing one component from another. However, the first component and the second component may be named arbitrarily according to the convenience of those skilled in the art within the scope of the technical idea of the present invention.

본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in the specification of the present invention are only used to describe specific embodiments, and are not intended to limit the present invention. For example, a component expressed in the singular number includes a plurality of components unless the context clearly indicates only the singular number. In addition, in the specification of the present invention, terms such as "comprise" or "having" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or It should be understood that it does not preclude the possibility of the presence or addition of more other features, numbers, steps, operations, components, parts, or combinations thereof.

덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In addition, unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and unless explicitly defined in the specification of the present invention, in an ideal or excessively formal meaning. not interpreted

(실시 예)(Example)

도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 도 1의 P 영역을 확대한 도면이다.1 is a schematic diagram of a display device according to an embodiment of the present invention. FIG. 2 is an enlarged view of region P of FIG. 1 .

도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(110), 버퍼층(120), 박막 트랜지스터(130), 평탄화막(150), 발광 구조물(160) 및 차광 패턴(200)을 포함할 수 있다.1 and 2, the display device according to an embodiment of the present invention includes a lower substrate 110, a buffer layer 120, a thin film transistor 130, a planarization film 150, a light emitting structure 160, and a light blocking pattern ( 200) may be included.

상기 하부 기판(110)은 상기 박막 트랜지스터(130) 및 상기 발광 구조물(160)을 지지할 수 있다. 상기 하부 기판(110)은 절연성 물질을 포함할 수 있다. 상기 하부 기판(110)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 하부 기판(110)은 유리 또는 플라스틱을 포함할 수 있다.The lower substrate 110 may support the thin film transistor 130 and the light emitting structure 160 . The lower substrate 110 may include an insulating material. The lower substrate 110 may include a transparent material. For example, the lower substrate 110 may include glass or plastic.

상기 버퍼층(120)은 상기 하부 기판(110)의 상부면 상에 위치하는 이물 등에 의해 후속 공정에 의해 형성될 박막 트랜지스터(130) 등이 손상되는 것을 방지할 수 있다. 상기 버퍼층(120)은 상기 하부 기판(110) 상에 위치할 수 있다. 상기 버퍼층(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼층(120)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 버퍼층(120)은 다중층 구조일 수 있다. The buffer layer 120 can prevent the thin film transistor 130 to be formed in a subsequent process from being damaged by a foreign substance or the like located on the upper surface of the lower substrate 110 . The buffer layer 120 may be positioned on the lower substrate 110 . The buffer layer 120 may include an insulating material. For example, the buffer layer 120 may include silicon oxide and/or silicon nitride. The buffer layer 120 may have a multilayer structure.

상기 박막 트랜지스터(130)는 상기 버퍼층(120) 상에 위치할 수 있다. 상기 버퍼층(120)은 상기 하부 기판(110)과 상기 박막 트랜지스터(130) 사이로 연장할 수 있다. 예를 들어, 상기 박막 트랜지스터(130)는 반도체 패턴(131), 게이트 절연막(132), 게이트 전극(133), 층간 절연막(134), 소스 전극(135) 및 드레인 전극(136)을 포함할 수 있다. The thin film transistor 130 may be positioned on the buffer layer 120 . The buffer layer 120 may extend between the lower substrate 110 and the thin film transistor 130 . For example, the thin film transistor 130 may include a semiconductor pattern 131, a gate insulating layer 132, a gate electrode 133, an interlayer insulating layer 134, a source electrode 135, and a drain electrode 136. there is.

상기 반도체 패턴(131)은 상기 하부 기판(110)에 가까이 위치할 수 있다. 예를 들어, 상기 반도체 패턴(131)은 상기 버퍼층(120)과 직접 접촉할 수 있다. 상기 반도체 패턴(131)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(131)은 비정질 실리콘 및/또는 다결정 실리콘을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(131)은 IGZO 등과 같은 산화물 반도체 물질을 포함할 수 있다. 상기 반도체 패턴(131)은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.The semiconductor pattern 131 may be positioned close to the lower substrate 110 . For example, the semiconductor pattern 131 may directly contact the buffer layer 120 . The semiconductor pattern 131 may include a semiconductor material. For example, the semiconductor pattern 131 may include amorphous silicon and/or polycrystalline silicon. For example, the semiconductor pattern 131 may include an oxide semiconductor material such as IGZO. The semiconductor pattern 131 may include a source region, a drain region, and a channel region positioned between the source region and the drain region.

상기 게이트 절연막(132)은 상기 반도체 패턴(131) 상에 위치할 수 있다. 예를 들어, 상기 반도체 패턴(131)의 상기 채널 영역은 상기 게이트 절연막(132)에 의해 덮일 수 있다. 상기 게이트 절연막(132)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(132)은 실리콘 산화물 및 실리콘 질화물이 적층된 구조일 수 있다. The gate insulating layer 132 may be positioned on the semiconductor pattern 131 . For example, the channel region of the semiconductor pattern 131 may be covered by the gate insulating layer 132 . The gate insulating layer 132 may include an insulating material. For example, the gate insulating layer 132 may have a structure in which silicon oxide and silicon nitride are stacked.

상기 게이트 전극(133)은 상기 게이트 ??연막(132) 상에 위치할 수 있다. 상기 게이트 절연막(132)은 상기 반도체 패턴(131)과 상기 게이트 전극(133) 사이를 절연할 수 있다. 상기 게이트 전극(133)은 상기 반도체 패턴(131)의 상기 채널 영역과 수직 중첩할 수 있다. The gate electrode 133 may be positioned on the gate ?? smoke film 132 . The gate insulating layer 132 may insulate between the semiconductor pattern 131 and the gate electrode 133 . The gate electrode 133 may vertically overlap the channel region of the semiconductor pattern 131 .

상기 게이트 전극(133)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(133)은 금속을 포함할 수 있다. 상기 게이트 전극(133)은 다중층 구조일 수 있다. 예를 들어, 상기 게이트 전극(133)은 상기 게이트 절연막(132)에 가까이 위치하는 하부 게이트층(133a) 및 상기 하부 게이트층(133a) 상에 위치하는 상부 게이트층(133b)을 포함할 수 있다. 상기 하부 게이트층(133a)은 상기 상부 게이트층(133b)보다 반사율이 낮은 물질을 포함할 수 있다. 상기 상부 게이트층(133b)은 상기 하부 게이트층(133a)보다 전자 이동도(electron mobility)가 높은 물질을 포함할 수 있다. The gate electrode 133 may include a conductive material. For example, the gate electrode 133 may include metal. The gate electrode 133 may have a multi-layer structure. For example, the gate electrode 133 may include a lower gate layer 133a positioned close to the gate insulating layer 132 and an upper gate layer 133b positioned on the lower gate layer 133a. . The lower gate layer 133a may include a material having a lower reflectance than the upper gate layer 133b. The upper gate layer 133b may include a material having higher electron mobility than the lower gate layer 133a.

상기 층간 절연막(134)은 상기 반도체 패턴(131), 상기 게이트 절연막(132) 및 상기 게이트 전극(133) 상에 위치할 수 있다. 상기 층간 절연막(134)은 절연성 물질을 포함할 수 있다. 상기 층간 절연막(134)은 상기 반도체 패턴(131)의 외측 방향으로 연장할 수 있다. 예를 들어, 상기 반도체 패턴(131), 상기 게이트 절연막(132) 및 상기 게이트 전극(133)은 상기 층간 절연막(134)에 의해 덮일 수 있다. The interlayer insulating layer 134 may be positioned on the semiconductor pattern 131 , the gate insulating layer 132 , and the gate electrode 133 . The interlayer insulating layer 134 may include an insulating material. The interlayer insulating layer 134 may extend in an outward direction of the semiconductor pattern 131 . For example, the semiconductor pattern 131 , the gate insulating layer 132 , and the gate electrode 133 may be covered by the interlayer insulating layer 134 .

상기 소스 전극(135) 및 상기 드레인 전극(136)은 상기 층간 절연막(134) 상에 위치할 수 있다. 상기 소스 전극(135)은 상기 반도체 패턴(131)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 드레인 전극(136)은 상기 반도체 패턴(131)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 층간 절연막(134)은 상기 반도체 패턴(131)의 상기 소스 영역을 노출하는 컨택홀 및 상기 드레인 영역을 노출하는 컨택홀을 포함할 수 있다. The source electrode 135 and the drain electrode 136 may be positioned on the interlayer insulating layer 134 . The source electrode 135 may be electrically connected to the source region of the semiconductor pattern 131 . The drain electrode 136 may be electrically connected to the drain region of the semiconductor pattern 131 . For example, the interlayer insulating layer 134 may include a contact hole exposing the source region of the semiconductor pattern 131 and a contact hole exposing the drain region.

상기 드레인 전극(136)은 상기 소스 전극(135)과 이격될 수 있다. 상기 드레인 전극(136)은 상기 소스 전극(135)과 동일한 물질을 포함할 수 있다. 상기 소스 전극(135) 및 상기 드레인 전극(136)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(135) 및 상기 드레인 전극(136)은 금속을 포함할 수 있다. The drain electrode 136 may be spaced apart from the source electrode 135 . The drain electrode 136 may include the same material as the source electrode 135 . The source electrode 135 and the drain electrode 136 may include a conductive material. For example, the source electrode 135 and the drain electrode 136 may include metal.

본 발명의 실시 예에 따른 디스플레이 장치는 소스 전극(135) 및 드레인 전극(136)이 단일층인 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 소스 전극(135) 및 드레인 전극(136)이 다중층 구조일 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 소스 전극(135) 및 드레인 전극(136)은 저반사 물질을 포함하는 층 및 고 전자 이동도 물질을 포함하는 층의 적층 구조일 수 있다.In the display device according to the embodiment of the present invention, it is described that the source electrode 135 and the drain electrode 136 are a single layer. However, in a display device according to another embodiment of the present invention, the source electrode 135 and the drain electrode 136 may have a multilayer structure. For example, in a display device according to another embodiment of the present invention, the source electrode 135 and the drain electrode 136 may have a stacked structure of a layer including a low reflection material and a layer including a high electron mobility material. .

본 발명의 실시 예에 따른 디스플레이 장치는 게이트 전극(133)이 반도체 패턴(131) 상에 위치하는 박막 트랜지스터(130)를 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(130)의 게이트 전극(133)이 하부 기판(110)과 반도체 패턴(131) 사이에 위치할 수 있다. The display device according to the embodiment of the present invention is described as including the thin film transistor 130 in which the gate electrode 133 is positioned on the semiconductor pattern 131 . However, in the display device according to another embodiment of the present invention, the gate electrode 133 of the thin film transistor 130 may be positioned between the lower substrate 110 and the semiconductor pattern 131 .

상기 평탄화막(150)은 상기 박막 트랜지스터(130)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 박막 트랜지스터(130)는 상기 평탄화막(150)에 의해 덮일 수 있다. 상기 평탄화막(150)은 상기 박막 트랜지스터(130)의 외측 방향으로 연장할 수 있다. 예를 들어, 상기 평탄화막(150)의 상부면은 상기 하부 기판(110)의 상부면과 평행할 수 있다. 상기 평탄화막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 평탄화막(150)은 실리콘 산화물을 포함할 수 있다. The planarization layer 150 may remove a step caused by the thin film transistor 130 . For example, the thin film transistor 130 may be covered by the planarization layer 150 . The planarization layer 150 may extend outward of the thin film transistor 130 . For example, an upper surface of the planarization layer 150 may be parallel to an upper surface of the lower substrate 110 . The planarization layer 150 may include an insulating material. For example, the planarization layer 150 may include silicon oxide.

본 발명의 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(130)가 평탄화막(150)과 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(130)와 평탄화막(150) 사이에 위치하는 보호막(140)을 더 포함할 수 있다. 상기 보호막(140)은 절연성 물질을 포함할 수 있다. 상기 보호막(140)은 상기 평탄화막(150)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 보호막(140)은 실리콘 질화물을 포함할 수 있다. In the display device according to the exemplary embodiment of the present invention, the thin film transistor 130 directly contacts the planarization layer 150 . However, the display device according to another embodiment of the present invention may further include a protective film 140 positioned between the thin film transistor 130 and the planarization film 150 . The protective layer 140 may include an insulating material. The passivation layer 140 may include a material different from that of the planarization layer 150 . For example, the protective layer 140 may include silicon nitride.

상기 발광 구조물(160)은 특정 색을 구현할 수 있다. 예를 들어, 상기 발광 구조물(160)은 순서대로 적층된 하부 전극(161), 발광층(162) 및 상부 전극(162)을 포함할 수 있다. The light emitting structure 160 may implement a specific color. For example, the light emitting structure 160 may include a lower electrode 161, a light emitting layer 162, and an upper electrode 162 sequentially stacked.

상기 발광 구조물(160)은 상기 박막 트랜지스터(130)에 의해 제어될 수 있다. 예를 들어, 상기 박막 트랜지스터(130)는 상기 발광 구조물(160)에 구동 전류를 인가하는 구동 트랜지스터일 수 있다. 상기 발광 구조물(160)의 상기 하부 전극(161)은 상기 박막 트랜지스터(130)와 연결될 수 있다. 상기 발광 구조물(160)은 상기 평탄화막(150) 상에 위치할 수 있다. 예를 들어, 상기 평탄화막(150)은 상기 박막 트랜지스터(130)의 상기 드레인 전극(136)을 노출하는 화소 컨택홀(150H)을 포함할 수 있다. The light emitting structure 160 may be controlled by the thin film transistor 130 . For example, the thin film transistor 130 may be a driving transistor that applies a driving current to the light emitting structure 160 . The lower electrode 161 of the light emitting structure 160 may be connected to the thin film transistor 130 . The light emitting structure 160 may be positioned on the planarization layer 150 . For example, the planarization layer 150 may include a pixel contact hole 150H exposing the drain electrode 136 of the thin film transistor 130 .

상기 하부 전극(161) 및 상기 상부 전극(163)은 도전성 물질을 포함할 수 있다. 상기 상부 전극(163)은 상기 하부 전극(161)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(161)은 상기 상부 전극(163)보다 반사율이 높은 물질을 포함할 수 있다. 상기 상부 전극(163)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(161)은 반사율이 높은 금속을 포함하고, 상기 상부 전극(163)은 ITO 또는 IZO를 포함할 수 있다.The lower electrode 161 and the upper electrode 163 may include a conductive material. The upper electrode 163 may include a material different from that of the lower electrode 161 . For example, the lower electrode 161 may include a material having a higher reflectance than the upper electrode 163 . The upper electrode 163 may include a transparent material. For example, the lower electrode 161 may include a metal having high reflectivity, and the upper electrode 163 may include ITO or IZO.

본 발명의 실시 예에 따른 디스플레이 장치는 상부 전극(163) 방향으로 빛이 방출되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 하부 전극(161) 방향으로 빛이 방출되는 바텀 에미션 타입(bottom emission type)일 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 하부 전극(161)은 투명한 물질을 포함하고, 상부 전극(163)은 불투명한 금속을 포함할 수 있다. The display device according to the embodiment of the present invention is described as emitting light toward the upper electrode 163 . However, the display device according to another embodiment of the present invention may be a bottom emission type in which light is emitted in the direction of the lower electrode 161 . For example, in a display device according to another embodiment of the present invention, the lower electrode 161 may include a transparent material, and the upper electrode 163 may include an opaque metal.

상기 발광층(162)은 상기 하부 전극(161)과 상기 상부 전극(163) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 상기 발광층(162)에 의해 생성된 빛은 특정 색을 구현할 수 있다. 예를 들어, 상기 발광층(162)은 청색, 적색, 녹색 또는 백색을 구현할 수 있다. The light emitting layer 162 may generate light having a luminance corresponding to a voltage difference between the lower electrode 161 and the upper electrode 163 . Light generated by the light emitting layer 162 may implement a specific color. For example, the light emitting layer 162 may implement blue, red, green, or white.

상기 발광층(162)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광층(162)을 포함하는 유기 발광 표시 장치일 수 있다. The light emitting layer 162 may include an emission material layer (EML) including a light emitting material. The light-emitting material may include an organic material, an inorganic material, or a hybrid material. For example, a display device according to an embodiment of the present invention may be an organic light emitting display device including the organic light emitting layer 162 .

상기 발광층(162)은 발광 효율을 높이기 위하여, 다중층 구조일 수 있다. 예를 들어, 상기 발광층(162)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. The light emitting layer 162 may have a multi-layer structure in order to increase light emitting efficiency. For example, the light emitting layer 162 may include a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), and an electron injection layer (EIL). ), at least one of which may be further included.

본 발명의 실시 예에 따른 디스플레이 장치는 다수의 화소 영역을 포함할 수 있다. 인접한 화소 영역은 서로 다른 색을 구현할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 청색을 구현하는 청색 화소 영역들, 적색을 구현하는 적색 화소 영역들, 녹색을 구현하는 녹색 화소 영역들 및 백색을 구현하는 백색 화소 영역들을 포함할 수 있다. 인접한 화소 영역들 상에 위치하는 발광 구조물들(160)은 독립적으로 제어될 수 있다. 예를 들어, 인접한 발광 구조물들(160)의 하부 전극들(161)은 서로 전기적으로 절연될 수 있다. 발광 구조물(160)의 하부 전극(161)은 인접한 발광 구조물(160)의 하부 전극(161)과 이격될 수 있다.A display device according to an embodiment of the present invention may include a plurality of pixel areas. Adjacent pixel areas may implement different colors. For example, a display device according to an embodiment of the present invention includes blue pixel areas implementing blue, red pixel areas implementing red, green pixel areas implementing green, and white pixel areas implementing white. can do. The light emitting structures 160 positioned on adjacent pixel regions may be independently controlled. For example, lower electrodes 161 of adjacent light emitting structures 160 may be electrically insulated from each other. The lower electrode 161 of the light emitting structure 160 may be spaced apart from the lower electrode 161 of the adjacent light emitting structure 160 .

본 발명의 실시 예에 따른 디스플레이 장치는 뱅크 절연막(170)을 더 포함할 수 있다. 상기 뱅크 절연막(170)은 상기 하부 전극(161)의 가장 자리를 덮을 수 있다. 상기 발광층(162) 및 상기 상부 전극(163)은 상기 뱅크 절연막(170)에 의해 노출된 상기 하부 전극(161)의 표면 상에 적층될 수 있다. 인접한 하부 전극들(161) 사이의 공간은 상기 뱅크 절연막(170)에 의해 채워질 수 있다. 인접한 하부 전극들(161)은 상기 뱅크 절연막(170)에 의해 분리될 수 있다. 상기 뱅크 절연막(170)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(170)은 벤소사이클로부텐(BCB), 폴리 이미드(poly-imide) 및 포토 아크릴(photo-acryl) 등과 같은 유기 절연 물질을 포함할 수 있다. The display device according to an embodiment of the present invention may further include a bank insulating layer 170 . The bank insulating layer 170 may cover an edge of the lower electrode 161 . The light emitting layer 162 and the upper electrode 163 may be stacked on a surface of the lower electrode 161 exposed by the bank insulating layer 170 . Spaces between adjacent lower electrodes 161 may be filled by the bank insulating layer 170 . Adjacent lower electrodes 161 may be separated by the bank insulating layer 170 . The bank insulating layer 170 may include an insulating material. For example, the bank insulating layer 170 may include an organic insulating material such as benzocyclobutene (BCB), poly-imide, and photo-acryl.

상기 차광 패턴(200)은 상기 하부 기판(110)을 통해 상기 박막 트랜지스터(130) 방향으로 진행하는 외광을 차단할 수 있다. 상기 차광 패턴(200)은 상기 하부 기판(110)과 상기 박막 트랜지스터(130) 사이에 위치할 수 있다. 예를 들어, 상기 차광 패턴(200)은 상기 하부 기판(110)과 상기 버퍼층(120) 사이에 위치할 수 있다. The light blocking pattern 200 may block external light traveling toward the thin film transistor 130 through the lower substrate 110 . The light blocking pattern 200 may be positioned between the lower substrate 110 and the thin film transistor 130 . For example, the light blocking pattern 200 may be positioned between the lower substrate 110 and the buffer layer 120 .

상기 차광 패턴(200)은 다중층 구조일 수 있다. 예를 들어, 상기 차광 패턴(200)은 순서대로 적층된 하부 차광층(210), 중간 차광층(220) 및 상부 차광층(230)을 포함할 수 있다.The light blocking pattern 200 may have a multi-layer structure. For example, the light blocking pattern 200 may include a lower light blocking layer 210 , a middle light blocking layer 220 and an upper light blocking layer 230 sequentially stacked.

상기 하부 차광층(210)은 상기 하부 기판(110)에 가까이 위치할 수 있다. 예를 들어, 상기 하부 차광층(210)은 상기 하부 기판(110)과 직접 접촉할 수 있다. 상기 하부 차광층(210)은 상대적으로 반사율이 낮은 물질을 포함할 수 있다. 상기 하부 차광층(210)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 차광층(210)은 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt) 및 탄탈(Ta) 중 적어도 하나를 포함할 수 있다. The lower light blocking layer 210 may be positioned close to the lower substrate 110 . For example, the lower light blocking layer 210 may directly contact the lower substrate 110 . The lower light blocking layer 210 may include a material having a relatively low reflectance. The lower light blocking layer 210 may include a conductive material. For example, the lower light blocking layer 210 may include aluminum (Al), tungsten (W), copper (Cu), nickel (Ni), chromium (Cr), molybdenum (Mo), titanium (Ti), or platinum (Pt). ) and tantalum (Ta).

상기 중간 차광층(220)은 상기 하부 차광층(210) 상에 위치할 수 있다. 상기 중간 차광층(220)은 상기 하부 차광층(210)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 중간 차광층(220)은 실리콘 산화물, ITO, IZO 또는 IGZO 등과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 중간 차광층(220)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. The middle light blocking layer 220 may be positioned on the lower light blocking layer 210 . The middle light blocking layer 220 may include a material different from that of the lower light blocking layer 210 . For example, the intermediate light blocking layer 220 may include an oxide such as silicon oxide, ITO, IZO, or IGZO. For example, the intermediate light blocking layer 220 may include an insulating material such as silicon nitride.

상기 중간 차광층(220)은 상기 하부 차광층(210)보다 두꺼울 수 있다. 상기 중간 차광층(220)의 최대 수평 폭은 상기 하부 차광층(210)의 수평 폭보다 작을 수 있다. 상기 하부 차광층(210)의 측면(S1)은 상기 중간 차광층(220)의 측면(S2)과 다른 형상일 수 있다. 예를 들어, 상기 하부 차광층(210)의 측면(S1)은 상기 하부 기판(110)의 상부면과 수직한 형상이고, 상기 중간 차광층(220)의 측면(S2)은 정 테이퍼(positive taper)를 가질 수 있다. The middle light blocking layer 220 may be thicker than the lower light blocking layer 210 . A maximum horizontal width of the middle light blocking layer 220 may be smaller than a horizontal width of the lower light blocking layer 210 . The side surface S1 of the lower light blocking layer 210 may have a different shape from the side surface S2 of the middle light blocking layer 220 . For example, the side surface S1 of the lower light blocking layer 210 has a shape perpendicular to the top surface of the lower substrate 110, and the side surface S2 of the intermediate light blocking layer 220 has a positive taper. ) can have.

상기 상부 차광층(230)은 상기 중간 차광층(220) 상에 위치할 수 있다. 상기 상부 차광층(230)의 상부면은 상기 버퍼층(120)과 직접 접촉할 수 있다. 상기 상부 차광층(230)은 상기 버퍼층(120)과 화학적 반응성이 낮은 물질을 포함할 수 있다. 예를 들어, 상기 상부 차광층(230)은 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 상기 상부 차광층(230)은 상기 하부 차광층(210)과 동일한 물질을 포함할 수 있다.The upper light blocking layer 230 may be positioned on the middle light blocking layer 220 . An upper surface of the upper light blocking layer 230 may directly contact the buffer layer 120 . The upper light blocking layer 230 may include a material having low chemical reactivity with the buffer layer 120 . For example, the upper light blocking layer 230 may include at least one of molybdenum (Mo), titanium (Ti), and tungsten (W). The upper light blocking layer 230 may include the same material as the lower light blocking layer 210 .

상기 상부 차광층(230)은 상기 중간 차광층(220) 전체를 덮을 수 있다. 상기 상부 차광층(230)의 측면(S3)은 상기 중간 차광층(220)의 측면(S2)의 외측에 위치할 수 있다. 상기 중간 차광층(220)의 측면(S2)은 상기 하부 기판(110)을 향한 상기 상부 차광층(230)의 하부면과 중첩할 수 있다. 상기 중간 차광층(220)의 최대 수평 폭은 상기 상부 차광층(230)의 상기 하부면의 수평 폭보다 작을 수 있다. The upper light blocking layer 230 may cover the entire middle light blocking layer 220 . The side surface S3 of the upper light blocking layer 230 may be positioned outside the side surface S2 of the middle light blocking layer 220 . A side surface S2 of the middle light blocking layer 220 may overlap a lower surface of the upper light blocking layer 230 facing the lower substrate 110 . A maximum horizontal width of the middle light blocking layer 220 may be smaller than a horizontal width of the lower surface of the upper light blocking layer 230 .

상기 상부 차광층(230)의 수평 면적은 상기 중간 차광층(220)의 수평 면적보다 클 수 있다. 상기 차광 패턴(200)은 상기 중간 차광층(220)과 상기 상부 차광층(230)의 수평 면적 차이에 의한 언더 컷 영역(UC)을 포함할 수 있다. 상기 차광 패턴(200)의 상기 언더 컷 영역(UC)은 상기 차광 패턴(200)의 가장 자리에 가까이 위치할 수 있다. A horizontal area of the upper light blocking layer 230 may be greater than a horizontal area of the middle light blocking layer 220 . The light blocking pattern 200 may include an undercut area UC due to a horizontal area difference between the middle light blocking layer 220 and the upper light blocking layer 230 . The undercut area UC of the light blocking pattern 200 may be positioned close to an edge of the light blocking pattern 200 .

본 발명의 실시 예에 따른 디스플레이 장치는 차광 패턴(200)의 상부 차광층(230)이 박막 트랜지스터(130)를 향한 중간 차광층(220)의 표면을 완전히 가릴 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 중간 차광층(220)으로부터 상기 박막 트랜지스터(130) 방향으로 진행하는 수소 등이 상기 상부 차광층(230)에 의해 차단될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 차광 패턴(200)에 의한 박막 트랜지스터(130)의 특성 변화가 방지될 수 있다. In the display device according to the embodiment of the present invention, the upper light blocking layer 230 of the light blocking pattern 200 may completely cover the surface of the middle light blocking layer 220 facing the thin film transistor 130 . Accordingly, in the display device according to the embodiment of the present invention, hydrogen or the like traveling from the middle light blocking layer 220 toward the thin film transistor 130 may be blocked by the upper light blocking layer 230 . Therefore, in the display device according to the exemplary embodiment of the present invention, a characteristic change of the thin film transistor 130 due to the light blocking pattern 200 can be prevented.

상기 상부 차광층(230)은 상기 중간 차광층(220)과 동시에 형성될 수 있다. 예를 들어, 상기 차광 패턴(200)을 형성하는 공정은 상기 하부 기판(110) 상에 하부 차광층(210)을 위한 제 1 물질층, 중간 차광층(220)을 위한 제 2 물질층 및 상부 차광층(230)을 위한 제 3 물질층을 순차적으로 적층하고, 하나의 공정 챔버 내에서 단일 식각 공정 또는 연속된 식각 공정으로 상기 제 1 내지 제 3 물질층을 패터닝하는 공정을 포함할 수 있다. 상기 중간 차광층(220)은 상기 상부 차광층(230)보다 식각 속도가 빠른 물질을 포함할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 상부 차광층(230)에 의해 가려지는 중간 차광층(220)을 위한 별도의 식각 공정이 필요하지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제조 수율의 저하 및 공정 비용의 증가 없이, 차광 패턴(200)에 의한 박막 트랜지스터(130)의 특성 변화가 방지될 수 있다. The upper light blocking layer 230 may be formed simultaneously with the middle light blocking layer 220 . For example, the process of forming the light blocking pattern 200 includes a first material layer for the lower light blocking layer 210, a second material layer for the middle light blocking layer 220, and an upper material layer on the lower substrate 110. A process of sequentially stacking third material layers for the light blocking layer 230 and patterning the first to third material layers by a single etching process or a continuous etching process within one process chamber may be included. The intermediate light-blocking layer 220 may include a material having a faster etching rate than the upper light-blocking layer 230 . Accordingly, in the display device according to the embodiment of the present invention, a separate etching process for the middle light blocking layer 220 covered by the upper light blocking layer 230 may not be required. Therefore, in the display device according to the exemplary embodiment of the present invention, a change in characteristics of the thin film transistor 130 due to the light blocking pattern 200 may be prevented without a decrease in manufacturing yield and an increase in process cost.

상기 상부 차광층(230)의 수평 폭은 상기 박막 트랜지스터(130)의 상기 반도체 패턴(131)의 수평 폭보다 클 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 차광 패턴(200)에 의해 박막 트랜지스터(130)의 실질적인 동작이 수행되는 반도체 패턴(131)의 특성이 변화되는 것이 방지될 수 있다. 상기 하부 차광층(210)의 수평 폭 및 상기 중간 차광층(220)의 수평 폭은 상기 박막 트랜지스터(130)의 상기 반도체 패턴(131)의 수평 폭보다 클 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 하부 기판(110)을 통해 박막 트랜지스터(131)의 반도체 패턴(131)으로 진행하는 외광이 차광 패턴(200)에 의해 차단될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역 상에 위치하는 박막 트랜지스터의 특성이 외부 요인들에 의해 변화되는 것이 방지될 수 있다. 따라서 본 발명의 실시 예에 따른 디스플레이 장치에서는 하부 기판 상에 위치하는 박막 트랜지스터들(130)의 특성 산포가 감소될 수 있다. A horizontal width of the upper light blocking layer 230 may be greater than a horizontal width of the semiconductor pattern 131 of the thin film transistor 130 . Accordingly, in the display device according to the exemplary embodiment of the present invention, it is possible to prevent the characteristics of the semiconductor pattern 131 , on which the thin film transistor 130 actually operates, from being changed by the light blocking pattern 200 . The horizontal width of the lower light blocking layer 210 and the horizontal width of the middle light blocking layer 220 may be greater than the horizontal width of the semiconductor pattern 131 of the thin film transistor 130 . Accordingly, in the display device according to the embodiment of the present invention, external light traveling to the semiconductor pattern 131 of the thin film transistor 131 through the lower substrate 110 may be blocked by the light blocking pattern 200 . That is, in the display device according to the exemplary embodiment of the present invention, it is possible to prevent characteristics of thin film transistors positioned on each pixel area from being changed by external factors. Accordingly, in the display device according to the exemplary embodiment of the present invention, dispersion of characteristics of the thin film transistors 130 positioned on the lower substrate may be reduced.

상기 상부 차광층(230)은 상기 하부 차광층(210)보다 두꺼울 수 있다. 상기 상부 차광층(230)의 측면(S3)은 상기 하부 차광층(210)의 측면(S1)과 다른 형상일 수 있다. 상기 상부 차광층(230)의 측면(S3)은 상기 중간 차광층(220)의 측면(S2)과 동일한 방향의 경사를 가질 수 있다. 예를 들어, 상기 상부 차광층(230)은 정 테이퍼를 가질 수 있다. The upper light blocking layer 230 may be thicker than the lower light blocking layer 210 . The side surface S3 of the upper light blocking layer 230 may have a different shape from the side surface S1 of the lower light blocking layer 210 . The side surface S3 of the upper light blocking layer 230 may have an inclination in the same direction as the side surface S2 of the middle light blocking layer 220 . For example, the upper light blocking layer 230 may have a regular taper.

본 발명의 실시 예에 따른 디스플레이 장치는 중간 차광층(220)의 측면(S2) 및 상부 차광층(230)의 측면(S3)이 정 테이퍼를 갖는 것으로 설명된다. 그러나, 본 발명의 실시 예에 따른 디스플레이 장치에서 중간 차광층(220)의 측면 및 상부 차광층(230)의 측면은 하부 차광층(210), 중간 차광층(220) 및 상부 차광층(230) 사이의 계면 특성에 따라 다를 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 중간 차광층(220)의 수평 폭이 하부 기판(110)에 가까워질수록 점진적으로 증가하는 것으로 설명된다. 그러나, 차광 패턴이 습식 식각으로 형성될 때, 하부 차광층(210)과 중간 차광층(220) 사이의 계면 및 중간 차광층(220)과 상부 차광층(230) 사이의 계면으로 식각 용액이 침투하기 어려운 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 도 3에 도시된 바와 같이, 중간 차광층(220)의 수평 폭이 하부 기판(110)에 가까워질수록 급격히 증가할 수 있다. 또는 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 도 4에 도시된 바와 같이, 하부 차광층(210)의 측면(S1)이 정 테이퍼를 가지고, 상부 차광층(230)의 측면(S3)이 역 테이퍼(negative taper)를 가지며, 중간 차광층(220)의 측면(S2)이 하부 기판(110)의 상부면과 수직한 형상일 수 있다. In the display device according to the embodiment of the present invention, it is described that the side surface S2 of the middle light blocking layer 220 and the side surface S3 of the upper light blocking layer 230 have a regular taper. However, in the display device according to the embodiment of the present invention, the side of the middle light blocking layer 220 and the side of the upper light blocking layer 230 are the lower light blocking layer 210, the middle light blocking layer 220, and the upper light blocking layer 230. may vary depending on the interfacial properties between them. For example, in the display device according to the embodiment of the present invention, it is described that the horizontal width of the intermediate light-blocking layer 220 gradually increases as it approaches the lower substrate 110 . However, when the light blocking pattern is formed by wet etching, the etching solution penetrates into the interface between the lower light blocking layer 210 and the middle light blocking layer 220 and the interface between the middle light blocking layer 220 and the upper light blocking layer 230. In a display device according to another embodiment of the present invention, which is difficult to do, as shown in FIG. 3 , the horizontal width of the intermediate light-blocking layer 220 may rapidly increase as it approaches the lower substrate 110 . Alternatively, in the display device according to another embodiment of the present invention, as shown in FIG. 4 , the side surface S1 of the lower light blocking layer 210 has a positive taper and the side surface S3 of the upper light blocking layer 230 has a reverse taper. It may have a negative taper, and the side surface S2 of the intermediate light blocking layer 220 may be perpendicular to the top surface of the lower substrate 110 .

중간 차광층(220)과 상부 차광층(230) 사이의 계면과 비교하여, 하부 차광층(210)과 중간 차광층(220) 사이의 계면으로 식각 용액이 쉽게 침투할 수 있는 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 도 5에 도시된 바와 같이, 중간 차광층(220)의 측면(S2)이 역 테이퍼를 가질 수 있다. Compared to the interface between the middle light blocking layer 220 and the upper light blocking layer 230, the interface between the lower light blocking layer 210 and the middle light blocking layer 220 can easily penetrate the etching solution according to another embodiment of the present invention. In the display device according to the example, as shown in FIG. 5 , the side surface S2 of the intermediate light blocking layer 220 may have an inverse taper.

110 : 하부 기판 120 : 버퍼층
130 : 박막 트랜지스터 160 : 발광 구조물
200 : 차광 패턴 210 : 하부 차광층
220 : 중간 차광층 230 : 상부 차광층
UC : 언더 컷 영역110: lower substrate 120: buffer layer
130: thin film transistor 160: light emitting structure
200: light blocking pattern 210: lower light blocking layer
220: middle light blocking layer 230: upper light blocking layer
UC: undercut area

Claims (13)

하부 기판 상에 위치하고, 순서대로 적층된 중간 차광층 및 상부 차광층을 포함하는 차광 패턴; 및
상기 차광 패턴의 상기 상부 차광층 상에 위치하는 박막 트랜지스터를 포함하되,
상기 상부 차광층의 수평 면적은 상기 중간 차광층의 수평 면적보다 크고,
상기 상부 차광층의 측면은 상기 중간 차광층의 측면의 외측에 위치하는 디스플레이 장치.a light blocking pattern positioned on the lower substrate and including a middle light blocking layer and an upper light blocking layer sequentially stacked; and
Including a thin film transistor positioned on the upper light blocking layer of the light blocking pattern,
The horizontal area of the upper light blocking layer is larger than the horizontal area of the middle light blocking layer;
The side surface of the upper light blocking layer is positioned outside the side surface of the middle light blocking layer. 제 1 항에 있어서,
상기 중간 차광층은 산화물을 포함하고, 상기 상부 차광층은 금속을 포함하는 디스플레이 장치.According to claim 1,
The middle light-blocking layer includes an oxide, and the upper light-blocking layer includes a metal. 제 1 항에 있어서,
상기 중간 차광층의 측면은 정 테이퍼(positive taper)를 갖는 디스플레이 장치.According to claim 1,
A side surface of the intermediate light-blocking layer has a positive taper. 제 3 항에 있어서,
상기 상부 차광층의 측면은 정 테이퍼를 갖는 디스플레이 장치.According to claim 3,
A side surface of the upper light blocking layer has a positive taper. 제 3 항에 있어서,
상기 중간 차광층은 상기 상부 차광층보다 식각 속도가 빠른 물질을 포함하는 디스플레이 장치. According to claim 3,
The middle light-blocking layer includes a material having a faster etching rate than the upper light-blocking layer. 제 1 항에 있어서,
상기 차광 패턴은 상기 하부 기판과 상기 중간 차광층 사이에 위치하는 하부 차광층을 더 포함하되,
상기 하부 차광층은 금속을 포함하는 디스플레이 장치.According to claim 1,
The light blocking pattern further includes a lower light blocking layer positioned between the lower substrate and the intermediate light blocking layer,
The display device of claim 1, wherein the lower light blocking layer includes metal. 제 6 항에 있어서,
상기 하부 차광층의 측면은 상기 중간 차광층의 측면 외측에 위치하는 디스플레이 장치.According to claim 6,
A side surface of the lower light blocking layer is positioned outside a side surface of the middle light blocking layer. 제 6 항에 있어서,
상기 하부 차광층의 측면은 상기 상부 차광층의 측면과 다른 형상인 디스플레이 장치.According to claim 6,
A side surface of the lower light blocking layer has a different shape from a side surface of the upper light blocking layer. 하부 기판 상에 위치하는 박막 트랜지스터;
상기 박막 트랜지스터와 연결되고, 발광층을 포함하는 발광 구조물; 및
상기 하부 기판과 상기 박막 트랜지스터 사이에 위치하는 차광 패턴을 포함하되,
상기 차광 패턴은 순서대로 적층된 중간 차광층 및 상부 차광층을 포함하고,
상기 중간 차광층의 측면은 상기 상부 차광층의 측면보다 내측에 위치하여, 상기 차광 패턴의 가장 자리에 상기 중간 차광층과 상기 상부 차광층의 수평 면적 차이에 의한 언더 컷 영역이 위치하는 디스플레이 장치.a thin film transistor positioned on the lower substrate;
a light emitting structure connected to the thin film transistor and including a light emitting layer; and
A light blocking pattern positioned between the lower substrate and the thin film transistor,
The light blocking pattern includes a middle light blocking layer and an upper light blocking layer stacked in order,
The side surface of the middle light blocking layer is located inside the side surface of the upper light blocking layer, and an undercut area due to a difference in horizontal area between the middle light blocking layer and the upper light blocking layer is located at an edge of the light blocking pattern. 제 9 항에 있어서,
상기 박막 트랜지스터는 반도체 패턴을 포함하되,
상기 상부 차광층의 수평 폭은 상기 반도체 패턴의 수평 폭보다 큰 디스플레이 장치. According to claim 9,
The thin film transistor includes a semiconductor pattern,
A horizontal width of the upper light blocking layer is greater than a horizontal width of the semiconductor pattern. 제 9 항에 있어서,
상기 중간 차광층은 산화물을 포함하고,
상기 중간 차광층의 최대 수평 폭은 상기 하부 기판을 향한 상기 상부 차광층의 하부면의 수평 폭보다 작은 디스플레이 장치.According to claim 9,
The intermediate light-blocking layer includes an oxide,
A maximum horizontal width of the middle light blocking layer is smaller than a horizontal width of a lower surface of the upper light blocking layer facing the lower substrate. 제 11 항에 있어서,
상기 중간 차광층의 측면은 상기 상부 차광층의 측면과 다른 형상인 디스플레이 장치.According to claim 11,
A side surface of the middle light blocking layer has a different shape from a side surface of the upper light blocking layer. 제 12 항에 있어서,
상기 중간 차광층의 측면은 역 테이퍼(negative taper)를 갖는 디스플레이 장치. According to claim 12,
A side surface of the intermediate light-blocking layer has a negative taper.
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