KR102563118B1 - Convection Optimization for Mixed Feature Electroplating - Google Patents

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KR102563118B1
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가브리엘 헤이 그레이엄
리 펭 추아
분 강 옹
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램 리써치 코포레이션
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    • H01L2224/13639Silver [Ag] as principal constituent
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Abstract

본 명세서의 다양한 실시예들은 기판들 상에 재료를 전기도금하기 위한 방법들 및 장치에 관련된다. 기판은 보통 반도체 기판이다. 본 명세서에 기술된 다양한 기법들은 다수의 상이한 전기도금 스테이지들을 활용하고, 대류 조건들은 상이한 전기도금 스테이지들 사이에 가변한다. 많은 경우들에서, 적어도 일 초저 대류 스테이지가 사용된다. 초저 대류 스테이지는 최초 스테이지 및 보다 높은 대류 조건들을 갖는 최종 스테이지와 쌍을 이룰 수도 있다. 본 명세서에 기술된 바와 같이 대류 조건들을 제어함으로써, 상이하게 사이즈가 결정되고 그리고/또는 상이하게 성형된 피처들이 단일 기판 상에 제공될 때에도, 매우 균일한 도금 결과들이 달성될 수 있다.Various embodiments herein relate to methods and apparatus for electroplating material onto substrates. The substrate is usually a semiconductor substrate. The various techniques described herein utilize multiple different electroplating stages, and convection conditions vary between the different electroplating stages. In many cases, at least one ultra-low convection stage is used. An ultra-low convection stage may be paired with a first stage and a final stage with higher convection conditions. By controlling convection conditions as described herein, highly uniform plating results can be achieved even when differently sized and/or differently shaped features are provided on a single substrate.

Description

혼합된 피처 전기도금을 위한 대류 최적화Convection Optimization for Mixed Feature Electroplating

관련 출원들에 대한 교차 참조Cross reference to related applications

본 출원은 2017년 10월 16일 출원된, 명칭이 "CONVECTION OPTIMIZATION FOR MIXED FEATURE ELECTROPLATING"인 미국 특허 출원번호 제 15/785,251 호에 대한 우선권 및 이의 이점을 주장하고, 이는 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용된다.This application claims priority to and the benefit of U.S. Patent Application Serial No. 15/785,251, filed on October 16, 2017, entitled "CONVECTION OPTIMIZATION FOR MIXED FEATURE ELECTROPLATING", which is hereby incorporated by reference in its entirety for all purposes. The specification is incorporated by reference.

IC (integrated circuit) 제작시, 도전성 재료, 예컨대 구리가 종종 웨이퍼 기판 상에 하나 이상의 리세스된 피처들을 충진하기 위해 도전성 시드 층 상에 전기도금함으로써 증착된다. 전기도금은 다마신 프로세싱 동안 웨이퍼의 비아들 및 트렌치들 내로 금속을 증착하기 위해 선택된 방법이고, 그리고 또한 3D IC들 및 3D 패키지들에 사용된 상당히 큰 수직 전기 접속부들인, TSV들 (through-silicon vias) 을 충진하도록 사용된다. 전기도금은 또한 쓰루 레지스트 (through resist) WLP (wafer-level packaging) 구조체들을 충진하도록 사용될 수도 있다. In integrated circuit (IC) fabrication, a conductive material, such as copper, is often deposited by electroplating onto a conductive seed layer to fill one or more recessed features on a wafer substrate. Electroplating is the method of choice for depositing metal into the vias and trenches of a wafer during damascene processing, and is also used in through-silicon TSVs (TSVs), which are fairly large vertical electrical connections used in 3D ICs and 3D packages. used to fill vias. Electroplating may also be used to fill through resist wafer-level packaging (WLP) structures.

전기도금 동안, (통상적으로 웨이퍼의 주변부에서) 시드 층으로 전기적 콘택트들이 이뤄지고, 그리고 웨이퍼는 캐소드로서 역할을 하도록 전기적으로 바이어싱된다. 웨이퍼는 도금될 금속의 이온들을 함유하고, 종종 특정한 충진 거동을 촉진할 수도 있는 첨가제들을 포함하는, 전기도금 용액과 콘택트하게 된다. 전기도금은 통상적으로 금속으로 리세스된 피처들을 충진하기 충분한, 시간 양 동안 수행된다. 이어서, 웨이퍼의 필드 영역 상에 증착된 원치 않은 금속은 평탄화 동작, 예컨대 CMP (chemical mechanical polishing) 에 의해 제거된다.During electroplating, electrical contacts are made to the seed layer (typically at the periphery of the wafer), and the wafer is electrically biased to act as a cathode. The wafer is brought into contact with an electroplating solution, which contains ions of the metal to be plated and often contains additives that may promote certain filling behavior. Electroplating is typically performed for an amount of time sufficient to fill the recessed features with metal. Unwanted metal deposited on the field region of the wafer is then removed by a planarization operation, such as chemical mechanical polishing (CMP).

본 명세서에 기술된 다양한 기법들은 기판 상에 재료를 전기도금하기 위한 방법들, 장치, 및 시스템들에 관한 것이다. 통상적으로, 적어도 하나의 초저 (ultra-low) 대류 스테이지가 제공된다. 이 초저 대류 스테이지는 중간 대류 스테이지 또는 고 대류 스테이지와 쌍을 이룰 수도 있다. 중간 대류 스테이지 또는 고 대류 스테이지는 전기도금 프로세스의 시작시 제공될 수도 있고 그리고/또는 전기도금 프로세스의 종료시 제공될 수도 있다. 다양한 실시예들에서, 기판은 적어도 2 개의 상이한 사이즈들의 피처들 (예를 들어, 상이한 CD들 (critical dimensions) 및/또는 깊이들을 갖는 피처들) 을 포함한다. 초저 대류 스테이지는 상이하게 사이즈가 결정된 피처들에서 목표된 상대적 증착 레이트를 타깃팅하도록, 예를 들어, 피처들을 균일한 방식으로 충진하기 위해, 또는 피처들이 충진된 후 피처들 사이에 특정한 갭 높이를 타깃팅하도록 사용될 수 있다. 이전에, 특히 이하에 더 논의된 바와 같이 특정한 실시예들에서, 상이하게 성형된/사이즈가 결정된 피처들에 상대적인 증착 레이트들을 제어하는 것은 어렵거나 불가능해졌다.Various techniques described herein relate to methods, apparatus, and systems for electroplating a material onto a substrate. Typically, at least one ultra-low convection stage is provided. This ultra low convection stage may be paired with either a medium convection stage or a high convection stage. A medium convection stage or a high convection stage may be provided at the start of the electroplating process and/or at the end of the electroplating process. In various embodiments, the substrate includes features of at least two different sizes (eg, features having different critical dimensions (CDs) and/or depths). The ultra-low convection stage targets a targeted relative deposition rate in differently sized features, e.g., to fill features in a uniform manner, or to target a specific gap height between features after they have been filled. can be used to Previously, and particularly in certain embodiments as discussed further below, controlling deposition rates relative to differently shaped/sized features has become difficult or impossible.

개시된 실시예들의 일 양태에서, 기판 상에 재료를 전기도금하는 방법이 제공되고, 방법은 전기도금 장치에 기판을 제공하는 단계로서, 기판은 기판의 표면 내로 리세스된 복수의 피처들을 포함하는 반도체 기판인, 기판을 제공하는 단계; 전기도금 장치의 전해질에 기판을 침지시키는 단계; 제 1 스테이지에서, 기판의 표면에 중간 대류 조건 또는 고 대류 조건을 제공하기 위해 전기도금 장치 내에서 또는 전기도금 장치를 통해 전해질을 흘리는 동안 기판 상에 재료를 전기도금하는 단계; 제 1 스위칭 조건이 충족되면 제 1 스테이지로부터 제 2 스테이지로 스위칭하는 단계; 제 2 스테이지에서, 기판의 표면에 초저 대류 조건들을 제공하기 위해 전기도금 장치 내에서 또는 전기도금 장치를 통해 전해질을 흘리는 동안 기판 상에 재료를 전기도금하는 단계를 포함하고, 초저 대류 조건들에서, 기판의 표면에 근접한 전해질 플로우는 층류이고, 피처들 내 전해질의 금속 이온들의 대량 이송은 피처들의 깊이의 적어도 75 %에 걸쳐 대류가 아니라 확산이 우세하고, 중간 대류 조건 또는 고 대류 조건은 초저 대류 조건들과 비교하여 기판의 표면으로 보다 큰 대류를 제공하고; 그리고 전해질로부터 기판을 제거하는 단계를 포함한다. In one aspect of the disclosed embodiments, a method of electroplating a material on a substrate is provided, the method comprising providing a substrate to an electroplating apparatus, the substrate comprising a semiconductor comprising a plurality of features recessed into a surface of the substrate. providing a substrate, which is a substrate; immersing the substrate in an electrolyte of an electroplating apparatus; in a first stage, electroplating a material onto the substrate while flowing an electrolyte in or through an electroplating apparatus to provide a medium convection condition or a high convection condition to the surface of the substrate; switching from the first stage to the second stage when the first switching condition is satisfied; In a second stage, electroplating a material on the substrate while flowing an electrolyte in or through the electroplating apparatus to provide ultra-low convection conditions to the surface of the substrate, wherein in the ultra-low convection conditions, The electrolyte flow proximal to the surface of the substrate is laminar, the mass transport of metal ions in the electrolyte within the features is predominantly diffusion rather than convection over at least 75% of the depth of the features, and the medium convection condition or high convection condition is an ultra-low convection condition. provides greater convection to the surface of the substrate compared to and removing the substrate from the electrolyte.

특정한 구현예들에서 고 대류 조건들은 제 1 스테이지 동안 적용되고, 고 대류 조건들에서, (i) 기판의 표면에 근접한 전해질 플로우는 난류 (turbulent) 이고, 그리고/또는 (ii) 기판의 표면에 근접한 전해질 플로우의 속도는 난류가 달성되는 속도의 약 10 % 이내 중 하나이다. 특정한 구현예들에서 중간 대류 조건들은 제 1 스테이지 동안 적용되고, 중간 대류 조건들에서 피처들 내 전해질의 금속 이온들의 대량 이송은 피처들의 깊이의 약 50 % 이하에 걸쳐 대류가 아니라 확산이 우세하다.In certain implementations high convection conditions are applied during the first stage, wherein (i) the electrolyte flow proximate the surface of the substrate is turbulent, and/or (ii) the flow proximate the surface of the substrate is The rate of electrolyte flow is within about 10% of the rate at which turbulence is achieved. In certain implementations moderate convection conditions are applied during the first stage, at which the mass transport of metal ions in the electrolyte within the features is predominantly diffusion rather than convection over about 50% or less of the depth of the features.

제 1 스위칭 조건은 전해질이 피처들 내로 충분히 확산될 때 충족될 수도 있다. 이들 또는 다른 경우들에서, 제 1 스위칭 조건은 기판에 인가된 전류가 제 2 스테이지로 스위칭시 경험될 제한하는 전류 이하일 때 충족될 수도 있다. 이들 또는 다른 경우들에서, 제 1 스위칭 조건은 적어도 억제제를 포함하는 유기 도금 첨가제들이 피처들 내에서 안정화될 때 충족될 수도 있다. 특정한 구현예들에서, 제 1 스위칭 조건은, (a) 전해질이 피처들 내로 충분히 확산되고, (b) 기판에 인가된 전류가 제 2 스테이지로 스위칭될 때 경험될 제한 전류 이하이고, 그리고 (c) 적어도 억제제를 포함하는 유기 도금 첨가제들이 피처들 내에서 안정화될 때 충족될 수도 있다.The first switching condition may be satisfied when the electrolyte sufficiently diffuses into the features. In these or other cases, the first switching condition may be satisfied when the current applied to the substrate is less than or equal to the limiting current experienced when switching to the second stage. In these or other cases, the first switching condition may be satisfied when at least the organic plating additives including the inhibitor are stabilized within the features. In certain implementations, the first switching condition is: (a) the electrolyte is sufficiently diffused into the features, (b) the current applied to the substrate is less than or equal to the limiting current that will be experienced when switching to the second stage, and (c) ) may be satisfied when organic plating additives, including at least an inhibitor, are stabilized within the features.

일부 실시예들에서, 방법은 제 2 스위칭 조건이 충족될 때 제 2 스테이지로부터 제 3 스테이지로 스위칭하는 단계; 및 제 3 스테이지에서, 기판의 표면에 중간 대류 조건 또는 고 대류 조건을 제공하기 위해 전기도금 장치 내 또는 전기도금 장치를 통해 전해질을 흘리는 동안 기판 상에 재료를 전기도금하는 단계를 더 포함한다. 일부 이러한 경우들에서, 피처들은 제 1 피처 및 제 2 피처를 포함할 수도 있고, 제 1 피처는 제 2 피처와 비교하여 보다 넓은 CD를 갖고, 제 1 피처 및 제 2 피처 각각은 공통 기준 평면으로부터 측정될 때 순간 높이를 갖고, 제 2 스위칭 조건은 제 2 피처의 순간 높이와 제 1 피처의 순간 높이 간 차가 타깃 높이 갭에 도달할 때 충족된다. 타깃 높이 갭은 적어도 약 0.5 ㎛, 또는 특정한 경우들에서 적어도 약 1 ㎛일 수도 있다. 일부 경우들에서, 제 1 피처의 CD는 제 2 피처보다 적어도 약 20 ㎛ 더 넓을 수도 있고, 그리고 타깃 높이 갭은 적어도 약 2 ㎛일 수도 있다. 다양한 실시예들에서, 제 2 스위칭 조건은 기판에 대해 웨이퍼 불균일도 내인 타깃을 고려한다. 상기 언급된 바와 같이, 다양한 실시예들에서 피처들은 제 1 피처 및 제 2 피처를 포함하고, 제 1 피처는 제 2 피처와 비교하여 보다 넓은 CD를 갖는다. 제 1 피처는 제 1 피처와 비교하여 보다 깊은 깊이를 가질 수도 있다. 다른 경우들에서, 제 1 피처는 제 1 피처와 비교하여 보다 얕은 깊이를 가질 수도 있다. 여전히 다른 경우들에서, 제 1 피처 및 제 2 피처는 동일한 깊이를 가질 수도 있다. In some embodiments, the method includes switching from the second stage to the third stage when the second switching condition is met; and in a third stage, electroplating a material onto the substrate while flowing an electrolyte in or through the electroplating apparatus to provide a medium convection condition or a high convection condition to the surface of the substrate. In some such cases, the features may include a first feature and a second feature, the first feature having a wider CD compared to the second feature, and each of the first and second features from a common reference plane. With an instantaneous height when measured, the second switching condition is satisfied when a difference between the instantaneous height of the second feature and the instantaneous height of the first feature reaches the target height gap. The target height gap may be at least about 0.5 μm, or in certain cases at least about 1 μm. In some cases, the CD of the first feature may be at least about 20 μm wider than the second feature, and the target height gap may be at least about 2 μm. In various embodiments, the second switching condition considers a target that is within a wafer non-uniformity with respect to the substrate. As noted above, in various embodiments the features include a first feature and a second feature, the first feature having a wider CD compared to the second feature. The first feature may have a greater depth compared to the first feature. In other cases, the first feature may have a shallower depth compared to the first feature. In still other cases, the first feature and the second feature may have the same depth.

특정한 구현예들에서, 피처들은 포토레지스트 층 내에 규정될 수도 있고, 방법은 전해질로부터 기판을 제거한 후, 피처들 내에 증착된 재료 상에 캡 층을 형성하는 단계; 캡 층을 형성한 후, 기판의 표면으로부터 포토레지스트를 제거하는 단계; 및 캡 층을 리플로우하는 (reflow) 단계를 더 포함한다. 일부 이러한 경우들에서, 캡 층이 리플로우된 후, 제 1 피처와 제 2 피처 사이 높이 갭은 캡 층이 리플로우되기 전보다 작을 수도 있고, 높이 갭은 공통 기준 평면으로부터 측정될 때 제 1 피처의 순간 높이와 제 2 피처의 순간 높이 사이의 거리로서 측정된다. 일부 경우들에서, 캡 층이 리플로우되기 전 제 1 피처와 제 2 피처 사이의 높이 갭은 적어도 약 2 ㎛일 수도 있고, 그리고 캡 층이 리플로우된 후, 제 1 피처와 제 2 피처 사이의 높이 갭은 약 0.5 ㎛ 이하일 수도 있다. 예를 들어, 캡 층이 리플로우된 후, 제 1 피처와 제 2 피처 사이 높이 갭은 약 0.1 ㎛ 이하일 수도 있다. In certain implementations, the features may be defined in a photoresist layer, and the method may include, after removing the substrate from the electrolyte, forming a cap layer over the material deposited in the features; After forming the cap layer, removing the photoresist from the surface of the substrate; and reflowing the cap layer. In some such cases, after the cap layer is reflowed, the height gap between the first feature and the second feature may be less than before the cap layer is reflowed, the height gap measured from the common reference plane being the height gap of the first feature. It is measured as the distance between the instantaneous height and the instantaneous height of the second feature. In some cases, the height gap between the first and second features before the cap layer is reflowed may be at least about 2 μm, and the height gap between the first and second features after the cap layer is reflowed. The height gap may be about 0.5 μm or less. For example, after the cap layer is reflowed, the height gap between the first and second features may be about 0.1 μm or less.

개시된 실시예들의 또 다른 양태에서, 장치가 제공된다. 장치는 본 명세서에 기술된 임의의 방법들을 수행하도록 구성될 수도 있다. 일부 구현예들에서, 기판 상에 재료를 전기도금하기 위한 장치는, 전기도금 챔버; 기판 지지부; 및 제어기를 포함하고, 제어기는 기판으로 하여금 전기도금 장치에 제공되게 하고- 기판은 기판의 표면 내로 리세스된 복수의 피처들을 포함하는 반도체 기판임-; 기판으로 하여금 전기도금 장치 내 전해질에 침지되게 하고; 제 1 스테이지에서, 기판의 표면에 중간 대류 조건 또는 고 대류 조건을 제공하도록 전기도금 장치 내 또는 전기도금 장치를 통해 전해질을 흘리는 동안 재료로 하여금 기판 상에 전기도금되게 하고; 제 1 스위칭 조건이 충족될 때 제 1 스테이지로부터 제 2 스테이지로 스위칭하게 하고; 제 2 스테이지에서, 재료로 하여금 기판의 표면에 초저 대류 조건들을 제공하도록 전기도금 장치 내 또는 전기도금 장치를 통해 전해질을 흘리는 동안 기판 상에 전기도금되게 하고, 기판으로 하여금 전해질로부터 제거되게 하도록 구성되고, 초저 대류 조건들에서, 기판의 표면에 인접한 전해질 플로우는 층류이고, 피처들 내 전해질의 금속 이온들의 대량 이송은 피처들의 깊이의 적어도 75 %에 걸쳐 대류가 아니라 확산이 우세하고, 그리고 중간 대류 조건 또는 고 대류 조건은 초저 대류 조건들과 비교하여 기판의 표면으로 보다 큰 대류를 제공한다.In another aspect of the disclosed embodiments, an apparatus is provided. An apparatus may be configured to perform any of the methods described herein. In some implementations, an apparatus for electroplating a material on a substrate includes an electroplating chamber; substrate support; and a controller which causes a substrate to be provided to the electroplating apparatus, wherein the substrate is a semiconductor substrate including a plurality of features recessed into a surface of the substrate; causing the substrate to be immersed in an electrolyte in an electroplating apparatus; In a first stage, a material is electroplated onto the substrate while flowing an electrolyte into or through the electroplating apparatus to provide a medium convection condition or a high convection condition to the surface of the substrate; switch from the first stage to the second stage when the first switching condition is satisfied; In a second stage, the material is caused to be electroplated on the substrate while flowing the electrolyte in or through the electroplating apparatus to provide ultra-low convection conditions to the surface of the substrate, and the substrate is configured to be removed from the electrolyte; , at ultra-low convection conditions, the electrolyte flow adjacent the surface of the substrate is laminar, the mass transport of metal ions in the electrolyte within the features is predominantly diffuse rather than convective over at least 75% of the depth of the features, and moderate convection conditions. Alternatively, the high convection condition provides greater convection to the surface of the substrate compared to the ultra-low convection conditions.

이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.These and other features will be described below with reference to the associated drawings.

도 1a 내지 도 1d는 기판 상의 다수의 부분적으로 충진된 피처들을 예시한다.
도 1e 내지 도 1h는 기판 상에 형성될 수도 있는 다수의 상이한 피처들의 톱-다운 (top-down) 도들을 도시한다.
도 2, 패널 A 내지 패널 H는 특정한 실시예들에 따른 피처들이 다양한 스테이지들의 프로세싱을 통과할 때 기판 상의 2 개의 상이한 위치들에서 반복된 2 개의 상이한 피처들을 도시한다.
도 3a 내지 도 3c는 특정한 실시예들에 따른 초저 대류 조건들의 적어도 하나의 스테이지를 사용한 전기도금 방법들을 도시하는 플로우차트들이다.
도 4a 내지 도 4f는 특정한 실시예들에 따른 기판 상에 제공될 수도 있는, 피처들이 서로로부터 상이하게 배향되는, 상이한 피처들의 예시적인 조합들을 도시한다.
도 5a 내지 도 5d는 기판이 전기도금 동안 상이한 위치들을 통해 회전할 때상부에 2 개의 상이한 피처들을 갖는 기판을 도시한다.
도 6a 및 도 6b는 표준 고 대류가 사용되는 경우 (도 6a) 및 본 명세서에 기술된 바와 같은 혼합된 대류가 사용되는 경우 (도 6b) 에서 혼합된 CD 피처들 및 혼합된 CD 피처들에 대한 범프 높이 분포를 도시하는 실험 결과들을 도시한다.
도 7 및 도 8은 특정한 실시예들에 따른 전기도금 셀들의 단순화된 도면들을 도시한다.
도 9는 특정한 실시예들에 따른 멀티-툴 전기도금 장치의 단순화된 톱-다운 도를 예시한다.
1A-1D illustrate a number of partially filled features on a substrate.
1E-1H show top-down views of a number of different features that may be formed on a substrate.
2 , Panels A-H show two different features repeated at two different locations on a substrate as the features pass through various stages of processing according to certain embodiments.
3A-3C are flowcharts illustrating electroplating methods using at least one stage of ultra-low convection conditions in accordance with certain embodiments.
4A-4F show example combinations of different features, wherein the features are oriented differently from one another, that may be provided on a substrate according to certain embodiments.
5A-5D show a substrate with two different features on top as the substrate rotates through different positions during electroplating.
6A and 6B show plots for mixed CD features and mixed CD features when standard high convection is used (FIG. 6A) and when mixed convection as described herein is used (FIG. 6B). Experimental results showing the bump height distribution are shown.
7 and 8 show simplified diagrams of electroplating cells according to certain embodiments.
9 illustrates a simplified top-down view of a multi-tool electroplating apparatus in accordance with certain embodiments.

본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것이 이해될 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 또한, "전해질," "도금 욕 (bath)", "욕", 및 "도금 용액"은 상호교환가능하게 사용된다. 이하의 상세한 기술은 본 실시예들이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 실시예들은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시예들의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들, 등과 같은 다양한 물품들을 포함한다. In this application, the terms "semiconductor wafer", "wafer", "substrate", "wafer substrate", and "partially fabricated integrated circuit" are used interchangeably. One skilled in the art will understand that the term "partially fabricated integrated circuit" can refer to a silicon wafer during any of the many stages of integrated circuit fabrication thereon. Wafers or substrates used in the semiconductor device industry typically have a diameter of 200 mm, or 300 mm, or 450 mm. Also, "electrolyte," "plating bath," "bath," and "plating solution" are used interchangeably. The detailed description below assumes that the present embodiments are implemented on a wafer. However, the present embodiments are not so limited. A workpiece may be of various shapes, sizes, and materials. In addition to semiconductor wafers, other workpieces that may take advantage of the disclosed embodiments are various articles such as printed circuit boards, magnetic recording media, magnetic recording sensors, mirrors, optical elements, micro-mechanical devices, and the like. include them

이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 개진된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 특정한 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다. 예를 들어, 본 명세서의 다양한 실시예들은 WLP (wafer-level packaging) 적용예들의 맥락에서 제시되었다. 그러나, 개념들은 많은 상이한 전기도금 적용예들에 적용될 수 있다. 유사하게, 본 명세서의 다수의 실시예들이 구리 전기도금의 맥락에서 제시되었지만, 개념들은 임의의 금속을 전기도금하는데 적용될 수 있다. 도금될 수도 있는 다른 예시적인 금속들은 주석, 주석-은 합금들, 니켈, 금, 코발트, 및 이들 금속들의 조합들을 포함한다. In the following description, numerous specific details are set forth to provide a thorough understanding of the presented embodiments. The disclosed embodiments may be practiced without some or all of these specific details. In other instances, well-known process operations have not been described in detail so as not to unnecessarily obscure the disclosed embodiments. Although the disclosed embodiments will be described in conjunction with specific embodiments, it will be understood that this is not intended to limit the disclosed embodiments. For example, various embodiments herein have been presented in the context of wafer-level packaging (WLP) applications. However, the concepts can be applied to many different electroplating applications. Similarly, although many of the embodiments herein are presented in the context of copper electroplating, the concepts can be applied to electroplating any metal. Other exemplary metals that may be plated include tin, tin-silver alloys, nickel, gold, cobalt, and combinations of these metals.

다양한 전기도금 적용예들에서, 벌크 전해질 내 대류 조건들이 전기도금 결과들에 상당한 영향을 가질 수 있다. 벌크 전해질 내 대류 조건들은 충진될 피처들이 상대적으로 넓은 (예를 들어, WLP 적용예들에 대해 약 5 내지 300 ㎛의 CD들을 갖는) 경우들에서 특히 관련될 수도 있다. 본 명세서의 다수의 실시예들에서, 전해질 내 대류 조건들은 고 품질 전기도금 결과들을 달성하기 위해 맞춤된다. 많은 경우들에서, 전기도금은 적어도 하나의 초저 대류 스테이지를 사용하여 발생한다. In various electroplating applications, convective conditions within the bulk electrolyte can have a significant impact on electroplating results. Convection conditions in the bulk electrolyte may be particularly relevant in cases where the features to be filled are relatively wide (eg, with CDs of about 5 to 300 μm for WLP applications). In many embodiments herein, convection conditions within the electrolyte are tailored to achieve high quality electroplating results. In many cases, electroplating occurs using at least one ultra-low convection stage.

본 명세서에 사용된 바와 같이, 확산 경계 거리 (δ) 는 전해질 내 금속 이온들이 전해질 내 벌크 금속 이온 농도로 간주될 수 있는 피처 표면 (예를 들어, 피처 하단부) 으로부터 거리로서 규정된다. 확산 경계 거리는 또한 Nernst 확산 층 두께로 공지된다. δ보다 큰 거리들에서, 금속 이온 농도는 벌크 전해질의 금속 이온 농도로서 추정된다. 반대로, δ보다 작은 거리들에서, δ에서 가장 높은 금속 이온 농도 그리고 피처 표면에서 가장 낮은 금속 이온 농도와 함께 선형으로 감소하는 농도 기울기로서 추정될 수 있는 확산 기울기가 있다. 이 농도 기울기는 기판 표면으로, 기판 상에 도금되는, 피처들 내로 금속 이온들의 확산을 구동한다. 확산은 δ보다 작은 거리들에서 대류 효과 및 마이그레이션 (migration) 효과를 압도하는, 금속 이온들의 이송을 위한 주 메커니즘이다. As used herein, diffusion boundary distance (δ) is defined as the distance of metal ions in the electrolyte from the feature surface (eg, feature bottom) that can be considered the bulk metal ion concentration in the electrolyte. The diffusion boundary distance is also known as the Nernst diffusion layer thickness. At distances greater than δ, the metal ion concentration is estimated as the metal ion concentration of the bulk electrolyte. Conversely, at distances less than δ, there is a diffusion gradient that can be estimated as a linearly decreasing concentration gradient with the highest metal ion concentration at δ and the lowest metal ion concentration at the feature surface. This concentration gradient drives the diffusion of metal ions into the features, which are plated on the substrate surface, to the substrate surface. Diffusion is the main mechanism for the transport of metal ions, overcoming convective and migration effects at distances smaller than δ.

확산 경계 거리, δ는 피처의 표면에 평행한 평면으로서 특정한 피처에 대해 근사화될 수 있어서, 실제 평면형 확산 경계가 피처의 표면에서 동일한 평균 금속 이온 농도를 발생시킬 것이다. 달리 말하면, 확산 길이는 피처 내에서 대류 프로파일의 변동들 및 발생하는 대량 이송으로 인해 피처 각각의 표면에 걸쳐 가변한다. 시뮬레이션을 목적으로, 단일 확산 경계 거리, δ는 피처 각각에서 사용될 수 있고, 확산으로 인한 피처 표면에서 금속 이온들의 동일한 평균 농도를 발생시키는 전체 욕 농도에서 피처 표면으로부터 평면으로의 거리에 대응한다. 고려되는 피처의 표면은 (측벽들 또는 필드 영역이 아니라) 피처의 하단 표면이다. 이들 단순화들로, 기판 근방의 확산은 1D 확산 조건으로 처리/추정될 수 있다.The diffusion boundary distance, δ, can be approximated for a particular feature as a plane parallel to the surface of the feature, such that a true planar diffusion boundary will result in the same average metal ion concentration at the surface of the feature. In other words, the diffusion length varies across the surface of each feature due to mass transport occurring and fluctuations in the convective profile within the feature. For simulation purposes, a single diffusion boundary distance, δ, may be used in each feature and corresponds to the distance from the feature surface to the plane at the overall bath concentration that results in the same average concentration of metal ions at the feature surface due to diffusion. The surface of the feature under consideration is the bottom surface of the feature (not the sidewalls or field area). With these simplifications, the diffusion near the substrate can be treated/estimated as a 1D diffusion condition.

피처 내 도금 레이트에 영향을 주는 다수의 인자들이 있다. 이러한 인자들은 이로 제한되는 것은 아니지만, 피처 표면에 인가된 전압 (때때로 과전위 (overpotential) 로 지칭됨), 전해질 및 기판의 온도, 전해질 내 첨가제들의 농도 및 아이덴티티 (예를 들어, 가속화제, 억제제, 평탄화제 (leveler), 등), 전해질 내 금속 이온 농도, 전해질 내 대류 조건들, 등을 포함한다. 모든 다른 인자들이 동일하면, 도금 레이트는 피처의 표면에서 금속 이온 농도에 비례한다. 통상적으로, 보다 작은 δ에 대해, 피처의 표면에서 금속 이온 농도는 상대적으로 보다 높고, 보다 큰 δ에 대해, 피처의 표면에서 금속 이온 농도는 상대적으로 보다 낮다. 보다 큰 δ가 금속 이온 농도가 선형으로 감소하는 보다 긴 거리를 제공하기 때문에, 보다 큰 δ은 피처 표면에서 보다 낮은 금속 이온 농도를 발생시킨다. 결과는 보다 작은 δ에서 보다 높은 도금 레이트이고, 그 반대도 된다. There are a number of factors that affect the plating rate within a feature. These factors include, but are not limited to, the voltage applied to the surface of the feature (sometimes referred to as an overpotential), the temperature of the electrolyte and substrate, the concentration and identity of additives in the electrolyte (e.g., accelerators, inhibitors, leveler, etc.), metal ion concentration in the electrolyte, convection conditions in the electrolyte, and the like. All other factors being equal, the plating rate is proportional to the metal ion concentration at the surface of the feature. Typically, for smaller δ, the metal ion concentration at the surface of the feature is relatively higher, and for larger δ, the metal ion concentration at the surface of the feature is relatively lower. A larger δ results in a lower metal ion concentration at the feature surface, since a larger δ provides a longer distance for the metal ion concentration to decrease linearly. The result is a higher plating rate at smaller δ and vice versa.

도금 레이트에서 이 차이는 기판이 사이즈들이 다른 피처들을 포함하는 경우들에서 문제가 될 수 있다. 상이한 사이즈의 피처들은 상이한 확산 경계 거리들을 갖는다. 이와 같이, 상이한 사이즈 (상이한 δ를 갖는) 의 피처들은 기판 상에서 서로 근방에 제공되고, 보다 작은 δ를 갖는 피처는 보다 빠르게 도금되는 경향이 있다. 도금 레이트의 이 차이는 도금된 피처들의 불량한 균일도 (예를 들어, 고 다이-내 (within-die) 불균일도) 를 야기한다. 다이-내 불균일도는 기판 상의 단일 다이 내 도금된 피처들의 균일도와 관련된다. 단일 기판은 통상적으로 많은 다이들을 포함한다. 단일 다이는 복수의 피처 사이즈들 및/또는 형상들을 포함할 수 있다. This difference in plating rate can be a problem in cases where the substrate includes features of different sizes. Features of different sizes have different diffusion boundary distances. As such, features of different sizes (with different δ) are provided near each other on the substrate, and features with smaller δ tend to plate faster. This difference in plating rate results in poor uniformity (eg, high within-die non-uniformity) of the plated features. Within-die non-uniformity relates to the uniformity of plated features within a single die on a substrate. A single substrate typically includes many dies. A single die may include multiple feature sizes and/or shapes.

상이한 피처 사이즈들/형상들로부터 발생하는 다이-내 불균일도를 해결하는 종래의 일 방식은 매우 높은 대류 조건들을 채용하는 것이다. 보다 높은 대류 조건들은 전기도금 장치를 통한 전해질의 플로우 레이트를 상승시키고, 전기도금 장치 내에서 전해질을 보다 빨리 혼합하고 (예를 들어, 패들들, 시어 플레이트들 (shear plates), 등을 사용하여), 전해질 내에서 기판을 보다 신속하게 이동 (예를 들어, 스피닝) 시키는, 등에 의해 달성될 수 있다. 이들 고 대류 조건들은 금속 이온들이 피처들의 표면을 향해 보다 잘 확산할 수 있게 하기 때문에 피처들 대부분 또는 전부에 대해 δ를 축소한다. 고 대류 조건들은 또한 이러한 조건들이 고 쓰루풋을 발생시키는, 고 도금 레이트를 촉진하기 때문에, 유리한 것으로 간주된다. 대류가 무한한 극한의 경우에서, δ는 모든 피처들에 대해 0으로 축소되고, 상이한 사이즈들의 피처들은 동일한 레이트로 모두 도금될 것이다. 실제로, 무한한 대류를 달성하는 것은 가능하지 않다. 더욱이, 이 방법은 보다 깊은 (예를 들어, 보다 높은 종횡비) 피처들이 기판에 형성되면 보다 덜 효과적이다.One conventional way to address intra-die non-uniformity arising from different feature sizes/shapes is to employ very high convection conditions. Higher convection conditions increase the flow rate of the electrolyte through the electroplating apparatus, allow for faster mixing of the electrolyte within the electroplating apparatus (e.g., using paddles, shear plates, etc.) , moving (eg, spinning) the substrate more rapidly within the electrolyte, and the like. These high convection conditions reduce δ for most or all of the features because they allow metal ions to diffuse better towards the surface of the features. High convection conditions are also considered advantageous because they promote high plating rates, which result in high throughput. In the extreme case where convection is infinite, δ collapses to zero for all features, and features of different sizes will all plate at the same rate. In practice, it is not possible to achieve infinite convection. Moreover, this method is less effective if deeper (eg, higher aspect ratio) features are formed in the substrate.

본 명세서의 실시예들에서, 기판이 복수의 피처 사이즈들을 포함하는 경우들에서 용인가능한 다이-내 불균일도를 달성하기 위해 상이한 접근방법이 사용된다. 고 대류 조건들을 사용하는 것에 반하여, 본 명세서의 방법들은 초저 대류 스테이지를 사용한다. 이러한 방법들은 개선된 다이-내 불균일도를 달성하는 것이 예기치 않게 증명되었다. 이들 결과들은 적어도 일반적으로 산업계에서 (예를 들어, 균일도 이유들뿐만 아니라 쓰루풋 이유들로) 이들 적용예들을 위해 보다 높은 대류 조건들로의 이동을 발생시키는, 상기 기술된 이유들로 예상되지 않았다. 더욱이, 결과들은 이전의 연구는 저 대류 도금 스테이지들 (본 명세서에 기술된 바와 같은 초저 대류 도금 스테이지와 반대로) 은 통상적으로 매우 불량한 도금 결과들을 발생시킨다는 것을 증명하였기 때문에 결과들은 예상되지 않았다. 본 명세서에 기술된 기법들을 사용하여 전기도금 프로세스의 과정에 걸쳐 대류 조건들을 신중하게 맞춤으로써, 기판이 단일 다이 내에 상이한 피처 사이즈들을 포함하는 경우들에도 예기치 않게 고 품질의 도금 결과들이 달성될 수 있었다.In embodiments herein, a different approach is used to achieve acceptable intra-die non-uniformity in cases where a substrate includes multiple feature sizes. In contrast to using high convection conditions, the methods herein use an ultra-low convection stage. These methods have unexpectedly been demonstrated to achieve improved within-die non-uniformity. These results were not expected for the reasons described above, at least generally resulting in a shift to higher convective conditions for these applications in the industry (eg, for uniformity reasons as well as throughput reasons). Moreover, the results were unexpected since previous studies have demonstrated that low convection plating stages (as opposed to ultra-low convection plating stages as described herein) typically produce very poor plating results. By carefully tailoring the convection conditions over the course of the electroplating process using the techniques described herein, unexpectedly high quality plating results could be achieved even when the substrate contains different feature sizes within a single die. .

본 명세서에 사용된 바와 같이, 용어 초저 대류는 기판 근방 전해질이 층류 플로우를 나타내고 (또는 사실상 정체되고 (stagnant)), 기판 상의 피처들 내 금속 이온들의 대량 이송은 피처들의 깊이의 적어도 75 %에 걸쳐 대류가 아니라 확산이 우세한 조건들을 지칭한다. 반대로, 용어 고 대류는 기판 근방 전해질이 난류의 시작에 매우 가깝거나 초과하는 (예를 들어, 난류 플로우가 달성되는 속도의 약 10 % 이내) 속도를 갖는 조건들을 지칭한다. 용어 중간 대류 조건들은 피처의 50 % 이하가 대류가 아니라 확산이 우세하고, 기판 근방 전해질이 난류 플로우가 달성되는 속도보다 적어도 10 % 보다 낮은 속도를 갖는 조건들을 지칭한다. 용어 저 대류 조건들은 피처의 약 50 내지 75 %가 대류가 아니라 확산이 우세한 조건들을 지칭한다.As used herein, the term ultra-low convection refers to laminar flow (or substantially stagnant) of the electrolyte near the substrate, with mass transport of metal ions in features on the substrate over at least 75% of the depth of the features. Refers to conditions in which diffusion rather than convection predominates. Conversely, the term high convection refers to conditions in which the electrolyte near the substrate has a rate very close to or exceeding the onset of turbulence (eg, within about 10% of the rate at which turbulent flow is achieved). The term moderate convection conditions refers to conditions in which 50% or less of the features are predominantly diffusion rather than convection and the electrolyte near the substrate has a rate at least 10% less than the rate at which turbulent flow is achieved. The term low convection conditions refers to conditions in which about 50-75% of the features are non-convective but diffusional predominates.

초저 대류 스테이지 동안, δ는 피처의 상단부에 도달하는 (예를 들어, 내부에 피처가 규정되는 포토레지스트의 상단부에 도달하는) 상이한 피처들 모두에 대해 상대적으로 커진다. 초저 대류 스테이지 동안 전체 도금 레이트가 고 대류 경우들보다 낮지만, 상이하게 사이즈가 결정된 피처들 사이에서 δ의 상대적인 차이는 감소될 수 있다. 예를 들어, 상대적으로 보다 큰 δ로 시작되는 피처들은 δ에서 보다 적은 상승을 나타낼 수도 있고, 상대적으로 보다 작은 δ로 시작되는 피처들은 δ에서 보다 큰 상승을 나타낼 수도 있어서, 상이하게 사이즈가 결정된 피처들 사이에서 δ를 균등하게 한다. 상이하게 사이즈가 결정된 피처들 사이에서 δ의 상대적인 차이의 이러한 감소는 상이하게 사이즈가 결정된 피처들은 초저 대류 스테이지 동안 보다 균일한 레이트로 도금할 수 있다는 것을 의미한다.During the ultra-low convection stage, δ becomes relatively large for all of the different features reaching the top of the feature (eg, reaching the top of the photoresist in which the feature is defined). Although the overall plating rate during the ultra-low convection stage is lower than in the high convection cases, the relative difference in δ between differently sized features can be reduced. For example, features that start with a relatively larger δ may exhibit a smaller rise in δ, and features that start with a relatively smaller δ may exhibit a larger rise in δ, resulting in differently sized features. equalize δ among them. This reduction in the relative difference of δ between differently sized features means that the differently sized features can plate at a more uniform rate during the ultra-low convection stage.

초저 대류 스테이지는 전기도금 과정에 걸쳐 다른 대류 조건들과 조합하여 사용될 때 특히 유리하다. 도금 과정에 걸쳐 대류 조건들을 맞춤함으로써, 고 품질 도금 결과들이 달성될 수 있다. An ultra-low convection stage is particularly advantageous when used in combination with other convection conditions throughout the electroplating process. By tailoring convection conditions throughout the plating process, high quality plating results can be achieved.

전기도금 프로세스의 초기에 초저 대류 스테이지를 포함하는 것이 유리하다. 어느 정도까지, 초저 대류 스테이지가 보다 일찍 개시되면, 도금된 피처들의 균일도가 보다 균일하다. 그러나, 일부 적용예들에서, 초저 대류 스테이지는 중간 대류 조건 또는 고 대류 조건이 사용되는 초기 도금 스테이지 후에 시작될 수도 있다. 이 초기 도금 스테이지는 도금 첨가제들이 (예를 들어, 보텀-업 (bottom-up) 충진 메커니즘을 촉진하기 위해) 피처들 내로 적절히 분산되었다는 것을 보장하도록, 그리고/또는 한계 전류와 관련된 문제들을 방지하도록 사용될 수도 있다. 한계 전류는 관련된 도금 조건들 하의 기판에 인가될 수 있는 최대 도금 전류이다. 한계 전류는 금속 이온들이 기판의 표면에 도달하는 것보다 빨리 금속 이온들이 기판 상에 증착될 수 없기 때문에 발생한다. 한계 전류 이상에서, 기판 표면 근방의 금속 이온들은 공핍되고 (deplete), 금속 이온들은 기판에 인가될 전류를 지속시키기 불충분하다. 그 결과, 수소 가스의 발생과 같은 원치 않은 부 반응들이 문제가 된다. 한계 전류 이하에서, 기판 근방에 기판에 인가될 전류를 지속시키기 충분한 금속 이온들이 있고, 원치 않은 부 반응들이 최소화되거나 방지된다. It is advantageous to include an ultra-low convection stage early in the electroplating process. To some extent, the earlier the ultra-low convection stage is initiated, the more uniform the uniformity of the plated features. However, in some applications, the ultra-low convection stage may be started after the initial plating stage where medium or high convection conditions are used. This initial plating stage may be used to ensure that plating additives are properly dispersed into the features (eg, to promote a bottom-up fill mechanism) and/or to avoid issues related to limiting current. may be The limiting current is the maximum plating current that can be applied to the substrate under the relevant plating conditions. The limiting current occurs because metal ions cannot be deposited on the substrate faster than the metal ions reach the surface of the substrate. Above the limiting current, the metal ions near the substrate surface are depleted, and the metal ions are insufficient to sustain the current to be applied to the substrate. As a result, unwanted side reactions such as generation of hydrogen gas become a problem. Below the current limit, there are sufficient metal ions in the vicinity of the substrate to sustain the current to be applied to the substrate, and unwanted side reactions are minimized or prevented.

한계 전류는 전기도금 프로세스의 과정에 걸쳐 변화한다. 모든 다른 인자들이 동일하면, 한계 전류는 단일 기판을 전기도금하는 과정에 걸쳐 상승하기 시작한다. 이와 같이, 전기도금 프로세스의 초기 부분은 한계 전류 조건들에 가장 민감하다 (한계 전류가 이 때 가장 낮기 때문이다). 대류 조건들은 보다 높은 대류 조건들은 보다 높은 한계 전류에 대응하면서, 한계 전류의 값에 영향을 주고, 그 반대도 된다. 이와 같이, 전기도금의 초기 스테이지 동안 한계 전류 조건들을 방지하기 위해, 초저 대류 조건들은 일부 구현예들에서 초기 스테이지 동안 방지될 수도 있다. 대신, 중간 대류 조건 또는 고 대류 조건이 이 때 사용될 수도 있다. 이 초기 중간 대류 스테이지 또는 고 대류 스테이지는 도금된 피처들을 위한 강한 염기의 형성을 촉진할 수도 있다.The limiting current varies over the course of the electroplating process. If all other factors are equal, the limiting current starts to rise over the course of electroplating a single substrate. As such, the initial part of the electroplating process is most sensitive to limiting current conditions (because the limiting current is lowest at this time). Convection conditions affect the value of limit current, with higher convection conditions corresponding to higher limit current and vice versa. As such, to avoid limiting current conditions during the initial stage of electroplating, ultra-low convection conditions may be avoided during the initial stage in some implementations. Instead, medium convection conditions or high convection conditions may be used at this time. This initial intermediate convection stage or high convection stage may promote the formation of a strong base for the plated features.

일부 실시예들에서, 중간 대류 스테이지 또는 고 대류 스테이지는 기판 상의 전기도금의 최종 부분에서 사용될 수도 있다. 초저 대류 조건들이 유리하게 저 다이-내 불균일도를 발생시키지만, 이들 조건들은 또한 보다 낮은 전체 도금 레이트를 발생시킨다. 보다 낮은 전체 도금 레이트는 기판 각각을 도금하는 것이 보다 오래 걸리기 때문에 쓰루풋을 감소시킨다. 중간 대류 스테이지 또는 고 대류 스테이지의 사용은 전체 도금 레이트를 상승시킬 수 있어서, 쓰루풋을 개선한다. 중간 대류 스테이지 또는 고 대류 스테이지들은 또한 초저 대류가 너무 길게 사용되는 경우들에서 겪을 수도 있는 특정한 타입들의 균일도를 촉진하는데 (예를 들어, 불균일 포토레지스트 증착으로부터 발생하는 웨이퍼-내 불균일도를 감소시키기 위해) 유리할 수도 있다. In some embodiments, a medium convection stage or high convection stage may be used in the final portion of electroplating on the substrate. Although ultra-low convection conditions advantageously result in low intra-die non-uniformity, these conditions also result in a lower overall plating rate. A lower overall plating rate reduces throughput because plating each substrate takes longer. The use of a medium convection stage or high convection stage can increase the overall plating rate, thereby improving throughput. Medium convection stages or high convection stages may also be used to promote certain types of uniformity that may be experienced in cases where ultra-low convection is used too long (e.g., to reduce within-wafer non-uniformity resulting from non-uniform photoresist deposition). ) may be advantageous.

개시된 실시예들에서 중간 대류 스테이지 또는 고 대류 스테이지를 사용할 것을 요구하지 않지만, 이러한 스테이지들은 초저 대류 스테이지와 조합하여 사용될 때 전기도금 결과들을 개선할 수 있다. 대류 조건들이 일 대류 스테이지로부터 또 다른 대류 스테이지로 스위칭하는 시간(들)은 상이한 스테이지들의 순서뿐만 아니라, 또한 전기도금 결과들에 영향을 줄 수 있다.Although the disclosed embodiments do not require the use of a medium or high convection stage, such stages can improve electroplating results when used in combination with an ultra-low convection stage. The time(s) at which the convection conditions switch from one convection stage to another can affect the order of the different stages as well as the electroplating results.

초기 중간 대류 스테이지 또는 고 대류 스테이지와 나중의 초저 대류 스테이지 사이의 스위칭을 위한 최적의 시간은 몇몇 고려사항들에 기초한다. 예를 들어, 도금은 이하: (1) 기판의 침지 후 피처들 내로 도금 용액이 충분히 확산되고; (2) 도금 전류가 초저 대류 조건들의 한계 전류보다 충분히 낮고; 그리고/또는 (3) 도금 첨가제들이 안정화되는 조건들 중 하나 이상이 충족될 때 초기 중간 대류 스테이지 또는 고 대류 스테이지로부터 초저 대류 스테이지로 스위칭할 수도 있다. 일부 경우들에서, 이들 조건들 중 임의의 2 개가 충족될 때 또는 이들 조건들 중 3 개 모두가 충족될 때 도금이 초기 중간 대류 스테이지 또는 고 대류 스테이지로부터 초저 대류 스테이지로 스위칭한다.The optimal time for switching between an early medium or high convection stage and a later ultra-low convection stage is based on several considerations. For example, plating is performed by: (1) sufficient diffusion of the plating solution into the features after immersion of the substrate; (2) the plating current is sufficiently lower than the limiting current of ultra-low convection conditions; and/or (3) switching from the initial medium convection stage or high convection stage to the ultra-low convection stage when one or more of the conditions under which the plating additives are stabilized are met. In some cases, plating switches from an initial medium convection stage or high convection stage to an ultra-low convection stage when any two of these conditions are met or when all three of these conditions are met.

기판의 침지 후 피처들 내로 도금 용액의 확산에 대해, 이 확산은 통상적으로 피처들의 치수들 및 도금 셀 내에 존재하는 대류 조건들에 따라, 약 1 내지 10 초의 기간에 걸쳐 발생한다. 보다 높은 종횡비 피처들은 통상적으로 보다 긴 확산 시간 프레임들을 발생시킨다. 보다 큰 대류 조건들은 통상적으로 보다 짧은 확산 시간 프레임들을 발생시킨다.For diffusion of the plating solution into the features after immersion of the substrate, this diffusion typically occurs over a period of about 1 to 10 seconds, depending on the dimensions of the features and the convection conditions that exist within the plating cell. Higher aspect ratio features typically result in longer diffusion time frames. Greater convective conditions typically result in shorter diffusion time frames.

도금 전류에 대해, 초저 대류 조건들이 적용될 때 한계 전류를 초과하는 것을 방지하는 것이 중요하다. 상기 기술된 바와 같이, 보다 높은 대류 조건들과 비교하여, 초저 대류가 사용될 때 한계 전류가 보다 낮다. 한계 전류는 또한 피처들 내에 재료가 도금될 때 상승하고 피처들의 깊이는 감소된다. 일부 경우들에서, 기판에 인가된 전류가 초기 중간 대류 스테이지 또는 고 대류 스테이지와 후속 초저 대류 스테이지 사이에서 변화할 수도 있다. 예를 들어, 도금 전류의 크기는 초저 대류 조건들이 적용되기 전 또는 동시에 감소될 수도 있다. 다른 경우들에서, 기판에 인가된 전류가 초기 중간 대류 스테이지 또는 고 대류 스테이지와 후속 초저 대류 스테이지 사이에 일정하게 남는다. 인가된 전류가 이들 스테이지들 사이에서 균일한지 여부와 무관하게, 초저 대류 스테이지 동안 기판에 인가된 도금 전류가 이 스테이지 동안 한계 전류 이하라는 것을 보장하는 것이 중요하다. 이들 스테이지들 사이에 도금 전류가 균일한 경우들에서, 스테이지들 사이에서 스위칭할 때의 결정은 초저 대류 조건들의 한계 전류와 비교하여, 초기 중간 대류 스테이지 또는 고 대류 스테이지의 종료를 향해 기판에 인가된 도금 전류에 기초할 수도 있다. 일 예에서, 도금 전류가 초저 대류 조건들에 대한 한계 전류의 약 50 % 이하일 때 도금은 초기 중간 대류 스테이지 또는 고 대류 스테이지로부터 초저 대류 스테이지로 스위칭한다. 또 다른 예에서, 도금 전류가 초저 대류 조건들에 대한 한계 전류의 약 90 % 이하일 때 도금은 초기 중간 대류 스테이지 또는 고 대류 스테이지로부터 초저 대류 스테이지로 스위칭한다. 50 % 문턱값이 사용되면, 한계 전류 문제들에 직면할 위험이 매우 적다. 90 % 문턱값이 사용되면, 한계 전류 문제들에 직면할 위험이 보다 크지만, 용인가능하다. For plating current, it is important to avoid exceeding the limiting current when ultra-low convection conditions are applied. As described above, the limiting current is lower when ultra-low convection is used compared to higher convection conditions. The limiting current also rises as material is plated into the features and the depth of the features decreases. In some cases, the current applied to the substrate may change between an initial intermediate or high convection stage and a subsequent ultra-low convection stage. For example, the magnitude of the plating current may be reduced prior to or simultaneously with ultra-low convection conditions being applied. In other cases, the current applied to the substrate remains constant between the initial intermediate or high convection stage and the subsequent ultra-low convection stage. Regardless of whether the applied current is uniform between these stages, it is important to ensure that the plating current applied to the substrate during the ultra-low convection stage is below the limiting current during this stage. In cases where the plating current is uniform between these stages, the decision when to switch between stages is based on the limiting current applied to the substrate towards the end of the initial medium convection stage or high convection stage compared to the limiting current of the ultra-low convection conditions. It may also be based on plating current. In one example, plating switches from the initial medium convection stage or high convection stage to the ultra-low convection stage when the plating current is less than or equal to about 50% of the limit current for ultra-low convection conditions. In another example, plating switches from an initial medium convection stage or high convection stage to an ultra-low convection stage when the plating current is less than or equal to about 90% of the limit current for ultra-low convection conditions. If a 50% threshold is used, the risk of encountering limiting current problems is very small. If the 90% threshold is used, the risk of encountering limiting current problems is greater, but acceptable.

도금 첨가제들의 안정화에 대하여, 이는 통상적으로 도금 첨가제들의 아이덴티티 및 이들의 관련된 흡착/탈착 특성들에 따라, 약 0 내지 5 분의 지속기간에 걸쳐 발생한다. 이 고려사항은 사용되는 정확한 화학물질, 뿐만 아니라 도금될 재료에 매우 종속적이다. Regarding stabilization of the plating additives, this typically occurs over a duration of about 0 to 5 minutes, depending on the identity of the plating additives and their associated adsorption/desorption properties. This consideration is highly dependent on the exact chemistry used, as well as the material being plated.

초저 대류 스테이지로부터 최종 중간 대류 스테이지 또는 고 대류 스테이지로 스위칭하기 위한 최적의 시간은 또한 몇몇 고려사항들에 기초한다. 다양한 경우들에서, 이 스위칭을 위한 최적의 시간은 특정한 성능 트레이드오프들 (tradeoffs) 을 밸런싱하는 것에 기초한다. 일부 경우들에서, 이 스위칭 시간은 복수의 피처 형상들/사이즈들이 단일 다이에 제공되는 도 2와 관련하여 설명된 바와 같이, 다이 내 균일도 (WiD%) 를 최적화하도록 선택된다. 이러한 균일도는 주석 또는 주석-은 캡이 도금되고 이어서 상이한 피처들에 걸쳐 리플로우된 후 고려된다. 납땜이 상이하게 사이즈가 정해진/성형된 피처들에 걸쳐 상이하게 리플로우하기 때문에, 주석 또는 주석-은 캡의 증착 전 상이한 범프 높이들로 피처 각각을 도금하는 것이 바람직할 수도 있다. 도금이 초저 대류 스테이지로부터 최종 중간 대류 스테이지 또는 고 대류 스테이지로 스위칭하는 시간은 상이한 피처들에 대해 상대적인 범프 높이들에 영향을 준다.The optimal time to switch from the ultra-low convection stage to the final intermediate or high convection stage is also based on several considerations. In various cases, the optimal time for this switching is based on balancing certain performance tradeoffs. In some cases, this switching time is selected to optimize intra-die uniformity (WiD%), as described with respect to FIG. 2 where multiple feature shapes/sizes are provided on a single die. This uniformity is taken into account after the tin or tin-silver cap is plated and then reflowed over the different features. Because solder reflows differently across differently sized/formed features, it may be desirable to plate each of the features to different bump heights prior to deposition of a tin or tin-silver cap. The time the plating switches from the ultra-low convection stage to the final intermediate or high convection stage affects the relative bump heights for different features.

특정한 예에서 기판은 피처 A 및 피처 B를 포함한다. 피처 A는 피처 B보다 넓은 CD를 갖는다. 도금 조건들은 피처들 사이에서 특정한 높이 갭이 달성될 때 초저 대류 스테이지로부터 최종 중간 대류 스테이지 또는 고 대류 스테이지로 변화될 수도 있다. 이 높이 갭은 도 2의 패널 C 및 패널 D에서 엘리먼트 (211) 에 의해 도시된 바와 같이 측정되고, (공통 기준 평면으로부터 측정될 때) 피처 B의 높이 - 피처 높이로서 계산된다. 피처 A가 피처 B보다 깊은 경우들에서, 이 높이 갭은 초저 대류 조건들이 적용될 때 시간에 따라 증가한다. 반대로, 피처 A가 피처 B보다 얕은 경우들에서, 높이 갭은 초저 대류 조건들이 적용될 때 시간에 따라 감소한다. 초저 대류 레짐 (regime) 에서 거동은 고 대류 레짐에서 보이는 거동과 반대된다. 구체적으로, 고 대류 조건들이 사용되면, 높이 갭은 항상 시간에 따라 감소하는 경향이 있고, 다양한 경우들에서 목표된 높이 갭을 타깃팅하는 것을 어렵거나 불가능하게 한다. 특정한 실시예들에서, 도금 조건들은 갭 높이가 타깃 갭 높이에 도달할 때 초저 대류 스테이지로부터 최종 중간 대류 스테이지 또는 고 대류 스테이지로 변화된다. 상이한 피처 사이즈들 및 상이한 주석 또는 주석-은 캡 두께들에 대한 타깃 갭 높이들의 예들은 표 1에 이하에 제공되었다. In a specific example, the substrate includes feature A and feature B. Feature A has a wider CD than feature B. Plating conditions may be changed from an ultra low convection stage to a final intermediate convection stage or a high convection stage when a certain height gap is achieved between features. This height gap is measured as shown by element 211 in panels C and D of FIG. 2 and is calculated as the height of feature B minus the feature height (as measured from the common reference plane). In cases where feature A is deeper than feature B, this height gap increases with time when ultra-low convection conditions are applied. Conversely, in cases where feature A is shallower than feature B, the height gap decreases with time when ultra-low convection conditions are applied. The behavior in the ultra-low convection regime is opposite to that seen in the high convection regime. Specifically, when high convection conditions are used, the height gap always tends to decrease with time, making targeting the desired height gap difficult or impossible in many cases. In certain embodiments, the plating conditions are changed from an ultra-low convection stage to a final intermediate convection stage or high convection stage when the gap height reaches the target gap height. Examples of target gap heights for different feature sizes and different tin or tin-silver cap thicknesses are provided below in Table 1.

피처 A의 CD
(㎛)
CD of feature A
(μm)
피처 B의 CD
(㎛)
Feature B's CD
(μm)
리플로우 전 Sn(Ag) 두께 (㎛)Sn(Ag) thickness before reflow (㎛) 타깃 갭 높이 (㎛)Target gap height (μm)
6060 4040 1010 1.51.5 6060 5050 1010 0.60.6 5050 3030 1010 2.32.3 5050 4040 1010 0.90.9 4040 2020 1010 3.53.5 4040 3030 1010 1.41.4 6060 4040 1515 2.92.9 6060 5050 1515 1.31.3 5050 3030 1515 4.04.0 5050 4040 1515 1.71.7 4040 2020 1515 5.55.5 4040 3030 1515 2.32.3 6060 4040 1515 4.24.2 6060 5050 2020 1.91.9 5050 3030 2020 5.45.4 5050 4040 2020 2.42.4 4040 2020 2020 7.27.2 4040 3030 2020 3.13.1

이들 타깃 갭 높이들은 주석 또는 주석-은 납땜 캡의 증착 및 리플로우 후 (예를 들어, 보다 넓은 피처 A와 보다 좁은 피처 B 사이) 균일한 피처 높이들을 발생시킬 것으로 예상된다. 표 1에 열거된 CD들은 원형 피처들의 직경들과 관련된다. 비원형 피처들에 대해, 타깃 갭 높이들은 유사한 CD들을 갖는 원형 피처들과 비교하여 시프팅될 수도 있다. 표 1에 제공된 예들은 반도체 제조시 사용된 종래의 피처들의 현재 상태들에 관련되지만, 실시예들은 이로 제한되지 않는다. 본 명세서에 기술된 기법들은 임의의 피처 사이즈들 또는 피처 사이즈들의 조합을 사용하여 실시될 수도 있다.These target gap heights are expected to result in uniform feature heights after deposition and reflow of the tin or tin-silver solder cap (eg, between wider feature A and narrower feature B). The CDs listed in Table 1 relate to the diameters of circular features. For non-circular features, target gap heights may be shifted compared to circular features with similar CDs. The examples provided in Table 1 relate to current state of the art features used in semiconductor fabrication, but the embodiments are not limited thereto. The techniques described herein may be practiced using any feature sizes or combination of feature sizes.

표 1의 예들에 기초하여, 일부 실시예들에서 피처 A는 피처 B보다 적어도 약 10 ㎛, 예를 들어, 피처 B보다 적어도 약 20 ㎛ 넓은 CD를 갖는다. 다양한 경우들에서, 피처 A는 피처 B보다 약 5 내지 30 ㎛, 예를 들어, 피처 B보다 약 10 내지 20 ㎛ 넓은 CD를 갖는다. 일부 경우들에서, 피처 B의 CD는 피처 A의 CD의 약 50 내지 85 %이다. 이들 또는 다른 경우들에서, 주석 또는 주석-은 납땜 캡은 약 5 내지 30 ㎛, 예를 들어, 약 10 내지 20 ㎛의 두께로 제공될 수도 있다. 이들 또는 다른 경우들에서, 타깃 갭 높이는 약 0.5 내지 10 ㎛, 예를 들어, 약 1 내지 8 ㎛, 또는 약 1 내지 5 ㎛, 또는 약 1 내지 3 ㎛일 수도 있다. 특정한 경우들에서, 타깃 갭 높이는 약 0.5 내지 2 ㎛, 약 1 내지 2 ㎛, 약 2 내지 3 ㎛, 약 3 내지 4 ㎛, 약 4 내지 5 ㎛, 약 5 내지 6 ㎛, 약 6 내지 7 ㎛, 약 7 내지 8 ㎛, 등일 수도 있다. 특정한 예들에서, 피처 A의 CD는 피처 B의 CD보다 약 (또는 적어도 약) 20 ㎛ 넓고, 그리고 타깃 갭 높이는 적어도 약 2.0 ㎛ (일부 경우들에서 약 2.0 내지 8.0 ㎛) 이다. 표 1에 도시된 바와 같이, 최적의 타깃 갭 높이는 다양한 피처들 및 층들의 기하구조에 따라 가변한다. Based on the examples in Table 1, in some embodiments feature A has a CD that is at least about 10 μm wider than feature B, eg at least about 20 μm wider than feature B. In various cases, feature A has a CD that is about 5 to 30 μm wider than feature B, eg, about 10 to 20 μm wider than feature B. In some cases, the CD of feature B is between about 50 and 85% of the CD of feature A. In these or other cases, the tin or tin-silver solder cap may be provided to a thickness of about 5 to 30 μm, such as about 10 to 20 μm. In these or other cases, the target gap height may be between about 0.5 and 10 μm, such as between about 1 and 8 μm, or between about 1 and 5 μm, or between about 1 and 3 μm. In certain cases, the target gap height is about 0.5 to 2 μm, about 1 to 2 μm, about 2 to 3 μm, about 3 to 4 μm, about 4 to 5 μm, about 5 to 6 μm, about 6 to 7 μm, about 7 to 8 μm, or the like. In certain examples, the CD of feature A is about (or at least about) 20 μm wider than the CD of feature B, and the target gap height is at least about 2.0 μm (between about 2.0 and 8.0 μm in some cases). As shown in Table 1, the optimal target gap height varies with various features and layer geometries.

초저 대류 스테이지로부터 최종 중간 대류 스테이지 또는 고 대류 스테이지로 스위칭할 때를 결정하기 위해 타깃 갭 높이를 사용함으로써, 다이 내 불균일도는 최소화/최적화된다. 그러나, 특정한 경우들에서, 이는 타깃 갭 높이에 포커싱하고 그리고 다이 내 불균일도는 용인할 수 없게 높은 웨이퍼 내 불균일도를 발생시킬 수 있다. 웨이퍼 내 불균일도는 기판의 상이한 부분들 (예를 들어, 포토레지스트가 보다 두껍고 피처들이 보다 깊은 영역, 그리고 포토레지스트가 보다 얇고 피처들이 보다 얕은 영역) 상의 상이한 다이들 사이의 불균일도의 측정값이다. 반대로, 다이 내 불균일도는 기판 상의 특정한 위치에 위치되는, 단일 다이 내 피처들의 불균일도의 측정값이다. 이와 같이, 타깃 갭 높이는 발생하는 웨이퍼 내 불균일도가 용인가능한 레벨인 경우들에서, 초저 대류 도금 스테이지로부터 후속 중간 대류 스테이지 또는 고 대류 스테이지로 스위칭할 때를 결정하도록 사용될 수도 있다. 웨이퍼 내 불균일도가 용인할 수 없게 높은 (예를 들어, 약 5 % 이상) 경우들에서 타깃 갭 높이가 고려되면, 초저 대류 스테이지로부터 후속하는 중간 대류 스테이지 또는 고 대류 스테이지로 스위칭할 때의 결정은 대신 타깃 웨이퍼 내 불균일도 (예를 들어, <5 %) 를 달성하도록 선택될 수도 있다. 이는 타깃 갭 높이에 도달하기 전 중간 대류 스테이지 또는 고 대류 스테이지로 스위칭을 발생시킬 수도 있다. 보다 높은 대류 조건들은 웨이퍼 내 불균일도를 개선하는 경향이 있다.By using the target gap height to determine when to switch from the ultra-low convection stage to the final intermediate or high convection stage, in-die non-uniformity is minimized/optimized. However, in certain cases, this focuses on the target gap height and intra-die non-uniformity can result in unacceptably high intra-wafer non-uniformity. Intra-wafer non-uniformity is a measure of the non-uniformity between different dies on different parts of a substrate (e.g., areas where the photoresist is thicker and the features are deeper, and areas where the photoresist is thinner and the features are shallower). . Conversely, intra-die non-uniformity is a measure of the non-uniformity of features within a single die, located at specific locations on a substrate. As such, the target gap height may be used to determine when to switch from an ultra-low convection plating stage to a subsequent intermediate or high convection stage in cases where the intra-wafer non-uniformity that occurs is at an acceptable level. Given the target gap height in cases where within-wafer non-uniformity is unacceptably high (e.g., greater than about 5%), the decision to switch from an ultra-low convection stage to a subsequent intermediate or high convection stage is Instead, it may be selected to achieve non-uniformity within the target wafer (eg, <5%). This may result in switching to either a medium convection stage or a high convection stage before reaching the target gap height. Higher convection conditions tend to improve within-wafer non-uniformity.

본 명세서에 기술된 기법들은 임의의 전기도금 적용예에서 사용될 수 있다. 그러나, 개시된 기법들은 이하: (1) 기판이 상이한 CD들을 갖지만, 동일한 깊이를 갖는 피처들을 포함하고; (2) 기판이 상이한 CD들을 갖는 피처들을 갖고, 보다 넓은 CD를 갖는 피처가 보다 좁은 CD를 갖는 피처보다 깊은; (3) 기판이 상이한 CD들을 갖는 피처들을 포함하고, 보다 넓은 CD를 갖는 피처가 보다 좁은 CD를 갖는 피처보다 얕은; (4) 기판이 동일한 CD를 갖는 피처들을 포함하고, 일 피처는 다른 피처보다 깊고; 또는 (5) 기판이 보다 긴 축 및 보다 짧은 축을 갖는 피처들 (예를 들어, 타원형 (oblong) 또는 직사각형 (rectangular) 인 피처) 을 포함하고, 특정한 피처들은 기판 상에서 상이하게 배향되는, 조건들 중 임의의 조건을 충족하는 경우들에서 특히 유리하다.The techniques described herein can be used in any electroplating application. However, the disclosed techniques: (1) the substrate contains features with different CDs, but the same depth; (2) the substrate has features with different CDs, and features with wider CDs are deeper than features with narrower CDs; (3) the substrate includes features with different CDs, where features with wider CDs are shallower than features with narrower CDs; (4) the substrate includes features with the same CD, one feature being deeper than the other; or (5) the substrate includes features having a longer axis and a shorter axis (eg, features that are oblong or rectangular), and certain features are oriented differently on the substrate. It is particularly advantageous in cases where certain conditions are met.

다양한 적용예들에서, 기판은 단일 다이 내 2 이상의 사이즈 및/또는 형상의 피처를 포함할 것이다. 다수의 실시예들에서, 피처들은 약 5 내지 300 ㎛ 범위인 CD들, 약 5 내지 300 ㎛ 범위인 깊이들, 및 약 0.5:1 내지 3:1 깊이:폭 종횡비들들 가질 수도 있다. 포토레지스트를 통한 도금과 관련한 적용예들에 대해, 통상적인 CD들은 약 20 내지 80 ㎚이고, 그리고 통상적인 깊이:폭 종횡비들은 약 1:1 내지 2:1이다. 피처 개구부들은 통상적으로 라운드, 장방형, 또는 직사각형이다 (그러나 임의의 형상들이 사용될 수도 있다). 도금 전에, 상이한 피처들은 상이한 깊이들 또는 동일한 깊이일 수도 있다. 피처들이 상이한 깊이들에서 시작하는 경우들에서, 깊이들의 차이는 통상적으로 약 10 ㎛ 이하이다. 유사하게, 상이한 피처들은 상이한 CD들, 또는 동일한 CD들을 가질 수도 있다. In various applications, a substrate will include features of two or more sizes and/or shapes within a single die. In some embodiments, the features may have CDs ranging from about 5 to 300 μm, depths ranging from about 5 to 300 μm, and depth:width aspect ratios from about 0.5:1 to 3:1. For applications involving plating through photoresist, typical CDs are about 20-80 nm, and typical depth:width aspect ratios are about 1:1 to 2:1. Feature openings are typically round, rectangular, or rectangular (although any shape may be used). Prior to plating, different features may be of different depths or the same depth. In cases where the features start at different depths, the difference in depths is typically about 10 μm or less. Similarly, different features may have different CDs, or the same CDs.

특정한 실시예들에서, 기판은 동일한 다이에 제 1 피처 및 제 2 피처를 포함하고, 제 1 피처 및 제 2 피처는 상이한 CD들, 깊이들, 및/또는 형상들을 갖는다. 일 실시예에서, 제 1 피처는 제 2 피처의 깊이의 적어도 약 1.1x인 깊이를 갖는다 (예를 들어, 제 1 피처는 50 ㎛의 깊이를 갖고 제 2 피처는 적어도 약 55 ㎛의 깊이를 가짐). 일부 경우들에서, 제 1 피처는 제 2 피처의 깊이의 적어도 약 1.5x인 깊이를 갖는다. 이들 또는 다른 경우들에서, 제 1 피처는 제 2 피처의 CD의 적어도 약 1.5x인 CD를 가질 수도 있다 (또는 그 반대). 일부 이러한 경우들에서, 제 1 피처는 제 2 피처의 CD의 적어도 약 2x인 CD를 가질 수도 있다 (또는 그 반대). 이들 또는 다른 경우들에서, 제 1 피처는 제 2 피처의 종횡비 (깊이/폭) 의 적어도 약 1.5x인 종횡비를 가질 수도 있다 (또는 그 반대). 일부 이러한 경우들에서, 제 1 피처는 제 2 피처의 종횡비의 적어도 약 2x인 종횡비를 갖는다 (또는 그 반대). 이들 또는 다른 경우들에서, 제 1 피처 형상 및 제 2 피처 형상은 (위에서 볼 때) 직사각형 또는 타원형일 수도 있고, 제 1 피처의 보다 긴 치수는 제 2 피처의 보다 긴 치수와 정렬되지 않는다. 일부 경우들에서 제 1 피처의 보다 긴 치수는 제 2 피처의 보다 긴 치수에 수직이다. 일부 다른 경우들에서, 제 1 피처는 직사각형 또는 타원형이고, 제 2 피처는 사각형 또는 원형이다.In certain embodiments, the substrate includes a first feature and a second feature on the same die, the first feature and the second feature having different CDs, depths, and/or shapes. In one embodiment, the first feature has a depth that is at least about 1.1x the depth of the second feature (e.g., the first feature has a depth of 50 μm and the second feature has a depth of at least about 55 μm). ). In some cases, the first feature has a depth that is at least about 1.5x the depth of the second feature. In these or other cases, the first feature may have a CD that is at least about 1.5x the CD of the second feature (or vice versa). In some such cases, the first feature may have a CD that is at least about 2x the CD of the second feature (or vice versa). In these or other cases, the first feature may have an aspect ratio that is at least about 1.5x the aspect ratio (depth/width) of the second feature (or vice versa). In some such cases, the first feature has an aspect ratio that is at least about 2x the aspect ratio of the second feature (or vice versa). In these or other cases, the first feature shape and the second feature shape may be rectangular or elliptical (when viewed from above), and the longer dimension of the first feature does not align with the longer dimension of the second feature. In some cases the longer dimension of the first feature is perpendicular to the longer dimension of the second feature. In some other cases, the first feature is rectangular or oval, and the second feature is square or circular.

도 1a는 기판 (101) 상의 부분적으로 충진된 피처 (102a) 를 예시한다. 피처 (102a) 는 피처 (102a) 를 형성하도록 패터닝된, 포토레지스트 (103) 내에 규정된다. 시드 층 (104) 이 기판 (101) 위에 제공된다. 피처 (102a) 는 도금된 금속 (105) 으로 부분적으로 충진된다. 피처의 CD는 106으로 라벨링되고, (도시된 바와 같이, 부분적으로 충진된 후) 피처의 깊이는 107로 라벨링된다. 피처의 깊이는 도금이 발생하기 전보다 큰 것이 이해된다. 피처 (102a) 의 종횡비는 CD (106) 로 나눠진 깊이 (107) 이다. 1A illustrates a partially filled feature 102a on a substrate 101 . Feature 102a is defined in photoresist 103, which is patterned to form feature 102a. A seed layer 104 is provided over the substrate 101 . Feature 102a is partially filled with plated metal 105 . The CD of the feature is labeled 106, and the depth of the feature (after being partially filled, as shown) is labeled 107. It is understood that the depth of the feature is greater than before plating occurs. The aspect ratio of feature 102a is depth 107 divided by CD 106.

도 1b 내지 도 1d는 일부 경우들에서 사용될 수도 있는, 부가적인 예시적인 피처들 (102b, 102c, 및 102d) 을 예시한다. 이들 피처들은 전기적으로 절연 재료 (110) 를 포함하는 것이 도 1a에 도시된 피처와 상이하다. 이 전기적으로 절연 재료는 예를 들어, PI (polyimide) 또는 PSPI (photosensitive polyimide) 일 수도 있다. 또한, 도 1b 및 도 1c에 도시된 피처들은 편평하지 않은 시드 층 (104) 을 갖는다. 도 1d에 도시된 피처 (102d) 는 피처의 전체 하단부에 걸쳐 전기적으로 절연 재료 (110) 를 갖는다. 전기적으로 절연 재료 (110) 는 후속 프로세싱에서 포토레지스트 및 시드 에지가 제거된 후 피처 (102d) 의 도금된 금속 (105) 을 전기적으로 분리할 것이다. 도 1d의 피처 (102d) 는 최종 디바이스에서 전기적 목적이 아니라 구조적 목적들을 위해 주로 사용될 수도 있는 피처의 예이다. 1B-1D illustrate additional example features 102b, 102c, and 102d, which may be used in some cases. These features differ from the features shown in FIG. 1A by including an electrically insulating material 110 . This electrically insulating material may be, for example, polyimide (PI) or photosensitive polyimide (PSPI). Additionally, the features shown in FIGS. 1B and 1C have a non-flat seed layer 104 . Feature 102d shown in FIG. 1D has an electrically insulating material 110 across the entire lower end of the feature. The electrically insulating material 110 will electrically isolate the plated metal 105 of the feature 102d after the photoresist and seed edges are removed in subsequent processing. Feature 102d of FIG. 1D is an example of a feature that may be used primarily for structural, but not electrical, purposes in an end device.

도 1e 내지 도 1h는 상이한 피처 형상들의 톱-다운도들이다. 도 1e의 피처는 원형이고, 도 1f의 피처는 난형 (ovoid) 이고, 도 1g의 피처는 사각형이고, 그리고 도 1h의 피처는 직사각형이다.1E-1H are top-down views of different feature shapes. The feature in FIG. 1E is circular, the feature in FIG. 1F is ovoid, the feature in FIG. 1G is square, and the feature in FIG. 1H is rectangular.

발생하는 피처들 (예를 들어, 필라들 (pillars)) 모두가 도금 후에 공통 기준 평면으로부터 측정될 때 동일한 범프 높이를 갖도록, 전기도금하는 것이 바람직할 수도 있다. 일부 다른 경우들에서, 상대적으로 보다 좁은 피처들이 상대적으로 보다 넓은 피처들과 비교하여, 도금 후 보다 긴 (taller) 범프 높이를 갖도록 전기도금하는 것이 바람직할 수도 있다. 범프 높이의 이 차이는 도금된 피처들 상에 후속하여 증착된 재료 (예를 들어, 주석 또는 주석-은 캡) 가 나중의 프로세싱 동안 상이하게 사이즈가 결정된 피처들 상에서 상이하게 리플로우할 수도 있기 때문에 유리할 수도 있다. 예를 들어, 보다 좁은 도금된 필라 상의 보다 좁은 SnAg 캡은 이 SnAg 캡이 리플로우될 때 보다 넓은 도금된 필라 상의 보다 넓은 SnAg 캡과 비교하여 보다 큰 높이를 손실할 것이다. 따라서, SnAg 캡들의 리플로우 후에 균일한 높이들을 달성하기 위해, 보다 좁은 피처가 보다 넓은 피처보다 더 긴 높이로 도금된다는 것을 보장하는 것이 유리하다. 이 결과는 보다 좁은 피처들은 통상적으로 보다 넓은 피처들보다 더 낮은 레이트로 도금되기 때문에 (특히 보다 좁은 피처가 보다 넓은/보다 깊은 피처보다 좁은 경우들에서) 종래의 전기도금 기법들을 사용하여 달성하는 것이 어렵거나 불가능하다. 그러나, 본 명세서에 기술된 개시된 초저 대류 도금 스테이지는 이 어렵고 바람직한 결과를 달성하도록 사용될 수 있다. It may be desirable to electroplate such that the resulting features (eg, pillars) all have the same bump height as measured from a common reference plane after plating. In some other cases, it may be desirable to electroplate relatively narrower features to have a taller bump height after plating, compared to relatively wider features. This difference in bump height is because material subsequently deposited on plated features (e.g., tin or tin-silver cap) may reflow differently on differently sized features during later processing. may be advantageous. For example, a narrower SnAg cap on a narrower plated pillar will lose more height when the SnAg cap is reflowed compared to a wider SnAg cap on a wider plated pillar. Thus, to achieve uniform heights after reflow of SnAg caps, it is advantageous to ensure that the narrower feature is plated to a longer height than the wider feature. This result is difficult to achieve using conventional electroplating techniques because narrower features are typically plated at a lower rate than wider features (particularly in cases where narrower features are narrower than wider/deeper features). difficult or impossible However, the disclosed ultra-low convection plating stage described herein can be used to achieve this difficult and desirable result.

도 2는 피처들이 다양한 프로세싱 단계들을 겪을 때 피처 A 및 피처 B를 예시한다. 도 2는 보다 좁은 피처가 보다 넓은 피처와 비교하여 보다 긴 범프 높이로 도금되어, 특정한 실시예들에서 보다 좁은 피처들 및 보다 넓은 피처들을 동시에 도금하는 것이 왜 유리할 수 있는지 예시하도록 제공되었다, 도 2에서, 피처 A 및 피처 B는 단일 다이 상에 함께 제공된다. 다이는 통상적인 두께의 포토레지스트를 갖는 영역 및 상대적으로 보다 두꺼운 (예를 들어, 보다 긴) 포토레지스트를 갖는 영역을 포함하여, 기판의 면에 걸쳐 반복된다. 보다 두꺼운 포토레지스트를 갖는 영역들에서, 포토레지스트 내에 형성된 리세스된 피처들은 보다 얇은/통상의 포토레지스트를 갖는 영역들과 비교할 때, 상대적으로 보다 깊다. 도 2에서, 패널 A, 패널 C, 패널 E, 및 패널 G는 통상적인 포토레지스트 두께를 갖는 영역에 위치된 다이의 피처들을 도시하는 한편, 패널 B, 패널 D, 패널 F, 및 패널 H는 보다 두꺼운 포토레지스트를 갖는 영역에 위치된 다이의 피처들을 도시한다. 피처 A는 CD (206a) 를 갖고, 피처 B는 CD (206b) 를 갖는다. CD (206a) 및 CD (206b) 는 서로 상이하지만, 기판 상의 상이한 영역들 사이에서 균일하다 (예를 들어, 패널 A의 CD (206a) 는 패널 B의 CD (206a) 와 동일하다). 2 illustrates feature A and feature B as they undergo various processing stages. FIG. 2 serves to illustrate why it may be advantageous to plate narrower features and wider features simultaneously in certain embodiments, where a narrower feature is plated with a longer bump height compared to a wider feature. FIG. , feature A and feature B are provided together on a single die. The die is repeated across the face of the substrate, including regions with normal thickness photoresist and regions with relatively thicker (eg, longer) photoresist. In areas with thicker photoresist, the recessed features formed in the photoresist are relatively deeper when compared to areas with thinner/conventional photoresist. In FIG. 2, panel A, panel C, panel E, and panel G show features of a die located in an area with a typical photoresist thickness, while panel B, panel D, panel F, and panel H show more Shows features of the die located in areas with thick photoresist. Feature A has CD 206a and feature B has CD 206b. CD 206a and CD 206b are different from each other, but are uniform among different areas on the substrate (eg, CD 206a in panel A is the same as CD 206a in panel B).

패널 A 및 패널 B에 도시된 바와 같이, 전기도금 전에 기판 (201) 은 상부에 시드 층 (204) 및 패터닝된 포토레지스트 (203) 층을 포함한다. 포토레지스트 (203) 는 충진될 리세스된 피처들을 규정한다. 이 예에서, 피처 A는 피처 B보다 더 넓고 보다 깊다. 패널 C 및 패널 D에 도시된 바와 같이, 구리 (205) 를 피처들 내로 전기도금한 후, 높이 갭 (211) 이 있다. 이 높이 갭 (211) 은 공통 기준 평면으로부터 측정될 때 피처 A와 피처 B 사이의 높이의 차를 나타낸다. 구현된 높이 갭 (211) 은 기판 상의 상이한 영역들 사이에서 균일해야 한다 (예를 들어, 패널 C의 높이 갭 (211) 이 패널 D의 높이 갭 (211) 과 동일할 수도 있다). 상기 언급된 바와 같이, 이 높이 갭 (211) 은 종래의 도금 기법들을 사용한 많은 경우들에서 달성하기 어렵거나 불가능했다. 그러나, 본 명세서에 기술된 바와 같이 초저 대류 스테이지를 포함함으로써 이러한 높이 갭 (211) 이 실현될 수 있다.As shown in Panels A and B, prior to electroplating, the substrate 201 includes a seed layer 204 and a patterned photoresist 203 layer thereon. Photoresist 203 defines recessed features to be filled. In this example, feature A is wider and deeper than feature B. As shown in panels C and D, after electroplating copper 205 into the features, there is a height gap 211 . This height gap 211 represents the difference in height between features A and B as measured from a common reference plane. The height gap 211 implemented should be uniform between different regions on the substrate (eg, the height gap 211 of panel C may be the same as the height gap 211 of panel D). As mentioned above, this height gap 211 has been difficult or impossible to achieve in many cases using conventional plating techniques. However, this height gap 211 can be realized by including an ultra-low convection stage as described herein.

구리 (205) 가 피처들 내로 전기도금된 후, 패널 E 및 패널 F에 도시된 바와 같이, 주석 또는 주석-은 재료 (206) 가 구리 (205) 후에 증착된다. 주석 또는 주석-은 재료 (206) 는 구리 (205) 상에 캡을 형성할 수도 있다. 주석 또는 주석-은 재료 (206) 는 일부 경우들에서 종래의 기법들을 사용하여 증착될 수도 있다. 다른 경우들에서, 주석 또는 주석-은 재료 (206) 는 본 명세서에 기술된 기법들을 사용하여, 예를 들어, 초저 대류 스테이지를 포함함으로써 증착될 수도 있다. 높이 갭 (211) 은 (일부 경우들에서 축소되거나 성장할 수도 있지만) 주석 또는 주석-은 재료 (206) 의 증착 동안 실질적으로 유지될 수도 있다. 주석 또는 주석-은 재료 (206) 의 증착 후, 기판은 포토레지스트를 스트립핑 제거하고 (strip away), 시드 에지를 세정하고, 그리고 주석 또는 주석-은 재료 (206) 를 리플로우 하도록 다양한 프로세싱 단계들을 겪는다. 리플로우 후에, 주석 또는 주석-은 재료 (206) 는 패널 G 및 패널 H에 도시된 바와 같이 돔 형상을 갖는다. 상기 기술된 바와 같이, 보다 좁은 피처 B는 보다 넓은 피처 A보다 큰 정도로 리플로우/축소된다. 피처 B는 피처 A보다 긴 (공통 기준 평면을 사용하여) 범프 높이까지 구리 (205) 로 처음에 도금되었기 때문에, 피처 A 및 피처 B는 리플로우 동작 후에 균일한 범프 높이이다. 이 균일한 범프 높이는 패널 G로부터 패널 H로 연장하는 점선으로 도시된 바와 같이 기판의 모든 영역들에 걸쳐 동일하다. 다양한 실시예들에서, 구리 (205) 와 주석 또는 주석-은 재료 (206) 사이에 제공된 다른 금속들 또는 다른 재료들이 층들이 있을 수도 있다. 예를 들어, 이러한 층들 사이에 니켈이 공통으로 사용된다. 특정한 예들에서, 피처는 구리/니켈/주석, 또는 구리/니켈/주석-은의 순서를 갖는 스택을 포함한다. 또 다른 실시예에서, 구리의 부가적인 층이 제공될 수도 있다. 일부 이러한 실시예들에서, 피처는 구리/니켈/구리/주석, 또는 구리/니켈/구리/주석-은의 순서를 갖는 스택을 포함한다.After copper 205 is electroplated into the features, tin or tin-silver material 206 is deposited after copper 205, as shown in Panels E and F. Tin or tin-silver material 206 may form a cap on copper 205 . Tin or tin-silver material 206 may be deposited using conventional techniques in some cases. In other cases, tin or tin-silver material 206 may be deposited using techniques described herein, for example, by including an ultra-low convection stage. The height gap 211 may remain substantially during deposition of the tin or tin-silver material 206 (although it may shrink or grow in some cases). After deposition of the tin or tin-silver material 206, the substrate undergoes various processing steps to strip away the photoresist, clean the seed edges, and reflow the tin or tin-silver material 206. suffer from After reflow, the tin or tin-silver material 206 has a dome shape as shown in panels G and H. As described above, the narrower feature B is reflowed/reduced to a greater degree than the wider feature A. Because feature B was initially plated with copper 205 to a longer bump height (using a common reference plane) than feature A, feature A and feature B are of uniform bump height after the reflow operation. This uniform bump height is the same across all areas of the substrate as shown by the dotted line extending from panel G to panel H. In various embodiments, there may be layers of other metals or other materials provided between copper 205 and tin or tin-silver material 206 . For example, nickel is commonly used between these layers. In certain examples, the feature includes a stack having the order copper/nickel/tin, or copper/nickel/tin-silver. In another embodiment, an additional layer of copper may be provided. In some such embodiments, the feature includes a stack having the order copper/nickel/copper/tin, or copper/nickel/copper/tin-silver.

많은 경우들에서, 리플로우 동작 후 최종 다이-내 불균일도가 특정한 기판에 대해 계산될 수도 있다 (예를 들어, 기판이 패널 G 및 패널 H에 도시된 바와 같을 때). 이 때, 모든 피처들이 공통 기준 평면으로부터 측정될 때, 균일한 범프 높이인 것이 바람직하다. In many cases, the final intra-die non-uniformity after a reflow operation may be calculated for a particular substrate (eg, when the substrate is as shown in Panel G and Panel H). At this time, when all features are measured from a common reference plane, it is desirable to have a uniform bump height.

특정한 실시예들에서, 전기도금 과정에 걸쳐 기판에 인가된 전류 및/또는 전위를 가변시키는 것이 유리할 수도 있다. 일부 경우들에서, 기판은 (예를 들어, 기판과 기준 전극 사이) 일정한 전위에서 침지될 수도 있다. 일부 다른 경우들에서, 기판은 일정한 전류 또는 일정한 전류 밀도로 침지될 수도 있다. 일부 경우들에서, 전류 또는 전류 밀도는 기판이 침지됨에 따라 (연속적으로 또는 단계적으로) 램핑 업 (ramp up) 될 수도 있다. 일부 경우들에서, 기판은 기판으로 전류 또는 전위의 인가 없이 침지될 수도 있다. 기판 침지는 미국 특허 제 6,793,796 호, 및 제 9,385,035 호에 더 논의되고, 각각은 전체가 본 명세서에 참조로서 인용된다. In certain embodiments, it may be advantageous to vary the current and/or potential applied to the substrate throughout the electroplating process. In some cases, the substrate may be immersed at a constant potential (eg, between the substrate and the reference electrode). In some other cases, the substrate may be immersed with a constant current or constant current density. In some cases, the current or current density may ramp up (continuously or stepwise) as the substrate is immersed. In some cases, the substrate may be immersed without application of current or potential to the substrate. Substrate immersion is further discussed in U.S. Patent Nos. 6,793,796, and 9,385,035, each of which is incorporated herein by reference in its entirety.

기판이 침지된 후, 기판에 인가된 전류 및/또는 전위가 변화될 수도 있다. 많은 경우들에서, 기판은 일정한 전류 밀도 또는 일정한 전위에서 전기도금될 수도 있다. 일부 경우들에서, 도금의 상이한 스테이지들에서 상이한 전류 밀도들/전위들이 인가되는, 기판은 제 1 전류 밀도 또는 전위, 이어서 제 2 전류 밀도 또는 전위, 등에서 전기도금될 수도 있다.After the substrate is immersed, the current and/or potential applied to the substrate may be changed. In many cases, the substrate may be electroplated at a constant current density or constant potential. In some cases, the substrate may be electroplated at a first current density or potential, followed by a second current density or potential, etc., where different current densities/potentials are applied at different stages of plating.

도금 동안 기판에 인가된 전류 및/또는 전위는 대류 조건들에 독립적으로 가변될 수도 있다. 그러나, 일부 경우들에서, 전류 및/또는 전위는 대류 조건들과 함께 가변할 수도 있다. 이러한 경우들에서, 기판에 인가된 전류 및/또는 전위는 대류 조건들이 변화할 때 동시에 변화한다. The current and/or potential applied to the substrate during plating may vary independently of convection conditions. However, in some cases, current and/or potential may vary with convection conditions. In these cases, the current and/or potential applied to the substrate changes simultaneously as the convection conditions change.

도 3a 내지 도 3c는 본 명세서에 기술된 저 대류 기법들을 사용한 전기도금 방법들을 도시하는 플로우차트들을 도시한다. 도 3a의 방법 (300a) 은 가장 단순한 방법이다. 방법 (300a) 은 제 1 피처 및 제 2 피처를 갖는 기판이 전기도금 장치에 수용되는 동작 301에서 시작된다. 제 1 피처 및 제 2 피처는 서로 상이하고, 예를 들어, 상기 기술된 바와 같이 상이한 CD들 및/또는 깊이들을 갖는다. 제 1 피처 및 제 2 피처는 단일 다이에 함께 제공될 수도 있다. 다이는 기판의 표면 위에서 반복될 수도 있다. 다음에, 동작 303에서 기판이 전해질에 침지된다. 기판은 침지 동안 회전할 수도 있고 또는 회전하지 않을 수도 있다. 임의의 대류 조건들이 침지 동안 사용될 수도 있다. 특정한 예에서, 중간 대류 조건 또는 고 대류 조건이 침지 동안 사용된다. 또 다른 예에서, 초저 대류 조건들이 침지 동안 사용된다. 상기 언급된 바와 같이, 기판은 침지 동안 양극화될 수도 있고 또는 예를 들어, 일부 경우들에서 일정한 전위 또는 일정한 전류 또는 전류 밀도를 사용하여, 양극화되지 않을 수도 있다.3A-3C show flowcharts illustrating electroplating methods using the low convection techniques described herein. Method 300a of FIG. 3A is the simplest method. Method 300a begins at operation 301 where a substrate having first and second features is received in an electroplating apparatus. The first feature and the second feature are different from each other, eg, have different CDs and/or depths as described above. The first feature and the second feature may be provided together on a single die. The die may be repeated over the surface of the substrate. Next, in operation 303 the substrate is immersed in an electrolyte. The substrate may or may not rotate during immersion. Any convection conditions may be used during immersion. In certain instances, medium convection conditions or high convection conditions are used during immersion. In another example, ultra-low convection conditions are used during immersion. As mentioned above, the substrate may be anodized during immersion or may not be anodized, for example using a constant potential or constant current or current density in some cases.

동작 305에서, 초저 대류 조건들이 적용되는 동안 기판 상에 금속이 전기도금된다. 이는 초저 대류 스테이지이다. 상기 기술된 바와 같이, 다수의 상이한 인자들이 대류 조건들에 영향을 준다. 예를 들어, 전기도금 셀을 통한 전해질의 플로우 레이트, 기판의 회전 레이트, 혼합기가 전해질에서 스핀/이동하는 레이트, 및 전해질 및/또는 기판의 온도가 모두 대류 조건들에 영향을 줄 수 있다. 이들 인자들 중 일부 (예를 들어, 회전 레이트) 는 다른 것들 (예를 들어, 전해질의 온도) 보다 제어/조절이 보다 쉬울 수도 있다.At operation 305, metal is electroplated on the substrate while ultra-low convection conditions are applied. This is an ultra-low convection stage. As described above, a number of different factors influence convection conditions. For example, the flow rate of the electrolyte through the electroplating cell, the rotation rate of the substrate, the rate at which the mixer spins/moves in the electrolyte, and the temperature of the electrolyte and/or substrate can all affect the convection conditions. Some of these factors (eg rotation rate) may be easier to control/regulate than others (eg temperature of the electrolyte).

초저 대류 스테이지 동안, 확산 경계 거리, δ는 제 1 피처 및 제 2 피처 모두에 대해 상대적으로 크다. 일부 경우들에서, δ는 포토레지스트의 높이에 도달할 수도 있어서, δ로 하여금 제 1 피처 및 제 2 피처에 대해 상대적으로 균일해지게 한다. 그 결과, 제 1 피처 및 제 2 피처는 실질적으로 균일한 레이트로 도금된다. 이는 제 1 피처 및 제 2 피처가 유사한 깊이들일 때 특히 참이다. 반대로, 제 1 피처 및 제 2 피처가 상이한 깊이들을 갖는 경우들에서 (그리고 특히 피처가 보다 좁은 CD를 갖는 피처보다 깊은 보다 넓은 CD를 갖는 경우), δ는 보다 좁은 피처 상에서 보다 작아질 수 있고, 이는 보다 넓은 피처와 비교하여 보다 좁은 피처 내에서 보다 빠른 도금을 촉진한다. 이 현상은 다른 방법들을 사용하여 달성하기 어렵거나 불가능했다. 다음에, 동작 309에서, 기판은 전해질로부터 제거되고 방법 (300a) 은 완료된다.During the ultra-low convection stage, the diffusion boundary distance, δ, is relatively large for both the first and second features. In some cases, δ may reach the height of the photoresist, causing δ to be relatively uniform for the first and second features. As a result, the first and second features are plated at a substantially uniform rate. This is especially true when the first feature and the second feature are of similar depths. Conversely, in cases where the first feature and the second feature have different depths (and especially if the feature has a wider CD that is deeper than a feature with a narrower CD), δ can be smaller on the narrower feature, This promotes faster plating within narrower features compared to wider features. This phenomenon has been difficult or impossible to achieve using other methods. Next, in operation 309, the substrate is removed from the electrolyte and method 300a is complete.

도 3b에 도시된 방법 (300b) 은 도 3a의 방법 (300a) 과 유사하고, 간략함을 위해 차이들만 논의될 것이다. 기판이 동작 303에서 침지된 후, 방법 (300b) 은 중간 대류 조건 또는 고 대류 조건이 적용되는 동안 기판 상에 금속이 전기도금되는 동작 304로 계속된다. 이 초기 중간 대류 스테이지 또는 고 대류 스테이지는 보텀-업 충진을 확립하는데, 전기도금 첨가제들이 피처들 내로 적절히 분산된다는 것을 보장하는데, 한계 전류가 특히 낮은 동안 금속을 증착하는, 등에 유용할 수도 있다. 동작 304에서 중간 대류 조건 또는 고 대류 조건이 적용된 후, 방법은 초저 대류 조건들이 적용되는 동작 305로 계속된다. 도 3b의 방법 (300b) 의 나머지 양태들은 도 3a의 방법 (300a) 과 관련하여 기술된 양태들과 유사하다.The method 300b shown in FIG. 3B is similar to the method 300a of FIG. 3A , and only the differences will be discussed for brevity. After the substrate is immersed in operation 303, the method 300b continues with operation 304 where metal is electroplated on the substrate while either a medium convection condition or a high convection condition is applied. This initial intermediate convection stage or high convection stage may be useful for establishing bottom-up fill, ensuring that electroplating additives are properly dispersed into features, depositing metal while the limiting current is particularly low, and the like. After the medium convection condition or high convection condition is applied at operation 304, the method continues at operation 305 where the ultra-low convection conditions are applied. The remaining aspects of method 300b of FIG. 3B are similar to those described with respect to method 300a of FIG. 3A.

도 3c의 방법 (300c) 은 도 3b의 방법 (300b) 과 유사하다. 간략함을 위해, 차이들만이 기술될 것이다. 동작 305에서 초저 대류 조건들이 적용된 후, 전기도금 프로세스가 완료되었는지 여부가 결정될 수도 있다. 예이면, 방법은 기판이 전해질로부터 제거되는 동작 309으로 계속된다. 이 경우, 방법 (300c) 은 도 3b의 방법 (300b) 을 단순화한다. 동작 306에서 전기도금이 아직 완료되지 않은 경우, 방법 (300c) 은 중간 대류 조건 또는 고 대류 조건이 적용되는 동작 307로 계속된다. 대류 조건들은 동작 304 동안 적용된 조건들과 동일하거나 상이할 수도 있다. 일부 경우들에서, 동작 307 동안 적용된 중간 대류 조건 또는 고 대류 조건은 불균일한 포토레지스트 증착 결과로서 발생할 수도 있는 특정한 웨이퍼 내 불균일도들에 반대될 수도 있다. 더욱이, 동작 307 동안 적용된 중간 대류 조건 또는 고 대류 조건은 이러한 동작 없이 진행되는 프로세스와 비교할 때, 쓰루풋을 상승시킬 수도 있다.Method 300c of FIG. 3C is similar to method 300b of FIG. 3B. For the sake of brevity, only differences will be described. After ultra-low convection conditions are applied in operation 305, it may be determined whether the electroplating process is complete. If yes, the method continues to operation 309 where the substrate is removed from the electrolyte. In this case, method 300c simplifies method 300b of FIG. 3B. If electroplating is not yet complete at operation 306, method 300c continues to operation 307 where either a medium convection condition or a high convection condition is applied. Convection conditions may be the same as or different from the conditions applied during operation 304 . In some cases, the medium convection condition or high convection condition applied during operation 307 may counteract certain intra-wafer non-uniformities that may occur as a result of non-uniform photoresist deposition. Moreover, the medium convection condition or high convection condition applied during operation 307 may increase throughput when compared to a process that proceeds without such operation.

다음에, 동작 308에서, 전기도금 프로세스가 완료되었는지 여부가 결정될 수도 있다. 예이면, 방법은 기판이 전해질로부터 제거되는 동작 309으로 계속된다. 도금이 아직 완료되지 않았으면, 방법 (300c) 은 금속이 기판 상에 전기도금되는 동안 초저 대류 조건들이 다시 적용되는 동작 305로 계속된다. 동작 305 및 동작 307에서 각각 적용된 초저 대류 조건들 및 중간 대류 조건 또는 고 대류 조건은 전기도금이 완료될 때까지 반복될 수도 있고 기판이 전해질로부터 제거된다.Next, at operation 308, it may be determined whether the electroplating process is complete. If yes, the method continues to operation 309 where the substrate is removed from the electrolyte. If plating is not yet complete, the method 300c continues to operation 305 where ultra-low convection conditions are again applied while metal is being electroplated onto the substrate. The ultra-low convection conditions and the medium or high convection conditions applied in operations 305 and 307, respectively, may be repeated until electroplating is complete and the substrate is removed from the electrolyte.

특정한 예에서, 방법 (300c) 은 초기 중간 대류 스테이지 또는 고 대류 스테이지 (동작 304), 단일 초저 대류 스테이지 (동작 305), 및 최종 중간 대류 스테이지 또는 고 대류 스테이지 (동작 307) 를 수반한다. 또 다른 예에서, 방법 (300c) 은 초기 중간 대류 스테이지 또는 고 대류 스테이지 (동작 304), 복수의 초저 대류 스테이지들 (동작 305), 및 반복된 초저 대류 스테이지들 사이에 발생하는 복수의 중간 대류 스테이지 또는 고 대류 스테이지들 (동작 307) 을 수반한다. 대류 스테이지들은 임의의 수의 횟수로 반복/사이클링될 수도 있다. 또 다른 예에서, 침지 동안 또는 침지 직후 초저 대류 조건들이 적용되도록, 방법 (300c) 의 동작 304는 생략될 수도 있다.In a particular example, method 300c involves an initial intermediate or high convection stage (act 304), a single ultra-low convection stage (act 305), and a final intermediate or high convection stage (act 307). In another example, method 300c includes a plurality of intermediate convection stages occurring between an initial intermediate convection stage or high convection stage (act 304), a plurality of ultra-low convection stages (act 305), and repeated ultra-low convection stages. or high convection stages (act 307). Convection stages may be repeated/cycled any number of times. In another example, operation 304 of method 300c may be omitted such that ultra-low convection conditions are applied during or immediately after immersion.

상기 언급된 바와 같이, 일부 경우들에서 기판에 인가된 전류는 전기도금 과정에 걸쳐 가변할 수도 있다. 일 예에서, 방법 (300b) 또는 방법 (300c) 은 동작 305에서 초저 대류 스테이지 동안 기판에 상대적으로 보다 낮은 전류를 인가하는 동작, 및 동작 304 및/또는 동작 307에서 중간 대류 스테이지 또는 고 대류 스테이지 동안 기판에 상대적으로 보다 높은 전류를 인가하는 동작을 수반한다. 특정한 예에서, 방법 (300c) 은 동작 304 에서 초기 중간 대류 스테이지 또는 고 대류 스테이지 동안 (예를 들어, 한계 전류가 상대적으로 낮은 동안) 기판에 상대적으로 낮은 전류를 인가하는 동작, 동작 305에서 초저 대류 스테이지 동안 기판에 상대적으로 낮은 전류를 인가하는 동작, 및 동작 307에서 중간 대류 스테이지 또는 고 대류 스테이지 동안 기판에 상대적으로 보다 높은 전류를 인가하는 동작을 수반한다.As mentioned above, in some cases the current applied to the substrate may vary throughout the electroplating process. In one example, method 300b or method 300c may include applying a relatively lower current to the substrate during the ultra-low convection stage at operation 305, and during the middle or high convection stage at operation 304 and/or operation 307. It involves applying a relatively higher current to the substrate. In a particular example, the method 300c includes the act of applying a relatively low current to the substrate during an initial intermediate convection stage or high convection stage at act 304 (e.g., while the threshold current is relatively low), ultra-low convection at act 305. This entails applying a relatively low current to the substrate during the stage and, in operation 307, applying a relatively higher current to the substrate during the medium convection stage or high convection stage.

일부 실시예들에서, 전류는 초저 대류 스테이지 동안 시간에 걸쳐 천천히 상승될 수도 있다. 전류는 한계 전류 근방이지만 이하로 머물도록 제어될 수도 있다. 일 예에서, 인가된 전류는 초저 대류 스테이지 동안 순간 한계 전류의 약 85 내지 95 % (예를 들어, 일부 경우들에서 약 90 %) 로 제어된다. 도금이 진행되고 피처들이 보다 얕아지기 때문에, 한계 전류는 인가된 전류가 상승됨에 따라 상승한다. In some embodiments, the current may rise slowly over time during the ultra-low convection stage. The current may be controlled to stay near but below the limit current. In one example, the applied current is controlled to about 85-95% (eg, about 90% in some cases) of the instantaneous limit current during the ultra-low convection stage. As plating progresses and features become shallower, the limiting current rises as the applied current rises.

[발명자들- 전류/전위의 조절과 관련하여 부가할 특정한 것이 있나? 피처 타입들의 상이한 조합들에 대해 몇몇 특정한 예들이 있을 수 있나?][Inventors- Is there anything specific to add regarding the regulation of current/potential? Can there be some specific examples for different combinations of feature types?]

일 구현예에서, 제 1 피처 및 제 2 피처는 상이하게 배향되고, 대류 조건들은 상이한 피처들에 상이하게 영향을 주기 위해 시간에 따라 가변된다. 도 4a 내지 도 4f는 예시를 목적으로 사이즈가 과장되는 피처들의 상이한 쌍들을 갖는 기판들의 톱-다운 도들을 도시한다. 구체적으로, 도 4a 내지 도 4f는 제 1 피처 및 제 2 피처가 기판 상에서 상이하게 배향되는 다수의 예들을 도시한다. 라인 (415) 및 라인 (416) 이 다양한 피처들의 배향을 기술할 목적으로 제공되었다. 도 4a에서, 제 1 피처 (401) 는 직사각형이고 제 2 피처 (402) 는 사각형이다. 제 1 피처 (401) 는 라인 (415) 을 따라 포인팅되는 보다 긴 축으로 배향된다. 도 4b에서, 제 1 피처 (403) 및 제 2 피처 (404) 는 모두 직사각형이고, 제 1 피처 (403) 는 라인 (415) 을 따라 포인팅하는 보다 긴 축으로 배향되고 제 2 피처 (404) 는 라인 (416) 을 따라 포인팅되는 보다 긴 축으로 배향된다. 이 예에서, 피처 (403) 및 피처 (404) 는 서로 수직으로 배향된다. 도 4c에서, 제 1 피처 (405) 는 라인 (415) 을 따라 보다 긴 축으로 배향된 직사각형이고, 제 2 피처 (406) 는 원이다. 도 4d에서, 제 1 피처 (407) 는 라인 (415) 을 따라 포인팅되는 보다 긴 축을 갖는 직사각형이고 제 2 피처 (408) 는 라인 (416) 을 따라 포인팅하는 보다 긴 축을 갖는 타원형이고, 제 1 피처 (407) 에 수직이다. 도 4e에서, 제 1 피처 (409) 및 제 2 피처 (410) 는 모두 타원형이고, 제 1 피처 (409) 는 라인 (415) 을 따라 포인팅되는 보다 긴 축으로 배향되고 제 2 피처 (410) 는 라인 (416) 을 따라 포인팅되는 보다 긴 축으로 배향되고, 제 1 피처 (409) 에 수직이다. 도 4f에서, 제 1 피처 (411) 는 라인 (415) 을 따라 포인팅되는 보다 긴 축을 갖는 타원형이고, 제 2 피처 (412) 는 원형이다. 피처들의 이들 조합들은 예로서 제공되고 제한하도록 의도되지 않았다. 피처 형상들 및 배향들의 임의의 조합은 본 명세서에 기술된 기법들로부터 유리할 수도 있다.In one implementation, the first feature and the second feature are oriented differently and the convection conditions are varied over time to affect the different features differently. 4A-4F show top-down views of substrates having different pairs of features exaggerated in size for illustrative purposes. Specifically, FIGS. 4A-4F show a number of examples where the first and second features are oriented differently on the substrate. Lines 415 and 416 are provided for the purpose of describing the orientation of various features. In FIG. 4A , the first feature 401 is rectangular and the second feature 402 is square. First feature 401 is oriented with a longer axis pointed along line 415 . In FIG. 4B , first feature 403 and second feature 404 are both rectangular, first feature 403 is oriented with the longer axis pointing along line 415 and second feature 404 is It is oriented along the longer axis pointed along line 416 . In this example, feature 403 and feature 404 are oriented perpendicular to each other. In FIG. 4C , first feature 405 is a rectangle oriented along the longer axis along line 415 and second feature 406 is a circle. In FIG. 4D , first feature 407 is a rectangle with its longer axis pointing along line 415 and second feature 408 is an ellipse with its longer axis pointing along line 416, wherein the first feature It is perpendicular to (407). In FIG. 4E , first feature 409 and second feature 410 are both elliptical, first feature 409 being oriented with the longer axis pointing along line 415 and second feature 410 being It is oriented with the longer axis pointed along line 416 and perpendicular to first feature 409 . In FIG. 4F , first feature 411 is an ellipse with the longer axis pointing along line 415 , and second feature 412 is circular. These combinations of features are provided as examples and are not intended to be limiting. Any combination of feature shapes and orientations may benefit from the techniques described herein.

전기도금 동안 기판이 회전되는 경우들에서, 대류 조건들은 일 피처에서 또 다른 피처보다 양호한 증착을 위해 기판 회전에 맞춰 조절될 수 있다. 피처들의 상이한 배향들, 뿐만 아니라 전기도금 셀을 통한 지향성 플로우가 이 결과에 기여할 수도 있다. 전기도금 셀을 통한 플로우가 지향성 교차 플로우 컴포넌트를 갖는 경우 (예를 들어, 유입구 측면으로부터 유출구 측면으로 전해질을 흘림, 유입구 측면 및 유출구 측면은 전해질이 시어링 방식으로 기판의 도금 면을 따라 흐르도록 기판 상의 방위각상으로 반대되는 주변 위치들에 근접하게 위치됨), 상대적으로 보다 낮은 대류 조건들 (일부 경우들에서 상기 기술된 바와 같은 초저 대류 조건들) 이 피처들이 교차 플로우에 대해 제 1 위치에 있을 때 적용되고, 상대적으로 보다 높은 대류 조건들 (예를 들어, 중간 대류 조건 또는 고 대류 조건) 은 피처들이 교차 플로우에 대해 제 2 위치에 있을 때 적용되도록 대류 조건들은 조절될 수 있다. 지향성 교차 플로우를 갖는 전기도금 셀들은 이하의 미국 특허 및 미국 특허 출원들에 더 기술되고, 각각은 참조로서 본 명세서에 인용된다: 명칭이 "CROSS FLOW MANIFOLD FOR ELECTROPLATING APPARATUS"인 미국 특허 제 9,624,592 호; 2015년 10월 27일 출원되고, 명칭이 "EDGE FLOW ELEMENT FOR ELECTROPLATING APPARATUS"인 미국 특허 출원번호 제 14/924,124 호; 2016년 5월 20일 출원되고, 명칭이 "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING"인 미국 특허 출원번호 제 15/161,081 호 2016년 8월 1일 출원되고, 명칭이 "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING"인 미국 특허 출원번호 제 15/225,716 호; 2017년 1월 23일 출원되고, 명칭이 "MODULATION OF APPLIED CURRENT DURING SEALED ROTATIONAL ELECTROPLATING"인 미국 특허 출원번호 제 15/413,252 호.In cases where the substrate is rotated during electroplating, convection conditions can be adjusted with the substrate rotation for better deposition in one feature than another. Different orientations of features, as well as directional flow through the electroplating cell, may contribute to this result. Where the flow through the electroplating cell has a directional cross-flow component (e.g., electrolyte flows from the inlet side to the outlet side, the inlet side and the outlet side flow across the substrate so that the electrolyte flows along the plating side of the substrate in a shearing fashion). located proximal to azimuthally opposed peripheral locations), relatively lower convection conditions (in some cases ultra-low convection conditions as described above) when these features are in the first position for cross flow The convection conditions may be adjusted such that relatively higher convection conditions (eg, intermediate convection conditions or high convection conditions) are applied when the features are in the second position with respect to cross flow. Electroplating cells with directional cross flow are further described in the following US patents and US patent applications, each incorporated herein by reference: US Patent No. 9,624,592 entitled "CROSS FLOW MANIFOLD FOR ELECTROPLATING APPARATUS"; US Patent Application Serial No. 14/924,124, filed on October 27, 2015, entitled "EDGE FLOW ELEMENT FOR ELECTROPLATING APPARATUS"; US Patent Application No. 15/161,081, filed on May 20, 2016, entitled "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING", filed on August 1, 2016, entitled "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING US Patent Application Serial No. 15/225,716, "ELECTROPLATING"; US Patent Application Serial No. 15/413,252, filed January 23, 2017, entitled "MODULATION OF APPLIED CURRENT DURING SEALED ROTATIONAL ELECTROPLATING".

일 예는 도 5a 내지 도 5d와 관련하여 기술된다. 도 5a 내지 도 5d는 제 1 피처 (501) 및 제 2 피처 (502) 를 갖는 기판을 예시하고, 제 1 피처 (501) 및 제 2 피처 (502) 는 직사각형으로 성형되고 서로 수직으로 배향된다. 라인 (516) 은 기판의 도금 면을 가로질러 교차 플로우 (cross flowing) 전해질의 방향을 나타낸다. 도 5a에서, 기판은 제 1 배향으로 있고, 도 5b에서, 기판은 제 1 배향으로부터 90° 시계방향으로 회전된 제 2 배향으로 있고, 도 5c에서, 제 2 배향으로부터 90° 시계방향으로 회전된 제 3 배향으로 있고, 도 5d에서, 기판은 제 3 배향으로부터 90° 시계방향으로 회전된 제 4 배향으로 있다. 기판은 전기도금 프로세스가 진행됨에 따라 도 5a 내지 도 5d에 도시된 상이한 배향들을 통해 회전될 수도 있다. One example is described with respect to FIGS. 5A-5D. 5A-5D illustrate a substrate having a first feature 501 and a second feature 502, the first feature 501 and the second feature 502 being shaped as a rectangle and oriented perpendicular to each other. Line 516 represents the direction of cross flowing electrolyte across the plated side of the substrate. In FIG. 5A, the substrate is in a first orientation, in FIG. 5B, the substrate is in a second orientation rotated 90° clockwise from the first orientation, and in FIG. 5C, rotated 90° clockwise from the second orientation. is in a third orientation, and in FIG. 5D the substrate is in a fourth orientation rotated 90° clockwise from the third orientation. The substrate may be rotated through the different orientations shown in FIGS. 5A-5D as the electroplating process progresses.

도 5a 및 도 5c에 각각 도시된 바와 같이 기판이 제 1 배향 및 제 3 배향으로 있을 때, 전해질 교차 플로우는 제 2 피처 (502) 의 보다 긴 축과 정렬되고, 제 1 피처 (501) 의 보다 긴 축에 수직이다. 이들 배향들에서, 대류 조건들은 제 1 피처 (501) 와 비교하여 제 2 피처 (502) 에 대해 확산 경계 거리, δ에 우선적으로 영향을 준다. 반대로, 기판이 도 5b 및 도 5d에 각각 도시된 바와 제 2 배향 및 제 4 배향으로 있을 때, 전해질 교차 플로우는 제 1 피처 (501) 의 보다 긴 축과 정렬되고, 제 2 피처 (502) 의 보다 긴 축에 수직이다. 이들 배향들에서, 대류 조건들은 제 2 피처 (502) 와 비교하여 제 1 피처 (501) 에 대해 δ에 우선적으로 영향을 준다.When the substrate is in the first and third orientations, as shown in FIGS. 5A and 5C respectively, the electrolyte cross flow is aligned with the longer axis of the second feature 502 and the longer axis of the first feature 501. perpendicular to the long axis In these orientations, convective conditions preferentially affect the diffusion boundary distance, δ, for the second feature 502 compared to the first feature 501 . Conversely, when the substrate is in the second and fourth orientations as shown in FIGS. 5B and 5D respectively, the electrolyte cross flow is aligned with the longer axis of the first feature 501 and the longer axis of the second feature 502. perpendicular to the longer axis. In these orientations, convective conditions preferentially affect δ for the first feature 501 compared to the second feature 502 .

다양한 예들에서, 일 피처에서 또 다른 피처보다 양호한 증착을 위해 기판이 상이한 배향들을 통해 회전함에 따라, 대류 조건들은 조절된다. 일 예에서, 기판이 도 5a 및 도 5c에 각각 도시된 제 1 배향 및 제 3 배향으로 있을 때, 초저 대류 조건들이 적용되고, 기판이 도 5b 및 도 5d에 각각 도시된 제 2 배향 및 제 4 배향으로 있을 때 중간 대류 조건 또는 고 대류 조건이 적용된다. 초저 대류 조건들은 피처들 내 δ를 상승시키지만, 초저 대류 조건들이 적용될 때 전해질 교차 플로우는 제 2 피처 (502) 의 보다 긴 축과 정렬되기 때문에 제 2 피처 (502) 내 δ는 제 1 피처 (501) 내 δ보다 큰 정도로 상승된다. 상승된 δ는 도금 전체를 늦추고, 제 1 피처 (501) 와 비교하여 제 2 피처 (502) 내에서 우선적으로 느려진 도금을 발생시킨다. 반대로, 중간 대류 조건 또는 고 대류 조건은 피처들 내 δ를 하강시키지만, 중간 대류 조건 또는 고 대류 조건이 적용될 때 전해질 교차 플로우가 제 1 피처 (501) 의 보다 긴 축과 정렬되기 때문에, 제 1 피처 (501) 내 δ는 제 2 피처 (502) 내 δ보다 큰 정도로 하강된다. 보다 낮은 δ는 전체 도금 레이트를 상승시키고, 제 2 피처 (502) 와 비교하여 제 1 피처 (501) 내 도금 레이트를 우선적으로 상승시킨다. 기판이 회전하고 대류 조건들이 순환됨에 따라, 이들 효과들은 제 1 피처 (501) 내에서 상대적으로 보다 높은 도금 레이트 및 제 2 피처 (502) 내에서 상대적으로 보다 낮은 도금 레이트를 발생시키도록 결합된다. 이들 효과들은 이로 제한되는 것은 아니지만, 도 4a 내지 도 4f에 도시된 피처들을 포함하여, 임의의 피처들의 조합에 적용될 수 있다. In various examples, convection conditions are adjusted as the substrate is rotated through different orientations for better deposition in one feature than another. In one example, ultra-low convection conditions are applied when the substrate is in the first and third orientations shown in FIGS. 5A and 5C respectively, and the substrate is in the second and fourth orientations shown in FIGS. 5B and 5D respectively. When in the orientation, medium convection conditions or high convection conditions apply. Ultra-low convection conditions raise δ in the features, but when ultra-low convection conditions are applied, δ in the second feature 502 is ) rises to a degree greater than my δ. Elevated δ slows the plating overall, resulting in preferentially slowed plating in the second feature 502 compared to the first feature 501 . Conversely, a medium or high convection condition lowers δ in the features, but when the medium or high convection condition is applied, since the electrolyte cross flow aligns with the longer axis of the first feature 501, the first feature δ in 501 is lowered by a greater degree than δ in second feature 502 . A lower δ increases the overall plating rate and preferentially increases the plating rate in the first feature 501 compared to the second feature 502 . As the substrate rotates and convective conditions cycle, these effects combine to produce a relatively higher plating rate within the first feature 501 and a relatively lower plating rate within the second feature 502 . These effects may be applied to any combination of features, including but not limited to the features shown in FIGS. 4A-4F.

일부 경우들에서, (대류 조건들이 기판 회전으로 조절되지 않는 경우들과 비교할 때) 상이한 깊이들 및/또는 CD들에서 시작된 피처들에 걸쳐 공통 기준 평면으로부터 측정될 때, 보다 균일한 범프 높이를 발생시키도록 동일한 기법이 사용될 수 있다. 예를 들어, 특정한 기판에 대한 전기도금 프로세스가 상이한 초기 깊이들 및/또는 CD들을 갖는 2 개의 피처들 사이에 고르지 않은 범프 높이를 발생시키면, 전기도금 프로세스는 피처의 양호한 증착을 위해 기판 회전에 맞춰 대류 조건들을 조절하도록 수정될 수도 있고 그렇지 않으면 불충분하게 도금될 (underplated) 것이다. 이 동일한 기법은 일 피처에 도금된 금속과 또 다른 피처에 도금된 금속 사이에 특정한 목표된 높이 갭을 달성하도록 사용될 수 있다. 이는 예를 들어 도 2에 관해 상기 기술된 이유들로 인해 바람직할 수도 있다.In some cases, results in a more uniform bump height when measured from a common reference plane across features originating at different depths and/or CDs (compared to cases where convective conditions are not adjusted with substrate rotation). The same technique can be used to For example, if the electroplating process for a particular substrate results in an uneven bump height between two features with different initial depths and/or CDs, the electroplating process can adapt to the substrate rotation for good deposition of the feature. It may be modified to adjust convection conditions or it would be underplated. This same technique can be used to achieve a specific desired height gap between the metal plated on one feature and the metal plated on another feature. This may be desirable, for example, for the reasons described above with respect to FIG. 2 .

대류 조건들이 기판 회전과 함께 조절되는 경우들에서, 조건들에 상대적으로 신속하게 영향을 주는 대류 조건들을 조절하는 방법을 선택하는 것이 유리할 수도 있다. 대류 조건들을 신속하게 조절하는 단순한 일 방식은 전기도금 셀을 통한 전해질의 플로우 레이트를 상승 및/또는 하강 (또는 중단) 하는 것이다. 전해질 플로우의 보다 높은 레이트들은 보다 실질적인 대류 조건들에 대응한다. 대류 조건들을 조절하는 또 다른 방식은 기판이 회전하는 레이트 또는 주파수, 또는 전기도금 셀 내의 스피너/패들/혼합기/시어 플레이트가 회전하는 레이트 또는 주파수를 상승 및/또는 감소시키는 것이다. 유사하게, 대류가 패들, 시어 플레이트 또는 유사한 혼합 메커니즘에 의해 유발되는 경우들에서, 대류 조건들은 혼합 메커니즘과 기판 사이의 거리에 영향을 받을 수 있다. 일반적으로, 기판과 혼합 메커니즘 사이의 보다 긴 거리들은 보다 낮은 대류를 발생시키고, 그 반대도 된다. 대류 조건들을 조절하는 또 다른 방법은 전기도금 장치의 관련 기하구조 치수들을 조절하는 것이다. 전해질이 좁은 갭 (예를 들어, 기판과 이온 저항성 엘리먼트 사이) 을 통해 흐르는 일부 예들에서, 갭의 치수들을 변화시키는 것은 대류 조건들에 영향을 준다. 구체적으로, 갭의 높이를 증가시키는 것은 기판 표면에서 보다 낮은 시어 속도/상대적으로 보다 낮은 대류 조건들 (갭을 통해 일정한 전해질 플로우 레이트를 가정함) 을 발생시킨다. 반대로, 갭의 높이를 감소시키는 것은 기판 근방 전해질의 시어 속도를 상승시키고, 이에 따라 상대적으로 보다 높은 대류 조건들 (갭을 통해 일정한 전해질 플로우 레이트를 가정함) 을 제공한다. 이러한 갭을 통한 전해질 플로우를 활용하는 예시적인 장치는 도 8과 관련하여 기술된다. 대류 조건들을 조절하기 위한 다른 방법들이 상기 기술되었다.In cases where convection conditions are adjusted along with substrate rotation, it may be advantageous to choose a method of adjusting the convection conditions that affects the conditions relatively quickly. One simple way to quickly adjust the convection conditions is to raise and/or lower (or stop) the flow rate of electrolyte through the electroplating cell. Higher rates of electrolyte flow correspond to more substantial convection conditions. Another way to adjust the convection conditions is to increase and/or decrease the rate or frequency at which the substrate rotates, or the rate or frequency at which the spinner/paddle/mixer/shear plate within the electroplating cell rotates. Similarly, in cases where convection is caused by a paddle, shear plate or similar mixing mechanism, convection conditions may be affected by the distance between the mixing mechanism and the substrate. Generally, longer distances between the substrate and the mixing mechanism result in lower convection and vice versa. Another way to adjust the convection conditions is to adjust the relevant geometric dimensions of the electroplating apparatus. In some instances where the electrolyte flows through a narrow gap (eg, between the substrate and the ionic resistive element), changing the dimensions of the gap affects the convection conditions. Specifically, increasing the height of the gap results in lower shear rates/relatively lower convection conditions (assuming a constant electrolyte flow rate through the gap) at the substrate surface. Conversely, reducing the height of the gap raises the shear rate of the electrolyte near the substrate, thus providing relatively higher convective conditions (assuming a constant electrolyte flow rate through the gap). An exemplary device utilizing electrolyte flow through such a gap is described with respect to FIG. 8 . Other methods for controlling convection conditions have been described above.

실험Experiment

도 6a 및 도 6b는 함께 개시된 초저 대류 전기도금 기법들의 특정한 장점들을 예시한다. 이들 도면들 각각은 테스트된 기판 상에서 달성된 범프 높이 분포를 도시한다. 도면 각각은 또한 전기도금 후 예시적인 피처들의 단면도를 도시한다. 테스트된 기판들은 2 개의 상이한 피처 사이즈들을 포함한다. 피처 A는 약 45 ㎛ x 55 ㎛의 개구부를 갖는 타원형 피처였고, 그리고 피처 B는 약 30 ㎛ x 40 ㎛의 개구부를 갖는 타원형 피처였다. 피처 A 및 피처 B는 모두 도금 전에 약 50 ㎛ 깊이였다. 6A and 6B illustrate certain advantages of the jointly disclosed ultra-low convection electroplating techniques. Each of these figures shows the bump height distribution achieved on the tested substrate. Each of the figures also shows cross-sectional views of exemplary features after electroplating. The tested substrates included two different feature sizes. Feature A was an elliptical feature with an opening of about 45 μm×55 μm, and feature B was an elliptical feature with an opening of about 30 μm×40 μm. Both feature A and feature B were about 50 μm deep before plating.

도 6a는 종래의 고 대류 조건들에서 도금된 기판에 대한 범프 높이 분포를 도시한다. 보다 넓은 피처 A가 보다 좁은 피처 B와 비교하여 보다 긴 범프 높이로 도금하는, 2 개의 피처들이 상이한 범프 높이들로 도금된다. 도 6b는 초저 대류 스테이지를 포함하는, 본 명세서에 기술된 혼합된 대류 기법들을 사용하여 도금된 기판에 대한 범프 높이 분포를 도시한다. 이 경우에서, 범프 높이 분포에서 큰 오버랩으로 도시된 바와 같이, 피처 A 및 피처 B는 동일한 범프 높이로 도금된다. 이 예에서, 초저 대류 조건들은 피처 A 및 피처 B 내에서 증착 레이트가 (고 대류만이 사용되는 경우와 비교하여) 보다 균일하도록 피처 B에 비해 피처 A의 증착을 늦춘다. 초저 대류 조건들은 두 피처들 내 도금 레이트를 늦출 수도 있고, 이러한 조건들은 보다 넓은 피처 상에서 보다 두드러진 효과를 갖고, 상대적인 증착 레이트들로 하여금 상이하게 사이즈가 정해진 피처들에 대해 목표된 상대적인 레이트 및 범프 높이를 달성하도록 튜닝되게 한다. 이 결과는 종래의 도금 기법들을 사용하여 이전에 달성가능하지 않았다.6A shows a bump height distribution for a plated substrate in conventional high convection conditions. The two features are plated at different bump heights, with the wider feature A plating a longer bump height compared to the narrower feature B. 6B shows a bump height distribution for a substrate plated using the mixed convection techniques described herein, including an ultra-low convection stage. In this case, feature A and feature B are plated with the same bump height, as shown by the large overlap in the bump height distribution. In this example, the ultra-low convection conditions slow down the deposition of feature A relative to feature B such that the deposition rate within feature A and feature B is more uniform (compared to where only high convection is used). Ultra-low convection conditions may slow down the plating rate in both features, and these conditions have a more pronounced effect on wider features, causing the relative deposition rates to be less than the desired relative rate and bump height for differently sized features. to be tuned to achieve This result has not previously been achievable using conventional plating techniques.

도 6a 및 도 6b에 도시된 도금 결과들은 구리 전기도금과 관련된다. 이들 도면들이 초저 대류 도금 방법들이 상이하게 사이즈가 결정된 피처들 사이에서 균일한 범프 높이를 달성하도록 사용될 수 있다는 것을 도시하지만, 이들 동일한 방법들이 예를 들어, 도 2와 관련하여 기술된 바와 같이, 상이한 피처들 사이에 특정한 목표된 높이 갭을 타깃팅하도록 사용될 수 있다는 것이 이해된다. 이는 대류 조건들 및 대류 조건들이 변화되는 시간을 제어함으로써 달성될 수도 있다. 이러한 경우들에서, 피처 B가 구리 전기도금의 종료시 특정한 높이 갭만큼 피처 A보다 길다는 것을 보장하는 것이 바람직할 수도 있다. 이어서 주석 또는 주석-은 캡 층이 구리 층 상에 증착될 수도 있고, 이는 이어서 포토레지스트가 제거된 후 리플로우된다. 상이하게 사이즈가 결정된 피처들은 상이한 정도로 캡 층을 리플로우할 것이기 때문에, 타깃팅된 갭 높이는 피처들이 캡 층이 리플로우된 후 동일한 높이라는 것을 보장할 수 있다. The plating results shown in FIGS. 6A and 6B relate to copper electroplating. Although these figures show that ultra-low convection plating methods can be used to achieve a uniform bump height between differently sized features, these same methods can be used in different It is understood that it can be used to target a specific desired height gap between features. This may be achieved by controlling the convection conditions and the time at which the convection conditions are changed. In such cases, it may be desirable to ensure that feature B is longer than feature A by a specified height gap at the end of copper electroplating. A tin or tin-silver cap layer may then be deposited on the copper layer, which is then reflowed after the photoresist is removed. Because differently sized features will reflow the cap layer to different degrees, the targeted gap height can ensure that the features are the same height after the cap layer is reflowed.

장치Device

본 명세서에 기술된 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 본 실시예들에 따른 프로세스 동작들을 달성하기 위한 하드웨어 및 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. The methods described herein may be performed by any suitable device. A suitable apparatus includes a system controller having instructions for controlling hardware and process operations to achieve process operations according to the present embodiments. For example, in some embodiments, hardware may include one or more process stations included in a process tool.

도 7은 전기도금이 발생할 수도 있는 전기도금 셀의 예를 제시한다. 종종, 전기도금 장치는 기판들 (예를 들어, 웨이퍼들) 이 프로세싱되는 하나 이상의 전기도금 셀들을 포함한다. 명료성을 유지하기 위해 하나의 전기도금 셀만이 도 7에 도시된다. 보텀-업 전기도금을 최적화하기 위해서, 첨가제들 (예를 들어, 가속화제들, 억제제들 및 평탄화제들) 이 전해질에 첨가되지만; 첨가제를 갖는 전해질은 바람직하지 않은 방식들로 애노드와 반응할 수도 있다. 따라서, 도금 셀의 애노드 영역 및 캐소드 영역은 때로 멤브레인에 의해서 분리되어서 상이한 조성들의 도금 용액들이 영역 각각에서 사용될 수도 있다. 캐소드 영액에서의 도금 용액은 캐소드액으로 지칭되며, 애노드 영역에서의 도금 용액은 애노드액으로 지칭된다. 다수의 엔지니어링 설계들이 도금 장치 내로 애노드액 및 캐소드액을 도입하기 위해서 사용될 수 있다.7 presents an example of an electroplating cell in which electroplating may occur. Often, an electroplating apparatus includes one or more electroplating cells in which substrates (eg, wafers) are processed. For the sake of clarity, only one electroplating cell is shown in FIG. 7 . To optimize bottom-up electroplating, additives (eg accelerators, inhibitors and levelers) are added to the electrolyte; Electrolytes with additives may react with the anode in undesirable ways. Therefore, the anode region and the cathode region of the plating cell are sometimes separated by a membrane so that plating solutions of different compositions may be used in each region. The plating solution in the cathode solution is referred to as catholyte, and the plating solution in the anode region is referred to as anolyte. A number of engineering designs can be used to introduce anolyte and catholyte into the plating apparatus.

도 7을 참조하면, 일 실시예에 따른 전기도금 장치 (701) 의 도시적인 단면도가 도시된다. 도금 욕 (703) 은 레벨 (705) 로 도시된 도금 용액 (본 명세서에서 제공된 바와 같은 조성을 가짐) 을 수용한다. 이 용기의 캐소드액 부분은 캐소드액 내에 기판을 수용하도록 구성된다. 웨이퍼 (707) 가 도금 용액으로 침지되며 회전가능한 스핀들 (711) 상에 장착된 예를 들어 "클램쉘" 기판 홀더 (709) 에 의해서 홀딩되며, 회전가능한 스핀들은 웨이퍼 (707) 와 함께 클램쉘 기판 홀더 (709) 의 회전을 가능하게 한다. 본 발명에서 사용되기에 적합한 양태들을 갖는 클램쉘 타입 도금 장치의 일반적인 설명이 Patton 등에 허여된 미국 특허 제 6,156,167 호 및 Reid 등에 허여된 미국 특허 제 6,800,187 호에 기술되며, 이 문헌들은 전체가 본 명세서에서 참조로서 인용된다.Referring to FIG. 7 , an illustrative cross-sectional view of an electroplating apparatus 701 according to one embodiment is shown. A plating bath 703 contains a plating solution (having a composition as provided herein), shown as level 705 . The catholyte portion of the vessel is configured to receive a substrate within the catholyte. A wafer 707 is immersed in the plating solution and is held by, for example, a "clamshell" substrate holder 709 mounted on a rotatable spindle 711, which rotatably holds the wafer 707 together with the clamshell substrate. Allows rotation of the holder 709. A general description of a clamshell type plating apparatus having aspects suitable for use in the present invention is described in U.S. Patent No. 6,156,167 to Patton et al. and U.S. Patent No. 6,800,187 to Reid et al., which are incorporated herein in their entirety. is cited as a reference.

애노드 (713) 는 도금 욕 (703) 내에서 웨이퍼 아래에 배치되며 멤브레인 (715), 바람직하게는 이온 선택성 멤브레인에 의해서 웨이퍼 영역으로부터 분리된다. 예를 들어, NafionTM 양이온 교환 멤브레인 (cationic exchange membrane) (CEM) 이 사용될 수 있다. 애노딕 멤브레인 아래의 영역은 때로 "애노드 챔버"로서 지칭된다. 이온 선택성 애노드 멤브레인 (715) 은 도금 셀의 애노드 영역과 캐소드 영역 간에서 이온이 서로 통하게 하면서 동시에 애노드에서 생성된 입자들이 웨이퍼 근처로 가서 웨이퍼를 오염시키는 것을 방지한다. 애노드 멤브레인은 또한 도금 프로세스 동안에 전류 흐름을 재분포시켜서 도금 균일성을 개선시키는데 유용하다. 적합한 애노딕 멤브레인들의 상세한 설명들은 Reid 등에 허여된 미국 특허들 제 6,126,798 호 및 제 6,569,299 호에 제공되며, 이 두 문헌은 전체가 본 명세서에 참조로서 인용된다. 양이온 교환 멤브레인들과 같은 이온 교환 멤브레인이 이러한 애플리케이션들을 위해서 특히 적합하다. 이러한 멤브레인들은 통상적으로 이오노메릭 재료들 (ionomeric materials), 예를 들어 술포닉 그룹들을 포함하는 과불화 공중합체들 (perfluorinated co-polymers) (예를 들어, NafionTM), 술폰화 폴리이미드들 (sulfonated polyimides), 및 양이온 교환을 위해서 적합하다고 본 기술 분야의 당업자에게 알려진 다른 재료들로 이루어진다. 적합한 NafionTM 멤브레인들의 선택된 예들은 Dupont de Nemours Co.로부터 입수가능한 N324 멤브레인 및 N424 멤브레인을 포함한다. An anode 713 is disposed below the wafer within the plating bath 703 and is separated from the wafer area by a membrane 715, preferably an ion selective membrane. For example, Nafion cation exchange membrane (CEM) can be used. The area below the anodic membrane is sometimes referred to as the “anode chamber”. The ion-selective anode membrane 715 allows ions to communicate between the anode and cathode regions of the plating cell and at the same time prevents particles generated at the anode from moving near the wafer and contaminating the wafer. Anode membranes are also useful for improving plating uniformity by redistributing current flow during the plating process. Details of suitable anodic membranes are provided in US Pat. Nos. 6,126,798 and 6,569,299 to Reid et al., both of which are incorporated herein by reference in their entirety. Ion exchange membranes, such as cation exchange membranes, are particularly suitable for these applications. Such membranes are typically made of ionomeric materials, for example perfluorinated co-polymers containing sulfonic groups (eg Nafion ), sulfonated polyimides ( sulfonated polyimides), and other materials known to those skilled in the art to be suitable for cation exchange. Selected examples of suitable Nafion membranes include the N324 membrane and the N424 membrane available from Dupont de Nemours Co.

도금 동안, 도금 용액으로부터의 이온들이 기판 상에 디포지션된다. 금속 이온들은 확산 경계 층을 통해서 그리고 TSV 홀 또는 다른 피처 내로 확산되어야 한다. 이러한 확산을 지원하는 통상적인 방식은 펌프 (717) 에 의해서 제공된 전기도금 용액의 대류성 흐름을 통해서이다. 부가적으로, 진동 교반 또는 음파 교반 (sonic agitation) 부재가 웨이퍼 회전과 함께 사용될 수 있다. 예를 들어, 진동 트랜스듀서 (708) 가 클램쉘 기판 홀더 (709) 에 부착될 수 있다.During plating, ions from the plating solution are deposited on the substrate. Metal ions must diffuse through the diffusion boundary layer and into the TSV hole or other feature. A typical way to assist this diffusion is through convective flow of the electroplating solution provided by pump 717. Additionally, a vibratory agitation or sonic agitation member may be used in conjunction with wafer rotation. For example, a vibration transducer 708 can be attached to the clamshell substrate holder 709 .

도금 용액은 펌프 (717) 에 의해서 도금 욕 (703) 에 연속적으로 제공된다. 일반적으로, 도금 용액은 상향으로 애노드 멤브레인 (715) 및 확산기 플레이트 (719) 를 통해서 웨이퍼 (707) 의 중앙으로 흐르고 이어서 웨이퍼 (707) 에 걸쳐서 방사상 외측으로 흐른다. 또한, 도금 용액은 도금 욕 (703) 의 일측으로부터 도금 욕의 애노드 영역으로 제공될 수도 있다. 이어서, 도금 용액은 오버플로우 저장부 (721) 로 도금 욕 (703) 을 오버플로우한다. 도금 용액은 이어서 여과되며 (미도시) 펌프 (717) 로 돌아가서 도금 용액의 재순환을 완료한다. 도금 셀의 특정 구성들에서, 개별 전해질이, 조금씩 침투가능한 멤브레인들 또는 이온 선택성 멤브레인들을 사용하여서 주 도금 용액과의 혼합이 방지되면서, 애노드가 수용된 도금 셀의 부분을 통해서 순환된다.A plating solution is continuously provided to the plating bath 703 by a pump 717 . In general, the plating solution flows upward through the anode membrane 715 and diffuser plate 719 to the center of the wafer 707 and then radially outward across the wafer 707 . Also, the plating solution may be provided from one side of the plating bath 703 to the anode region of the plating bath. Then, the plating solution overflows the plating bath 703 into the overflow reservoir 721 . The plating solution is then filtered (not shown) and returned to pump 717 to complete recirculation of the plating solution. In certain configurations of the plating cell, a separate electrolyte is circulated through the portion of the plating cell in which the anode is housed, while mixing with the main plating solution is prevented using sparingly permeable membranes or ion selective membranes.

기준 전극 (731) 은 별도의 챔버 (733) 내의 도금 욕 (703) 의 외측에 위치하며, 이 챔버는 주 도금 욕 (703) 으로부터 오버플로우된 용액으로 채워진다. 대안적으로, 일부 실시예들에서, 기준 전극은 가능한한 기판 표면에 근접하게 위치하며 기준 전극 챔버가 모세관 튜브를 통해서 또는 다른 방법에 의해서 웨이퍼 기판의 측면과 연결되거나 웨이퍼 기판 아래와 직접적으로 연결된다. 바람직한 실시예들 중 일부에서, 장치는 웨이퍼 주변부와 연결되어 웨이퍼의 주변부에서의 금속 씨드 층의 전위를 감지하도록 구성되지만 웨이퍼로 어떠한 전류도 전달하지 않는 콘택트 감지 리드들을 더 포함한다.The reference electrode 731 is located outside the plating bath 703 in a separate chamber 733, which chamber is filled with a solution overflowed from the main plating bath 703. Alternatively, in some embodiments, the reference electrode is positioned as close to the substrate surface as possible and the reference electrode chamber is connected to the side of the wafer substrate or directly underneath the wafer substrate via a capillary tube or other method. In some of the preferred embodiments, the device further includes contact sense leads connected to the wafer periphery and configured to sense the potential of the metal seed layer at the periphery of the wafer, but do not pass any current to the wafer.

기준 전극 (731) 은 통상적으로 전기도금이 제어된 전위에서 수행되는 것이 요구되는 경우에 채용된다. 기준 전극 (731) 은 수은/수은 설페이트, 은 클로라이드, 포화된 칼로멜 또는 구리 금속과 같은 다양한 통상적으로 사용되는 타입들 중 하나일 수도 있다. 웨이퍼 (707) 와 직접 콘택트하는 콘택트 감지 리드 (미도시) 가 기준 전극과 더불어 보다 정확한 전위 측정을 위해서 일부 실시예들에서 사용될 수도 있다.A reference electrode 731 is typically employed where electroplating is required to be performed at a controlled potential. Reference electrode 731 may be one of a variety of commonly used types such as mercury/mercury sulfate, silver chloride, saturated calomel or copper metal. A contact sense lead (not shown) in direct contact with the wafer 707 may be used in some embodiments for more accurate potential measurement in conjunction with a reference electrode.

DC 전력 공급부 (735) 가 웨이퍼 (707) 로의 전류 흐름을 제어하는데 사용될 수 있다. DC 전력 공급부 (735) 는 하나 이상의 슬립 링들, 브러시들 및 컨택트들 (미도시) 을 통해서 웨이퍼 (707) 에 전기적으로 접속된 네거티브 출력 리드 (739) 를 갖는다. 전력 공급부 (735) 의 포지티브 출력 리드 (741) 는 도금 욕 (703) 내에 위치한 애노드 (713) 와 전기적으로 접속된다. 전력 공급부 (735), 기준 전극 (731) 및 콘택트 감지 리드 (미도시) 는 시스템 제어기 (747) 에 접속되며, 이 제어기는 다른 기능들 중에서도 전기도금 셀의 엘리먼트들에 제공된 전류 및 전위를 조절하는 것을 가능하게 한다. 예를 들어, 제어기는 전위가 제어되고 전류가 제어되는 레짐으로 전기도금이 되게 할 수도 있다. 제어기는 도금 셀의 다양한 엘리먼트들에 인가될 필요가 있는 전류 및 전압 레벨 및 이러한 레벨들이 변화되어야 하는 시간들을 특정하는 프로그램 인스트럭션들을 포함한다. 순방향 전류가 인가되면, 전력 공급부 (735) 는 웨이퍼 (707) 가 애노드 (713) 에 대해서 음의 전위를 갖도록 웨이퍼를 바이어스한다. 이로써, 전류가 애노드 (713) 로부터 웨이퍼 (707) 로 흐르며 전기화학적 환원 (예를 들어, Cu2 + + 2 e- = Cu0) 이 웨이퍼 표면 (캐소드) 상에서 발생하여서, 웨이퍼의 표면 상에 전기적으로 도전성인 층 (예를 들어, 구리) 이 디포지션된다. 불활성 애노드 (714) 가 도금 욕 (703) 내에서 웨이퍼 (707) 아래에서 설치될 수도 있고 멤브레인 (715) 에 의해서 웨이퍼 영역과 분리될 수도 있다.A DC power supply 735 can be used to control current flow to wafer 707 . DC power supply 735 has a negative output lead 739 electrically connected to wafer 707 through one or more slip rings, brushes, and contacts (not shown). A positive output lead 741 of the power supply 735 is electrically connected to an anode 713 located in the plating bath 703. The power supply 735, reference electrode 731 and contact sense leads (not shown) are connected to a system controller 747 which, among other functions, regulates the current and potential provided to the elements of the electroplating cell. make it possible For example, the controller may cause electroplating to be in a regime where the potential is controlled and the current is controlled. The controller contains program instructions that specify the current and voltage levels that need to be applied to the various elements of the plating cell and the times at which these levels must change. When forward current is applied, the power supply 735 biases the wafer 707 so that it has a negative potential with respect to the anode 713 . Thereby, current flows from the anode 713 to the wafer 707 and electrochemical reduction (eg, Cu 2 + + 2 e - = Cu 0 ) occurs on the wafer surface (cathode), so that electrical A layer (e.g., copper) that is electrically conductive is deposited. An inert anode 714 may be installed below the wafer 707 in the plating bath 703 and may be separated from the wafer area by a membrane 715 .

장치는 또한 도금 용액 온도를 특정 레벨로 유지하는 가열기 (745) 를 더 포함할 수 있다. 도금 용액은 도금 욕의 다른 요소들로 열을 전달하는데 사용될 수도 있다. 예를 들어, 웨이퍼 (707) 가 도금 욕 내로 로딩되면, 장치 전반의 온도가 실질적으로 일정하게 될 때까지 도금 용액을 전기도금 장치 (701) 를 통해서 순환시키도록, 가열기 (745) 및 펌프 (717) 가 턴 온될 수도 있다. 일부 실시예에서, 가열기는 시스템 제어기 (747) 에 접속된다. 시스템 제어기 (747) 는 전기도금 장치 내의 도금 용액 온도의 피드백을 수신하여서 추가적인 가열이 필요한지를 결정하도록 써모커플에 연결될 수도 있다. The apparatus may further include a heater 745 to maintain the plating solution temperature at a specific level. The plating solution may also be used to transfer heat to other elements of the plating bath. For example, once a wafer 707 is loaded into the plating bath, a heater 745 and pump 717 are used to circulate the plating solution through the electroplating apparatus 701 until the temperature throughout the apparatus is substantially constant. ) may be turned on. In some embodiments, the heater is connected to system controller 747. A system controller 747 may be coupled to the thermocouple to receive feedback of the plating solution temperature within the electroplating apparatus to determine if additional heating is required.

제어기는 통상적으로 하나 이상의 메모리 디바이스들, 하나 이상의 대용량 저장 디바이스들, 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다. 특정한 실시예들에서, 제어기는 전기도금 장치의 모든 액티비티들을 제어한다. 본 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 비일시적인 머신 판독가능 매체는 시스템 제어기에 커플링될 수도 있다. A controller may typically include one or more memory devices, one or more mass storage devices, and one or more processors. A processor may include a CPU or computer, analog input/output connections and/or digital input/output connections, stepper motor control boards, and the like. In certain embodiments, the controller controls all activities of the electroplating apparatus. A non-transitory machine-readable medium containing instructions for controlling process operations according to the present embodiments may be coupled to the system controller.

통상적으로 제어기 (747) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다. 전기도금 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 또는 다른 것들로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램 내에서 식별된 태스크들을 수행하기 위해 프로세서에 의해 실행된다. 본 명세서의 실시예들에 따라 사용될 수도 있는 도금 장치의 일 예는 Lam Research Sabre 툴이다. 전착 (electrodeposition) 이 보다 큰 전착 장치를 형성하는 컴포넌트들에서 수행될 수 있다. Typically there will be a user interface associated with controller 747. The user interface may include user input devices such as display screens, graphical software displays of apparatus and/or process conditions, pointing devices, keyboards, touch screens, microphones, and the like. Computer program code for controlling the electroplating processes may be written in any conventional computer readable programming language: eg, assembly language, C, C++, Pascal, Fortran, or others. The compiled object code or script is executed by the processor to perform the tasks identified within the program. One example of a plating apparatus that may be used in accordance with embodiments herein is a Lam Research Saber tool. Electrodeposition can be performed on the components forming a larger electrodeposition device.

도 8은 특정한 실시예들에 따른 전기도금 장치의 단순화된 단면도를 도시한다. 장치는 기판 홀더 (803) 에 위치된 기판 (802) 과 함께, 전기도금 셀 (801) 을 포함한다. 기판 홀더 (803) 는 종종 컵으로 지칭되고, 그 주변부에 기판 (802) 을 지지할 수도 있다. 애노드 (804) 가 전기도금 셀 (801) 의 하단부 근방에 위치된다. 애노드 (804) 는 멤브레인 프레임 (806) 에 의해 지지되는, 멤브레인 (805) 에 의해 기판 (802) 으로부터 분리된다. 멤브레인 프레임 (806) 은 애노드를 하우징하는 애노드 챔버의 상단부를 규정하기 때문에, 때때로 애노드 챔버 멤브레인 프레임으로 지칭된다. 또한, 애노드 (804) 는 이온 저항성 엘리먼트 (807) 에 의해 기판 (802) 으로부터 분리된다. 이온 저항성 엘리먼트 (807) 는 전해질로 하여금 기판 (802) 상에 충돌하도록 이온 저항성 엘리먼트 (807) 를 통해 이동하게 하는, 개구부들을 포함한다. 전방 측면 삽입부 (808) 가 기판 (802) 의 주변부에 근접하여, 이온 저항성 엘리먼트 (807) 위에 위치된다. 전방 측면 삽입부 (808) 는 도시된 바와 같이, 링-형상일 수도 있고, 방위각적으로 불균일할 수도 있다. 전방 측면 삽입부 (808) 는 때때로 교차 플로우 한정 (confinement) 링으로 또한 지칭된다. 8 shows a simplified cross-sectional view of an electroplating apparatus according to certain embodiments. The apparatus includes an electroplating cell 801, with a substrate 802 positioned in a substrate holder 803. The substrate holder 803 is often referred to as a cup and may support a substrate 802 on its periphery. An anode 804 is located near the bottom of the electroplating cell 801 . The anode 804 is separated from the substrate 802 by a membrane 805, supported by a membrane frame 806. Because the membrane frame 806 defines the upper end of the anode chamber housing the anode, it is sometimes referred to as the anode chamber membrane frame. Also, the anode 804 is separated from the substrate 802 by an ionic resistive element 807. The ionically resistive element 807 includes openings, which allow electrolyte to travel through the ionically resistive element 807 to impinge on the substrate 802 . A front side insert 808 is positioned over the ionically resistive element 807, proximate to the periphery of the substrate 802. The front side insert 808 may be ring-shaped, as shown, or may be azimuthally non-uniform. The front side insert 808 is sometimes also referred to as a cross flow confinement ring.

애노드 (804) 가 위치되는, 애노드 챔버 (812) 는 멤브레인 (805) 아래이다. 이온 저항성 엘리먼트 매니폴드 (811) 는 멤브레인 (805) 위 그리고 이온 저항성 엘리먼트 (807) 아래이다. 관개 플루트 (irrigation flute) (816) 는 음극액을 이온 저항성 엘리먼트 매니폴드 (811) 로 전달하고, 그리고 전기도금 동안 멤브레인 (805) 에 관개하도록 작용할 수도 있다. 이 예에서, 관개 플루트 (816) 는 음극액 유입구 (818) 를 통과하는 전해질이 피딩된다 (fed). 교차 플로우 매니폴드 (810) 는 이온 저항성 엘리먼트 (807) 위 그리고 기판 (802) 아래이다. 교차 플로우 매니폴드의 높이는 기판 (802) 과 이온 저항성 엘리먼트 (807) 의 평면 (존재한다면, 이온 저항성 엘리먼트 (807) 의 상부 표면 상의 리브들 (815) 을 배제) 사이의 거리로 간주된다. 일부 경우들에서, 교차 플로우 매니폴드는 높이 약 1 ㎜ 내지 4 ㎜, 또는 약 0.5 ㎜ 내지 15 ㎜의 높이를 가질 수도 있다. 교차 플로우 매니폴드 (810) 는 전방 측면 삽입부 (808) 에 의해 측면들 상에 규정되고, 교차 플로우 매니폴드 (810) 내에 교차 플로우 전해질을 담도록 작용한다. 교차 플로우 매니폴드 (810) 로의 측면 유입구 (813) 는 교차 플로우 매니폴드 (810) 로의 측면 유출구 (814) 에 방위각적으로 반대된다. 측면 유입구 (813) 및 측면 유출구 (814) 는 전방 측면 삽입부 (808) 에 의해 적어도 부분적으로 형성될 수도 있다. 도 8에 화살표들로 도시된 바와 같이, 전해질은 음극액 유입구 (818) 로부터, 측면 유입구 (813) 를 통해, 교차 플로우 매니폴드 (810) 내로, 그리고 측면 유출구 (814) 밖으로 이동한다. 이에 더하여, 전해질은 이온 저항성 엘리먼트 매니폴드 (811) 로의 하나 이상의 유입구들 (예를 들어, 관개 플루트 (816) 의 유입구들 및/또는 다른 유입구들) 을 통해, 이온 저항성 엘리먼트 매니폴드 (811) 내로, 이온 저항성 엘리먼트 (807) 의 개구부들을 통해, 교차 플로우 매니폴드 (810) 내로, 그리고 측면 유출구 (814) 밖으로 이동할 수도 있다. 측면 유출구 (814) 를 통과한 후, 전해질은 둑 벽 (809) 위로 넘친다. 전해질은 회수되고 재순환될 수도 있다.Below the membrane 805 is an anode chamber 812 , in which the anode 804 is located. An ionic resistive element manifold 811 is above the membrane 805 and below the ionic resistive element 807 . An irrigation flute 816 may serve to deliver catholyte to the ionically resistive element manifold 811 and to irrigate the membrane 805 during electroplating. In this example, irrigation flutes 816 are fed with electrolyte passing through catholyte inlet 818 . A cross flow manifold 810 is above the ionic resistive element 807 and below the substrate 802 . The height of the cross flow manifold is considered the distance between the substrate 802 and the plane of the ionically resistive element 807 (excluding the ribs 815 on the top surface of the ionically resistive element 807, if present). In some cases, the cross flow manifold may have a height of about 1 mm to 4 mm, or about 0.5 mm to 15 mm in height. The cross flow manifold 810 is defined on the sides by front side inserts 808 and serves to contain the cross flow electrolyte within the cross flow manifold 810 . Side inlet 813 to cross flow manifold 810 is azimuthally opposed to side outlet 814 to cross flow manifold 810 . Side inlet 813 and side outlet 814 may be formed at least in part by front side insert 808 . As shown by the arrows in FIG. 8 , electrolyte travels from the catholyte inlet 818 , through the side inlet 813 , into the cross flow manifold 810 , and out the side outlet 814 . In addition, electrolyte may be introduced into the ionically resistive element manifold 811 via one or more inlets (eg, inlets of the irrigation flute 816 and/or other inlets) into the ionically resistive element manifold 811 . , may travel through the openings of the ionic resistive element 807, into the cross flow manifold 810, and out of the side outlet 814. After passing through the side outlet 814, the electrolyte overflows over the weir wall 809. The electrolyte may be recovered and recycled.

특정한 실시예들에서, 이온 저항성 엘리먼트 (807) 는 기판 (캐소드) 에 근접한 거의 일정하고 균일한 전류 소스와 가깝고, 이와 같이, 어떤 맥락에서는, HRVA (high resistance virtual anode) 또는 CIRP (channeled ionically resistive element) 로 지칭될 수도 있다. 보통, 이온 저항성 엘리먼트 (807) 는 웨이퍼에 대해 매우 근접하게 배치된다. 반대로, 기판에 동일하게 꽤 근접한 애노드는 웨이퍼로 거의 동일한 전류를 공급하기에 훨씬 덜 적합하지만, 애노드 금속 표면에 일정한 전위 평면을 거의 지지하지 않아서, 전류로 하여금 가장 크게 하고, 애노드 평면으로부터 종점으로 (예를 들어, 웨이퍼 상의 주변 콘택트 지점들로) 순 저항이 보다 작다. 따라서 이온 저항성 엘리먼트 (807) 가 HRVA로 참조되더라도, 이는 둘이 전기화학적으로 상호 교환가능하다는 것을 암시하지 않는다. 특정한 동작 조건들 하에서, 이온 저항성 엘리먼트 (807) 는 보다 꽤 근접하고 이온 저항성 엘리먼트 (807) 의 상부 표면에 걸쳐 거의 일정한 전류가 공급되는, 아마도 가상의 균일한 전류 소스로서 보다 잘 기술된다. In certain embodiments, the ionic resistive element 807 is close to a near constant and uniform current source close to the substrate (cathode), and as such, in some contexts, a high resistance virtual anode (HRVA) or a channeled ionically resistive element (CIRP). ) may also be referred to as Usually, the ionically resistive element 807 is placed very close to the wafer. Conversely, an anode that is equally fairly close to the substrate is much less suitable for supplying nearly the same current to the wafer, but hardly supports a constant potential plane on the anode metal surface, allowing the current to be the largest and extending from the anode plane to the endpoint ( For example, with peripheral contact points on the wafer) the net resistance is smaller. Thus, although ionic resistive element 807 is referred to as HRVA, this does not imply that the two are electrochemically interchangeable. Under certain operating conditions, the ionic resistive element 807 is better described as a fairly proximate, perhaps hypothetical, uniform current source that is supplied with an almost constant current across the top surface of the ionic resistive element 807 .

이온 저항성 엘리먼트 (807) 는 전부는 아니지만 많은 구현예들에서, 서로 공간적으로 이온적으로 격리되고 이온 저항성 엘리먼트의 바디 내에 상호접속 채널들을 형성하지 않는 마이크로 사이즈 (통상적으로 0.04" 미만) 쓰루홀들을 포함한다. 이러한 쓰루홀들은 종종 비연통 쓰루홀들로 지칭된다. 이들은 통상적으로 1 차원에서 연장하고, 반드시 그러한 것은 아니지만, 종종 웨이퍼의 도금된 표면에 직교한다 (일부 실시예들에서, 홀들은 이온 저항성 엘리먼트 전방 표면에 일반적으로 평행한 웨이퍼에 대해 비스듬하다). 보통 쓰루홀들은 서로 평행하다. 보통 쓰루홀들은 사각형 어레이로 배치된다. 때에 따라, 레이아웃은 오프셋된 나선형 패턴이다. 이들 쓰루홀들은, 쓰루홀들이 이온 전류 플로우 및 (특정한 경우들에서) 내부에서 표면에 평행한 유체 플로우 모두를 재구성하고 웨이퍼 표면을 향한 전류 및 유체 플로우 모두의 경로를 곧게 하기 때문에, 채널들이 3 차원으로 연장하고 상호접속 포어 구조체들을 형성하는, 3-D 기공성 네트워크들로부터 구별된다. 그러나, 특정한 실시예들에서, 포어들의 상호연결된 네트워크를 갖는 이러한 기공성 플레이트는 이온 저항성 엘리먼트로 사용될 수도 있다. 플레이트의 상단 표면으로부터 웨이퍼까지의 거리가 작을 때 (예를 들어, 웨이퍼 반경의 사이즈의 약 1/10의 갭, 예를 들어 약 5 ㎜ 미만), 전류 플로우 및 유체 플로우 모두의 발산 (divergence) 은, 이온 저항성 엘리먼트 채널들로 국부적으로 제한되고, 전달하고 (impart), 정렬된다.The ionic resistive element 807, in many, but not all, implementations, includes micro-sized (typically less than 0.04") through-holes that are spatially and ionically isolated from each other and do not form interconnection channels within the body of the ionic resistive element. These through-holes are sometimes referred to as non-communicating through-holes They typically extend in one dimension and are often, but not necessarily, orthogonal to the plated surface of the wafer (in some embodiments, the holes are ion-resistant oblique with respect to the wafer, generally parallel to the element front surface). Usually through holes are parallel to each other. Usually through holes are arranged in a rectangular array. Sometimes, the layout is an offset spiral pattern. These through holes are Since the holes reconstruct both ionic current flow and (in certain cases) fluid flow internally parallel to the surface and straighten the path of both current and fluid flow toward the wafer surface, the channels extend in three dimensions and form an interconnecting pore. Distinguished from the 3-D porous networks, forming structures However, in certain embodiments, such a porous plate having an interconnected network of pores may also be used as an ion-resistant element Wafer from the top surface of the plate When the distance to is small (e.g., a gap of about 1/10 the size of the wafer radius, e.g., less than about 5 mm), the divergence of both the current flow and the fluid flow occurs in the ionically resistive element channels. Locally limited to, forwarding (impart), and sorted.

일 예시적인 이온 저항성 엘리먼트 (807) 는 이온적으로 저항성 및 전기적으로 저항성인, 단단한, 비기공성 유전체 재료로 이루어진 디스크이다. 재료는 또한 사용하는 도금 용액에서 화학적으로 안정하다. 특정한 경우들에서 이온 저항성 엘리먼트 (807) 는 약 6,000 내지 12,000 개의 비연통 쓰루홀들을 갖는 세라믹 재료 (예를 들어, 알루미늄 옥사이드, 산화 주석 (stannic oxide), 티타늄 옥사이드, 또는 금속 옥사이드들의 혼합물들) 또는 플라스틱 재료 (예를 들어, 폴리에틸렌, 폴리프로필렌, PVDF (polyvinylidene difluoride), 폴리테트라플루오로에틸렌, 폴리술폰, PVC (polyvinyl chloride), 폴리카보네이트, 등) 로 이루어진다. 많은 실시예들에서, 이온 저항성 엘리먼트 (807) 는 웨이퍼와 실질적으로 동일한 넓이를 갖고 (예를 들어, 이온 저항성 엘리먼트 (807) 는 300 ㎜ 웨이퍼와 함께 사용될 때 약 300 ㎜의 직경을 가짐) 그리고 웨이퍼에 꽤 근접하게, 예를 들어, 웨이퍼-하향-대면 전기도금 장치에서 웨이퍼 바로 아래에 놓인다. 바람직하게, 웨이퍼의 도금된 표면은 가장 가까운 이온 저항성 엘리먼트 표면의 약 10 ㎜ 이내, 보다 바람직하게 약 5 ㎜ 이내이다. 이에 따라, 이온 저항성 엘리먼트 (807) 의 상단 표면은 편평하거나 실질적으로 편평할 수도 있다. 종종, 이온 저항성 엘리먼트 (807) 의 상단 표면 및 하단 표면 모두 편평하거나 실질적으로 편평하다. 그러나, 다수의 실시예들에서, 이온 저항성 엘리먼트 (807) 의 상단 표면은 이하에 더 기술된 바와 같이, 일련의 선형 리브들을 포함한다.One exemplary ionically resistive element 807 is a disk made of a rigid, non-porous dielectric material that is both ionically and electrically resistive. The material is also chemically stable in the plating solution used. In certain cases the ionically resistive element 807 is a ceramic material having about 6,000 to 12,000 non-communicating through holes (eg, aluminum oxide, stannic oxide, titanium oxide, or mixtures of metal oxides) or It is made of a plastic material (eg, polyethylene, polypropylene, PVDF (polyvinylidene difluoride), polytetrafluoroethylene, polysulfone, PVC (polyvinyl chloride), polycarbonate, etc.). In many embodiments, the ionic resistive element 807 has substantially the same width as the wafer (eg, the ion resistive element 807 has a diameter of about 300 mm when used with a 300 mm wafer) and the wafer , eg directly under the wafer in a wafer-down-facing electroplating apparatus. Preferably, the plated surface of the wafer is within about 10 mm, more preferably within about 5 mm, of the surface of the nearest ionically resistant element. Accordingly, the top surface of the ionically resistive element 807 may be flat or substantially flat. Often, both the top and bottom surfaces of the ionically resistive element 807 are flat or substantially flat. However, in many embodiments, the top surface of the ionically resistive element 807 includes a series of linear ribs, as described further below.

상기와 같이, 플레이트 (807) 의 전체 이온 저항 및 플로우 저항은 플레이트의 두께 그리고 전체 기공성 (플레이트를 통한 플로우에 이용가능한 영역의 단편 (fraction)) 및 홀들의 사이즈/직경 모두에 종속된다. 보다 낮은 기공성들의 플레이트들은 보다 높은 충돌 플로우 속도들 및 이온 저항들을 가질 것이다. 보다 작은 직경의 1-D 홀들 (그리고 따라서 보다 많은 수의 1-D 홀들) 을 갖는 동일한 기공성의 플레이트들을 비교하면, 작은 갭에 걸쳐 확산할 수 있는 핵심 소스들로서 더 기능하는, 보다 개별적인 전류 소스들이 있기 때문에, 웨이퍼 상에 전류의 보다 미세-균일 분포를 가질 것이고, 또한 보다 높은 총 압력 강하 (고 점도 플로우 저항) 를 가질 것이다.As above, the overall ionic resistance and flow resistance of the plate 807 is dependent on both the thickness and overall porosity (fraction of area available for flow through the plate) and the size/diameter of the holes. Plates of lower porosity will have higher impingement flow velocities and ionic resistances. Comparing plates of the same porosity with smaller diameter 1-D holes (and therefore a larger number of 1-D holes), more discrete current sources, which function more as key sources that can diffuse across a small gap, Because it is present, it will have a more finely-uniform distribution of current on the wafer, and will also have a higher total pressure drop (higher viscosity flow resistance).

일부 경우들에서, 이온 저항성 엘리먼트 (807) 의 약 1 내지 10 %가 이를 통해 이온 전류가 통과할 수 있는 (그리고 이를 통해, 개구부들을 차단하는 다른 엘리먼트가 없다면, 전해질이 통과할 수 있는) 개방 영역이다. 특정한 실시예들에서, 약 2 내지 5 %의 이온 저항성 엘리먼트 (807) 는 개방 영역이다. 특정한 예에서, 이온 저항성 엘리먼트 (807) 의 개방 영역은 약 3.2 %이고 유효 총 개방 단면적은 약 23 ㎠이다. 일부 실시예들에서, 이온 저항성 엘리먼트 (807) 에 형성된 비연통 홀들은 약 0.01 내지 0.08 인치의 직경을 갖는다. 일부 경우들에서, 홀들은 약 0.02 내지 0.03 인치, 또는 약 0.03 내지 0.06 인치의 직경을 갖는다. 다양한 실시예들에서 홀들은 이온 저항성 엘리먼트 (807) 와 웨이퍼 사이의 갭 거리의 최대 약 0.2 배인 직경을 갖는다. 홀들은 그럴 필요는 없지만, 일반적으로 단면이 원형이다. 또한, 구성을 용이하게 하도록, 이온 저항성 엘리먼트 (807) 의 모든 홀들은 동일한 직경을 가질 수도 있다. 그러나, 이는 사실일 필요는 없고, 홀들의 개별 사이즈 및 국부적 밀도 모두 특정한 요건들이 지시될 수도 있기 때문에 이온 저항성 엘리먼트 표면에 걸쳐 가변할 수도 있다. In some cases, about 1-10% of the ionic resistive element 807 is an open area through which ionic current can pass (and electrolyte can pass through, if there is no other element blocking the openings) am. In certain embodiments, about 2-5% of the ionic resistive element 807 is open area. In a specific example, the open area of the ionic resistive element 807 is about 3.2% and the effective total open cross-sectional area is about 23 cm 2 . In some embodiments, the non-communicating holes formed in the ionic resistive element 807 have a diameter of about 0.01 to 0.08 inches. In some cases, the holes have a diameter of about 0.02 to 0.03 inches, or about 0.03 to 0.06 inches. In various embodiments the holes have a diameter that is at most about 0.2 times the gap distance between the ionically resistive element 807 and the wafer. The holes need not be, but are generally circular in cross section. Also, to facilitate construction, all holes of the ionically resistive element 807 may have the same diameter. However, this need not be the case, and both the individual size and local density of the holes may vary across the surface of the ionically resistive element as specific requirements may dictate.

도 8에 도시된 이온 저항성 엘리먼트 (807) 는 페이지 내외로 연장하는 일련의 선형 리브들 (815) 을 포함한다. 리브들 (815) 은 때때로 돌기들로 지칭된다. 리브들 (815) 은 이온 저항성 엘리먼트 (807) 의 상단 표면 상에 위치되고, 많은 경우들에서 이들의 길이 (예를 들어, 이들의 가장 긴 치수) 가 교차 플로우 전해질의 방향에 수직이도록 배향된다. 특정한 실시예들에서, 리브들 (815) 은 이들의 길이가 교차 플로우 전해질의 방향과 평행하도록 배향될 수도 있다. 리브들 (815) 은 교차 플로우 매니폴드 (810) 내 유체 플로우 및 전류 분포에 영향을 준다. 예를 들어, 전해질의 교차 플로우는 리브들 (815) 의 상단 표면 위의 영역으로 대체로 한정되어, 고 레이트의 전해질 교차 플로우를 생성한다. 인접한 리브들 (815) 사이의 영역들에서, 이온 저항성 엘리먼트 (807) 를 통해 상향으로 전달된 전류가 재분배되어, 기판 표면으로 전달되기 전에 보다 균일해진다. The ionically resistive element 807 shown in FIG. 8 includes a series of linear ribs 815 extending into and out of the page. Ribs 815 are sometimes referred to as projections. The ribs 815 are located on the top surface of the ionically resistive element 807 and in many cases are oriented such that their length (eg, their longest dimension) is perpendicular to the direction of the cross flow electrolyte. In certain embodiments, ribs 815 may be oriented such that their length is parallel to the direction of the cross flow electrolyte. Ribs 815 affect fluid flow and current distribution within cross flow manifold 810 . For example, the cross flow of electrolyte is generally confined to the area above the top surface of ribs 815, creating a high rate of electrolyte cross flow. In the regions between adjacent ribs 815, the current passed upwardly through the ionic resistive element 807 is redistributed, making it more uniform before passing to the substrate surface.

도 8에서, 교차 플로우 전해질의 방향은 좌측에서 우측으로 (예를 들어, 측면 유입구로부터 (813) 측면 유출구 (814) 로) 이고, 리브들 (815) 은 길이들이 페이지 내외로 연장하도록 배향된다. 특정한 실시예들에서, 리브들 (815) 은 (도 8에서 좌측에서 우측으로 측정된) 약 0.5 ㎜ 내지 1.5 ㎜ 또는 약 0.25 ㎜ 내지 10 ㎜의 폭을 가질 수도 있다. 리브들 (815) 은 (도 8에서 위에서 아래로 측정된) 약 1.5 ㎜ 내지 3.0 ㎜ 또는 약 0.25 ㎜ 내지 7.0 ㎜의 높이를 가질 수도 있다. 리브들 (815) 은 약 5/1 내지 2/1 또는 약 7/1 내지 1/7의 높이 대 폭 종횡비 (높이/폭) 을 가질 수도 있다. 리브들 (815) 은 약 10 ㎜ 내지 30 ㎜ 또는 약 5 ㎜ 내지 150 ㎜의 피치를 가질 수도 있다. 리브들 (815) 은 이온 저항성 엘리먼트 (807) 의 면을 가로질러 연장하는, (도 8에서 페이지 내외로 측정된) 가변 길이들을 가질 수도 있다. 리브들 (815) 의 상부 표면과 기판 (802) 의 표면 사이의 거리는 약 1 ㎜ 내지 4 ㎜, 또는 약 0.5 ㎜ 내지 15 ㎜일 수도 있다. 리브들 (815) 은 도 8에 도시된 바와 같이, 기판과 거의 동일 면적을 갖는, 영역 위에 제공될 수도 있다. 이온 저항성 엘리먼트 (807) 의 채널들/개구부들은 인접한 리브들 (815) 사이에 위치될 수도 있고, 또는 리브들 (815) 을 통해 연장할 수도 있다 (달리 말하면, 리브들 (815) 은 채널링될 수도 있고 또는 채널링되지 않을 수도 있다). 일부 다른 실시예들에서, 이온 저항성 엘리먼트 (807) 는 편평한 (예를 들어, 리브들 (815) 을 포함하지 않는) 상부 표면을 가질 수도 있다. 상부에 리브들을 갖는 이온 저항성 엘리먼트를 포함하는, 도 8에 도시된 전기도금 장치는 전체가 참조로서 본 명세서에 인용된, 명칭이 "ENHANCEMENT OF ELECTROLYTE HYDRODYNAMICS FOR EFFICIENT MASS TRANSFER DURING ELECTROPLATING"인, 미국 특허 제 9,523,155 호에 더 논의된다. 8, the direction of the cross flow electrolyte is from left to right (e.g., from side inlet 813 to side outlet 814), and ribs 815 are oriented such that lengths extend in and out of the page. In certain embodiments, ribs 815 may have a width of between about 0.5 mm and 1.5 mm or between about 0.25 mm and 10 mm (measured from left to right in FIG. 8 ). The ribs 815 may have a height of about 1.5 mm to 3.0 mm or about 0.25 mm to 7.0 mm (measured from top to bottom in FIG. 8 ). Ribs 815 may have a height to width aspect ratio (height/width) of about 5/1 to 2/1 or about 7/1 to 1/7. The ribs 815 may have a pitch of about 10 mm to 30 mm or about 5 mm to 150 mm. The ribs 815 may have variable lengths (measured in and out of the page in FIG. 8 ) extending across the face of the ionically resistive element 807 . The distance between the top surface of the ribs 815 and the surface of the substrate 802 may be between about 1 mm and 4 mm, or between about 0.5 mm and 15 mm. Ribs 815 may be provided over a region, having approximately the same area as the substrate, as shown in FIG. 8 . The channels/openings of the ionic resistive element 807 may be located between adjacent ribs 815, or may extend through the ribs 815 (in other words, the ribs 815 may be channeled may or may not be channeled). In some other embodiments, the ionic resistive element 807 may have a flat (eg, not including ribs 815) top surface. The electroplating apparatus shown in FIG. 8, which includes an ionic resistive element with ribs thereon, is disclosed in U.S. Patent No. “ENHANCEMENT OF ELECTROLYTE HYDRODYNAMICS FOR EFFICIENT MASS TRANSFER DURING ELECTROPLATING,” which is incorporated herein by reference in its entirety. 9,523,155 for further discussion.

장치는 특정한 애플리케이션을 위해 필요한 다양한 부가적인 엘리먼트들을 포함할 수도 있다. 일부 경우들에서, 에지 플로우 엘리먼트는 교차 플로우 매니폴드 내에서 기판의 주변부에 근접하게 제공될 수도 있다. 에지 플로우 엘리먼트는 기판의 에지들 근방에서 높은 정도의 전해질 플로우 (예를 들어, 교차 플로우) 를 촉진하도록 성형되고 위치될 수도 있다. 에지 플로우 엘리먼트는 특정한 실시예들에서, 링 형상이거나 호 형상일 수도 있고, 방위각적으로 균일하거나 균일하지 않을 수도 있다. 에지 플로우 엘리먼트들은 전체가 본 명세서에 참조로서 인용된, 2015년 10월 27일 출원되고, 명칭이 "EDGE FLOW ELEMENT FOR ELECTROPLATING APPARATUS"인, 미국 특허 출원번호 제 14/924,124 호에 더 논의된다. The device may also contain various additional elements needed for a particular application. In some cases, an edge flow element may be provided proximate to the periphery of the substrate within the cross flow manifold. An edge flow element may be shaped and positioned to promote a high degree of electrolyte flow (eg, cross flow) near the edges of the substrate. The edge flow element may be ring-shaped or arc-shaped in certain embodiments, and may be azimuthally uniform or non-uniform. Edge flow elements are further discussed in U.S. Patent Application Serial No. 14/924,124, entitled "EDGE FLOW ELEMENT FOR ELECTROPLATING APPARATUS," filed on October 27, 2015, which is incorporated herein by reference in its entirety.

일부 경우들에서, 장치는 교차 플로우 매니폴드를 일시적으로 시일링하기 위한 시일링 부재를 포함할 수도 있다. 시일링 부재는 링 형상 또는 호 형상일 수도 있고, 교차 플로우 매니폴드의 에지들에 근접하게 위치될 수도 있다. 링 형상 시일링 부재가 전체 교차 플로우 매니폴드를 시일링할 수도 있지만, 호 형상 시일링 부재가 (일부 경우들에서 측면 유출구를 개방한 채로 남기고) 교차 플로우 매니폴드의 일부를 시일링할 수도 있다. 전기도금 동안, 시일링 부재는 교차 플로우 매니폴드를 시일링하고 언시일링하도록 (unseal) 반복적으로 인게이지되고 디스인게이지될 (disengage) 수도 있다. 시일링 부재는 기판 홀더, 이온 저항성 엘리먼트, 전방 측면 삽입부, 또는 시일링 부재와 인게이지하는 장치의 다른 부분을 이동시킴으로써 인게이지되고 디스인게이지될 수도 있다. 시일링 부재들 및 교차 플로우를 조절하는 방법들은 각각 전체가 참조로서 본 명세서에 인용된, 다음의 미국 특허 출원들: 2016년 8월 1일 출원되고, 명칭이 "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING"인 미국 특허 출원번호 제 15/225,716 호; 및 2016년 5월 20일 출원되고, 명칭이 "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING"인 미국 특허 출원번호 제 15/161,081 호에 더 논의된다.In some cases, the device may include a sealing member to temporarily seal the cross flow manifold. The sealing member may be ring-shaped or arc-shaped, and may be positioned proximate the edges of the cross flow manifold. While a ring-shaped sealing member may seal the entire cross-flow manifold, an arc-shaped sealing member may seal a portion of the cross-flow manifold (leaving the side outlet open in some cases). During electroplating, the sealing member may be repeatedly engaged and disengaged to seal and unseal the cross flow manifold. The sealing member may be engaged and disengaged by moving the substrate holder, ionically resistive element, front side insert, or other part of the device that engages the sealing member. Sealing members and methods of controlling cross flow are disclosed in the following U.S. Patent Applications: filed August 1, 2016, entitled "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING, each of which is hereby incorporated by reference in its entirety. "U.S. Patent Application Serial No. 15/225,716; and US Patent Application Serial No. 15/161,081, filed May 20, 2016, entitled "DYNAMIC MODULATION OF CROSS FLOW MANIFOLD DURING ELECTROPLATING".

다양한 실시예들에서, 하나 이상의 전해질 분출 (jet) 이 이온 저항성 엘리먼트 위로 부가적인 전해질을 제공하도록 제공될 수도 있다. 전해질 분출은 기판 주변부에 근접하게, 또는 기판의 중심에 보다 가까운 위치에, 또는 모두에 전해질을 전달할 수도 있다. 전해질 분출은 임의의 위치에서 배향될 수도 있고, 교차 플로우 전해질, 충돌 전해질, 또는 이들의 조합을 전달할 수도 있다. 전해질 분출들은 전체가 참조로서 본 명세서에 인용된, 2017년 3월 9일 출원되고, 명칭이 "ELECTROPLATING APPARATUS AND METHODS UTILIZING INDEPENDENT CONTROL OF IMPINGING ELECTROLYTE"인, 미국 특허 출원번호 제 15/455,011 호에 더 논의된다.In various embodiments, one or more electrolyte jets may be provided to provide additional electrolyte onto the ionic resistive element. Electrolyte flushing may deliver electrolyte closer to the periphery of the substrate, or to a location closer to the center of the substrate, or both. The electrolyte jet may be directed at any location and may deliver a cross flow electrolyte, a collision electrolyte, or a combination thereof. Electrolytic bursts are further discussed in U.S. Patent Application Serial No. 15/455,011, entitled "ELECTROPLATING APPARATUS AND METHODS UTILIZING INDEPENDENT CONTROL OF IMPINGING ELECTROLYTE," filed March 9, 2017, which is incorporated herein by reference in its entirety. do.

도 9는 예시적인 전착 장치의 상면도의 개략도이다. 전착 장치 (900) 는 3 개의 별도의 전기도금 모듈들 (902, 904, 및 906) 을 포함할 수 있다. 전착 장치 (900) 는 또한 다양한 프로세스 동작들을 위해 구성된 3 개의 별도의 모듈들 (912, 914, 및 916) 을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 하나 이상의 모듈들 (912, 914, 및 916) 은 SRD (spin rinse drying) 모듈일 수도 있다. 다른 실시예들에서, 하나 이상의 모듈들 (912, 914, 및 916) 은 PEM들 (post-electrofill modules) 일 수도 있고, 각각 전기도금 모듈들 (902, 904, 및 906) 중 하나에 의해 프로세싱된 후, 기판들의 에지 베벨 제거, 백사이드 에칭 및 산 세정과 같은 기능을 수행하도록 구성된다.9 is a schematic diagram of a top view of an exemplary electrodeposition apparatus. Electroplating apparatus 900 can include three separate electroplating modules 902 , 904 , and 906 . Electrodeposition apparatus 900 can also include three separate modules 912, 914, and 916 configured for various process operations. For example, in some embodiments, one or more modules 912, 914, and 916 may be spin rinse drying (SRD) modules. In other embodiments, one or more modules 912, 914, and 916 may be post-electrofill modules (PEMs), each processed by one of electroplating modules 902, 904, and 906. Afterwards, it is configured to perform functions such as edge bevel removal of substrates, backside etching and acid cleaning.

전착 장치 (900) 는 중앙 전착 챔버 (924) 를 포함한다. 중앙 전착 챔버 (924) 는 전기도금 모듈들 (902, 904, 및 906) 내에서 전기도금 용액으로서 사용된 화학 용액을 홀딩하는 챔버이다. 전착 장치 (900) 는 또한 전기도금 용액에 대한 첨가제들을 저장할 수도 있고 전달할 수도 있는 도징 시스템 (926) 을 포함한다. 화학적 희석 모듈 (922) 은 에천트로서 사용될 화학물질들을 저장할 수도 있고 혼합할 수도 있다. 필터 및 펌핑 유닛 (928) 은 중앙 전착 챔버 (924) 에 대한 전기도금 용액을 필터링할 수도 있고 전기도금 모듈들로 펌핑할 수도 있다.Electrodeposition apparatus 900 includes a central electrodeposition chamber 924 . The central electrodeposition chamber 924 is a chamber that holds the chemical solution used as the electroplating solution in the electroplating modules 902 , 904 , and 906 . The electrodeposition apparatus 900 also includes a dosing system 926 that may store and deliver additives to the electroplating solution. A chemical dilution module 922 may store and mix chemicals to be used as etchants. A filter and pumping unit 928 may filter the electroplating solution to the central electrodeposition chamber 924 and may pump it to the electroplating modules.

시스템 제어기 (930) 는 전착 장치 (900) 를 동작시키도록 요구되는 전자적 제어 및 인터페이스 제어를 제공한다. (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (930) 는 전기도금 장치 (900) 의 속성들 중 일부 또는 모두를 제어한다.System controller 930 provides the electronic and interface controls required to operate electrodeposition apparatus 900 . A system controller 930 (which may include one or more physical or logical controllers) controls some or all of the attributes of the electroplating apparatus 900 .

프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (930) 의 아날로그 및/또는 디지털 입력 접속부들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴의 아날로그 및 디지털 출력 접속부들에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 플로우 제어기들, 압력 센서들 (예컨대 압력계들), 써모커플들, 광학 위치 센서들, 등을 포함한다. 적절히 프로그램된 피드백 및 제어 알고리즘들은 프로세스 조건들을 유지하도록 이들 센서들로부터 데이터를 사용할 수도 있다.Signals for monitoring the process may be provided by analog and/or digital input connections of system controller 930 from various process tool sensors. Signals to control the process may be output to analog and digital output connections of the process tool. Non-limiting examples of process tool sensors that may be monitored include mass flow controllers, pressure sensors (eg manometers), thermocouples, optical position sensors, and the like. Appropriately programmed feedback and control algorithms may use data from these sensors to maintain process conditions.

핸드-오프 툴 (940) 은 카세트 (942) 또는 카세트 (944) 와 같은 기판 카세트로부터 기판을 선택할 수도 있다. 카세트들 (942 또는 944) 은 FOUP들 (front opening unified pods) 일 수도 있다. FOUP는 제어된 분위기에 기판들을 안정하고 안전하게 홀딩하고 기판들로 하여금 적절한 로드 포트들 및 로봇 핸들링 시스템들을 구비한 툴들에 의해 프로세싱 또는 측정을 위해 제거되게 하도록 설계된 인클로저이다. 핸드-오프 툴 (940) 은 진공 부착 또는 일부 다른 부착 메커니즘을 사용하여 기판을 홀딩할 수도 있다.Hand-off tool 940 may select a substrate from a substrate cassette such as cassette 942 or cassette 944 . Cassettes 942 or 944 may be front opening unified pods (FOUPs). A FOUP is an enclosure designed to stably and safely hold substrates in a controlled atmosphere and allow substrates to be removed for processing or measurement by tools equipped with appropriate load ports and robotic handling systems. Hand-off tool 940 may hold the substrate using vacuum attachment or some other attachment mechanism.

핸드-오프 툴 (940) 은 웨이퍼 핸들링 스테이션 (932), 카세트들 (942 또는 944), 이송 스테이션 (950), 또는 정렬기 (aligner) (948) 와 인터페이싱할 수도 있다. 이송 스테이션 (950) 으로부터, 핸드-오프 툴 (946) 은 기판으로의 액세스를 획득할 수도 있다. 이송 스테이션 (950) 은 핸드-오프 툴들 (940 및 946) 로부터 그리고 핸드-오프 툴들 (940 및 946) 로 정렬기 (948) 를 통과하지 않고 기판들을 전달할 수도 있는 슬롯 또는 위치일 수도 있다. 그러나, 일부 실시예들에서, 기판이 전기도금 모듈로의 정밀 전달을 위해 핸드-오프 툴 (946) 상에 적절히 정렬되었다는 것을 보장하도록, 핸드-오프 툴 (946) 은 정렬기 (948) 와 기판을 정렬할 수도 있다. 핸드-오프 툴 (946) 은 또한 다양한 프로세스 동작들을 위해 구성된 전기도금 모듈들 (902, 904, 또는 906) 중 하나로 또는 3 개의 분리된 모듈들 (912, 914, 및 916) 중 하나로 기판을 전달할 수도 있다.The hand-off tool 940 may interface with a wafer handling station 932 , cassettes 942 or 944 , a transfer station 950 , or an aligner 948 . From the transfer station 950, a hand-off tool 946 may gain access to the substrate. Transfer station 950 may be a slot or location that may transfer substrates to and from hand-off tools 940 and 946 without passing through aligner 948 to hand-off tools 940 and 946 . However, in some embodiments, to ensure that the substrate is properly aligned on the hand-off tool 946 for precision transfer to the electroplating module, the hand-off tool 946 is coupled with the aligner 948 and the substrate. can also be sorted. The hand-off tool 946 may also transfer a substrate to one of the electroplating modules 902, 904, or 906 configured for various process operations or to one of three separate modules 912, 914, and 916. there is.

상기 기술된 방법들에 따른 프로세스 동작의 예는 다음: (1) 전기도금 모듈 (904) 내 기판 상으로 구리 또는 또 다른 재료를 전착하고 (2) 모듈 (912) 내 SRD에서 기판을 린싱하고 건조하고, 그리고 (3) 모듈 (914) 내에서 에지 베벨 제거를 수행하는 것으로 진행될 수도 있다.An example of a process operation according to the methods described above is: (1) electrodepositing copper or another material onto a substrate in electroplating module 904 and (2) rinsing and drying the substrate in an SRD in module 912 and (3) performing edge bevel removal in module 914.

순차적인 도금, 린싱, 건조 및 PEM 프로세스 동작들을 통해 기판들의 효과적인 사이클링을 가능하게 하도록 구성된 장치가 제조 분위기에 사용하기 위한 구현예들에서 유용할 수도 있다. 이를 달성하기 위해, 모듈 (912) 은 스핀 린스 건조기 및 에지 베벨 제거 챔버로서 구성될 수 있다. 이러한 모듈 (912) 을 사용하여, 기판은 단지 전기도금 모듈 (904) 과 구리 도금 및 EBR 동작들을 위한 모듈 (912) 사이에서 이송되어야 한다. 일부 실시예들에서, 본 명세서에 기술된 방법들은 전기도금 장치 및 스텝퍼를 포함하는 시스템에서 구현될 것이다.An apparatus configured to enable effective cycling of substrates through sequential plating, rinsing, drying and PEM process operations may be useful in implementations for use in a manufacturing environment. To accomplish this, module 912 can be configured as a spin rinse dryer and edge bevel removal chamber. Using this module 912, the substrate only has to be transferred between the electroplating module 904 and the module 912 for copper plating and EBR operations. In some embodiments, the methods described herein will be implemented in a system that includes an electroplating apparatus and a stepper.

시스템 제어기system controller

일부 구현예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 프로세싱 요건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.In some implementations, the controller is part of a system, which may be part of the examples described above. Such systems can include semiconductor processing equipment, including a processing tool or tools, a chamber or chambers, a platform or platforms for processing, and/or certain processing components (wafer pedestal, gas flow system, etc.) . These systems may be integrated with electronics for controlling their operation before, during and after processing of a semiconductor wafer or substrate. Electronics may be referred to as a “controller” that may control various components or subparts of a system or systems. The controller controls the delivery of processing gases, temperature settings (eg, heating and/or cooling), pressure settings, vacuum settings, power settings, depending on processing requirements and/or type of system. , radio frequency (RF) generator settings, RF matching circuit settings, frequency settings, flow rate settings, fluid transfer settings, position and motion settings, tools and other transfer tools, and/or It may be programmed to control any of the processes disclosed herein, including transfers of wafers into and out of loadlocks coupled to or interfaced with a particular system.

일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.Generally speaking, a controller receives instructions, issues instructions, controls operations, enables cleaning operations, enables endpoint measurements, and/or various integrated circuits, logic, memory, and/or It can also be defined as an electronic device with software. Integrated circuits are chips in the form of firmware that store program instructions, chips defined as digital signal processors (DSPs), application specific integrated circuits (ASICs) and/or one that executes program instructions (eg, software). It may include the above microprocessors or microcontrollers. Program instructions may be instructions passed to a controller or system in the form of various individual settings (or program files) that specify operating parameters for executing a specific process on or on a semiconductor wafer. In some embodiments, operating parameters are set to achieve one or more processing steps during fabrication of one or more layers, materials, metals, oxides, silicon, silicon dioxide, surfaces, circuits, and/or dies of a wafer. It may be part of a recipe prescribed by engineers.

제어기는 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다. A controller may be part of or coupled to a computer, which in some implementations may be integrated into, coupled to, or otherwise networked to the system, or a combination thereof. For example, the controller may be all or part of a fab host computer system that may enable remote access of wafer processing or may be in the "cloud." The computer monitors the current progress of manufacturing operations, examines the history of past manufacturing operations, examines trends or performance metrics from multiple manufacturing operations, changes parameters of current processing, and executes processing steps following current processing. You can also enable remote access to the system to set up, or start new processes. In some examples, a remote computer (eg, server) can provide process recipes to the system over a network, which may include a local network or the Internet. The remote computer may include a user interface that enables entry or programming of parameters and/or settings that are then transferred from the remote computer to the system. In some examples, the controller receives instructions in the form of data that specify parameters for each of the process steps to be performed during one or more operations. It should be understood that these parameters may be specific to the type of tool the controller is configured to control or interface with and the type of process to be performed. Thus, as described above, a controller may be distributed, for example by including one or more separate controllers that are networked together and cooperate together for a common purpose, for example, for the processes and controls described herein. An example of a distributed controller for these purposes is one or more integrated circuits on a chamber in communication with one or more integrated circuits located remotely (e.g., at platform level or as part of a remote computer) that are combined to control a process on the chamber. can be circuits.

비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.Exemplary systems, without limitation, include plasma etch chambers or modules, deposition chambers or modules, spin-rinse chambers or modules, metal plating chambers or modules, cleaning chambers or modules, bevel edge etch chambers or modules, physical vapor deposition (PVD) chamber or module, chemical vapor deposition (CVD) chamber or module, atomic layer deposition (ALD) chamber or module, atomic layer etch (ALE) chamber or module, ion implantation chamber or module, track chamber or module, and semiconductor and any other semiconductor processing systems that may be used in or associated with the fabrication and/or fabrication of wafers.

상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다. As described above, depending on the process step or steps to be performed by the tool, the controller is used in material transfer to move containers of wafers to and from tool locations and/or load ports in a semiconductor fabrication plant. may communicate with one or more of other tool circuits or modules, other tool components, cluster tools, other tool interfaces, neighboring tools, neighboring tools, tools located throughout the plant, the main computer, another controller or tools. .

상기 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로 반드시 그러한 것은 아니지만 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 수행되고 사용될 것이다.The various hardware and method embodiments described above may be used in conjunction with lithographic patterning tools or processes for the fabrication or fabrication of, for example, semiconductor devices, displays, LEDs, photovoltaic panels, and the like. Typically, though not necessarily, these tools/processes will be performed and used together in a common manufacturing facility.

막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 그 위에 형성된 실리콘 나이트라이드 막을 갖는 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, 애시가능 하드 마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드 마스크 (예컨대 반사 방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다. Lithographic patterning of a film is typically performed in the following steps, each of which is enabled using a number of possible tools: (1) a workpiece using either a spin-on tool or a spray-on tool. , for example, applying a photoresist onto a substrate having a silicon nitride film formed thereon; (2) curing the photoresist using a hot plate or furnace or other suitable curing tool; (3) exposing the photoresist to visible or UV or x-ray light using a tool such as a wafer stepper; (4) developing the resist to selectively remove the resist using a tool such as a wet bench or spray developer to pattern the resist; (5) transferring the resist pattern into an underlying film or workpiece by using a dry or plasma assisted etching tool; and (6) removing some or all of the resist using a tool such as an RF or microwave plasma resist stripper. In some embodiments, an ashesable hard mask layer (eg an amorphous carbon layer) and another suitable hard mask (eg an antireflective layer) may be deposited prior to applying the photoresist.

본 명세서에 기술된 구성들 및/또는 접근방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은 다수의 변동들이 가능하기 때문에 제한하는 의미로 간주되지 않는다는 것이 이해된다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 기능들이 예시된 순서대로, 다른 순서들로, 동시에 수행될 수도 있고, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변화될 수도 있다. 특정한 참조들이 참조로서 본 명세서에 인용되었다. 이러한 참조들에서 이루어진 임의의 부인들 또는 부정들이 본 명세서에 기술된 실시예들에 반드시 적용되는 것은 아니라는 것이 이해된다. 유사하게, 이러한 참조들에 필수적인 것으로 기술된 임의의 피처들은 본 명세서의 실시예들에서 생략될 수도 있다.It is understood that the configurations and/or approaches described herein are illustrative in nature and that these specific embodiments or examples are not to be regarded in a limiting sense as many variations are possible. Certain routines or methods described herein may represent one or more of any number of processing strategies. As such, the various functions illustrated may be performed in the order illustrated, in other orders, concurrently, or in some cases omitted. Similarly, the order of the processes described above may be varied. Certain references are incorporated herein by reference. It is understood that any disclaimers or denials made in these references do not necessarily apply to the embodiments described herein. Similarly, any features described as essential in these references may be omitted from embodiments herein.

본 개시의 주제는 다양한 프로세스들, 시스템들 및 구성들, 및 본 명세서에 개시된 다른 특징들, 작용들, 기능들 및/또는 속성들뿐만 아니라 이들의 임의의 그리고 모든 등가물들의 모든 신규하고 명백하지 않은 조합들 및 하위 조합들을 포함한다.Subject matter of this disclosure is subject to all novel and nonobvious disclosures of various processes, systems, and configurations, and other features, acts, functions, and/or attributes disclosed herein, as well as any and all equivalents thereof. Includes combinations and subcombinations.

Claims (19)

기판 상에 재료를 전기도금하는 방법에 있어서,
전기도금 장치에 기판을 제공하는 단계로서, 상기 기판은 상기 기판의 표면 내로 리세스된 복수의 피처들을 포함하는 반도체 기판인, 상기 기판을 제공하는 단계;
상기 전기도금 장치의 전해질에 상기 기판을 침지시키는 단계;
제 1 스테이지에서, 상기 기판의 상기 표면에 중간 대류 조건 또는 고 대류 조건을 제공하기 위해 상기 전기도금 장치 내에서 또는 상기 전기도금 장치를 통해 전해질을 흘리는 동안 상기 기판 상에 재료를 전기도금하는 단계;
제 1 스위칭 조건이 충족되면 상기 제 1 스테이지로부터 제 2 스테이지로 스위칭하는 단계;
상기 제 2 스테이지에서, 상기 기판의 상기 표면에 초저 (ultra-low) 대류 조건들을 제공하기 위해 상기 전기도금 장치 내에서 또는 상기 전기도금 장치를 통해 전해질을 흘리는 동안 상기 기판 상에 상기 재료를 전기도금하는 단계; 및
상기 전해질로부터 상기 기판을 제거하는 단계를 포함하고,
상기 초저 대류 조건들에서, 상기 기판의 상기 표면에 근접한 전해질 플로우는 층류이고, 상기 피처들 내 상기 전해질의 금속 이온들의 대량 이송은 상기 피처들의 깊이의 적어도 75 %에 걸쳐 대류가 아니라 확산이 우세하고, 그리고
상기 중간 대류 조건 또는 상기 고 대류 조건은 상기 초저 대류 조건들과 비교하여 상기 기판의 상기 표면으로 보다 큰 대류를 제공하는, 전기도금 방법.
A method of electroplating a material on a substrate, comprising:
providing a substrate to an electroplating apparatus, the substrate being a semiconductor substrate comprising a plurality of features recessed into a surface of the substrate;
immersing the substrate in the electrolyte of the electroplating apparatus;
in a first stage, electroplating a material onto the substrate while flowing an electrolyte in or through the electroplating apparatus to provide a medium convection condition or a high convection condition to the surface of the substrate;
switching from the first stage to the second stage when a first switching condition is satisfied;
In the second stage, electroplating the material onto the substrate while flowing electrolyte in or through the electroplating apparatus to provide ultra-low convection conditions to the surface of the substrate. doing; and
removing the substrate from the electrolyte;
in the ultra-low convection conditions, electrolyte flow proximate the surface of the substrate is laminar, and mass transport of metal ions of the electrolyte within the features is predominantly diffusional rather than convective over at least 75% of the depth of the features; , and
wherein the medium convection condition or the high convection condition provides greater convection to the surface of the substrate compared to the ultra-low convection conditions.
제 1 항에 있어서,
상기 고 대류 조건들은 상기 제 1 스테이지 동안 적용되고, 상기 고 대류 조건들에서, (i) 상기 기판의 상기 표면에 근접한 전해질 플로우는 난류 (turbulent) 이고, 그리고/또는 (ii) 상기 기판의 상기 표면에 근접한 전해질 플로우의 속도는 난류가 달성되는 속도의 10 % 이내 중 하나인, 전기도금 방법.
According to claim 1,
The high convection conditions are applied during the first stage, wherein (i) the electrolyte flow proximate the surface of the substrate is turbulent, and/or (ii) the surface of the substrate wherein a rate of electrolyte flow approaching is one of within 10% of the rate at which turbulence is achieved.
제 1 항에 있어서,
상기 중간 대류 조건들은 상기 제 1 스테이지 동안 적용되고, 상기 중간 대류 조건들에서 상기 피처들 내 상기 전해질의 금속 이온들의 대량 이송은 상기 피처들의 상기 깊이의 50 % 이하에 걸쳐 대류가 아니라 확산이 우세한, 전기도금 방법.
According to claim 1,
wherein the intermediate convection conditions are applied during the first stage, wherein mass transport of metal ions of the electrolyte in the features at the intermediate convection conditions predominates in diffusion rather than convection over 50% or less of the depth of the features. electroplating method.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위칭 조건은 상기 전해질이 상기 피처들 내로 충분히 확산될 때 충족되는, 전기도금 방법.
According to any one of claims 1 to 3,
wherein the first switching condition is satisfied when the electrolyte sufficiently diffuses into the features.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위칭 조건은 상기 기판에 인가된 전류가 상기 제 2 스테이지로 스위칭시 경험될 제한하는 전류 이하일 때 충족되는, 전기도금 방법.
According to any one of claims 1 to 3,
wherein the first switching condition is satisfied when the current applied to the substrate is less than or equal to the limiting current to be experienced when switching to the second stage.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위칭 조건은 적어도 억제제를 포함하는 유기 도금 첨가제들이 상기 피처들 내에서 안정화될 때 충족되는, 전기도금 방법.
According to any one of claims 1 to 3,
The electroplating method of claim 1 , wherein the first switching condition is satisfied when organic plating additives including at least an inhibitor are stabilized in the features.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 스위칭 조건은,
(a) 상기 전해질이 상기 피처들 내로 충분히 확산되고,
(b) 상기 기판에 인가된 전류가 상기 제 2 스테이지로 스위칭될 때 경험될 제한 전류 이하이고, 그리고
(c) 적어도 억제제를 포함하는 유기 도금 첨가제들이 상기 피처들 내에서 안정화될 때 충족되는, 전기도금 방법.
According to any one of claims 1 to 3,
The first switching condition is,
(a) the electrolyte is sufficiently diffused into the features;
(b) the current applied to the substrate is less than or equal to the limiting current to be experienced when switching to the second stage; and
(c) the electroplating method is satisfied when organic plating additives, including at least an inhibitor, are stabilized within the features.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
제 2 스위칭 조건이 충족될 때 상기 제 2 스테이지로부터 제 3 스테이지로 스위칭하는 단계; 및
상기 제 3 스테이지에서, 상기 기판의 상기 표면에 상기 중간 대류 조건 또는 상기 고 대류 조건을 제공하기 위해 상기 전기도금 장치 내 또는 상기 전기도금 장치를 통해 전해질을 흘리는 동안 상기 기판 상에 상기 재료를 전기도금하는 단계를 더 포함하는, 전기도금 방법.
According to any one of claims 1 to 3,
switching from the second stage to a third stage when a second switching condition is satisfied; and
In the third stage, electroplating the material onto the substrate while flowing an electrolyte in or through the electroplating apparatus to provide the medium convection condition or the high convection condition to the surface of the substrate. Electroplating method further comprising the step of doing.
제 8 항에 있어서,
상기 피처들은 제 1 피처 및 제 2 피처를 포함하고, 상기 제 1 피처는 상기 제 2 피처와 비교하여 보다 넓은 CD를 갖고, 상기 제 1 피처 및 상기 제 2 피처 각각은 공통 기준 평면으로부터 측정될 때 순간 높이를 갖고, 상기 제 2 스위칭 조건은 상기 제 2 피처의 상기 순간 높이와 상기 제 1 피처의 상기 순간 높이 간 차가 타깃 높이 갭에 도달할 때 충족되는, 전기도금 방법.
According to claim 8,
The features include a first feature and a second feature, the first feature having a wider CD compared to the second feature, each of the first feature and the second feature measured from a common reference plane. and wherein the second switching condition is satisfied when a difference between the instantaneous height of the second feature and the instantaneous height of the first feature reaches a target height gap.
제 9 항에 있어서,
상기 타깃 높이 갭은 적어도 0.5 ㎛인, 전기도금 방법.
According to claim 9,
wherein the target height gap is at least 0.5 μm.
제 10 항에 있어서,
상기 타깃 높이 갭은 적어도 1 ㎛인, 전기도금 방법.
According to claim 10,
wherein the target height gap is at least 1 μm.
제 10 항에 있어서,
상기 제 1 피처의 상기 CD는 상기 제 2 피처보다 적어도 20 ㎛ 더 넓고, 그리고 상기 타깃 높이 갭은 적어도 2 ㎛인, 전기도금 방법.
According to claim 10,
wherein the CD of the first feature is at least 20 μm wider than the second feature, and the target height gap is at least 2 μm.
제 8 항에 있어서,
상기 제 2 스위칭 조건은 상기 기판에 대해 웨이퍼 불균일도 내인 타깃을 고려하는, 전기도금 방법.
According to claim 8,
wherein the second switching condition considers a target that is within wafer non-uniformity with respect to the substrate.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 피처들은 제 1 피처 및 제 2 피처를 포함하고, 상기 제 1 피처는 상기 제 2 피처와 비교하여 보다 넓은 CD를 갖는, 전기도금 방법.
According to any one of claims 1 to 3,
wherein the features include a first feature and a second feature, the first feature having a wider CD compared to the second feature.
제 14 항에 있어서,
상기 피처들은 포토레지스트 층 내에 규정되고,
상기 방법은,
상기 전해질로부터 상기 기판을 제거한 후, 상기 피처들 내에 증착된 상기 재료 상에 캡 층을 형성하는 단계;
상기 캡 층을 형성한 후, 상기 기판의 상기 표면으로부터 상기 포토레지스트를 제거하는 단계; 및
상기 캡 층을 리플로우하는 (reflow) 단계를 더 포함하는, 전기도금 방법.
15. The method of claim 14,
the features are defined in the photoresist layer;
The method,
after removing the substrate from the electrolyte, forming a cap layer on the material deposited in the features;
after forming the cap layer, removing the photoresist from the surface of the substrate; and
and reflowing the cap layer.
제 15 항에 있어서,
상기 캡 층이 리플로우된 후, 상기 제 1 피처와 상기 제 2 피처 사이 높이 갭은 상기 캡 층이 리플로우되기 전보다 작고, 상기 높이 갭은 공통 기준 평면으로부터 측정될 때 상기 제 1 피처의 순간 높이와 상기 제 2 피처의 순간 높이 사이의 거리로서 측정되는, 전기도금 방법.
According to claim 15,
After the cap layer is reflowed, a height gap between the first feature and the second feature is less than before the cap layer is reflowed, the height gap being the instantaneous height of the first feature as measured from a common reference plane. and the instantaneous height of the second feature.
제 15 항에 있어서,
상기 캡 층이 리플로우되기 전 상기 제 1 피처와 상기 제 2 피처 사이의 상기 높이 갭은 적어도 2 ㎛이고, 그리고 상기 캡 층이 리플로우된 후, 상기 제 1 피처와 상기 제 2 피처 사이의 상기 높이 갭은 0.5 ㎛ 이하인, 전기도금 방법.
According to claim 15,
The height gap between the first feature and the second feature before the cap layer is reflowed is at least 2 μm, and after the cap layer is reflowed, the height gap between the first feature and the second feature is wherein the height gap is 0.5 μm or less.
제 17 항에 있어서,
상기 캡 층이 리플로우된 후, 상기 제 1 피처와 상기 제 2 피처 사이 상기 높이 갭은 0.1 ㎛ 이하인, 전기도금 방법.
18. The method of claim 17,
and after the cap layer is reflowed, the height gap between the first feature and the second feature is 0.1 μm or less.
기판 상에 재료를 전기도금하기 위한 장치에 있어서,
전기도금 챔버;
기판 지지부; 및
제어기로서,
기판으로 하여금 전기도금 장치에 제공되게 하고―상기 기판은 상기 기판의 표면 내로 리세스된 복수의 피처들을 포함하는 반도체 기판임―;
상기 기판으로 하여금 상기 전기도금 장치 내 전해질에 침지되게 하고;
제 1 스테이지에서, 상기 기판의 상기 표면에 중간 대류 조건 또는 고 대류 조건을 제공하도록 상기 전기도금 장치 내 또는 상기 전기도금 장치를 통해 전해질을 흘리는 동안 상기 재료로 하여금 상기 기판 상에 전기도금되게 하고;
제 1 스위칭 조건이 충족될 때 상기 제 1 스테이지로부터 제 2 스테이지로 스위칭하게 하고;
상기 제 2 스테이지에서, 상기 재료로 하여금 상기 기판의 상기 표면에 초저 대류 조건들을 제공하도록 상기 전기도금 장치 내 또는 상기 전기도금 장치를 통해 전해질을 흘리는 동안 상기 기판 상에 전기도금되게 하고,
상기 기판으로 하여금 상기 전해질로부터 제거되게 하도록 구성되고,
상기 초저 대류 조건들에서, 상기 기판의 상기 표면에 인접한 전해질 플로우는 층류이고, 상기 피처들 내 상기 전해질의 금속 이온들의 대량 이송은 상기 피처들의 깊이의 적어도 75 %에 걸쳐 대류가 아니라 확산이 우세하고, 그리고
상기 중간 대류 조건 또는 상기 고 대류 조건은 상기 초저 대류 조건들과 비교하여 상기 기판의 상기 표면으로 보다 큰 대류를 제공하는, 상기 제어기를 포함하는, 전기도금 장치.
An apparatus for electroplating a material onto a substrate, comprising:
electroplating chamber;
substrate support; and
As a controller,
causing a substrate to be provided to an electroplating apparatus, wherein the substrate is a semiconductor substrate including a plurality of features recessed into a surface of the substrate;
causing the substrate to be immersed in the electrolyte in the electroplating apparatus;
in a first stage, causing the material to be electroplated onto the substrate while flowing an electrolyte into or through the electroplating apparatus to provide a medium convection condition or a high convection condition to the surface of the substrate;
switch from the first stage to a second stage when a first switching condition is satisfied;
in the second stage, causing the material to be electroplated onto the substrate while flowing an electrolyte in or through the electroplating apparatus to provide ultra-low convection conditions to the surface of the substrate;
configured to cause the substrate to be removed from the electrolyte;
in the ultra-low convection conditions, electrolyte flow adjacent the surface of the substrate is laminar, and mass transport of metal ions of the electrolyte within the features is predominantly diffusional rather than convective over at least 75% of the depth of the features; , and
wherein the medium convection condition or the high convection condition provides greater convection to the surface of the substrate compared to the ultra-low convection conditions.
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