KR102556333B1 - Surface acoustic wave wafer level package and manufacturing method of PCB therefor - Google Patents

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Abstract

본 발명에 따른 표면 탄성파 웨이퍼 레벨 패키지는, 기판; 상기 기판 상에 형성된 IDT(interdigital transducer) 전극; 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되는 접속 전극; 상기 접속 전극에 대응하는 위치에 관통홀이 형성되고, 상기 IDT 전극을 수용하도록 중공을 형성하면서 하면의 일부가 상기 기판과 접합하는 PCB; 및 상기 관통홀을 통하여 상기 접속 전극과 전기적으로 연결되는 접속 단자를 포함하는 것을 특징으로 한다.A surface acoustic wave wafer level package according to the present invention includes a substrate; an interdigital transducer (IDT) electrode formed on the substrate; a connection electrode formed on the substrate and electrically connected to the IDT electrode; a PCB having through-holes formed at positions corresponding to the connection electrodes and forming a hollow to accommodate the IDT electrodes and bonding a part of the lower surface to the substrate; and a connection terminal electrically connected to the connection electrode through the through hole.

Description

표면 탄성파 웨이퍼 레벨 패키지 및 이를 위한 PCB 제작 방법{Surface acoustic wave wafer level package and manufacturing method of PCB therefor}Surface Acoustic Wave Wafer Level Package and Manufacturing Method of PCB Therefor

본 발명은 표면 탄성파 디바이스에 관한 것으로, 보다 상세하게는 표면 탄성파 웨이퍼 레벨 패키지 및 표면 탄성파 웨이퍼 레벨 패키지에서 IDT 전극을 수용하도록 중공을 형성하기 위한 PCB의 제작 방법에 관한 것이다.The present invention relates to a surface acoustic wave device, and more particularly, to a surface acoustic wave wafer level package and a method for fabricating a PCB for forming a hollow to accommodate an IDT electrode in a surface acoustic wave wafer level package.

표면 탄성파(Surface Acoustic Wave)는 탄성체 기판의 표면을 따라 전파되는 음향파로서, 압전 효과의 결과로서 전기 신호로부터 음향파가 생성되는데 음향파의 전계가 기판 표면 부근에 집중되어 그 표면 바로 위에 놓인 다른 반도체의 전도 전자와 상호 작용할 수 있다. 음향파가 전파하는 매질은 전자 기계적 결합 계수가 높고 음향파 에너지 손실이 낮은 압전 물질이며, 반도체는 전도 전자의 이동도가 높고 저항률이 최적으로 직류 전원 요소가 낮아서 최적의 효율을 확보할 수 있는데, 이러한 표면 탄성파와 반도체 전도 전자의 상호 작용을 이용하여 전자 회로를 전자 기계적 소자로 대치한 것이 표면 탄성파 소자 (SAW device)이다.A surface acoustic wave is an acoustic wave that propagates along the surface of an elastic substrate. An acoustic wave is generated from an electrical signal as a result of the piezoelectric effect. It can interact with the conduction electrons of a semiconductor. The medium through which acoustic waves propagate is a piezoelectric material with a high electromechanical coupling coefficient and low acoustic wave energy loss, and semiconductors have high mobility of conduction electrons and optimal resistivity, and optimum efficiency can be secured because DC power elements are low. A SAW device replaces an electronic circuit with an electromechanical device by using the interaction between the surface acoustic wave and semiconductor conduction electrons.

표면 탄성파의 파동 에너지는 고체 표면에 집중해서 전파하기 때문에 신호의 제어가 용이하고 디바이스의 소형화가 가능하다. 또한, LiNbO3, LiTaO3, 수정, PZT 같은 양질의 압전성 재료의 출현으로 금속전극(IDT: Interdigital Transducer)을 그 표면에 설치함으로써 쉽게 또, 효율적으로 표면 탄성파의 발생과 검출 및 제어가 가능하게 되었다. 그 결과 마이크로파대에 미치는 고주파 신호를 표면 탄성파로 처리하는 각종 고기능성을 갖춘 일렉트로닉스 소자가 가속적으로 연구 개발되고 있다.Since the wave energy of the surface acoustic wave is concentrated and propagated on the solid surface, the control of the signal is easy and the device can be miniaturized. In addition, with the advent of high-quality piezoelectric materials such as LiNbO3, LiTaO3, quartz, and PZT, surface acoustic waves can be easily and efficiently generated, detected, and controlled by installing interdigital transducers (IDTs) on their surfaces. As a result, various high-functionality electronic devices that process high-frequency signals affecting the microwave band into surface acoustic waves are being researched and developed at an accelerated rate.

표면 탄성파 소자는 압전 매질의 표면에 금속 박막으로 발 모양의 입력 전극과 출력 전극을 양단에 설치하여 고주파로 입력하고, 표면 탄성파로 변환하며 전파 특성을 출력 전극으로 검출하여 전기신호로 복귀시키는 구성으로 되어있다. 이를 응용한 예로 지연선 소자, 증폭기, 파형 변환기, 광 빔 편향 소자, 광 스위치 등이 있다.The surface acoustic wave element is a metal thin film on the surface of a piezoelectric medium, and foot-shaped input electrodes and output electrodes are installed at both ends to input high-frequency waves, convert them into surface acoustic waves, detect radio wave characteristics with output electrodes, and return them to electrical signals. has been Examples of application of this include delay line elements, amplifiers, waveform converters, light beam deflection elements, optical switches, and the like.

이러한 표면 탄성파 소자, 반도체 소자의 제조에 있어서, 근래에 기존의 웨이퍼 가공 후에 하나씩 칩을 잘라낸 후 패키징하던 방식과 달리 웨이퍼 상태에서 한번에 패키지 공정 및 테스트를 진행한 후 칩을 절단하여 간단히 완제품을 만들어 내는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)를 이용한 제조 방식이 많이 이용되고 있다.In the manufacture of these surface acoustic wave devices and semiconductor devices, unlike the conventional method of packaging after cutting out chips one by one after wafer processing, the package process and test are carried out at once in the wafer state, and then the chips are cut to simply produce finished products. A manufacturing method using a wafer level package (WLP) is widely used.

웨이퍼 레벨 패키지는 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 그대로 이용할 수 있다. 이러한 WLP 공정은 웨이퍼 상태에서 패키지 공정을 진행하므로 개별 칩 단위로 패키징을 진행하던 기존 방식에 비해, 한 번의 패키징 공정으로 수백 내지 수천 개의 패키지를 생산할 수 있어, 제조 원가 및 투자비를 대폭 절감시킬 수 있다.Wafer-level packages can be manufactured at the wafer level, i.e., as complete products without separating individual chips from the wafer. In addition, existing wafer manufacturing facilities and processes can be used as they are in manufacturing facilities or manufacturing processes used to manufacture packages. Since this WLP process is a package process in a wafer state, hundreds to thousands of packages can be produced in one packaging process, compared to the existing method of packaging individual chips, which can significantly reduce manufacturing and investment costs. .

표면 탄성파 웨이퍼 레벨 패키지는 기판, 측벽, 덮개에 의해 생성되는 중공부 내에 IDT 전극이 배치되고, IDT 전극의 기계적 진동을 이용하여 필터로 동작하므로, 중공부가 확실하게 보호되어야 한다. 그런데, WLP 방식에 의해 생산된 표면 탄성파 디바이스를 포함하는 전자기기를 제조하는 공정에서 특히 트랜스퍼 몰딩 공정의 고압을 충분히 견디지 못하는 문제가 발생하였다.In the surface acoustic wave wafer-level package, since the IDT electrode is disposed in the hollow portion created by the substrate, the sidewall, and the cover, and operates as a filter using mechanical vibration of the IDT electrode, the hollow portion must be reliably protected. However, in a process of manufacturing an electronic device including a surface acoustic wave device produced by the WLP method, a problem arises in that the high pressure of the transfer molding process cannot be sufficiently endured.

이를 개선하기 위해 측벽, 덮개를 기판과 동일한 강질의 소재로 형성시키는 경우가 있으나 제조 단가가 매우 비싸고 수율이 낮은 문제가 있다. In order to improve this, sidewalls and covers may be formed of the same strong material as the substrate, but the manufacturing cost is very expensive and the yield is low.

미국등록특허 제8436514호(특허문헌 1)는 이러한 문제를 개선하기 위한 것으로, 보호 커버(protective cover)의 상부에 도전성 층(conductive layer)을 추가하여 트랜스퍼 몰딩에 따른 내압을 견딜 수 있도록 한다. 특히 특허문헌 1에서는 도전성 층을 압전소자 디바이스의 상면에 넓게 형성시켜 내압을 효과적으로 견딜 수 있도록 하며, 도전성 층의 면적을 압전소자 디바이스의 상면 넓이의 50% 이상으로 넓게 형성시킬 것을 명시하고 있다.US Patent No. 8436514 (Patent Document 1) is intended to improve this problem, and a conductive layer is added to an upper portion of a protective cover to withstand the internal pressure due to transfer molding. In particular, Patent Document 1 specifies that a conductive layer is formed widely on the upper surface of the piezoelectric element device to effectively withstand withstand voltage, and that the area of the conductive layer is formed wider than 50% of the upper surface area of the piezoelectric element device.

그러나 특허문헌 1의 방식은 다른 문제를 야기한다. 보호 커버 상단에 도전성 층을 넓게 형성하는 경우, 압전소자 디바이스의 기판이 휘는 현상(warpage)이 발생하는 것이다. 이를 방지하기 위하여 기판을 두껍게 형성하는 경우 압전소자 디바이스를 박형화하려는 추세에 역행하게 되고, 두꺼운 기판 상에 WLP 수행 후 기판을 그라인딩하는 경우 공정 추가로 인해 제조 단가가 상승하고 수율이 낮아지는 문제가 있다.However, the method of Patent Document 1 causes another problem. When the conductive layer is formed widely on the top of the protective cover, warpage of the substrate of the piezoelectric element device occurs. In order to prevent this, when the substrate is formed thickly, it goes against the trend of thinning the piezoelectric device, and when the substrate is ground after performing WLP on a thick substrate, the manufacturing cost increases and the yield decreases due to the addition of a process. .

기판으로는 LiTa2O3와 같은 단결정체 물질이 주로 이용되는데, 이러한 물질은 외부의 물리적인 충격에 쉽게 깨지는 단점이 있다. 따라서, 공정상 취급시 주의할 필요가 있다. 기판의 휘어짐이 클수록 공정에 많은 문제가 야기된다.A monocrystal material such as LiTa2O3 is mainly used as a substrate, but this material has a disadvantage in that it is easily broken by external physical impact. Therefore, it is necessary to be careful when handling in the process. The greater the warpage of the substrate, the more problems arise in the process.

예를 들어, 도전성 층의 형성 후 절연층(insulation layer)을 형성하기 위한 라미네이팅 공정 또는 코팅 공정 적용 시, 기판을 진공 척에 올려놓고, 진공을 이용하여 기판을 평평하게 만들어야 하는데, 상술한 휨(warpage)이 발생한 기판은 이 과정에서 쉽게 깨지거나, 절연층 형성 물질이 균일하게 도포되지 않는 문제가 발생한다. 뿐만 아니라, WLP 제작 공정에서 웨이퍼 상태에서 제조된 복수의 압전소자 디바이스를 낱개로 분리(sawing)하는 공정에서도 기판이 쉽게 깨지는 문제가 야기된다.For example, when applying a laminating process or a coating process for forming an insulation layer after forming a conductive layer, the substrate must be placed on a vacuum chuck and flattened using a vacuum. The substrate on which warpage has occurred is easily broken during this process, or the insulating layer forming material is not uniformly applied. In addition, in the process of individually separating (sawing) a plurality of piezoelectric element devices manufactured in a wafer state in the WLP manufacturing process, the substrate is easily broken.

한편, 한국등록특허 제0836652호에는 압전성 웨이퍼와 동일한 소재의 캡 웨이퍼에 비아를 형성하고 캡 웨이퍼를 압전성 웨이퍼에 본딩한 구조의 웨이퍼 레벨 패키지가 개시되어 있다. Meanwhile, Korean Patent Registration No. 0836652 discloses a wafer level package having a structure in which vias are formed in a cap wafer made of the same material as the piezoelectric wafer and the cap wafer is bonded to the piezoelectric wafer.

그러나 압전성 소재는 그 단가가 매우 비싸서 비용 상승을 초래하며, 강성의 압전성 소재를 캡 형태로 가공하는 것이 쉽지 않을뿐더러 비아를 형성할 때에 파손이나 불량이 발생할 가능성이 높고, 압전성 소재끼리 본딩하는 것 또한 기술적으로 어려움이 있어서 수율이 낮은 문제점이 있다.However, the unit price of piezoelectric materials is very high, resulting in cost increases, and it is not easy to process rigid piezoelectric materials into a cap shape, and there is a high possibility of damage or defects when forming vias, and bonding between piezoelectric materials is also difficult. There is a problem in that the yield is low due to technical difficulties.

특허문헌 1 : 미국등록특허 제8436514호Patent Document 1: US Patent No. 8436514 특허문헌 2 : 한국등록특허 제0836652호Patent Document 2: Korean Patent Registration No. 0836652

본 발명이 이루고자 하는 기술적 과제는, 저렴한 소재를 사용하면서도 비아 가공이 용이하고 소형화, 박형화가 가능하며 내압 특성이 개선된 표면 탄성파 웨이퍼 레벨 패키지를 제공하는 데 있다.A technical problem to be achieved by the present invention is to provide a surface acoustic wave wafer level package that can be easily processed using inexpensive materials, can be miniaturized and thinned, and has improved withstand voltage characteristics.

본 발명이 이루고자 하는 다른 기술적 과제는 이러한 표면 탄성파 웨이퍼 레벨 패키지를 위해 IDT 전극을 수용하도록 중공을 형성하기 위한 PCB의 제작 방법을 제공하는 데 있다. Another technical problem to be achieved by the present invention is to provide a manufacturing method of a PCB for forming a hollow to accommodate an IDT electrode for such a surface acoustic wave wafer level package.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 표면 탄성파 웨이퍼 레벨 패키지는, 기판; 상기 기판 상에 형성된 IDT(interdigital transducer) 전극; 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되는 접속 전극; 상기 접속 전극에 대응하는 위치에 관통홀이 형성되고, 상기 IDT 전극을 수용하도록 중공을 형성하면서 하면의 일부가 상기 기판과 접합하는 PCB; 및 상기 관통홀을 통하여 상기 접속 전극과 전기적으로 연결되는 접속 단자를 포함하는 것을 특징으로 한다.A surface acoustic wave wafer level package according to the present invention for solving the above technical problem includes a substrate; an interdigital transducer (IDT) electrode formed on the substrate; a connection electrode formed on the substrate and electrically connected to the IDT electrode; a PCB having through-holes formed at positions corresponding to the connection electrodes and forming a hollow to accommodate the IDT electrodes and bonding a part of the lower surface to the substrate; and a connection terminal electrically connected to the connection electrode through the through hole.

상기 PCB는, 하면의 상기 관통홀 주위에 상기 IDT 전극에 대향하는 부분과 단차를 가지면서 상기 기판과 접합됨으로써 상기 중공을 형성하는 중공 형성부를 구비할 수 있다.The PCB may include a hollow forming portion formed around the through hole on a lower surface thereof, having a step with a portion facing the IDT electrode and bonded to the substrate to form the hollow.

상기 중공 형성부는, 상기 관통홀 주위에 형성되는 동박층 및 상기 동박층에 형성되는 도금층으로 이루어질 수 있다.The hollow forming part may include a copper foil layer formed around the through hole and a plating layer formed on the copper foil layer.

상기 PCB는, 적어도 일부분이 상기 IDT 전극과 대향하도록 배치되어 보강 부재 역할을 하는 보강층을 더 구비할 수 있다.The PCB may further include a reinforcing layer disposed to face at least a portion of the IDT electrode and serving as a reinforcing member.

상기 보강층은, 상기 PCB의 하면에 형성되는 동박층으로 이루어질 수 있다.The reinforcing layer may be formed of a copper foil layer formed on the lower surface of the PCB.

상기 보강층은, 상기 PCB의 하면에 형성되는 동박층 및 상기 PCB의 내부에 형성되는 동박층으로 이루어질 수 있다.The reinforcing layer may include a copper foil layer formed on the lower surface of the PCB and a copper foil layer formed inside the PCB.

상기 보강층은, 상기 PCB의 내부에 형성되는 동박층으로 이루어질 수 있다.The reinforcing layer may be formed of a copper foil layer formed inside the PCB.

상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지에서 IDT 전극을 수용하도록 중공을 형성하기 위한 PCB의 제작 방법은, (a) 양면에 동박층이 도포된 PCB 원자재를 준비하는 단계; (b) 상기 표면 탄성파 웨이퍼 레벨 패키지의 접속 전극에 대응하는 위치에 관통홀을 형성하는 단계; (c) 상면 및 하면에서 상기 관통홀의 주위를 포함하는 제1 부분 및 하면에서 적어도 일부분이 상기 IDT 전극에 대향하는 제2 부분의 동박층을 남겨두고 나머지 부분의 동박층을 제거하는 단계; 및 (d) 상기 제1 부분의 동박층과 상기 관통홀의 내주면에 도금층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to solve the above technical problem, a PCB manufacturing method for forming a hollow to accommodate an IDT electrode in a surface acoustic wave wafer level package according to an embodiment of the present invention, (a) a PCB raw material coated with a copper foil layer on both sides preparing; (b) forming a through hole at a position corresponding to a connection electrode of the surface acoustic wave wafer level package; (c) removing the remaining portion of the copper foil layer, leaving the first portion including the periphery of the through hole on the upper and lower surfaces and the second portion of the lower surface, the copper foil layer of which at least a portion faces the IDT electrode; and (d) forming a plating layer on the copper foil layer of the first portion and the inner circumferential surface of the through hole.

상기 (c) 단계는, 상기 제1 부분 및 상기 제2 부분에 포토레지스트를 도포하는 단계; 에칭 공정을 통하여 상기 제1 부분 및 상기 제2 부분 이외의 부분의 동박층을 제거하는 단계; 및 상기 포토레지스트를 제거하는 단계를 포함할 수 있다.Step (c) may include applying photoresist to the first portion and the second portion; removing portions of the copper foil layer other than the first portion and the second portion through an etching process; and removing the photoresist.

상기 (d) 단계는, 상기 제2 부분의 동박층에 도금 레지스트를 도포하는 단계; 도금 공정을 통하여 상기 제1 부분의 동박층과 상기 관통홀의 내주면에 도금층을 형성하는 단계; 및 상기 도금레지스트를 제거하는 단계를 포함할 수 있다.Step (d) may include applying a plating resist to the copper foil layer of the second part; forming a plating layer on the copper foil layer of the first part and the inner circumferential surface of the through hole through a plating process; and removing the plating resist.

상기 기술적 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지에서 IDT 전극을 수용하도록 중공을 형성하기 위한 PCB의 제작 방법은, (a) 양면에 동박층이 도포되고 내부의 일부분에 동박층이 삽입된 PCB를 제작하는 단계; (b) 상기 표면 탄성파 웨이퍼 레벨 패키지의 접속 전극에 대응하는 위치에 관통홀을 형성하는 단계; (c) 상면 및 하면에서 상기 관통홀의 주위를 포함하는 제1 부분 및 하면에서 적어도 일부분이 상기 IDT 전극에 대향하는 제2 부분의 동박층을 남겨두고 나머지 부분의 동박층을 제거하는 단계; 및 (d) 상기 제1 부분의 동박층과 상기 관통홀의 내주면에 도금층을 형성하는 단계를 포함하는 것을 특징으로 한다.A PCB manufacturing method for forming a hollow to accommodate an IDT electrode in a surface acoustic wave wafer level package according to another embodiment of the present invention for solving the above technical problem is (a) a copper foil layer is applied on both sides, and the inside Manufacturing a PCB in which a copper foil layer is partially inserted; (b) forming a through hole at a position corresponding to a connection electrode of the surface acoustic wave wafer level package; (c) removing the remaining portion of the copper foil layer, leaving the first portion including the periphery of the through hole on the upper and lower surfaces and the second portion of the lower surface, the copper foil layer of which at least a portion faces the IDT electrode; and (d) forming a plating layer on the copper foil layer of the first portion and the inner circumferential surface of the through hole.

상기 (a) 단계는, (a1) 일면에만 동박층이 도포된 제1 PCB 원자재 및 양면에 동박층이 도포된 제2 PCB 원자재를 준비하는 단계; (a2) 상기 제2 PCB 원자재의 일면에서 상기 일부분의 동박층을 남겨두고 나머지 부분의 동박층을 제거하는 단계; 및 (a3) 상기 제1 PCB 원자재의 동박층이 도포되지 않은 면과 상기 제2 PCB 원자재의 동박층이 제거된 면이 맞닿도록 상기 제1 PCB 원자재와 상기 제2 PCB 원자재를 적층 및 압착하는 단계를 포함할 수 있다.The step (a) includes: (a1) preparing a first PCB raw material coated with a copper foil layer on only one side and a second PCB raw material coated with a copper foil layer on both surfaces; (a2) leaving a portion of the copper foil layer on one side of the second PCB raw material and removing the remaining portion of the copper foil layer; And (a3) laminating and compressing the first PCB raw material and the second PCB raw material so that the surface of the first PCB raw material on which the copper foil layer is not applied and the surface of the second PCB raw material on which the copper foil layer is removed come into contact with each other. can include

상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 일 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지에서 IDT 전극을 수용하도록 중공을 형성하기 위한 PCB의 제작 방법은, (a) 양면에 동박층이 도포되고 내부의 일부분에 동박층이 삽입된 PCB를 제작하는 단계; (b) 상기 표면 탄성파 웨이퍼 레벨 패키지의 접속 전극에 대응하는 위치에 관통홀을 형성하는 단계; (c) 상면 및 하면에서 상기 관통홀의 주위를 포함하는 제1 부분의 동박층을 남겨두고 나머지 부분의 동박층을 제거하는 단계; 및 (d) 상기 제1 부분의 동박층과 상기 관통홀의 내주면에 도금층을 형성하는 단계를 포함하는 것을 특징으로 한다.A PCB manufacturing method for forming a hollow to accommodate an IDT electrode in a surface acoustic wave wafer level package according to another embodiment of the present invention for solving the above technical problem is (a) a copper foil layer is applied on both sides and the inside Manufacturing a PCB in which a copper foil layer is inserted into a portion of the; (b) forming a through hole at a position corresponding to a connection electrode of the surface acoustic wave wafer level package; (c) removing the copper foil layer of the remaining portion while leaving the copper foil layer of the first portion including the periphery of the through hole on the upper and lower surfaces; and (d) forming a plating layer on the copper foil layer of the first portion and the inner circumferential surface of the through hole.

상기 (c) 단계는, 상기 제1 부분에 포토레지스트를 도포하는 단계; 에칭 공정을 통하여 상기 제1 부분 이외의 부분의 동박층을 제거하는 단계; 및 상기 포토레지스트를 제거하는 단계를 포함할 수 있다.The step (c) may include applying a photoresist to the first portion; removing a portion of the copper foil layer other than the first portion through an etching process; and removing the photoresist.

상기된 본 발명에 의하면, 저렴한 소재를 사용하면서도 비아 가공이 용이하고 소형화, 박형화가 가능하며 내압 특성이 개선된 표면 탄성파 웨이퍼 레벨 패키지를 제공할 수 있다.According to the present invention described above, it is possible to provide a surface acoustic wave wafer level package that can be easily processed using inexpensive materials, can be miniaturized and thinned, and has improved withstand voltage characteristics.

또한 상기된 본 발명에 의하면, 상기된 표면 탄성파 웨이퍼 레벨 패키지에서 IDT 전극을 수용하도록 중공을 형성하기 위한 PCB를 제작할 수 있다.In addition, according to the present invention described above, it is possible to manufacture a PCB for forming a hollow to accommodate the IDT electrode in the surface acoustic wave wafer level package described above.

도 1은 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 구조를 나타낸다.
도 2는 도 1b의 A-A'를 가로지는 평면도의 예들을 나타낸다.
도 3은 도 1b의 B-B'를 가로지르는 평면도의 예들을 나타낸다.
도 4는 본 발명의 일 실시예에 따라 도 1의 PCB(30)를 제작하는 공정을 나타낸다.
도 5는 본 발명의 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 구조를 나타낸다.
도 6은 본 발명의 일 실시예에 따라 도 5의 PCB(30')를 제작하는 공정을 나타낸다.
도 7은 본 발명의 일 실시예에 따라 도 6의 PCB(300')를 제작하는 공정을 나타낸다.
도 8은 본 발명의 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 구조를 나타낸다.
도 9는 본 발명의 일 실시예에 따라 도 8의 PCB(30'')를 제작하는 공정을 나타낸다. 1 shows the structure of a surface acoustic wave wafer level package according to a first embodiment of the present invention.
FIG. 2 shows examples of a plan view crossing line A-A' of FIG. 1B.
FIG. 3 shows examples of plan views across line BB′ of FIG. 1B.
4 shows a process of manufacturing the PCB 30 of FIG. 1 according to one embodiment of the present invention.
5 shows the structure of a surface acoustic wave wafer level package according to a second embodiment of the present invention.
FIG. 6 shows a process of fabricating the PCB 30' of FIG. 5 according to one embodiment of the present invention.
FIG. 7 shows a process of manufacturing the PCB 300' of FIG. 6 according to an embodiment of the present invention.
8 shows the structure of a surface acoustic wave wafer level package according to a third embodiment of the present invention.
9 shows a process of manufacturing the PCB 30 ″ of FIG. 8 according to one embodiment of the present invention.

이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하 설명 및 첨부된 도면들에서 실질적으로 동일한 구성요소들은 각각 동일한 부호들로 나타냄으로써 중복 설명을 생략하기로 한다. 또한 본 발명을 설명함에 있어 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. Substantially the same elements in the following description and accompanying drawings are indicated by the same reference numerals, respectively, and redundant description will be omitted. In addition, in describing the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

본 발명의 실시예들에 따른 표면 탄성파 웨이퍼 레벨 패키지는, IDT 전극을 수용하도록 중공을 형성하면서 측벽 및 덮개 역할을 할 수 있는 구조를 PCB(Printed Circuit Board)를 이용하여 구현한다. PCB는 저렴한 소재로서 제작 비용을 절감시켜 주며, 비아 가공 등 각종 가공이 쉽고 소형화, 박형화에 유리하면서 강성의 구조를 확보하는 것이 가능하여 내압 특성을 향상시켜 준다. In the surface acoustic wave wafer level package according to embodiments of the present invention, a structure capable of serving as a side wall and a cover is implemented using a printed circuit board (PCB) while forming a hollow to accommodate an IDT electrode. PCB is an inexpensive material that reduces manufacturing costs, is easy to process, such as via processing, and is advantageous for miniaturization and thinning, and it is possible to secure a rigid structure, thereby improving withstand voltage characteristics.

도 1은 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 구조로서, 도 1a는 기판(10)과 PCB(30)가 접합되고 접속 단자(40)가 형성된 구조를, 도 1b는 기판(10)과 PCB(30)가 접합되고 접속 단자(40)가 형성되기 전의 구조를 나타낸다.1 is a structure of a surface acoustic wave wafer level package according to a first embodiment of the present invention. FIG. 1A shows a structure in which a substrate 10 and a PCB 30 are bonded and a connection terminal 40 is formed. FIG. (10) and the PCB 30 are joined and the structure before the connection terminal 40 is formed.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지는, 기판(10), 기판(10) 상에 형성된 IDT 전극(20), 기판(10) 상에 형성되고 IDT 전극(20)과 전기적으로 연결되는 접속 전극(21), 접속 전극(21)에 대응하는 위치에 관통홀(37)이 형성되고, IDT 전극(20)을 수용하도록 중공(50)을 형성하면서 하면의 일부가 기판(10)과 접합하는 PCB(30), 관통홀(37)을 통하여 접속 전극(21)과 전기적으로 연결되는 접속 단자(40)를 포함하여 이루어진다.Referring to FIG. 1 , a surface acoustic wave wafer level package according to a first embodiment of the present invention includes a substrate 10, an IDT electrode 20 formed on the substrate 10, and an IDT electrode formed on the substrate 10. A connection electrode 21 electrically connected to (20), a through hole 37 is formed at a position corresponding to the connection electrode 21, and a hollow 50 is formed to accommodate the IDT electrode 20 while forming the lower surface of the A part includes a PCB 30 bonded to the substrate 10 and a connection terminal 40 electrically connected to the connection electrode 21 through the through hole 37 .

기판(10)은 압전 효과를 유발하고 디바이스의 구성을 지지하는 역할을 하는 것으로서, 압전 기판이 사용될 수 있다. 예컨대, LiTa2O3, LiNbO3 등으로 이루어진 압전 기판이 사용될 수 있다. 기판(10)은 디바이스를 소형화, 박형화하기 위하여 얇게 형성하는 것이 바람직하다. 예컨대 본 발명의 실시예들에서, 기판(10)의 두께는 약 250μm 이하일 수 있다. The substrate 10 serves to induce a piezoelectric effect and support the structure of the device, and a piezoelectric substrate may be used. For example, a piezoelectric substrate made of LiTa 2 O 3 , LiNbO 3 , or the like may be used. The substrate 10 is preferably formed thin in order to reduce the size and thickness of the device. For example, in embodiments of the present invention, the thickness of the substrate 10 may be about 250 μm or less.

IDT 전극(20)은 표면 탄성파 디바이스에 기본적으로 포함되는 구성으로, 기판(10) 상에 형성된다. IDT 전극(20)의 기계적 진동을 통하여 표면 탄성파 디바이스가 필터 등으로 동작하게 된다.The IDT electrode 20 is a component basically included in the surface acoustic wave device and is formed on the substrate 10 . The surface acoustic wave device operates as a filter or the like through the mechanical vibration of the IDT electrode 20 .

접속 전극(21)은 IDT 전극(20)이 표면 탄성파 디바이스의 외부와 전기적으로 연결될 수 있도록 하는 매개체 역할을 한다. 예컨대, 접속 전극(21)을 통해 접속 단자(40)와 IDT 전극(20)이 전기적으로 연결되어, 외부 단자로부터 입력된 신호가 접속 단자(40), 접속 전극(21)을 통해 IDT 전극(20)에 전달되고, IDT 전극(20)에서 발생된 신호가 접속 전극(21), 접속 단자(40)를 통해 외부 단자로 전달된다. 한편, 접속 전극(21)과 접속 단자(40)는 일체로 형성될 수 있으며, IDT 전극(20)의 형태나 배치에 따라서는 도시된 바와 같은 접속 전극(21)이 생략되고 IDT 전극(20)이 직접 접속 단자(40)에 연결될 수도 있다. 이러한 경우, IDT 전극(20)과 접속 단자(40)의 접촉 부위가 접속 전극(21)으로 간주될 수 있다. 이처럼 접속 전극(21)과 접속 단자(40)가 일체로 형성되는 구조에 의하면, 한번의 공정에 의해 접속 전극(21)과 접속 단자(40)를 형성할 수 있으므로 이들이 각각 형성되는 구조에 비하여 공정을 줄일 수 있고 제조 비용을 절감시킬 수 있다.The connection electrode 21 serves as a medium allowing the IDT electrode 20 to be electrically connected to the outside of the surface acoustic wave device. For example, the connection terminal 40 and the IDT electrode 20 are electrically connected through the connection electrode 21, and a signal input from an external terminal is transmitted through the connection terminal 40 and the connection electrode 21 to the IDT electrode 20. ), and the signal generated from the IDT electrode 20 is transmitted to the external terminal through the connection electrode 21 and the connection terminal 40. On the other hand, the connection electrode 21 and the connection terminal 40 may be integrally formed, and depending on the shape or arrangement of the IDT electrode 20, the connection electrode 21 as shown is omitted and the IDT electrode 20 It may also be connected to this direct connection terminal 40. In this case, a contact portion between the IDT electrode 20 and the connection terminal 40 may be regarded as the connection electrode 21 . According to the structure in which the connection electrode 21 and the connection terminal 40 are integrally formed as described above, since the connection electrode 21 and the connection terminal 40 can be formed in one process, compared to a structure in which they are formed separately, the process can be reduced and the manufacturing cost can be reduced.

PCB(30)는 중공(50)을 형성하여 IDT 전극(20)을 수용하는 역할을 함과 동시에, 접속 전극(21)과 접속 단자(40)를 전기적으로 연결하기 위한 커버 기판의 역할을 한다. The PCB 30 serves to accommodate the IDT electrode 20 by forming a hollow 50 and serves as a cover substrate for electrically connecting the connection electrode 21 and the connection terminal 40.

PCB(30)는 접속 전극(21)에 대응하는 위치에 관통홀(37)이 형성되고, 접속 단자(40)는 관통홀(37)을 통하여 접속 전극(21)과 전기적으로 연결된다. 접속 단자(40)는 도시된 바와 같이 관통홀(37)을 채우는 형태로 형성될 수도 있고, 관통홀(37)을 채우지 않으면서 관통홀(37)의 내주면을 따라 전기적으로 연결되도록 형성될 수도 있다. 접속 단자(40)는 Ti, Cu, Sn, Ni, Au 또는 이들의 합금 등으로 형성될 수 있으며, 도금 공정을 이용하여 형성될 수 있다. In the PCB 30 , a through hole 37 is formed at a position corresponding to the connection electrode 21 , and the connection terminal 40 is electrically connected to the connection electrode 21 through the through hole 37 . The connection terminal 40 may be formed to fill the through hole 37 as shown, or may be formed to be electrically connected along the inner circumferential surface of the through hole 37 without filling the through hole 37. . The connection terminal 40 may be formed of Ti, Cu, Sn, Ni, Au, alloys thereof, or the like, and may be formed using a plating process.

PCB(30)는 IDT 전극(20)을 수용하는 중공(50)을 형성하기 위하여, PCB(30) 하면의 관통홀(37) 주위에 IDT 전극(20)에 대향하는 부분(즉, IDT 전극(20)의 상부)과 단차를 가지면서 기판(10)과 접합되는 중공 형성부(35, 36)를 구비한다. In order to form a hollow 50 accommodating the IDT electrode 20, the PCB 30 faces the IDT electrode 20 around the through hole 37 on the lower surface of the PCB 30 (that is, the IDT electrode ( 20) and hollow forming parts 35 and 36 bonded to the substrate 10 while having a step difference.

구체적으로, 중공 형성부(35, 36)는 관통홀(37)의 외주면과 관통홀(37)의 바깥쪽에 형성된 동박층(32) 및 동박층(32)에 형성되는 도금층(33)으로 이루어져서, 도금층(33)이 접착제(45)를 통하여 기판(10)과 접합함으로써 중공(50)을 형성한다. 즉, PCB(30)의 하면에서 PCB 기판(31)을 기준으로 동박층(32)에 도금층(33)을 더한 두께가 후술할 보강층(34)의 두께보다 두껍게 형성되어, 도금층(33)과 기판(10)이 접착제(45)로 접합됨으로써 IDT 전극(20)을 수용할 수 있는 중공(50)을 형성하는 것이다. Specifically, the hollow forming parts 35 and 36 are composed of a copper foil layer 32 formed on the outer circumferential surface of the through hole 37 and the outside of the through hole 37, and a plating layer 33 formed on the copper foil layer 32, The plating layer 33 is bonded to the substrate 10 through the adhesive 45 to form the hollow 50 . That is, on the lower surface of the PCB 30, the thickness of the copper foil layer 32 plus the plating layer 33 based on the PCB substrate 31 is formed to be thicker than the thickness of the reinforcing layer 34 to be described later, so that the plating layer 33 and the substrate (10) is to form a hollow 50 capable of accommodating the IDT electrode 20 by bonding with an adhesive 45.

나아가 PCB(30)는 예컨대 트랜스퍼 몰딩에 따른 내압에 더욱 견딜 수 있도록 보강 부재 역할을 하는 보강층(34)을 더 구비할 수 있다. 보강층(34)은 도시된 바와 같이 적어도 일부분이 IDT 전극(20)과 대향하도록 배치된다. 본 실시예에 의하면 도시된 바와 같이 보강층(34)은 PCB(30)의 하면에 형성되는 동박층(34)으로 이루어질 수 있다. 대안적인 실시예로 보강층은 PCB(30)의 내부에 형성되는 동박층으로 이루어질 수도 있으며, PCB(30)의 내부에 형성되는 동박층과 PCB(30)의 하면에 형성되는 동박층이 모두 구비될 수도 있다. 이에 관하여는 별도의 실시예로 설명할 것이다.Furthermore, the PCB 30 may further include a reinforcing layer 34 serving as a reinforcing member so as to be able to withstand internal pressure due to, for example, transfer molding. As shown, at least a portion of the reinforcing layer 34 is disposed to face the IDT electrode 20 . According to this embodiment, as shown, the reinforcing layer 34 may be formed of a copper foil layer 34 formed on the lower surface of the PCB 30. As an alternative embodiment, the reinforcing layer may be formed of a copper foil layer formed inside the PCB 30, and both the copper foil layer formed inside the PCB 30 and the copper foil layer formed on the lower surface of the PCB 30 may be provided. may be This will be described in a separate embodiment.

본 실시예와 같이 보강층(34)이 PCB(30)의 하면에 형성되는 동박층(34)으로 이루어지는 경우, PCB(30)의 제작 과정에서 중공 형성부(35, 36)를 이루는 동박층(32)과 보강층을 이루는 동박층(34)을 동시에 형성할 수 있으며, 이것은 전형적인 PCB 제작 과정의 패터닝 공정을 통하여 이루어질 수 있다. 나아가, 한번의 패터닝 공정으로, 동박층들(32, 34)의 패턴을 형성하면서 디바이스의 동작에 필요한 인덕터나 커패시터를 구현하기 위한 패턴을 동시에 형성할 수가 있으므로, 공정 효율을 높일 수 있다. When the reinforcing layer 34 is made of the copper foil layer 34 formed on the lower surface of the PCB 30 as in the present embodiment, the copper foil layer 32 forming the hollow portions 35 and 36 in the manufacturing process of the PCB 30 ) and the copper foil layer 34 constituting the reinforcing layer can be formed at the same time, which can be done through a patterning process of a typical PCB manufacturing process. Furthermore, since the patterns for the copper foil layers 32 and 34 can be formed in a single patterning process, patterns for implementing inductors and capacitors required for device operation can be formed at the same time, so process efficiency can be increased.

실시예에 따라서 보강층을 이루는 동박층(34)과 중공 형성부(36)를 이루는 동박층(32)는 서로 분리되도록 형성될 수도 있고, 서로 연결되도록 형성될 수도 있다. 예컨대 요구되는 디바이스의 특성 상 접지 부분끼리 연결하면 특성이 개선되는 경우, 접지 부분의 관통홀들을 각각 감싸는 동박층들과 보강층을 이루는 동박층(34)이 서로 연결되도록 형성할 수 있다. Depending on the embodiment, the copper foil layer 34 constituting the reinforcing layer and the copper foil layer 32 constituting the hollow portion 36 may be formed to be separated from each other or connected to each other. For example, if the properties are improved by connecting the grounding parts due to the characteristics of the required device, the copper foil layers surrounding the through-holes of the grounding parts and the copper foil layer 34 forming the reinforcing layer may be connected to each other.

중공 형성부(35, 36)를 이루는 동박층(32) 상에 형성되는 도금층(33) 역시 전형적인 PCB 제작 과정의 도금 공정을 통하여 형성될 수 있다. 이때 보강층을 이루는 동박층(34)은 도금이 되지 않도록 하기 위하여(왜냐하면, 단차를 형성해야 하므로) 도금 레지스트(plating resist)를 사용할 수 있다. 다만 대안적 실시예로서 PCB의 내부에 보강층을 위한 동박층을 형성하는 경우, 도금 레지스트를 사용하지 않아도 된다. The plating layer 33 formed on the copper foil layer 32 constituting the hollow parts 35 and 36 may also be formed through a plating process of a typical PCB manufacturing process. At this time, in order to prevent the copper foil layer 34 constituting the reinforcing layer from being plated (because a step must be formed), a plating resist may be used. However, in the case of forming a copper foil layer for a reinforcing layer inside the PCB as an alternative embodiment, it is not necessary to use a plating resist.

본 실시예와 같이 보강층을 이루는 동박층(34)이 PCB(30) 하부의 IDT 전극(20)에 대향하는 부분에 형성되더라도, 동박층(34)과 도금층(33)으로 이루어지는 중공 형성부(35, 36)보다 위에 형성되기 때문에, 동박층(34)이 IDT 전극(20)과 접촉되지 않고 중공 형성부(35, 36)가 접착제(45)에 의해 기판(10)과 접합될 수 있다. Even if the copper foil layer 34 constituting the reinforcing layer is formed in the portion facing the IDT electrode 20 under the PCB 30 as in the present embodiment, the hollow forming portion 35 made of the copper foil layer 34 and the plating layer 33 , 36), the copper foil layer 34 does not come into contact with the IDT electrode 20 and the hollow portions 35 and 36 can be bonded to the substrate 10 by the adhesive 45.

또한 보강층(34)과 중공 형성부(35, 36)의 높이는 요구되는 압력에 따라서 결정될 수 있다. 예를 들어 트랜스퍼 몰딩의 압력이 700psi인 경우, 보강층(34)의 두께는 3μm 이상, 중공 형성부(35, 36)의 두께는 7μm 이상으로 형성할 수 있다. 보강층(34)의 두께와 중공 형성부(35, 36)의 두께를 조절하는 것은, 전형적인 PCB 제작 공정에서 동박층과 도금층의 두께를 조절하는 것을 통하여 쉽게 달성할 수 있다. 요구되는 압력이 높을수록 보강층(34)의 두께를 두껍게 형성할 수 있으며, 보강층(34)은 PCB의 상면 및 하면, 상면 및 내부, 내부 및 하면, 나아가 상면, 하면 및 내부 모두 등 다양한 형태의 복수 개의 층으로 형성될 수 있다.Also, the heights of the reinforcing layer 34 and the hollow forming parts 35 and 36 may be determined according to the required pressure. For example, when the pressure of the transfer molding is 700 psi, the reinforcing layer 34 may have a thickness of 3 μm or more, and the hollow portions 35 and 36 may have a thickness of 7 μm or more. Adjusting the thickness of the reinforcing layer 34 and the thickness of the hollow portions 35 and 36 can be easily achieved by adjusting the thickness of the copper foil layer and the plating layer in a typical PCB manufacturing process. The higher the pressure required, the thicker the reinforcing layer 34 can be formed, and the reinforcing layer 34 is formed in various forms, such as the upper and lower surfaces, the upper and lower surfaces, the inner and lower surfaces, and furthermore, both the upper and lower surfaces and the inner surfaces of the PCB. It can be made up of two layers.

도 2a 및 2b는 도 1b에서 A-A'를 가로지는 평면도의 예들을 나타낸다. PCB(30)의 상면에서 관통홀(37)을 감싸는 동박층(32) 및 도금층(33)의 형상은 도 2a에 도시된 바와 같이 원형일 수도 있고, 도 2b에 도시된 바와 같이 사각형일 수도 있으며, 기타 다른 형상을 가질 수 있음은 물론이다. PCB(30)의 상면에서 접속 단자(40)의 형상은 동박층(32) 및 도금층(33)의 형상과 동일할 수 있다.2A and 2B show examples of plan views crossing line A-A' in FIG. 1B. The shapes of the copper foil layer 32 and the plating layer 33 surrounding the through hole 37 on the upper surface of the PCB 30 may be circular as shown in FIG. 2A or rectangular as shown in FIG. 2B, , and may have other shapes, of course. The shape of the connection terminal 40 on the upper surface of the PCB 30 may be the same as that of the copper foil layer 32 and the plating layer 33 .

도 3a 및 3b는 도 1b에서 B-B'를 가로지르는 평면도의 예들을 나타낸다. PCB(30)의 하면에서 중공 형성부(35, 36)는 관통홀(37)을 감싸는 내측 중공 형성부(35)와 내측 중공 형성부(35) 바깥쪽의 외측 중공 형성부(36)로 나누어질 수 있다. 내측 중공 형성부(35)와 외측 중공 형성부(36)는 전기적으로 분리되는 것이 바람직하다. 내측 중공 형성부(35)와 외측 중공 형성부(36)는 모두 동박층(32)과 도금층(33)으로 이루어지는 바, PCB(30)의 제작 공정에서 동시에 형성될 수 있다. 외측 중공 형성부(36)는 내측 중공 형성부(35)와 전기적으로 분리되어 디바이스의 최외곽에 형성되며, 내측 중공 형성부(35)와 함께 기판(10)에 접합된다. 3A and 3B show examples of plan views across line BB′ in FIG. 1B. On the lower surface of the PCB 30, the hollow forming portions 35 and 36 are divided into an inner hollow forming portion 35 surrounding the through hole 37 and an outer hollow forming portion 36 outside the inner hollow forming portion 35. can lose It is preferable that the inner hollow forming part 35 and the outer hollow forming part 36 are electrically separated. Both the inner hollow forming part 35 and the outer hollow forming part 36 are made of the copper foil layer 32 and the plating layer 33, and may be formed simultaneously in the manufacturing process of the PCB 30. The outer hollow forming part 36 is electrically separated from the inner hollow forming part 35 and formed at the outermost part of the device, and is bonded to the substrate 10 together with the inner hollow forming part 35 .

보강층(34)은 도 3a에 도시된 바와 같이 중공 형성부(35, 36)와 서로 분리되도록 형성될 수 있다. 이와 달리 보강층(34)은 도 3b에 도시된 바와 같이, 내측 중공 형성부(35)들 중 일부와 전기적으로 연결되도록 형성될 수도 있다. 즉, 도 3b는 앞서 설명한 바와 같이 특성을 개선하기 위하여 접지 부분의 관통홀들을 감싸는 동박층들을 보강층(34)을 통하여 전기적으로 연결한 형태이다. As shown in FIG. 3A, the reinforcing layer 34 may be formed to be separated from the hollow forming parts 35 and 36. Alternatively, as shown in FIG. 3B , the reinforcing layer 34 may be formed to be electrically connected to some of the inner hollow forming parts 35 . That is, FIG. 3B is a form in which the copper foil layers surrounding the through-holes of the ground portion are electrically connected through the reinforcing layer 34 to improve the characteristics as described above.

도 4는 본 발명의 일 실시예에 따라 도 1의 상기된 PCB(30)를 제작하는 공정을 나타낸다.Figure 4 shows a process of manufacturing the above-described PCB 30 of Figure 1 according to one embodiment of the present invention.

우선, PCB 기판(301)의 양면에 동박층(302, 303)이 도포된 PCB 원자재(300)를 준비한다(a).First, a PCB raw material 300 coated with copper foil layers 302 and 303 on both sides of a PCB substrate 301 is prepared (a).

다음으로, 요구되는 표면 탄성파 웨이퍼 레벨 패키지의 접속 전극(21)에 대응하는 위치에 관통홀(304)을 형성한다(b). 관통홀(304)은 예컨대 레이저 드릴로 가공할 수 있으며, 드릴링 후 스미어 제거(Desmear) 공정이 수행될 수 있다.Next, a through hole 304 is formed at a position corresponding to the required connection electrode 21 of the surface acoustic wave wafer level package (b). The through hole 304 may be processed by, for example, a laser drill, and a smear removal process may be performed after drilling.

다음으로, 관통홀(304)이 형성된 PCB 원자재(300)의 상면 및 하면에서 관통홀(304)의 주위를 포함하는 제1 부분(A) 및 PCB 원자재(300)의 하면에서 일부분이 IDT 전극(20)에 대향하는 제2 부분(B)의 동박층을 남겨두고 나머지 부분의 동박층을 제거한다(c). 구체적으로, 제1 부분(A) 및 제2 부분(B)에 포토레지스트(305)를 도포하고(c1), 에칭 공정을 통하여 제1 부분(A) 및 제2 부분(B) 이외의 부분의 동박층을 제거한 다음(c2), 포토레지스트(305)를 제거함으로써(c3), 제1 부분(A)의 동박층(320)과 제2 부분(B)의 동박층(340)을 형성한다. Next, a first part (A) including the periphery of the through hole 304 on the upper and lower surfaces of the PCB raw material 300 in which the through hole 304 is formed and a part on the lower surface of the PCB raw material 300 are IDT electrodes ( 20), leaving the copper foil layer of the second part (B) opposite to the remaining part (c). Specifically, the photoresist 305 is applied to the first part (A) and the second part (B) (c1), and the first part (A) and the second part (B) are removed through an etching process. After removing the copper foil layer (c2) and then removing the photoresist 305 (c3), the copper foil layer 320 of the first part (A) and the copper foil layer 340 of the second part (B) are formed.

다음으로, 제1 부분(A)과 제2 부분(B)이 단차를 가지도록 제1 부분(A)의 동박층(320)과 관통홀(304)의 내주면에 도금층을 형성한다(d). 구체적으로, 제2 부분(B)의 동박층(340)에 도금 레지스트(341)를 도포하고(d1), 도금 공정을 통하여 제1 부분(A)의 동박층(320)과 관통홀(304)의 내주면에 도금층(330)을 형성한 다음(d2), 도금 레지스트(341)를 제거한다(d3).Next, a plating layer is formed on the copper foil layer 320 of the first portion (A) and the inner circumferential surface of the through hole 304 so that the first portion (A) and the second portion (B) have a step (d). Specifically, the plating resist 341 is applied to the copper foil layer 340 of the second part (B) (d1), and the copper foil layer 320 of the first part (A) and the through hole 304 are formed through a plating process After forming the plating layer 330 on the inner circumferential surface of (d2), the plating resist 341 is removed (d3).

도 4의 (d3)를 참조하면, 위와 같은 (a) 내지 (d)의 공정을 통하여 도 1에 도시된 바와 같은 PCB(30)가 제작될 수 있다.Referring to (d3) of FIG. 4 , the PCB 30 as shown in FIG. 1 may be manufactured through the above processes (a) to (d).

도 5는 본 발명의 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 구조로서, 도 5a는 기판(10)과 PCB(30')가 접합되고 접속 단자(40)가 형성된 구조를, 도 5b는 기판(10)과 PCB(30')가 접합되고 접속 단자(40)가 형성되기 전의 구조를 나타낸다.5 is a structure of a surface acoustic wave wafer level package according to a second embodiment of the present invention. FIG. 5A shows a structure in which a substrate 10 and a PCB 30' are bonded and connection terminals 40 are formed. The structure before the board 10 and the PCB 30' are bonded and the connection terminal 40 is formed.

제2 실시예와 제1 실시예의 차이점은, 제1 실시예는 보강층이 PCB(30)의 하면에 형성되는 동박층(34)으로 이루어진 것이고, 제2 실시예는 보강층으로 동박층(34)에 더불어 PCB(30')의 내부에 형성되는 동박층(39)이 더 구비되는 것이다. 이러한 차이점 이외의 나머지 구조 및 기능은 도 1의 실시예에 관하여 설명한 바와 동일하므로, 중복되는 설명은 생략하기로 한다. The difference between the second embodiment and the first embodiment is that in the first embodiment, the reinforcing layer is made of the copper foil layer 34 formed on the lower surface of the PCB 30, and in the second embodiment, the reinforcing layer is formed on the copper foil layer 34. In addition, a copper foil layer 39 formed inside the PCB 30 'is further provided. Other than these differences, other structures and functions are the same as those described with respect to the embodiment of FIG. 1, so duplicate descriptions will be omitted.

본 발명의 제2 실시예는 PCB(30')의 내부에 형성되는 동박층(39)이 추가되므로, 제1 실시예에 비하여 내압 특성이 더욱 강화된다. PCB(30') 내부에 형성되는 동박층(39)은 PCB(30') 하면의 동박층(34)과 마찬가지로 일부분이 IDT 전극(20)에 대향하도록 형성된다. 그리고 도시된 바와 같이 PCB(30') 내부의 동박층(39)은 PCB(30') 하면의 동박층(34)보다 더 넓게 형성될 수 있다. In the second embodiment of the present invention, since the copper foil layer 39 formed inside the PCB 30' is added, the withstand voltage characteristics are further strengthened compared to the first embodiment. The copper foil layer 39 formed inside the PCB 30' is formed such that a portion of the copper foil layer 39 faces the IDT electrode 20, like the copper foil layer 34 on the lower surface of the PCB 30'. And, as shown, the copper foil layer 39 inside the PCB 30' may be formed wider than the copper foil layer 34 on the lower surface of the PCB 30'.

도 6은 본 발명의 일 실시예에 따라 도 5의 상기된 PCB(30')를 제작하는 공정을 나타낸다. 도 6의 실시예와 도 4의 실시예의 차이점은, 도 4의 실시예는 공정 a에서 PCB 기판(302)의 양면에 동박층(302, 303)이 도포된 PCB 원자재(300)를 준비하는 것이고, 도 6의 실시예는 공정 a에서 PCB 기판(301)의 양면에 동박층(302, 303)이 도포될 뿐만 아니라 PCB 기판(301)의 내부의 일부분에 동박층(390)이 삽입된 PCB(300')를 제작하여 준비하는 것이다. 이러한 차이점 이외의 나머지 공정은 도 4의 실시예에 관하여 설명한 바와 동일하므로, 중복되는 설명은 생략하기로 한다. FIG. 6 shows a process of manufacturing the PCB 30' described above in FIG. 5 according to one embodiment of the present invention. The difference between the embodiment of FIG. 6 and the embodiment of FIG. 4 is that the embodiment of FIG. 4 prepares the PCB raw material 300 coated with copper foil layers 302 and 303 on both sides of the PCB substrate 302 in step a. In the embodiment of FIG. 6, in process a, copper foil layers 302 and 303 are applied to both sides of the PCB substrate 301, as well as a PCB in which the copper foil layer 390 is inserted into a part of the inside of the PCB substrate 301 ( 300') is produced and prepared. Other than these differences, other processes are the same as those described in the embodiment of FIG. 4, so duplicate descriptions will be omitted.

도 7은 본 발명의 일 실시예에 따라 도 6의 상기된 PCB(300')를 제작하는 공정을 나타낸다.FIG. 7 shows a process of manufacturing the PCB 300' described above in FIG. 6 according to an embodiment of the present invention.

우선, 일면에만 동박층(411)이 도포된 제1 PCB 원자재(410) 및 양면에 동박층(421, 422)이 도포된 제2 PCB 원자재(420)를 준비한다(a1). First, a first PCB raw material 410 coated with a copper foil layer 411 on only one surface and a second PCB raw material 420 coated with copper foil layers 421 and 422 on both surfaces are prepared (a1).

다음으로, 제2 PCB 원자재(420)의 일면의 동박층(421)에서 동박층(39)에 해당하는 부분(423)을 남겨두고 나머지 부분의 동박층을 제거한다(a2). 이 공정은 전형적인 PCB 제조 과정에서의 포토레지스트 도포, 에칭, 포토레지스트 제거 공정을 통하여 이루어질 수 있다.Next, a portion 423 corresponding to the copper foil layer 39 is left in the copper foil layer 421 on one side of the second PCB raw material 420, and the remaining portion of the copper foil layer is removed (a2). This process may be performed through photoresist coating, etching, and photoresist removal processes in a typical PCB manufacturing process.

다음으로, 제1 PCB 원자재(410)의 동박층(411)이 도포되지 않은 면과 제2 PCB 원자재(420)의 동박층이 제거된 면이 맞닿도록 하여 제1 PCB 원자재(410)와 제2 PCB 원자재(420)를 적층 및 압착한다(a3).Next, the copper foil layer 411 of the first PCB raw material 410 is not coated and the copper foil layer of the second PCB raw material 420 is removed so that the first PCB raw material 410 and the second The PCB raw material 420 is laminated and compressed (a3).

위와 같은 공정을 통하여 도 6의 (a)와 같은 PCB(300')가 제작될 수 있다(a4).Through the above process, the PCB 300' as shown in (a) of FIG. 6 can be manufactured (a4).

도 8은 본 발명의 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 구조로서, 도 8a는 기판(10)과 PCB(30'')가 접합되고 접속 단자(40)가 형성된 구조를, 도 5b는 기판(10)과 PCB(30'')가 접합되고 접속 단자(40)가 형성되기 전의 구조를 나타낸다.8 is a structure of a surface acoustic wave wafer level package according to a third embodiment of the present invention. FIG. 8A shows a structure in which a substrate 10 and a PCB 30'' are bonded and a connection terminal 40 is formed, and FIG. 5B represents a structure before the board 10 and the PCB 30'' are bonded and the connection terminal 40 is formed.

제3 실시예와 제1 및 제2 실시예의 차이점은, 제1 실시예는 보강층으로 PCB(30)의 하면에 형성되는 동박층(34)만이 구비되는 것이고, 제2 실시예는 보강층으로 PCB(30')의 하면에 형성되는 동박층(34)과 PCB(30')의 내부에 형성되는 동박층(39)이 모두 구비되는 것이며, 제3 실시예는 보강층으로 PCB(30'')의 내부에 형성되는 동박층(39)만 구비되는 것이다. 이러한 차이점 이외의 나머지 구조 및 기능은 제1 및 제2 실시예에 관하여 설명한 바와 동일하므로, 중복되는 설명은 생략하기로 한다. The difference between the third embodiment and the first and second embodiments is that in the first embodiment, only the copper foil layer 34 formed on the lower surface of the PCB 30 is provided as a reinforcing layer, and in the second embodiment, the PCB ( The copper foil layer 34 formed on the lower surface of 30') and the copper foil layer 39 formed inside the PCB 30' are all provided, and the third embodiment is a reinforcing layer on the inside of the PCB 30''. Only the copper foil layer 39 formed on is provided. Other than these differences, other structures and functions are the same as those described in the first and second embodiments, and therefore, duplicate descriptions will be omitted.

도 9는 본 발명의 일 실시예에 따라 도 8의 상기된 PCB(30'')를 제작하는 공정을 나타낸다. FIG. 9 shows a process for manufacturing the above-described PCB 30 ″ of FIG. 8 according to one embodiment of the present invention.

우선, 도 6과 마찬가지로 PCB 기판(301)의 양면에 동박층(302, 303)이 도포될 뿐만 아니라 PCB 기판(301)의 내부의 일부분에 동박층(390)이 삽입된 PCB(300')를 제작하여 준비한다.First, as in FIG. 6, the PCB 300' is coated with the copper foil layers 302 and 303 on both sides of the PCB substrate 301 and the copper foil layer 390 is inserted into a part of the inside of the PCB substrate 301. make and prepare

다음으로, 요구되는 표면 탄성파 웨이퍼 레벨 패키지의 접속 전극(21)에 대응하는 위치에 관통홀(304)을 형성한다(b). Next, a through hole 304 is formed at a position corresponding to the required connection electrode 21 of the surface acoustic wave wafer level package (b).

다음으로, 관통홀(304)이 형성된 PCB(300')의 상면 및 하면에서 관통홀(304)의 주위를 포함하는 제1 부분(A)의 동박층을 남겨두고 나머지 부분의 동박층을 제거한다(c). 구체적으로, 제1 부분(A)에 포토레지스트(305)를 도포하고(c1), 에칭 공정을 통하여 제1 부분(A) 이외의 부분의 동박층을 제거한 다음(c2), 포토레지스트(305)를 제거함으로써(c3), 제1 부분(A)의 동박층(320)을 형성한다. Next, the copper foil layer of the first part (A) including the periphery of the through hole 304 is left on the upper and lower surfaces of the PCB 300' where the through hole 304 is formed, and the copper foil layer of the remaining part is removed. (c). Specifically, the photoresist 305 is applied to the first portion (A) (c1), the copper foil layer is removed from the portion other than the first portion (A) through an etching process (c2), and then the photoresist 305 By removing (c3), the copper foil layer 320 of the first portion (A) is formed.

다음으로, 도금 공정을 통하여 제1 부분(A)의 동박층(320)과 관통홀(304)의 내주면에 도금층(330)을 형성한다(d). Next, a plating layer 330 is formed on the copper foil layer 320 of the first portion (A) and the inner circumferential surface of the through hole 304 through a plating process (d).

상기된 본 발명의 실시예들에 의하면, PCB 및 PCB의 IDT 전극에 대향하는 부분에 형성된 동박층이 고압을 견딜 수 있도록 강성을 제공하며, PCB의 관통홀 주변에 형성된 동박층과 도금층의 이중 층이 중공을 형성하는 역할을 수행한다. According to the embodiments of the present invention described above, the copper foil layer formed on the PCB and the portion of the PCB facing the IDT electrode provides rigidity to withstand high pressure, and the double layer of the copper foil layer and the plating layer formed around the through hole of the PCB It plays a role in forming this hollow.

따라서 본 발명의 실시예들에 따른 표면 탄성파 웨이퍼 레벨 패키지는 내압 특성을 만족시키면서 가공이 간단하고 제작 비용이 절감되며, 중공 형성이 용이하고 제조공수가 적어서 수율이 높고 신뢰성이 향상되는 등의 장점을 가진다.Therefore, the surface acoustic wave wafer-level package according to the embodiments of the present invention has advantages such as simple processing, reduced manufacturing cost, high yield and improved reliability due to easy hollow formation and low manufacturing man-hours while satisfying the withstand voltage characteristics. .

나아가, PCB에 형성되는 동박층은 보강층의 역할 또는 중공을 형성하는 역할과 더불어 인덕터 등의 임피던스 회로로 활용될 수도 있고, 접지와 전기적으로 연결하는 수단으로 활용될 수 있는 장점이 있다.Furthermore, the copper foil layer formed on the PCB has the advantage of being used as an impedance circuit such as an inductor, in addition to serving as a reinforcing layer or forming a hollow, or as a means of electrically connecting to the ground.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been looked at with respect to its preferred embodiments. Those skilled in the art to which the present invention pertains will be able to understand that the present invention can be implemented in a modified form without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered from an illustrative rather than a limiting point of view. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the equivalent scope will be construed as being included in the present invention.

Claims (17)

기판;
상기 기판 상에 형성된 IDT(interdigital transducer) 전극;
상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되는 접속 전극;
상기 접속 전극에 대응하는 위치에 관통홀이 형성되고, 상기 IDT 전극을 수용하도록 중공을 형성하면서 하면의 일부가 상기 기판과 접합하는 PCB; 및
상기 관통홀을 통하여 상기 접속 전극과 전기적으로 연결되는 접속 단자를 포함하고,
상기 PCB는,
하면의 상기 관통홀 주위에 상기 IDT 전극에 대향하는 부분과 단차를 가지면서 상기 기판과 접합됨으로써 상기 중공을 형성하는 중공 형성부; 및
적어도 일부분이 상기 IDT 전극과 대향하도록 배치되어 보강 부재 역할을 하는 보강층을 구비하고,
상기 보강층은, 상기 PCB의 하면에 형성되는 동박층으로 이루어지고,
상기 중공 형성부는, 상기 관통홀 주위에 형성되는 동박층 및 상기 동박층에 형성되는 도금층으로 이루어지고,
상기 중공 형성부의 두께가 상기 보강층의 두께보다 두껍게 형성되어, 상기 PCB의 하면에 상기 IDT 전극을 수용할 수 있는 상기 중공을 형성하는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지.Board;
an interdigital transducer (IDT) electrode formed on the substrate;
a connection electrode formed on the substrate and electrically connected to the IDT electrode;
a PCB having through-holes formed at positions corresponding to the connection electrodes and forming a hollow to accommodate the IDT electrodes and bonding a part of the lower surface to the substrate; and
A connection terminal electrically connected to the connection electrode through the through hole;
The PCB,
a hollow forming unit formed around the through hole on a lower surface of the through hole by being bonded to the substrate while having a step difference with a portion facing the IDT electrode; and
At least a portion of a reinforcing layer disposed to face the IDT electrode and serving as a reinforcing member;
The reinforcing layer is made of a copper foil layer formed on the lower surface of the PCB,
The hollow forming part is made of a copper foil layer formed around the through hole and a plating layer formed on the copper foil layer,
The surface acoustic wave wafer level package of claim 1 , wherein a thickness of the hollow portion is thicker than a thickness of the reinforcing layer to form the hollow to accommodate the IDT electrode on the lower surface of the PCB. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서, 상기 보강층은,
상기 PCB의 내부에 추가적인 동박층이 형성된 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지.The method of claim 1, wherein the reinforcing layer,
A surface acoustic wave wafer level package, characterized in that an additional copper foil layer is formed inside the PCB. 제1항의 상기 PCB를 포함하는 표면 탄성파 웨이퍼 레벨 패키지의 제작 방법으로서,
(a) 양면에 동박층이 도포된 PCB 원자재를 준비하는 단계;
(b) 상기 표면 탄성파 웨이퍼 레벨 패키지의 접속 전극에 대응하는 위치에 관통홀을 형성하는 단계;
(c) 상면 및 하면에서 상기 관통홀의 주위를 포함하는 제1 부분 및 하면에서 적어도 일부분이 상기 IDT 전극에 대향하는 제2 부분의 동박층을 남겨두고 나머지 부분의 동박층을 제거하는 단계; 및
(d) 상기 제1 부분의 동박층과 상기 관통홀의 내주면에 도금층을 형성하는 단계를 포함하고,
상기 (c) 단계는,
상기 제1 부분 및 상기 제2 부분에 포토레지스트를 도포하는 단계;
에칭 공정을 통하여 상기 제1 부분 및 상기 제2 부분 이외의 부분의 동박층을 제거하는 단계; 및
상기 포토레지스트를 제거하는 단계를 포함하고,
상기 (d) 단계는,
상기 제2 부분의 동박층에 도금 레지스트를 도포하는 단계;
도금 공정을 통하여 상기 제1 부분의 동박층과 상기 관통홀의 내주면에 도금층을 형성하는 단계; 및
상기 도금레지스트를 제거하여 상기 PCB를 형성하는 단계를 포함하는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지의 제작 방법.
A method of manufacturing a surface acoustic wave wafer level package including the PCB of claim 1,
(a) preparing PCB raw materials coated with copper foil layers on both sides;
(b) forming a through hole at a position corresponding to a connection electrode of the surface acoustic wave wafer level package;
(c) removing the remaining portion of the copper foil layer, leaving the first portion including the periphery of the through hole on the upper and lower surfaces and the second portion of the lower surface, the copper foil layer of which at least a portion faces the IDT electrode; and
(d) forming a plating layer on the copper foil layer of the first portion and the inner circumferential surface of the through hole;
In step (c),
applying photoresist to the first portion and the second portion;
removing portions of the copper foil layer other than the first portion and the second portion through an etching process; and
Including the step of removing the photoresist,
In step (d),
applying a plating resist to the copper foil layer of the second part;
forming a plating layer on the copper foil layer of the first part and the inner circumferential surface of the through hole through a plating process; and
The manufacturing method of the surface acoustic wave wafer level package comprising the step of forming the PCB by removing the plating resist.
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