KR102548836B1 - Display apparatus - Google Patents

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Abstract

표시 장치는 표시 장치는 화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인, 상기 화소의 장변 길이 방향으로 연장되고 화소 행의 제1 측에 배치된 제1 측 게이트 라인, 상기 화소의 장변 길이 방향으로 연장되고 상기 화소 행의 제2 측에 배치된 제2 측 게이트 라인, 상기 화소 행에 포함되고 상기 제1 측 게이트 라인에 연결된 제1 측 화소 및 상기 화소 행에 포함되고 상기 제2 측 게이트 라인에 연결된 제2 측 화소를 포함하고, 인접한 2개의 화소 열들에 포함된 제1 측 화소는 상기 단변 길이 방향으로 지그 재그 형태로 배열된다. 이에 따라, 상기 데이터 라인의 절감하는 화소 구조에서, 무빙 줄 얼룩을 개선할 수 있고, 또한, 킥백 전압에 의한 화질 불량을 개선할 수 있다. The display device includes a data line extending in a length direction of a short side of a pixel and transmitting a data voltage to pixels of at least two adjacent pixel columns, a data line extending in a length direction of a long side of the pixel and disposed on a first side of a pixel row. a first-side gate line extending in the length direction of the long side of the pixel and disposed on the second side of the pixel row; a first-side pixel included in the pixel row and connected to the first-side gate line; and second-side pixels included in the pixel row and connected to the second-side gate line, wherein first-side pixels included in two adjacent pixel columns are arranged in a zigzag shape in the short-side length direction. Accordingly, in the pixel structure that reduces the data line, it is possible to improve the unevenness of the moving line and also to improve the quality defect due to the kickback voltage.

Description

표시 장치{DISPLAY APPARATUS}Display device {DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시키기 위한 표시 장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device for improving display quality.

일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널, 상기 액정 표시 패널의 하측에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리 및 상기 액정 표시 패널을 구동하는 구동 회로를 포함한다. In general, liquid crystal display devices have advantages of thin thickness, light weight, and low power consumption, and are mainly used in monitors, laptop computers, mobile phones, and the like. Such a liquid crystal display includes a liquid crystal display panel displaying an image using light transmittance of liquid crystal, a backlight assembly disposed under the liquid crystal display panel to provide light to the liquid crystal display panel, and a driving circuit for driving the liquid crystal display panel. includes

상기 액정 표시 패널은 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소 전극 및 스토리지 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 상기 액정 표시 패널의 화소는 액정 커패시터 및 스토리지 커패시터를 포함한다. 상기 액정 커패시터는 상기 화소 전극, 상기 액정층 및 상기 공통 전극에 의해 정의된다. 상기 스토리지 커패시터는 상기 화소 전극 및 상기 화소 전극과 중첩하는 상기 스토리지 전극에 의해 정의될 수 있다. 상기 액정 커패시터는 상기 데이터 전압의 충전에 의해 계조를 표시하고, 상기 스토리지 커패시터는 상기 데이터 전압의 충전을 1 프레임 동안 유지한다. The liquid crystal display panel includes an array substrate having gate lines, data lines, thin film transistors, pixel electrodes and storage electrodes, a counter substrate facing the array substrate and having a common electrode, and a liquid crystal interposed between the array substrate and the counter substrate. contains a layer A pixel of the liquid crystal display panel includes a liquid crystal capacitor and a storage capacitor. The liquid crystal capacitor is defined by the pixel electrode, the liquid crystal layer and the common electrode. The storage capacitor may be defined by the pixel electrode and the storage electrode overlapping the pixel electrode. The liquid crystal capacitor displays a gray scale by charging the data voltage, and the storage capacitor maintains the charging of the data voltage for one frame.

상기 액정 표시 패널은 DC 잔상을 개선하기 위해 프레임 단위로 상기데이터 전압의 극성을 반전 구동한다. 상기 반전 구동은 도트 단위 및 프레임 단위로 반전 구동한다. 상기 반전 구동 방식에 따라서 연속하는 프레임 동안 극성이 수직 라인 단위로 동일하게 배열되는 경우 무빙(Moving) 줄 얼룩과 같은 표시 불량이 발생할 수 있다. 또한, 킥백 전압 편차에 의한 휘도 차이로 표시 불량이 발생할 수 있다. The liquid crystal display panel inverts the polarity of the data voltage on a frame-by-frame basis to improve DC afterimage. The inversion driving is performed in dot-by-dot and frame-by-frame inversion driving. According to the inversion driving method, when polarities are equally arranged in vertical line units during successive frames, display defects such as moving line stains may occur. In addition, a display defect may occur due to a luminance difference due to a kickback voltage deviation.

본 발명의 일 목적은 표시 품질을 개선하기 위한 표시 장치를 제공하는 것이다. One object of the present invention is to provide a display device for improving display quality.

상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 표시 장치는 화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인, 상기 화소의 장변 길이 방향으로 연장되고 화소 행의 제1 측에 배치된 제1 측 게이트 라인, 상기 화소의 장변 길이 방향으로 연장되고 상기 화소 행의 제2 측에 배치된 제2 측 게이트 라인, 상기 화소 행에 포함되고 상기 제1 측 게이트 라인에 연결된 제1 측 화소 및 상기 화소 행에 포함되고 상기 제2 측 게이트 라인에 연결된 제2 측 화소를 포함하고, 인접한 2개의 화소 열들에 포함된 제1 측 화소는 상기 단변 길이 방향으로 지그 재그 형태로 배열된다. In order to achieve the above object, a display device according to an exemplary embodiment of the present invention includes a data line extending in a length direction of a short side of a pixel and transmitting a data voltage to pixels of at least two adjacent pixel columns, and a length direction of a long side of the pixel. a first-side gate line extending to and disposed on a first side of the pixel row, a second-side gate line extending in a long side length direction of the pixel and disposed on a second side of the pixel row, and included in the pixel row; A first-side pixel including a first-side pixel connected to a first-side gate line and a second-side pixel included in the pixel row and connected to the second-side gate line, wherein a first-side pixel included in two adjacent pixel columns has the short side length arranged in a zig-zag pattern.

일 실시예에서, 인접한 제1 데이터 라인 및 제2 데이터 라인 사이에 배열되고 제1 화소 행에 포함된 제1 화소 및 제2 화소를 더 포함하고, 상기 제1 화소는 해당하는 데이터 라인에 연결된 제1 데이터 연결 라인을 포함하고, 상기 제2 화소는 해당하는 데이터 라인에 연결된 제2 데이터 연결 라인을 포함하고, 상기 제2 데이터 연결 라인은 상기 제1 데이터 연결 라인과 동일한 길이를 가질 수 있다. In one embodiment, a first pixel and a second pixel are arranged between adjacent first data lines and second data lines and included in a first pixel row, wherein the first pixel is connected to a corresponding data line. 1 data connection line, the second pixel may include a second data connection line connected to the corresponding data line, and the second data connection line may have the same length as the first data connection line.

일 실시예에서, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배열되고 상기 제1 화소 행과 인접한 제2 화소 행에 포함된 제3 화소 및 제4 화소를 더 포함하고, 상기 제1 화소는 상기 제1 데이터 라인에 연결된 제1 데이터 연결 라인과 연결되고, 상기 제2 화소는 상기 제1 데이터 라인에 연결된 제2 데이터 라인과 연결되고, 상기 제3 화소는 상기 제2 데이터 라인에 연결된 제3 데이터 연결 라인과 연결되고, 상기 제4 화소는 상기 제2 데이터 라인에 연결된 제4 연결 라인과 연결될 수 있다.In an embodiment, the method further includes a third pixel and a fourth pixel arranged between the first data line and the second data line and included in a second pixel row adjacent to the first pixel row, Is connected to a first data connection line connected to the first data line, the second pixel is connected to a second data line connected to the first data line, and the third pixel is connected to a second data line. 3 data connection line, and the fourth pixel may be connected to a fourth connection line connected to the second data line.

일 실시예에서, 상기 제1, 제2, 제3 및 제4 데이터 연결 라인은 서로 동일한 길이를 가질 수 있다.In one embodiment, the first, second, third and fourth data connection lines may have the same length as each other.

일 실시예에서, 상기 제1 및 제3 화소들은 제1 화소 열에 포함되고, 상기 제2 및 제4 화소들은 제2 화소 열에 포함되고, 상기 제1, 제2, 제3 및 제4 화소들 각각에 포함된 제1, 제2, 제3 및 제4 트랜지스터들은 상기 제1 및 제2 화소 열들의 경계 영역에 배열될 수 있다. In an exemplary embodiment, the first and third pixels are included in a first pixel column, the second and fourth pixels are included in a second pixel column, and each of the first, second, third, and fourth pixels is included. The first, second, third, and fourth transistors included in may be arranged in a boundary region between the first and second pixel columns.

일 실시예에서, 상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고, 상기 복수의 화소들에 충전된 데이터 전압들은 2 by 1 의 극성 반전 패턴을 가질 수 있다. In an embodiment, the first data line and the second data line may receive data voltages of different polarities, and the data voltages charged in the plurality of pixels may have a 2 by 1 polarity inversion pattern.

일 실시예에서, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배열되고 상기 제1 화소 행과 인접한 제2 화소 행에 포함된 제3 화소 및 제4 화소를 더 포함하고, 상기 제1 화소는 상기 제1 데이터 라인에 연결된 제1 데이터 연결 라인과 연결되고, 상기 제2 화소는 상기 제2 데이터 라인에 연결된 제2 데이터 라인과 연결되고, 상기 제3 화소는 상기 제2 데이터 라인에 연결된 제3 데이터 연결 라인과 연결되고, 상기 제4 화소는 상기 제1 데이터 라인에 연결된 제4 연결 라인과 연결될 수 있다. In an embodiment, the method further includes a third pixel and a fourth pixel arranged between the first data line and the second data line and included in a second pixel row adjacent to the first pixel row, Is connected to a first data connection line connected to the first data line, the second pixel is connected to a second data line connected to the second data line, and the third pixel is connected to the second data line. 3 data connection line, and the fourth pixel may be connected to a fourth connection line connected to the first data line.

일 실시예에서, 상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고, 상기 복수의 화소들에 충전된 데이터 전압들은 1 by 1 의 극성 반전 패턴을 가질 수 있다. In one embodiment, the first data line and the second data line may receive data voltages of different polarities, and the data voltages charged in the plurality of pixels may have a 1 by 1 polarity inversion pattern.

일 실시예에서, 인접한 제1 데이터 라인 및 제2 데이터 라인 사이에 배열된 제1 화소, 제2 화소, 제3 화소 및 제4 화소를 더 포함하고, 상기 제1 및 제2 화소들은 제1 화소 행에 포함되고, 상기 제3 및 제4 화소들은 상기 제1 화소 행과 인접한 제2 화소 행에 포함되고, 상기 제1 화소는 상기 제1 데이터 라인과 제2 측 게이트 라인에 연결되고, 상기 제2 화소는 상기 제2 데이터 라인과 제1 게이트 라인에 연결되고, 상기 제3 화소는 상기 제1 데이터 라인과 제1 측 데이터 라인에 연결되고, 상기 제4 화소는 상기 제2 데이터 라인과 제2 측 데이터 라인에 연결될 수 있다.In an embodiment, a first pixel, a second pixel, a third pixel, and a fourth pixel are arranged between adjacent first data lines and second data lines, wherein the first and second pixels are the first pixels. row, the third and fourth pixels are included in a second pixel row adjacent to the first pixel row, the first pixel is connected to the first data line and a second-side gate line, The second pixel is connected to the second data line and the first gate line, the third pixel is connected to the first data line and the first side data line, and the fourth pixel is connected to the second data line and the second data line. It may be connected to the side data line.

일 실시예에서, 상기 데이터 라인은 1 수평 라인 단위로 서로 다른 극성의 데이터 전압을 수신하고 상기 복수의 화소들에 충전된 데이터 전압들은 2 by 1 의 극성 반전 패턴을 가질 수 있다. In an embodiment, the data line may receive data voltages of different polarities in units of one horizontal line, and the data voltages charged in the plurality of pixels may have a 2 by 1 polarity inversion pattern.

상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 표시 장치는 복수의 화소 행들과 복수의 화소 열들로 배열된 복수의 화소들, 화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인, 상기 화소의 장변 길이 방향으로 연장되고 제1 화소 행의 일 측에 배치되어 제1 화소 행의 제1 화소와 연결된 제1 게이트 라인, 상기 화소의 장변 길이 방향으로 연장되고 상기 제1 화소 행의 일 측에 상기 제1 게이트 라인과 인접하게 배치되어 상기 제1 화소 행의 제2 화소와 연결된 제2 게이트 라인을 포함한다. In order to achieve the above object, a display device according to an exemplary embodiment of the present invention includes a plurality of pixels arranged in a plurality of pixel rows and a plurality of pixel columns, extending in a length direction of a short side of the pixels, and having at least two adjacent pixel columns. A data line for transmitting data voltages to pixels, a first gate line extending in the direction of the long side of the pixels and disposed on one side of the first pixel row and connected to the first pixel of the first pixel row, the length of the long side of the pixels and a second gate line extending in the direction and disposed adjacent to the first gate line at one side of the first pixel row and connected to a second pixel of the first pixel row.

일 실시예에서, 상기 제1 화소 행과 인접한 제2 화소 행에 포함되고 상기 제2 화소 행의 상기 일 측에 배치된 제3 게이트 라인에 연결된 제3 화소 및 상기 제2 화소 행에 포함되고 상기 제2 화소 행의 일 측에 상기 제3 게이트 라인과 인접하게 배치된 제4 게이트 라인에 연결된 제4 화소를 더 포함하고, 상기 제1 화소는 제1 데이터 라인과 상기 제1 게이트 라인에 연결되고, 상기 제2 화소는 상기 제1 데이터 라인과 상기 제2 게이트 라인에 연결되고, 상기 제3 화소는 제2 데이터 라인과 상기 제4 게이트 라인에 연결되고, 상기 제4 화소는 상기 제2 데이터 라인과 상기 제3 게이트 라인에 연결될 수 있다. In an embodiment, a third pixel included in a second pixel row adjacent to the first pixel row and connected to a third gate line disposed on the one side of the second pixel row and included in the second pixel row, A fourth pixel connected to a fourth gate line disposed adjacent to the third gate line on one side of the second pixel row, wherein the first pixel is connected to a first data line and the first gate line; , the second pixel is connected to the first data line and the second gate line, the third pixel is connected to a second data line and the fourth gate line, and the fourth pixel is connected to the second data line and may be connected to the third gate line.

일 실시예에서, 상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고, 상기 복수의 화소들에 충전된 데이터 전압들은 2 by 1 의 극성 반전 패턴을 가질 수 있다.In an embodiment, the first data line and the second data line may receive data voltages of different polarities, and the data voltages charged in the plurality of pixels may have a 2 by 1 polarity inversion pattern.

상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 표시 장치는 복수의 화소 행들과 복수의 화소 열들로 배열되고, 레드 화소, 그린 화소 및 블루 화소를 포함하는 복수의 화소들, 화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인, 상기 화소의 장변 길이 방향으로 연장되고 화소 행의 제1 측에 배치된 제1 측 게이트 라인 및 상기 화소의 장변 길이 방향으로 연장되고 상기 화소 행의 제2 측에 배치된 제2 측 게이트 라인을 포함하고, 복수의 레드 화소들은 해당하는 제1 측 게이트 라인에 연결되고, 복수의 그린 화소들은 해당하는 제2 측 게이트 라인에 연결된다. In order to achieve the above object, a display device according to an exemplary embodiment of the present invention includes a plurality of pixels arranged in a plurality of pixel rows and a plurality of pixel columns, including a red pixel, a green pixel, and a blue pixel, and a short side length of the pixels. a data line extending in a direction and transmitting a data voltage to pixels of at least two adjacent pixel columns; a first-side gate line extending in a length direction of a long side of the pixel and disposed on a first side of a pixel row; and a second-side gate line extending in a longitudinal direction and disposed on a second side of the pixel row, a plurality of red pixels connected to the corresponding first-side gate line, and a plurality of green pixels connected to the corresponding second-side gate line; connected to the side gate line.

일 실시예에서, 상기 레드 및 그린 화소들은 동일 화소 행내에서 교대로 배열될 수 있다. In one embodiment, the red and green pixels may be alternately arranged within the same pixel row.

일 실시예에서, 상기 제1 측 게이트 라인이 상기 제2 측 게이트 라인 보다 먼저 구동될 수 있다. In one embodiment, the first-side gate line may be driven before the second-side gate line.

일 실시예에서, 복수의 블루 화소들은 해당하는 제1 측 게이트 라인 및 제2 측 게이트 라인에 교대로 연결될 수 있다. In one embodiment, a plurality of blue pixels may be alternately connected to corresponding first-side gate lines and second-side gate lines.

일 실시예에서, 인접한 제1 데이터 라인과 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고, 상기 복수의 화소들에 충전된 데이터 전압들은 2 by 1 의 극성 반전 패턴을 가질 수 있다. In an embodiment, adjacent first data lines and second data lines may receive data voltages of different polarities, and the data voltages charged in the plurality of pixels may have a 2 by 1 polarity inversion pattern.

상기와 같은 본 발명의 실시예들에 따르면 데이터 라인의 절감 구조를 갖는 표시 장치에서, 무빙(moving) 줄 얼룩을 개선할 수 있고, 또한, 킥백(kickback) 전압에 의한 화질 불량을 개선할 수 있다.According to the embodiments of the present invention as described above, in a display device having a data line saving structure, it is possible to improve a moving line stain and also to improve a quality defect due to a kickback voltage. .

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.
도 3은 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.
도 4는 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.
도 5는 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.
도 6은 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.
도 7은 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.1 is a plan view of a display device according to an exemplary embodiment of the present invention.
2 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.
3 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.
4 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.
5 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.
6 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.
7 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and redundant descriptions of the same components are omitted.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.

도 1 및 도 2를 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 컨트롤러(200), 데이터 구동부(300) 및 게이트 구동부(400)를 포함한다. Referring to FIGS. 1 and 2 , the display device includes a display panel 100 , a timing controller 200 , a data driver 300 and a gate driver 400 .

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. The display panel 100 includes a display area DA and a peripheral area PA surrounding the display area DA.

상기 표시 영역(DA)은 복수의 화소들(P)을 포함하고, 상기 복수의 화소들(P)은 복수의 화소 행들(PR)과 복수의 화소 열들(PC)을 포함하는 매트릭스 형태로 배열될 수 있다. 상기 복수의 화소들(P)은 복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)과 연결된다. The display area DA includes a plurality of pixels P, and the plurality of pixels P are arranged in a matrix form including a plurality of pixel rows PR and a plurality of pixel columns PC. can The plurality of pixels P are connected to a plurality of data lines DL and a plurality of gate lines GL.

상기 복수의 데이터 라인들(DL)은 화소(P)의 단변 길이 방향(D1)으로 연장되고, 상기 화소(P)의 장변 길이 방향(D2)으로 배열된다. 상기 복수의 게이트 라인들(GL)은 상기 화소(P)의 장변 길이 방향(D2)으로 연장되고, 상기 화소(P)의 단변 길이 방향(D1)으로 배열된다. The plurality of data lines DL extend in the length direction D1 of the short side of the pixel P and are arranged in the length direction D2 of the long side of the pixel P. The plurality of gate lines GL extend in the length direction D2 of the long side of the pixel P and are arranged in the length direction D1 of the short side of the pixel P.

인접한 적어도 2개의 화소 열들에 포함된 복수의 화소들은 하나의 데이터 라인을 통해 데이터 전압을 수신한다. 하나의 화소 행에 포함된 복수의 화소들은 인접한 두 개의 게이트 라인을 통해 게이트 신호를 수신한다. A plurality of pixels included in at least two adjacent pixel columns receive a data voltage through one data line. A plurality of pixels included in one pixel row receive gate signals through two adjacent gate lines.

상기 타이밍 컨트롤러(200)는 인쇄회로기판(201)에 실장되고, 상기 표시 장치의 전반적인 구동을 제어한다. 예를 들면, 상기 타이밍 컨트롤러(200)는 상기 데이터 구동부(300)의 구동을 제어하기 위한 데이터 제어 신호를 생성하여 상기 데이터 구동부(300)에 제공하고, 상기 게이트 구동부(400)의 구동을 제어하기 위한 게이트 제어 신호를 생성하여 상기 게이트 구동부(400)에 제공한다. The timing controller 200 is mounted on the printed circuit board 201 and controls overall driving of the display device. For example, the timing controller 200 generates and provides a data control signal for controlling driving of the data driver 300 to the data driver 300, and controls driving of the gate driver 400. A gate control signal is generated and provided to the gate driver 400.

상기 데이터 구동부(300)는 연성회로기판(301)에 실장되고, 상기 연성회로기판(301)은 상기 타이밍 컨트롤러(200)가 실장된 상기 인쇄회로기판(201)과 상기 표시 패널(100)을 연결한다. 상기 데이터 구동부(300)는 영상 데이터를 기준 전압 대비 제1 극성(예컨대, 정극성(+)) 또는 제2 극성(예컨대, 부극성(-))의 데이터 전압으로 변환하고, 상기 데이터 전압을 출력한다. The data driver 300 is mounted on a flexible circuit board 301, and the flexible circuit board 301 connects the printed circuit board 201 on which the timing controller 200 is mounted and the display panel 100. do. The data driver 300 converts image data into a data voltage of a first polarity (eg, positive polarity (+)) or a second polarity (eg, negative polarity (-)) with respect to a reference voltage, and outputs the data voltage do.

상기 게이트 구동부(400)는 상기 표시 패널(100)의 상기 주변 영역(PA)에 배치된다. 상기 게이트 구동부(400)는 상기 데이터 구동부(300)와 같이 연성회로기판에 실장되어 상기 주변 영역(PA)에 배치되거나, 또는 상기 표시 영역(DA)의 화소(P)에 포함된 트랜지스터의 제조 공정과 동일한 제조 공정으로 상기 주변 영역(PA)에 직접 형성될 수 있다. The gate driver 400 is disposed in the peripheral area PA of the display panel 100 . The gate driver 400, like the data driver 300, is mounted on a flexible printed circuit board and disposed in the peripheral area PA, or a manufacturing process of a transistor included in the pixel P of the display area DA. It may be directly formed on the peripheral area PA through the same manufacturing process as above.

본 실시예에 따르면, 상기 데이터 라인을 화소의 단변 길이 방향과 평행하게 배치함으로써 데이터 라인이 화소의 장변 길이 방향과 평행하게 배치되는 표시 장치에 비해 데이터 라인의 개수를 1/3로 절감할 수 있다. 또한, 인접한 적어도 2개의 화소 열들이 하나의 데이터 라인을 공유함으로써 상기 데이터 라인을 약 1/6로 절감할 수 있다. According to this embodiment, by arranging the data lines parallel to the length direction of the short side of the pixels, the number of data lines can be reduced by 1/3 compared to a display device in which the data lines are arranged parallel to the length direction of the long sides of the pixels. . Also, since at least two adjacent pixel columns share one data line, the number of data lines can be reduced by about 1/6.

상기 데이터 라인의 개수가 절감됨에 따라서 상기 데이터 라인을 구동하는 상기 데이터 구동부(300)의 개수를 줄일 수 있다. As the number of data lines is reduced, the number of data drivers 300 driving the data lines may be reduced.

도 2는 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다. 2 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

도 2를 참조하면, 상기 표시 패널(100)은 반복 화소 구조(PPA)를 포함한다. Referring to FIG. 2 , the display panel 100 includes a repeating pixel structure (PPA).

상기 표시 패널(100)은 제1 데이터 라인(DL1), 제2데이터 라인(DL2), 제1 상측 게이트 라인(GL11), 제1 하측 게이트 라인(GL12), 제2 상측 게이트 라인(GL21), 제2 하측 게이트 라인(GL22), 제11 화소(P11), 제12 화소(P12), 제21 화소(P21), 제22 화소(P22), 제1 데이터 연결 라인(CL1), 제2 데이터 연결 라인(CL2), 제3 데이터 연결 라인(CL3) 및 제4 데이터 연결 라인(CL4)을 포함한다. The display panel 100 includes a first data line DL1, a second data line DL2, a first upper gate line GL11, a first lower gate line GL12, a second upper gate line GL21, The second lower gate line GL22, the 11th pixel P11, the 12th pixel P12, the 21st pixel P21, the 22nd pixel P22, the first data connection line CL1, and the second data connection line CL2, a third data connection line CL3, and a fourth data connection line CL4.

제N 프레임 동안(N은 자연수), 상기 제1 데이터 라인(DL1)은 제1 극성(+)의 데이터 전압을 수신한다. 상기 제1 데이터 라인(DL1)은 좌측으로 인접한 두 개의 화소 열들에 포함된 화소들과 우측으로 인접한 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들에 상기 제1 극성(+)의 데이터 전압을 전달한다. During the Nth frame (where N is a natural number), the first data line DL1 receives a first polarity (+) data voltage. The first data line DL1 supplies the first polarity (+) to pixels included in two left adjacent pixel columns and pixels included in right adjacent first and second pixel columns PC1 and PC2 . transmits the data voltage of

상기 제2 데이터 라인(DL2)은 상기 제1 극성과 반전된 제2 극성(-)의 데이터 전압을 수신한다. 상기 제2 데이터 라인(DL2)은 좌측으로 인접한 두 개의 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들과 우측으로 인접한 제3 및 제4 화소 열들(PC3, PC4)에 포함된 화소들에 상기 제2 극성(-)의 데이터 전압을 전달한다.The second data line DL2 receives a data voltage of a second polarity (-) inverted from the first polarity. The second data line DL2 includes pixels included in two leftly adjacent first and second pixel columns PC1 and PC2 and rightly adjacent third and fourth pixel columns PC3 and PC4. The data voltage of the second polarity (-) is transferred to the pixels.

제N 프레임 동안 복수의 데이터 라인들(DL1, DL2, DL3)은 컬럼 반전 방식으로 제1 및 제2 극성(+, -)의 데이터 전압을 교대로 수신한다. During the Nth frame, the plurality of data lines DL1 , DL2 , and DL3 alternately receive first and second polarity (+, -) data voltages in a column inversion manner.

상기 제1 상측 게이트 라인(GL11)는 제1 화소 행(PR1)의 상측 영역에 배치되고, 상기 제1 하측 게이트 라인(GL12)은 상기 제1 화소 행(PR1)의 하측 영역에 배치된다. 상기 제1 상측 및 하측 게이트 라인들(GL11, GL12)은 상기 제1 화소 행(PR1)에 포함된 화소들에 게이트 신호를 전달한다. The first upper gate line GL11 is disposed in an upper region of the first pixel row PR1, and the first lower gate line GL12 is disposed in a lower region of the first pixel row PR1. The first upper and lower gate lines GL11 and GL12 transfer gate signals to pixels included in the first pixel row PR1 .

상기 제2 상측 게이트 라인(GL21)은 제2 화소 행(PR2)의 상측 영역에 배치되고, 상기 제2 하측 게이트 라인(GL22)은 상기 제2 화소 행(PR2)의 하측 영역에 배치된다. 상기 제2 상측 및 하측 게이트 라인들(GL21, GL22)은 상기 제2 화소 행(PR2)에 포함된 화소들에 게이트 신호를 전달한다. The second upper gate line GL21 is disposed in an upper region of the second pixel row PR2, and the second lower gate line GL22 is disposed in a lower region of the second pixel row PR2. The second upper and lower gate lines GL21 and GL22 transfer gate signals to pixels included in the second pixel row PR2 .

상기 제11 화소(P11) 및 상기 제12 화소(P12)는 상기 제1 화소 행(PR1)에 포함되고, 상기 제21 화소(P21) 및 상기 제22 화소(P22)는 상기 제2 화소 행(PR2)에 포함된다. The 11th pixel P11 and the 12th pixel P12 are included in the first pixel row PR1, and the 21st pixel P21 and the 22nd pixel P22 are included in the second pixel row ( included in PR2).

또한, 상기 제11 화소(P11) 및 상기 제21 화소(P21)는 상기 제1 화소 열(PC1)에 포함되고, 상기 제12 화소(P12) 및 상기 제22 화소(P22)는 상기 제2 화소 열(PC2)에 포함된다. In addition, the 11th pixel P11 and the 21st pixel P21 are included in the first pixel column PC1, and the 12th pixel P12 and the 22nd pixel P22 are included in the second pixel column. Included in column PC2.

상기 제11 화소(P11)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 연결 라인(CL1)과 상기 제1 하측 게이트 라인(GL12)에 연결된다. 상기 제1 데이터 연결 라인(CL1)은 제1 데이터 라인(DL1)과 연결되고, 상기 제1 하측 게이트 라인(GL12)과 인접하고 상기 장변 길이 방향(D2)으로 연장된다. 상기 트랜지스터는 상기 제12 화소(P12)와 인접한 상기 제11 화소(P11)의 외곽 영역에 위치한다. The eleventh pixel P11 includes a transistor, and the transistor is connected to the first data connection line CL1 and the first lower gate line GL12. The first data connection line CL1 is connected to the first data line DL1, is adjacent to the first lower gate line GL12, and extends in the long side length direction D2. The transistor is located in an outer area of the 11th pixel P11 adjacent to the 12th pixel P12.

상기 제12 화소(P12)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 연결 라인(CL2)과 제1 상측 게이트 라인(GL11)에 연결된다. 상기 제2 데이터 연결 라인(CL2)은 상기 제1 데이터 라인(DL1)과 연결되고, 상기 제1 상측 게이트 라인(GL11)과 인접하고 상기 장변 길이 방향(D2)으로 연장된다. 상기 트랜지스터는 상기 제11 화소(P11)와 인접한 상기 제12 화소(P12)의 외곽 영역에 위치한다. 상기 제2 데이터 연결 라인(CL2)은 상기 제1 데이터 연결 라인(CL1)과 길이가 같을 수 있다. 이에 의해, 상기 제1 및 제2 데이터 연결 라인들(CL1, CL2)의 저항을 같게 하여 상기 트랜지스터들 간의 커플링 커패시턴스(Cgs) 차이를 보상할 수 있다. The twelfth pixel P12 includes a transistor, and the transistor is connected to the second data connection line CL2 and the first upper gate line GL11. The second data connection line CL2 is connected to the first data line DL1, is adjacent to the first upper gate line GL11, and extends in the long side length direction D2. The transistor is located in an outer area of the twelfth pixel P12 adjacent to the eleventh pixel P11. The second data connection line CL2 may have the same length as the first data connection line CL1. Accordingly, a difference in coupling capacitance Cgs between the transistors may be compensated for by making the resistances of the first and second data connection lines CL1 and CL2 the same.

상기 제21 화소(P21)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제3 데이터 연결 라인(CL3)과 제2 상측 게이트 라인(GL21)에 연결된다. 상기 제3 데이터 연결 라인(CL3)은 제2 데이터 라인(DL2)과 연결되고, 상기 제2 상측 게이트 라인(GL21)과 인접하고 상기 장변 길이 방향(D2)으로 연장된다. 상기 트랜지스터는 상기 제22 화소(P22)와 인접한 상기 제21 화소(P21)의 외곽 영역에 위치한다.The twenty-first pixel P21 includes a transistor, and the transistor is connected to the third data connection line CL3 and the second upper gate line GL21. The third data connection line CL3 is connected to the second data line DL2, is adjacent to the second upper gate line GL21, and extends in the long side length direction D2. The transistor is located in an outer area of the 21st pixel P21 adjacent to the 22nd pixel P22.

상기 제22 화소(P22)는 트랜지스터를 포함하고, 상기 트랜지스터(T22)는 상기 제4 데이터 연결 라인(CL4)과 제2 하측 게이트 라인(GL22)에 연결된다. 상기 제4 데이터 연결 라인(CL4)는 상기 제2 데이터 라인(DL2)과 연결되고, 상기 제2 하측 게이트 라인(GL22)과 인접하고 상기 장변 길이 방향(D2)으로 연장된다. 상기 제22 트랜지스터(T22)는 상기 제21 화소(P21)와 인접한 상기 제22 화소(P22)의 외곽 영역에 위치한다. 상기 제4 데이터 연결 라인(CL4)은 상기 제3 데이터 연결 라인(CL3)과 길이가 같을 수 있다. 이에 의해, 상기 제3 및 제4 데이터 연결 라인들(CL3, CL4)의 저항을 같게 하여 상기 트랜지스터들간의 커플링 커패시턴스(Cgs) 차이를 보상할 수 있다. The 22nd pixel P22 includes a transistor, and the transistor T22 is connected to the fourth data connection line CL4 and the second lower gate line GL22. The fourth data connection line CL4 is connected to the second data line DL2, is adjacent to the second lower gate line GL22, and extends in the long side length direction D2. The 22nd transistor T22 is located in the outer region of the 22nd pixel P22 adjacent to the 21st pixel P21. The fourth data connection line CL4 may have the same length as the third data connection line CL3. Accordingly, a difference in coupling capacitance Cgs between the transistors may be compensated for by making the resistances of the third and fourth data connection lines CL3 and CL4 the same.

본 실시예에 따르면, 상기 제N 프레임 동안, 데이터 라인들에 교대로 제1 및 제2 극성(+, -)을 인가하는 컬럼 반전 구동을 통해 2 by 1 극성 반전 패턴을 얻을 수 있을 수 있다. 이에 따라서, 상기 컬럼 반전 구동에 의해 소비 전력을 절감할 수 있다. 또한, 상기 2 by 1 극성 반전 패턴에 의한 연속하는 프레임에서 극성이 수직 라인 단위로 동일하게 배치되는 경우 악화되는 무빙 줄 얼룩을 개선할 수 있다.According to the present embodiment, a 2 by 1 polarity inversion pattern may be obtained through column inversion driving in which first and second polarities (+ and -) are alternately applied to data lines during the Nth frame. Accordingly, power consumption can be reduced by the column inversion driving. In addition, it is possible to improve the unevenness of the moving line, which is aggravated when polarities are equally arranged in units of vertical lines in successive frames by the 2 by 1 polarity reversal pattern.

본 실시예에 따르면, 인접한 두 개의 화소 열들에 포함된 화소들 중 상측(또는 하측) 게이트 라인에 연결된 상측(또는 하측) 화소들은 단변 길이 방향(D1)으로 지그 재그 형태(Z)로 배치된다. 예를 들어, 상측 게이트 라인이 먼저 구동되고 다음에 하측 게이트 라인이 구동되는 경우, 상측 게이트 라인에 연결된 화소는 1차 및 2차 킥백 전압의 영향을 모두 받고, 하측 게이트 라인에 연결된 화소는 1차 킥백 전압의 영향만을 받는다. 이를 고려하면, 상기 1차 킥백 전압의 영향만을 받는 화소들과 1차 및 2차 킥백 전압의 영향을 모두 받는 화소들이 균일하게 섞임으로써 충전율 차이에 의한 휘도 불량을 개선할 수 있다. According to the present exemplary embodiment, among pixels included in two adjacent pixel columns, upper (or lower) pixels connected to upper (or lower) gate lines are arranged in a zigzag shape (Z) in the short side length direction D1. For example, if the upper gate line is driven first and then the lower gate line is driven, the pixels connected to the upper gate line are affected by both the first and second kickback voltages, and the pixels connected to the lower gate line are driven by the first order voltage. It is only affected by the kickback voltage. Considering this, the pixels affected only by the primary kickback voltage and the pixels affected by both the primary and secondary kickback voltages are uniformly mixed, thereby improving luminance defects due to differences in charging rates.

또한, 본 실시예에 따르면, 상기 제11 화소(P11), 상기 제12 화소(P12), 제21 화소(P21) 및 제22 화소(P22)의 트랜지스터들이 상기 제1 화소 열(PC1) 및 상기 제2 화소 열(PC2) 사이의 경계 영역에 배치됨으로써 차광 영역(예컨대, BM 영역)을 줄여 개구율을 향상시킬 수 있다. Also, according to the present embodiment, the transistors of the 11th pixel P11 , the 12th pixel P12 , the 21st pixel P21 and the 22nd pixel P22 are connected to the first pixel column PC1 and the By being arranged in the boundary area between the second pixel columns PC2 , the aperture ratio may be improved by reducing the light blocking area (eg, the BM area).

도 3은 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다. 3 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

도 1 및 도 3을 참조하면, 상기 표시 패널(100A)은 반복 화소 구조(PPA)를 포함한다. 상기 표시 패널(100A)는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제1 상측 게이트 라인(GL11), 제1 하측 게이트 라인(GL12), 제2 상측 게이트 라인(GL21), 제2 하측 게이트 라인(GL22), 제11 화소(P11), 제12 화소(P12), 제13 화소(P13), 제14 화소(P14), 제21 화소(P21), 제22 화소(P22), 제23 화소(P23), 제24 화소(P24), 제1 데이터 연결 라인(CL1), 제2 데이터 연결 라인(CL2), 제3 데이터 연결 라인(CL3) 및 제4 데이터 연결 라인(CL4)을 포함한다.Referring to FIGS. 1 and 3 , the display panel 100A includes a repeating pixel structure PPA. The display panel 100A includes a first data line DL1 , a second data line DL2 , a third data line DL3 , a first upper gate line GL11 , a first lower gate line GL12 , a first 2 upper gate line GL21 , second lower gate line GL22 , 11th pixel P11 , 12th pixel P12 , 13th pixel P13 , 14th pixel P14 , 21st pixel P21 ), the 22nd pixel P22, the 23rd pixel P23, the 24th pixel P24, the first data connection line CL1, the second data connection line CL2, the third data connection line CL3, and A fourth data connection line CL4 is included.

제N 프레임 동안, 상기 제1 데이터 라인(DL1)은 제1 극성(+)의 데이터 전압을 수신한다. 상기 제1 데이터 라인(DL1)은 좌측으로 인접한 두 개의 화소 열들에 포함된 화소들과 우측으로 인접한 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들에 상기 제1 극성(+)의 데이터 전압을 전달한다. During the Nth frame, the first data line DL1 receives a first polarity (+) data voltage. The first data line DL1 supplies the first polarity (+) to pixels included in two left adjacent pixel columns and pixels included in right adjacent first and second pixel columns PC1 and PC2 . transmits the data voltage of

상기 제2 데이터 라인(DL2)은 상기 제1 극성(+)과 반전된 제2 극성(-)의 데이터 전압을 수신한다. 상기 제2 데이터 라인(DL2)은 좌측으로 인접한 두 개의 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들과 우측으로 인접한 제3 및 제4 화소 열들(PC3, PC4)에 포함된 화소들에 상기 제2 극성(-)의 데이터 전압을 전달한다.The second data line DL2 receives a data voltage of a second polarity (−) inverted from the first polarity (+). The second data line DL2 includes pixels included in two leftly adjacent first and second pixel columns PC1 and PC2 and rightly adjacent third and fourth pixel columns PC3 and PC4. The data voltage of the second polarity (-) is transferred to the pixels.

상기 제3 데이터 라인(DL3)은 상기 제1 극성(+)의 데이터 전압을 수신한다. 상기 제3 데이터 라인(DL3)은 좌측으로 인접한 제3 및 제4 화소 열들(PC3, PC4)에 포함된 화소들과 우측으로 인접한 2개의 화소 열들에 포함된 화소들에 상기 제1 극성(+)의 데이터 전압을 전달한다.The third data line DL3 receives the data voltage of the first polarity (+). The third data line DL3 provides the first polarity (+) to pixels included in the third and fourth pixel columns PC3 and PC4 adjacent to the left and pixels included in two pixel columns adjacent to the right. transmits the data voltage of

상기 제1 상측 게이트 라인(GL11)는 제1 화소 행(PR1)의 상측 영역에 배치되고, 상기 제1 하측 게이트 라인(GL12)은 상기 제1 화소 행(PR1)의 하측 영역에 배치된다. 상기 제1 상측 및 하측 게이트 라인들(GL11, GL12)은 상기 제1 화소 행(PR1)에 포함된 화소들에 게이트 신호를 전달한다. The first upper gate line GL11 is disposed in an upper region of the first pixel row PR1, and the first lower gate line GL12 is disposed in a lower region of the first pixel row PR1. The first upper and lower gate lines GL11 and GL12 transfer gate signals to pixels included in the first pixel row PR1 .

상기 제2 상측 게이트 라인(GL21)은 제2 화소 행(PR2)의 상측 영역에 배치되고, 상기 제2 하측 게이트 라인(GL22)은 상기 제2 화소 행(PR2)의 하측 영역에 배치된다. 상기 제2 상측 및 하측 게이트 라인들(GL21, GL22)은 상기 제2 화소 행(PR2)에 포함된 화소들에 게이트 신호를 전달한다. The second upper gate line GL21 is disposed in an upper region of the second pixel row PR2, and the second lower gate line GL22 is disposed in a lower region of the second pixel row PR2. The second upper and lower gate lines GL21 and GL22 transfer gate signals to pixels included in the second pixel row PR2 .

상기 제11 화소(P11), 상기 제12 화소(P12), 상기 제13 화소(P13), 상기 제14 화소(P14)는 상기 제1 화소 행(PR1)에 포함되고, 상기 제21 화소(P21), 상기 제22 화소(P22), 상기 제23 화소(P23) 및 상기 제24 화소(P24)는 상기 제2 화소 행(PR2)에 포함된다. The 11th pixel P11 , the 12th pixel P12 , the 13th pixel P13 , and the 14th pixel P14 are included in the first pixel row PR1 , and the 21st pixel P21 ), the 22nd pixel P22 , the 23rd pixel P23 , and the 24th pixel P24 are included in the second pixel row PR2 .

또한, 상기 제11 화소(P11) 및 상기 제21 화소(P21)는 상기 제1 화소 열(PC1)에 포함되고, 상기 제12 화소(P12) 및 상기 제22 화소(P22)는 상기 제2 화소 열(PC2)에 포함되고, 상기 제13 화소(P13) 및 상기 제23 화소(P23)는 상기 제3 화소 열(PC3)에 포함되고, 상기 제14 화소(P14) 및 상기 제24 화소(P24)는 상기 제4 화소 열(PC4)에 포함된다. In addition, the 11th pixel P11 and the 21st pixel P21 are included in the first pixel column PC1, and the 12th pixel P12 and the 22nd pixel P22 are included in the second pixel column. Included in column PC2, the thirteenth pixel P13 and the twenty-third pixel P23 are included in the third pixel column PC3, and the fourteenth pixel P14 and the twenty-fourth pixel P24 ) is included in the fourth pixel column PC4.

상기 제11 화소(P11)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)과 연결된 제1 데이터 연결 라인(CL1)과 상기 제1 상측 게이트 라인(GL11)에 연결된다. The eleventh pixel P11 includes a transistor, and the transistor is connected to a first data connection line CL1 connected to the first data line DL1 and the first upper gate line GL11.

상기 제12 화소(P12)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)과 연결된 제2 데이터 연결 라인(CL2)과 상기 제1 하측 게이트 라인(GL12)에 연결된다. 상기 제2 데이터 연결 라인(CL2)과 상기 제1 데이터 라인(DL1)의 길이는 실질적으로 동일하다. 이에 의해, 상기 제1 및 제2 데이터 연결 라인들(CL1, CL2)의 저항을 같게 하여 상기 트랜지스터들간의 커플링 커패시턴스(Cgs) 차이를 보상할 수 있다.The twelfth pixel P12 includes a transistor, and the transistor is connected to a second data connection line CL2 connected to the second data line DL2 and the first lower gate line GL12. The second data connection line CL2 and the first data line DL1 have substantially the same length. Accordingly, a difference in coupling capacitance Cgs between the transistors may be compensated for by making the resistances of the first and second data connection lines CL1 and CL2 the same.

상기 제13 화소(P13)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제3 데이터 라인(DL3)과 연결된 제3 데이터 연결 라인(CL3)과 상기 제1 하측 게이트 라인(GL12)에 연결된다. The thirteenth pixel P13 includes a transistor, and the transistor is connected to a third data connection line CL3 connected to the third data line DL3 and the first lower gate line GL12.

상기 제14 화소(P14)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)과 연결된 제4 데이터 연결 라인(CL4)과 상기 제1 상측 게이트 라인(GL11)에 연결된다. 상기 제3 데이터 연결 라인(CL3)과 상기 제4 데이터 연결 라인(CL4)의 길이는 실질적으로 동일하고, 상기 장변 길이 방향(D2)으로 연장된다. 이에 의해, 상기 제3 및 제4 데이터 연결 라인들(CL3, CL4)의 저항을 같게 하여 상기 트랜지스터들간의 커플링 커패시턴스(Cgs) 차이를 보상할 수 있다.The fourteenth pixel P14 includes a transistor, and the transistor is connected to a fourth data connection line CL4 connected to the second data line DL2 and the first upper gate line GL11. The third data connection line CL3 and the fourth data connection line CL4 have substantially the same length and extend in the long side length direction D2. Accordingly, a difference in coupling capacitance Cgs between the transistors may be compensated for by making the resistances of the third and fourth data connection lines CL3 and CL4 the same.

상기 제21 화소(P21)는 트랜지스터를 포함하고, 상기 트랜지스터(T21)는 상기 제2 데이터 라인(DL2)과 연결된 제5 데이터 연결 라인(CL5)과 상기 제2 하측 게이트 라인(GL22)에 연결된다. The twenty-first pixel P21 includes a transistor, and the transistor T21 is connected to a fifth data connection line CL5 connected to the second data line DL2 and the second lower gate line GL22. .

상기 제22 화소(P22)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)과 연결된 제6 데이터 연결 라인(CL6)과 상기 제2 상측 게이트 라인(GL21)에 연결된다. 상기 제6 데이터 연결 라인(CL6)과 상기 제5 데이터 연결 라인(CL5)의 길이는 실질적으로 동일하고, 상기 장변 길이 방향(D2)으로 연장된다. 이에 의해, 상기 제5 및 제6 데이터 연결 라인들(CL5, CL6)의 저항을 같게 하여 상기 트랜지스터들간의 커플링 커패시턴스(Cgs) 차이를 보상할 수 있다.The 22nd pixel P22 includes a transistor, and the transistor is connected to a sixth data connection line CL6 connected to the first data line DL1 and the second upper gate line GL21. The sixth data connection line CL6 and the fifth data connection line CL5 have substantially the same length and extend in the long side length direction D2. Accordingly, a difference in coupling capacitance Cgs between the transistors may be compensated for by making the resistances of the fifth and sixth data connection lines CL5 and CL6 the same.

상기 제23 화소(P23)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)과 연결된 제7 데이터 연결 라인(CL7)과 상기 제2 상측 게이트 라인(GL21)에 연결된다. The 23rd pixel P23 includes a transistor, and the transistor is connected to a seventh data connection line CL7 connected to the second data line DL2 and the second upper gate line GL21.

상기 제24 화소(P24)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제3 데이터 라인(DL3)과 연결된 제8 데이터 연결 라인(CL8)과 상기 제2 하측 게이트 라인(GL22)에 연결된다. 상기 제7 데이터 연결 라인(CL7)과 상기 제8 데이터 연결 라인(CL8)의 길이는 실질적으로 동일하다. 이에 의해, 상기 제7 및 제8 데이터 연결 라인들(CL7, CL8)의 저항을 같게 하여 상기 제23 및 제24 트랜지스터들(T23, T24) 간의 커플링 커패시턴스(Cgs) 차이를 보상할 수 있다.The twenty-fourth pixel P24 includes a transistor, and the transistor is connected to an eighth data connection line CL8 connected to the third data line DL3 and the second lower gate line GL22. The seventh data connection line CL7 and the eighth data connection line CL8 have substantially the same length. Accordingly, a difference in coupling capacitance Cgs between the 23rd and 24th transistors T23 and T24 may be compensated for by making the resistances of the seventh and eighth data connection lines CL7 and CL8 the same.

본 실시예에 따르면, 데이터 라인들에 교대로 제1 및 제2 극성(+, -)을 인가하는 컬럼 반전 구동을 통해 1 by 1 극성 반전 패턴을 얻을 수 있을 수 있다. 이에 따라서, 상기 컬럼 반전 구동에 의해 소비 전력 절감 및 상기 1 by 1 극성 반전 패턴에 의한 무빙 줄 얼룩을 개선할 수 있다.According to this embodiment, a 1 by 1 polarity inversion pattern may be obtained through column inversion driving in which first and second polarities (+ and -) are alternately applied to the data lines. Accordingly, it is possible to reduce power consumption by the column inversion driving and to improve the unevenness of the moving line by the 1 by 1 polarity inversion pattern.

도 4는 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다. 4 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

도 1 및 도 4를 참조하면, 상기 표시 패널(100B)는 반복 화소 구조(PPA)를 포함한다. 상기 표시 패널(100B)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제11 하측 게이트 라인(GL11), 제12 하측 게이트 라인(GL12), 제21 하측 게이트 라인(GL21), 제22 하측 게이트 라인(GL22), 제11 화소(P11), 제12 화소(P12), 제21 화소(P21), 제22 화소(P22) 및 복수의 데이터 연결 라인들(CL)을 포함한다. Referring to FIGS. 1 and 4 , the display panel 100B includes a repeating pixel structure (PPA). The display panel 100B includes a first data line DL1, a second data line DL2, an eleventh lower gate line GL11, a twelfth lower gate line GL12, a twenty-first lower gate line GL21, It includes a twenty-second lower gate line GL22, an eleventh pixel P11, a twelfth pixel P12, a twenty-first pixel P21, a twenty-second pixel P22, and a plurality of data connection lines CL.

제N 프레임 동안, 상기 제1 데이터 라인(DL1)은 제1 극성(+)의 데이터 전압을 수신한다. 상기 제1 데이터 라인(DL1)은 좌측으로 인접한 두 개의 화소 열들에 포함된 화소들과 우측으로 인접한 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들에 상기 제1 극성(+)의 데이터 전압을 전달한다. During the Nth frame, the first data line DL1 receives a first polarity (+) data voltage. The first data line DL1 supplies the first polarity (+) to pixels included in two left adjacent pixel columns and pixels included in right adjacent first and second pixel columns PC1 and PC2 . transmits the data voltage of

상기 제2 데이터 라인(DL2)은 상기 제1 극성과 반전된 제2 극성(-)의 데이터 전압을 수신한다. 상기 제2 데이터 라인(DL2)은 좌측으로 인접한 두 개의 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들과 우측으로 인접한 제3 및 제4 화소 열들(PC3, PC4)에 포함된 화소들에 상기 제2 극성(-)의 데이터 전압을 전달한다.The second data line DL2 receives a data voltage of a second polarity (-) inverted from the first polarity. The second data line DL2 includes pixels included in two leftly adjacent first and second pixel columns PC1 and PC2 and rightly adjacent third and fourth pixel columns PC3 and PC4. The data voltage of the second polarity (-) is transferred to the pixels.

제N 프레임 동안 복수의 데이터 라인들(DL1, DL2, DL3)은 제1 및 제2 극성(+, -)의 데이터 전압을 교대로 수신한다. During the Nth frame, the plurality of data lines DL1 , DL2 , and DL3 alternately receive first and second polarity (+, -) data voltages.

상기 제11 하측 게이트 라인(GL11)는 제1 화소 행(PR1)의 제1 하측 영역에 배치되고, 상기 제12 하측 게이트 라인(GL12)은 상기 제1 화소 행(PR1)의 제2 하측 영역에 배치된다. 상기 제11 및 제12 하측 게이트 라인들(GL11, GL12)은 상기 제1 화소 행(PR1)에 포함된 화소들에 게이트 신호를 전달한다. The eleventh lower gate line GL11 is disposed in the first lower region of the first pixel row PR1, and the twelfth lower gate line GL12 is disposed in the second lower region of the first pixel row PR1. are placed The eleventh and twelfth lower gate lines GL11 and GL12 transfer gate signals to pixels included in the first pixel row PR1 .

상기 제21 하측 게이트 라인(GL21)은 제2 화소 행(PR2)의 제1 하측 영역에 배치되고, 상기 제22 하측 게이트 라인(GL22)은 상기 제2 화소 행(PR2)의 제2 하측 영역에 배치된다. 상기 제21 및 제22 하측 게이트 라인들(GL21, GL22)은 상기 제2 화소 행(PR2)에 포함된 화소들에 게이트 신호를 전달한다. The twenty-first lower gate line GL21 is disposed in the first lower region of the second pixel row PR2, and the twenty-second lower gate line GL22 is disposed in the second lower region of the second pixel row PR2. are placed The twenty-first and twenty-second lower gate lines GL21 and GL22 transfer gate signals to pixels included in the second pixel row PR2.

상기 제11 화소(P11) 및 상기 제12 화소(P12)는 상기 제1 화소 행(PR1)에 포함되고, 상기 제21 화소(P21) 및 상기 제22 화소(P22)는 상기 제2 화소 행(PR2)에 포함된다. The 11th pixel P11 and the 12th pixel P12 are included in the first pixel row PR1, and the 21st pixel P21 and the 22nd pixel P22 are included in the second pixel row ( included in PR2).

또한, 상기 제11 화소(P11) 및 상기 제21 화소(P21)는 상기 제1 화소 열(PC1)에 포함되고, 상기 제12 화소(P12) 및 상기 제22 화소(P22)는 상기 제2 화소 열(PC2)에 포함된다. In addition, the 11th pixel P11 and the 21st pixel P21 are included in the first pixel column PC1, and the 12th pixel P12 and the 22nd pixel P22 are included in the second pixel column. Included in column PC2.

상기 제11 화소(P11)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제11 하측 게이트 라인(GL11)에 연결된다.The eleventh pixel P11 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the eleventh lower gate line GL11.

상기 제12 화소(P12)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제12 하측 게이트 라인(GL12)에 연결된다. The twelfth pixel P12 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the twelfth lower gate line GL12.

상기 제21 화소(P21)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제22 하측 게이트 라인(GL22)에 연결된다.The twenty-first pixel P21 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the twenty-second lower gate line GL22.

상기 제22 화소(P22)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제21 하측 게이트 라인(GL21)에 연결된다. The 22nd pixel P22 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the twenty-first lower gate line GL21.

본 실시예에 따르면, 화소 행의 화소들을 구동하는 두 개의 게이트 라인들이 상기 화소 행의 하측 영역에 모두 배치됨으로써 상기 화소 행의 화소들은 균일한 킥백 전압의 영향을 받을 수 있다. 이에 따라서 충전율 차이에 의한 휘도 불량을 개선할 수 있다. According to the present exemplary embodiment, since two gate lines driving pixels of a pixel row are all disposed in a lower region of the pixel row, the pixels of the pixel row may be affected by a uniform kickback voltage. Accordingly, a luminance defect due to a difference in charging rate may be improved.

또한, 본 실시예에 따르면, 데이터 라인들에 교대로 제1 및 제2 극성(+, -)을 인가하는 컬럼 반전 구동을 통해 2 by 1 극성 반전 패턴을 얻을 수 있을 수 있다. 이에 따라서, 상기 컬럼 반전 구동에 의해 소비 전력 절감 및 상기 2 by 1 극성 반전 패턴에 의한 무빙 줄 얼룩을 개선할 수 있다. Also, according to the present embodiment, a 2 by 1 polarity inversion pattern may be obtained through column inversion driving in which first and second polarities (+ and -) are alternately applied to the data lines. Accordingly, it is possible to reduce power consumption by the column inversion driving and to improve the unevenness of the moving line by the 2 by 1 polarity inversion pattern.

도 5는 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다. 5 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

도 1 및 도 5를 참조하면, 상기 표시 패널(100C)은 반복 화소 구조(PPA)를 포함한다. 상기 표시 패널(100C)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 상측 게이트 라인(GL11), 제1 하측 게이트 라인(GL12), 제2 상측 게이트 라인(GL21), 제2 하측 게이트 라인(GL22), 제3 상측 게이트 라인(GL31), 제3 하측 게이트 라인(GL32), 제4 상측 게이트 라인(GL41), 제4 하측 게이트 라인(GL42), 제5 상측 게이트 라인(GL51), 제5 하측 게이트 라인(GL52), 제6 상측 게이트 라인(GL61), 제6 하측 게이트 라인(GL62), 제11 화소(P11), 제12 화소(P12), 제21 화소(P21), 제22 화소(P22), 제31 화소(P31), 제32 화소(P32), 제41 화소(P41), 제42 화소(P42), 제51 화소(P51), 제52 화소(P52), 제61 화소(P61), 제62 화소(P62) 및 복수의 데이터 연결 라인들(CL)을 포함한다. Referring to FIGS. 1 and 5 , the display panel 100C includes a repeating pixel structure PPA. The display panel 100C includes a first data line DL1, a second data line DL2, a first upper gate line GL11, a first lower gate line GL12, a second upper gate line GL21, The second lower gate line GL22 , the third upper gate line GL31 , the third lower gate line GL32 , the fourth upper gate line GL41 , the fourth lower gate line GL42 , and the fifth upper gate line (GL51), the fifth lower gate line GL52, the sixth upper gate line GL61, the sixth lower gate line GL62, the eleventh pixel P11, the twelfth pixel P12, and the twenty-first pixel P21. ), 22nd pixel P22, 31st pixel P31, 32nd pixel P32, 41st pixel P41, 42nd pixel P42, 51st pixel P51, 52nd pixel P52 , a sixty-first pixel P61, a sixty-second pixel P62, and a plurality of data connection lines CL.

제N 프레임 동안, 상기 제1 데이터 라인(DL1)은 제1 극성(+)의 데이터 전압을 수신한다. 상기 제1 데이터 라인(DL1)은 좌측으로 인접한 두 개의 화소 열들에 포함된 화소들과 우측으로 인접한 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들에 상기 제1 극성(+)의 데이터 전압을 전달한다. During the Nth frame, the first data line DL1 receives a first polarity (+) data voltage. The first data line DL1 supplies the first polarity (+) to pixels included in two left adjacent pixel columns and pixels included in right adjacent first and second pixel columns PC1 and PC2 . transmits the data voltage of

상기 제2 데이터 라인(DL2)은 상기 제1 극성과 반전된 제2 극성(-)의 데이터 전압을 수신한다. 상기 제2 데이터 라인(DL2)은 좌측으로 인접한 두 개의 제1 및 제2 화소 열들(PC1, PC2)에 포함된 화소들과 우측으로 인접한 제3 및 제4 화소 열들(PC3, PC4)에 포함된 화소들에 상기 제2 극성(-)의 데이터 전압을 전달한다.The second data line DL2 receives a data voltage of a second polarity (-) inverted from the first polarity. The second data line DL2 includes pixels included in two leftly adjacent first and second pixel columns PC1 and PC2 and rightly adjacent third and fourth pixel columns PC3 and PC4. The data voltage of the second polarity (-) is transferred to the pixels.

제N 프레임 동안 복수의 데이터 라인들(DL1, DL2, DL3)은 컬럼 반전 방식으로 제1 및 제2 극성(+, -)의 데이터 전압을 교대로 수신한다. During the Nth frame, the plurality of data lines DL1 , DL2 , and DL3 alternately receive first and second polarity (+, -) data voltages in a column inversion manner.

상기 제1 상측 게이트 라인(GL11)는 제1 화소 행(PR1)의 상측 영역에 배치되고, 상기 제1 하측 게이트 라인(GL12)은 상기 제1 화소 행(PR1)의 하측 영역에 배치된다. 상기 제1 상측 및 하측 게이트 라인들(GL11, GL12)은 상기 제1 화소 행(PR1)에 포함된 화소들에 게이트 신호를 전달한다. The first upper gate line GL11 is disposed in an upper region of the first pixel row PR1, and the first lower gate line GL12 is disposed in a lower region of the first pixel row PR1. The first upper and lower gate lines GL11 and GL12 transfer gate signals to pixels included in the first pixel row PR1 .

상기 제2 상측 게이트 라인(GL21)은 제2 화소 행(PR2)의 상측 영역에 배치되고, 상기 제2 하측 게이트 라인(GL22)은 상기 제2 화소 행(PR2)의 하측 영역에 배치된다. 상기 제2 상측 및 하측 게이트 라인들(GL21, GL22)은 상기 제2 화소 행(PR2)에 포함된 화소들에 게이트 신호를 전달한다. The second upper gate line GL21 is disposed in an upper region of the second pixel row PR2, and the second lower gate line GL22 is disposed in a lower region of the second pixel row PR2. The second upper and lower gate lines GL21 and GL22 transfer gate signals to pixels included in the second pixel row PR2 .

상기 제3 상측 게이트 라인(GL31)은 제3 화소 행(PR3)의 상측 영역에 배치되고, 상기 제3 하측 게이트 라인(GL32)은 상기 제3 화소 행(PR3)의 하측 영역에 배치된다. 상기 제3 상측 및 하측 게이트 라인들(GL31, GL32)은 상기 제3 화소 행(PR3)에 포함된 화소들에 게이트 신호를 전달한다. The third upper gate line GL31 is disposed in the upper region of the third pixel row PR3, and the third lower gate line GL32 is disposed in the lower region of the third pixel row PR3. The third upper and lower gate lines GL31 and GL32 transmit gate signals to pixels included in the third pixel row PR3 .

상기 제4 상측 게이트 라인(GL41)는 제4 화소 행(PR4)의 상측 영역에 배치되고, 상기 제4 하측 게이트 라인(GL42)은 상기 제4 화소 행(PR4)의 하측 영역에 배치된다. 상기 제4 상측 및 하측 게이트 라인들(GL41, GL42)은 상기 제4 화소 행(PR4)에 포함된 화소들에 게이트 신호를 전달한다. The fourth upper gate line GL41 is disposed in an upper region of the fourth pixel row PR4, and the fourth lower gate line GL42 is disposed in a lower region of the fourth pixel row PR4. The fourth upper and lower gate lines GL41 and GL42 transfer gate signals to pixels included in the fourth pixel row PR4 .

상기 제5 상측 게이트 라인(GL51)은 제5 화소 행(PR5)의 상측 영역에 배치되고, 상기 제5 하측 게이트 라인(GL52)은 상기 제5 화소 행(PR5)의 하측 영역에 배치된다. 상기 제5 상측 및 하측 게이트 라인(GL51, GL52)은 상기 제5 화소 행(PR5)에 포함된 화소들에 게이트 신호를 전달한다. The fifth upper gate line GL51 is disposed in the upper region of the fifth pixel row PR5, and the fifth lower gate line GL52 is disposed in the lower region of the fifth pixel row PR5. The fifth upper and lower gate lines GL51 and GL52 transfer gate signals to pixels included in the fifth pixel row PR5 .

상기 제6 상측 게이트 라인(GL61)은 제6 화소 행(PR6)의 상측 영역에 배치되고, 상기 제6 하측 게이트 라인(GL62)은 상기 제6 화소 행(PR6)의 하측 영역에 배치된다. 상기 제6 상측 및 하측 게이트 라인들(GL61, GL62)은 상기 제6 화소 행(PR6)에 포함된 화소들에 게이트 신호를 전달한다. The sixth upper gate line GL61 is disposed in an upper region of the sixth pixel row PR6 , and the sixth lower gate line GL62 is disposed in a lower region of the sixth pixel row PR6 . The sixth upper and lower gate lines GL61 and GL62 transfer gate signals to pixels included in the sixth pixel row PR6 .

상기 제11 화소(P11) 및 상기 제12 화소(P12)는 상기 제1 화소 행(PR1)에 포함되고, 상기 제21 화소(P21) 및 상기 제22 화소(P22)는 상기 제2 화소 행(PR2)에 포함되고, 상기 제31 화소(P31) 및 상기 제32 화소(P32)는 상기 제3 화소 행(PR3)에 포함되고, 상기 제41 화소(P41) 및 상기 제42 화소(P42)는 상기 제4 화소 행(PR)에 포함되고, 상기 제51 화소(P51) 및 상기 제52 화소(P52)는 상기 제5 화소 행(PR5)에 포함되고, 상기 제61 화소(P62) 및 상기 제62 화소(P62)는 상기 제6 화소 행(PR6)에 포함된다. The 11th pixel P11 and the 12th pixel P12 are included in the first pixel row PR1, and the 21st pixel P21 and the 22nd pixel P22 are included in the second pixel row ( PR2), the 31st pixel P31 and the 32nd pixel P32 are included in the third pixel row PR3, and the 41st pixel P41 and the 42nd pixel P42 are Included in the fourth pixel row PR, the fifty-first pixel P51 and the fifty-second pixel P52 are included in the fifth pixel row PR5, and the sixty-first pixel P62 and the 62 pixels P62 are included in the sixth pixel row PR6.

또한, 상기 제11 화소(P11), 상기 제21 화소(P21), 상기 제31 화소(P31), 상기 제41 화소(P41), 상기 제51 화소(P51) 및 상기 제61 화소(P61)는 상기 제1 화소 열(PC1)에 포함되고, 상기 제12 화소(P12), 상기 제22 화소(P22), 상기 제32 화소(P32), 상기 제42 화소(P42), 상기 제52 화소(P52) 및 상기 제62 화소(P62)는 상기 제2 화소 열(PC2)에 포함된다.In addition, the 11th pixel P11, the 21st pixel P21, the 31st pixel P31, the 41st pixel P41, the 51st pixel P51, and the 61st pixel P61 are Included in the first pixel column PC1, the twelfth pixel P12, the 22nd pixel P22, the 32nd pixel P32, the 42nd pixel P42, and the 52nd pixel P52 ) and the 62nd pixel P62 are included in the second pixel column PC2.

상기 제11 화소(P11)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제1 하측 게이트 라인(GL12)에 연결된다.The eleventh pixel P11 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the first lower gate line GL12.

상기 제12 화소(P12)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제1 상측 게이트 라인(GL11)에 연결된다.The twelfth pixel P12 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the first upper gate line GL11.

상기 제21 화소(P21)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제2 상측 게이트 라인(GL21)에 연결된다.The twenty-first pixel P21 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the second upper gate line GL21.

상기 제22 화소(P22)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제2 하측 게이트 라인(GL22)에 연결된다.The 22nd pixel P22 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the second lower gate line GL22.

상기 제31 화소(P31)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제3 하측 게이트 라인(GL32)에 연결된다.The thirty-first pixel P31 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the third lower gate line GL32.

상기 제32 화소(P32)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제3 상측 게이트 라인(GL31)에 연결된다.The 32nd pixel P32 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the third upper gate line GL31.

상기 제41 화소(P41)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제4 하측 게이트 라인(GL42)에 연결된다.The forty-first pixel P41 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the fourth lower gate line GL42.

상기 제42 화소(P42)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인에 연결된 데이터 연결 라인과 상기 제4 상측 게이트 라인(GL41)에 연결된다.The forty-second pixel P42 includes a transistor, and the transistor is connected to a data connection line connected to the second data line and the fourth upper gate line GL41.

상기 제51 화소(P51)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제5 상측 게이트 라인(GL51)에 연결된다.The fifty-first pixel P51 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the fifth upper gate line GL51.

상기 제52 화소(P52)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제5 하측 게이트 라인(GL52)에 연결된다.The fifty-second pixel P52 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the fifth lower gate line GL52.

상기 제61 화소(P61)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제6 상측 게이트 라인(GL61)에 연결된다.The sixty-first pixel P61 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the sixth upper gate line GL61.

상기 제62 화소(P62)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제6 하측 게이트 라인(GL62)에 연결된다.The 62nd pixel P62 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the sixth lower gate line GL62.

본 실시예에 따르면, 레드 화소와 그린 화소는 동일 화소 행 내에서 교대로 배열된다. 예를 들면, 제1 화소 행(PR1)은 레드 화소와 그린 화소가 교대로 배열되고, 제2 화소 행(PR2)은 상기 제1 화소 행(PR1)과 반대로 레드 화소와 그린 화소가 배열된다. 블루 화소는 동일 화소 행내에만 배열된다. 예를 들면, 제3 화소 행(PR3)은 블루 화소만을 포함한다. According to this embodiment, red pixels and green pixels are alternately arranged within the same pixel row. For example, red pixels and green pixels are alternately arranged in the first pixel row PR1, and red and green pixels are arranged in the second pixel row PR2 opposite to the first pixel row PR1. Blue pixels are arranged only within the same pixel row. For example, the third pixel row PR3 includes only blue pixels.

이에 따라서, 레드 화소인 상기 제12 화소(P12), 상기 제21 화소(P21), 상기 제42 화소(P42) 및 상기 제51 화소(P51)는 상측 게이트 라인에 연결되고, 그린 화소인 상기 제11 화소(P11), 상기 제22 화소(P22), 상기 제41 화소(P41) 및 상기 제52 화소(P52)는 하측 게이트 라인에 연결되고, 블루 화소인 상기 제31 화소(P31), 상기 제32 화소(P32), 상기 제61 화소(P61) 및 상기 제62 화소(P62)는 상측 및 하측 게이트 라인들에 교대로 연결된다. Accordingly, the twelfth pixel P12 , the 21st pixel P21 , the 42nd pixel P42 , and the 51st pixel P51 , which are red pixels, are connected to the upper gate line, and the th th pixel, which is a green pixel. The 11th pixel P11, the 22nd pixel P22, the 41st pixel P41, and the 52nd pixel P52 are connected to the lower gate line, and the 31st pixel P31, which is a blue pixel, The 32nd pixel P32, the 61st pixel P61, and the 62nd pixel P62 are alternately connected to upper and lower gate lines.

상기 레드 화소들은 상측 게이트 라인에 연결됨에 따라서 1차 및 2차 킥백 전압의 영향을 모두 받고, 상기 그린 화소들은 상기 하측 게이트 라인에 연결됨에 따라서 1차 킥백 전압의 영향만을 받는다. 한편, 블루 화소들은 상기 상측 및 하측 게이트 라인에 모두 연결됨에 따라서 1차 킥백 전압의 영향 및 1차 및 2차 킥백 전압의 영향을 모두 받는다. The red pixels are affected by both the first and second kickback voltages as they are connected to the upper gate line, and the green pixels are affected only by the first kickback voltage as they are connected to the lower gate line. Meanwhile, since the blue pixels are connected to both the upper and lower gate lines, they are affected by both the primary kickback voltage and the primary and secondary kickback voltages.

이와 같이, 레드, 그린 및 블루 화소를 킥백 전압의 영향에 따라 분리함으로써 상대적으로 휘도 기여도(그린(70%)>레드(20%)>블루(10%))가 가장 높은 그린 화소를 1차 킥백 전압의 영향만을 받도록 구현하여 표시 품질을 개선할 수 있다. In this way, by separating the red, green, and blue pixels according to the influence of the kickback voltage, the green pixel having the relatively highest luminance contribution (green (70%) > red (20%) > blue (10%)) is the first kickback It is possible to improve display quality by implementing it to be affected only by voltage.

본 실시예에 따르며, 데이터 라인들에 교대로 제1 및 제2 극성(+, -)을 인가하는 컬럼 반전 구동을 통해 2 by 1 극성 반전 패턴을 얻을 수 있을 수 있다. 이에 따라서, 상기 컬럼 반전 구동에 의해 소비 전력 절감 및 상기 2 by 1 극성 반전 패턴에 의한 무빙 줄 얼룩을 개선할 수 있다.According to this embodiment, a 2 by 1 polarity inversion pattern may be obtained through column inversion driving in which first and second polarities (+ and -) are alternately applied to the data lines. Accordingly, it is possible to reduce power consumption by the column inversion driving and to improve the unevenness of the moving line by the 2 by 1 polarity inversion pattern.

도 6은 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.6 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

도 1 및 도 6을 참조하면, 상기 표시 패널(100D)은 반복 화소 구조(PPA)를 포함한다. 도 5에 도시된 실시예에 따른 표시 패널(100C)과 비교하면, 상기 표시 패널(100D)은 레드 화소 또는 그린 화소는 동일 화소 행 내에만 배열된다. 즉, 본 실시예에 따르면 제1 화소 행(PR1)은 레드 화소가 배열되고, 제2 화소 행(PR2)은 그린 화소가 배열된다. Referring to FIGS. 1 and 6 , the display panel 100D includes a repeating pixel structure PPA. Compared to the display panel 100C according to the exemplary embodiment shown in FIG. 5 , in the display panel 100D, only red pixels or green pixels are arranged in the same pixel row. That is, according to the present embodiment, red pixels are arranged in the first pixel row PR1, and green pixels are arranged in the second pixel row PR2.

또한, 인접한 두 개의 화소 열들에 포함된 화소들 중 상측(또는 하측) 게이트 라인에 연결된 상측(또는 하측) 화소들은 단변 길이 방향(D1)으로 지그 재그 형태(Z)로 배치된다. Also, among pixels included in two adjacent pixel columns, upper (or lower) pixels connected to upper (or lower) gate lines are arranged in a zigzag shape (Z) in the short-side length direction D1.

예를 들면, 상기 표시 패널(100D)은 제11 화소(P11), 제12 화소(P12), 제21 화소(P21), 제22 화소(P22), 제31 화소(P31), 제32 화소(P32), 제41 화소(P41), 제42 화소(P42), 제51 화소(P51), 제52 화소(P52), 제61 화소(P61), 제62 화소(P62) 및 복수의 데이터 연결 라인들(CL)을 포함한다.For example, the display panel 100D includes an 11th pixel P11 , a 12th pixel P12 , a 21st pixel P21 , a 22nd pixel P22 , a 31st pixel P31 , and a 32nd pixel ( P32), the 41st pixel P41, the 42nd pixel P42, the 51st pixel P51, the 52nd pixel P52, the 61st pixel P61, the 62nd pixel P62, and a plurality of data connection lines. (CL).

상기 제11 화소(P11) 및 상기 제12 화소(P12)는 상기 제1 화소 행(PR1)에 포함되고, 상기 제21 화소(P21) 및 상기 제22 화소(P22)는 상기 제2 화소 행(PR2)에 포함되고, 상기 제31 화소(P31) 및 상기 제32 화소(P32)는 상기 제3 화소 행(PR3)에 포함되고, 상기 제41 화소(P41) 및 상기 제42 화소(P42)는 상기 제4 화소 행(PR)에 포함되고, 상기 제51 화소(P51) 및 상기 제52 화소(P52)는 상기 제5 화소 행(PR5)에 포함되고, 상기 제61 화소(P62) 및 상기 제62 화소(P62)는 상기 제6 화소 행(PR6)에 포함된다. The 11th pixel P11 and the 12th pixel P12 are included in the first pixel row PR1, and the 21st pixel P21 and the 22nd pixel P22 are included in the second pixel row ( PR2), the 31st pixel P31 and the 32nd pixel P32 are included in the third pixel row PR3, and the 41st pixel P41 and the 42nd pixel P42 are Included in the fourth pixel row PR, the fifty-first pixel P51 and the fifty-second pixel P52 are included in the fifth pixel row PR5, and the sixty-first pixel P62 and the 62 pixels P62 are included in the sixth pixel row PR6.

또한, 상기 제11 화소(P11), 상기 제21 화소(P21), 상기 제31 화소(P31), 상기 제41 화소(P41), 상기 제51 화소(P51) 및 상기 제61 화소(P61)는 상기 제1 화소 열(PC1)에 포함되고, 상기 제12 화소(P12), 상기 제22 화소(P22), 상기 제32 화소(P32), 상기 제42 화소(P42), 상기 제52 화소(P52) 및 상기 제62 화소(P62)는 상기 제2 화소 열(PC2)에 포함된다.In addition, the 11th pixel P11, the 21st pixel P21, the 31st pixel P31, the 41st pixel P41, the 51st pixel P51, and the 61st pixel P61 are Included in the first pixel column PC1, the twelfth pixel P12, the 22nd pixel P22, the 32nd pixel P32, the 42nd pixel P42, and the 52nd pixel P52 ) and the 62nd pixel P62 are included in the second pixel column PC2.

상기 제11 화소(P11), 제12 화소(P12), 제21 화소(P21), 제22 화소(P22), 제31 화소(P31) 및 제32 화소(P32)은 도 5에 도시된 상기 표시 패널(100C)과 실질적으로 동일한 연결 구조를 갖는 트랜지스터들을 포함한다. 이에 반복되는 설명은 생략한다. The 11th pixel P11, the 12th pixel P12, the 21st pixel P21, the 22nd pixel P22, the 31st pixel P31, and the 32nd pixel P32 are shown in FIG. It includes transistors having substantially the same connection structure as the panel 100C. Accordingly, repeated descriptions are omitted.

한편, 상기 제41 화소(P41)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제4 상측 게이트 라인(GL41)에 연결된다.Meanwhile, the forty-first pixel P41 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the fourth upper gate line GL41.

상기 제42 화소(P42)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제4 하측 게이트 라인(GL42)에 연결된다.The forty-second pixel P42 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the fourth lower gate line GL42.

상기 제51 화소(P51)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제5 하측 게이트 라인(GL52)에 연결된다.The fifty-first pixel P51 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the fifth lower gate line GL52.

상기 제52 화소(P52)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)에 연결된 데이터 연결 라인과 상기 제5 상측 게이트 라인(GL51)에 연결된다.The fifty-second pixel P52 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the fifth upper gate line GL51.

상기 제61 화소(P61)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제6 상측 게이트 라인(GL61)에 연결된다.The sixty-first pixel P61 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the sixth upper gate line GL61.

상기 제62 화소(P62)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)에 연결된 데이터 연결 라인과 상기 제6 하측 게이트 라인(GL62)에 연결된다.The 62nd pixel P62 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the sixth lower gate line GL62.

본 실시예에 따르면, 인접한 두 개의 화소 열들에 포함된 화소들 중 상측(또는 하측) 게이트 라인에 연결된 상측(또는 하측) 화소들은 단변 길이 방향(D1)으로 지그 재그 형태(Z)로 배치된다. 이에 따라서, 상측 게이트 라인에 연결된 화소는 1차 및 2차 킥백 전압에 영향을 받고, 하측 게이트 라인에 연결된 화소는 1차 킥백 전압에 영향을 받는다. 이를 고려하면, 상기 1차 킥백 전압을 받는 화소들과 1차 및 2차 킥백 전압을 받는 화소들이 균일하게 섞임으로써 충전율 편차에 의한 휘도 불량의 시인을 개선할 수 있다. According to the present exemplary embodiment, among pixels included in two adjacent pixel columns, upper (or lower) pixels connected to upper (or lower) gate lines are arranged in a zigzag shape (Z) in the short side length direction D1. Accordingly, pixels connected to the upper gate line are affected by the first and second kickback voltages, and pixels connected to the lower gate line are affected by the first kickback voltage. Considering this, the pixels receiving the first kickback voltage and the pixels receiving the first and second kickback voltages are uniformly mixed, thereby improving visibility of defective luminance due to variation in charging rate.

본 실시예에 따르면, 제N 프레임 동안, 제1 및 제2 데이터 라인들에 교대로 제1 및 제2 극성(+, -)을 인가하는 컬럼 반전 구동을 통해 2 by 1 극성 반전 패턴을 얻을 수 있을 수 있다. 이에 따라서, 상기 컬럼 반전 구동에 의해 소비 전력 절감 및 상기 2 by 1 극성 반전 패턴에 의한 무빙 줄 얼룩을 개선할 수 있다.According to the present embodiment, a 2 by 1 polarity inversion pattern may be obtained through column inversion driving in which first and second polarities (+ and -) are alternately applied to the first and second data lines during the Nth frame. There may be. Accordingly, it is possible to reduce power consumption by the column inversion driving and to improve the unevenness of the moving line by the 2 by 1 polarity inversion pattern.

도 7은 일 실시예에 따른 화소 구조를 갖는 표시 패널의 개념도이다.7 is a conceptual diagram of a display panel having a pixel structure according to an exemplary embodiment.

도 1 및 도 7을 참조하면, 상기 표시 패널(100E)은 반복 화소 구조(PPA)를 포함한다. Referring to FIGS. 1 and 7 , the display panel 100E includes a repeating pixel structure PPA.

상기 표시 패널(100E)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제1 상측 게이트 라인(GL11), 제1 하측 게이트 라인(GL12), 제2 상측 게이트 라인(GL21), 제2 하측 게이트 라인(GL22), 제11 화소(P11), 제12 화소(P12), 제21 화소(P21), 제22 화소(P22) 및 복수의 데이터 연결 라인들(CL)을 포함한다. The display panel 100E includes a first data line DL1 , a second data line DL2 , a third data line DL3 , a first upper gate line GL11 , a first lower gate line GL12 , a first 2 upper gate line GL21 , second lower gate line GL22 , 11th pixel P11 , 12th pixel P12 , 21st pixel P21 , 22nd pixel P22 and a plurality of data connection lines (CL).

제N 프레임 동안, 상기 제1 데이터 라인(DL1)은 제1 극성(+) 및 제2극성(-)의 데이터 전압을 1 도트(1 수평 라인) 단위로 교대로 수신한다. 상기 제1 데이터 라인(DL1)은 좌측으로 인접한 하나의 화소 열에 포함된 화소들과 우측으로 인접한 제1 화소 열(PC1)에 포함된 화소들에 상기 제1 극성(+) 및 제2 극성(-)의 데이터 전압을 전달한다. During the Nth frame, the first data line DL1 alternately receives data voltages of the first polarity (+) and the second polarity (-) in units of one dot (one horizontal line). The first data line DL1 provides the first polarity (+) and second polarity (-) to pixels included in one pixel column adjacent to the left and pixels included in a first pixel column PC1 adjacent to the right. ) of the data voltage.

상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 반대로 제1 극성(+) 및 제2 극성(-)의 데이터 전압을 수신한다. 상기 제2 데이터 라인(DL2)은 좌측으로 제2 화소 열들(PC2)에 포함된 화소들과 우측으로 인접한 제3 화소 열(PC3)에 포함된 화소들에 상기 제1 극성(+) 및 제2 극성(-)의 데이터 전압의 데이터 전압을 전달한다.The second data line DL2 receives data voltages of a first polarity (+) and a second polarity (-) opposite to that of the first data line DL1. The second data line DL2 connects the pixels included in the second pixel columns PC2 to the left and the pixels included in the third pixel column PC3 adjacent to the right to the first polarity (+) and the second data line DL2. Transmits the data voltage of the polarity (-) data voltage.

상기 제3 데이터 라인(DL3)은 상기 제2 데이터 라인(DL2)과 반대로 제1 극성(+) 및 제2 극성(-)의 데이터 전압을 수신한다. 상기 제3 데이터 라인(DL3)은 좌측으로 인접한 제4 화소 열(PC4)에 포함된 화소들과 우측으로 인접한 하나의 화소 열에 포함된 화소들에 상기 제1 극성(+) 및 제2 극성(-)의 데이터 전압을 전달한다.The third data line DL3 receives data voltages of first polarity (+) and second polarity (-) opposite to the second data line DL2. The third data line DL3 provides the first polarity (+) and second polarity (-) to the pixels included in the fourth pixel column PC4 adjacent to the left and the pixels included in one pixel column adjacent to the right. ) of the data voltage.

상기 제1 상측 게이트 라인(GL11)는 제1 화소 행(PR1)의 상측 영역에 배치되고, 상기 제1 하측 게이트 라인(GL12)은 상기 제1 화소 행(PR1)의 하측 영역에 배치된다. 상기 제1 상측 및 하측 게이트 라인들(GL11, GL12)은 상기 제1 화소 행(PR1)에 포함된 화소들에 게이트 신호를 전달한다. The first upper gate line GL11 is disposed in an upper region of the first pixel row PR1, and the first lower gate line GL12 is disposed in a lower region of the first pixel row PR1. The first upper and lower gate lines GL11 and GL12 transfer gate signals to pixels included in the first pixel row PR1 .

상기 제2 상측 게이트 라인(GL21)은 제2 화소 행(PR2)의 상측 영역에 배치되고, 상기 제2 하측 게이트 라인(GL22)은 상기 제2 화소 행(PR2)의 하측 영역에 배치된다. 상기 제2 상측 및 하측 게이트 라인들(GL21, GL22)은 상기 제2 화소 행(PR2)에 포함된 화소들에 게이트 신호를 전달한다. The second upper gate line GL21 is disposed in an upper region of the second pixel row PR2, and the second lower gate line GL22 is disposed in a lower region of the second pixel row PR2. The second upper and lower gate lines GL21 and GL22 transfer gate signals to pixels included in the second pixel row PR2 .

상기 제11 화소(P11) 및 상기 제12 화소(P12)는 상기 제1 화소 행(PR1)에 포함되고, 상기 제21 화소(P21) 및 상기 제22 화소(P22)는 상기 제2 화소 행(PR2)에 포함된다. The 11th pixel P11 and the 12th pixel P12 are included in the first pixel row PR1, and the 21st pixel P21 and the 22nd pixel P22 are included in the second pixel row ( included in PR2).

또한, 상기 제11 화소(P11) 및 상기 제21 화소(P21)는 상기 제1 화소 열(PC1)에 포함되고, 상기 제12 화소(P12) 및 상기 제22 화소(P22)는 상기 제2 화소 열(PC2)에 포함된다. In addition, the 11th pixel P11 and the 21st pixel P21 are included in the first pixel column PC1, and the 12th pixel P12 and the 22nd pixel P22 are included in the second pixel column. Included in column PC2.

상기 제11 화소(P11)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 데이터 라인(DL1)과 연결된 데이터 연결 라인과 상기 제1 하측 게이트 라인(GL12)에 연결된다. The eleventh pixel P11 includes a transistor, and the transistor is connected to a data connection line connected to the first data line DL1 and the first lower gate line GL12.

상기 제12 화소(P12)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)과 연결된 데이터 연결 라인과 상기 제1 상측 게이트 라인(GL11)에 연결된다.The twelfth pixel P12 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the first upper gate line GL11.

상기 제21 화소(P21)는 트랜지스터를 포함하고, 상기 트랜지스터(T21)는 상기 제2 데이터 라인(DL2)과 연결된 데이터 연결 라인과 상기 제2 상측 게이트 라인(GL21)에 연결된다. The twenty-first pixel P21 includes a transistor, and the transistor T21 is connected to a data connection line connected to the second data line DL2 and the second upper gate line GL21.

상기 제22 화소(P22)는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제2 데이터 라인(DL2)과 연결된 데이터 연결 라인과 상기 제2 하측 게이트 라인(GL22)에 연결된다. The 22nd pixel P22 includes a transistor, and the transistor is connected to a data connection line connected to the second data line DL2 and the second lower gate line GL22.

본 실시예에 따르면, 제N 프레임 동안, 데이터 라인에 제1 및 제2 극성(+, -)을 1 도트 반전 구동으로 인가함으로써 2 by 1 극성 반전 패턴을 얻을 수 있을 수 있다. 이에 따라서, 무빙 줄 얼룩을 개선할 수 있다.According to the present embodiment, a 2 by 1 polarity inversion pattern may be obtained by applying the first and second polarities (+, -) to the data line through 1-dot inversion driving during the Nth frame. Accordingly, it is possible to improve the unevenness of the moving line.

이에 한정하지 않고, 무빙 줄 얼룩 개선 및 데이터 전압의 충전에 의한 화질 불량을 개선하기 위해서, 제1 데이터 라인(DL1)에는 제1 극성(+) 및 제2 극성(-)의 데이터 전압을 6 도트(6 수평 라인) 단위로 교대로 인가하고(++++++------), 제2 데이터 라인(DL2)에는 상기 제1 데이터 라인과 반대로 제2 극성 및 제1 극성 제1 극성(+) 및 제2 극성(-)의 데이터 전압을 1 도트 단위로 교대로 인가할 수 있다(------++++++). 이 경우, 2 by 3 극성 반전 패턴이 구현되고 블루 화소를 기준으로 극성이 반전하므로 화질 불량의 시인을 줄일 수 있다. The first data line DL1 is provided with 6 dots of data voltages of the first polarity (+) and the second polarity (-) in order to improve the image quality defect due to the moving line stain and the charging of the data voltage without being limited thereto. It is applied alternately in (6 horizontal lines) units (++++++------), and to the second data line DL2, opposite to the first data line, the second polarity and the first polarity first Data voltages of polarity (+) and second polarity (-) may be alternately applied in units of 1 dot (------++++++). In this case, since a 2 by 3 polarity inversion pattern is implemented and the polarity is inverted based on the blue pixel, visibility of poor image quality can be reduced.

본 실시예에 따르면, 인접한 두 개의 화소 열들에 포함된 화소들 중 상측(또는 하측) 게이트 라인에 연결된 상측(또는 하측) 화소들은 단변 길이 방향(D1)으로 지그 재그 형태(Z)로 배치됨에 따라서, 상기 1차 킥백 전압을 받는 화소들과 1차 및 2차 킥백 전압을 받는 화소들이 균일하게 섞임으로써 충전율 편차에 의한 휘도 불량의 시인을 개선할 수 있다. According to the present embodiment, among the pixels included in two adjacent pixel columns, the upper (or lower) pixels connected to the upper (or lower) gate line are arranged in a zigzag shape (Z) in the short side length direction (D1). , By uniformly mixing the pixels receiving the first kickback voltage and the pixels receiving the first and second kickback voltages, it is possible to improve visibility of luminance defects due to variation in charging rate.

이상의 본 발명의 실시예들에 따르면, 상기 데이터 라인의 절감하는화소 구조에서, 무빙 줄 얼룩을 개선할 수 있고, 또한, 킥백 전압에 의한 화질 불량을 개선할 수 있다. According to the above embodiments of the present invention, in the structure of saving pixels of the data line, it is possible to improve the unevenness of the moving line and also to improve the quality defect due to the kickback voltage.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.The present invention can be applied to a display device and various devices and systems including the display device. Accordingly, the present invention relates to mobile phones, smart phones, PDAs, PMPs, digital cameras, camcorders, PCs, server computers, workstations, notebooks, digital TVs, set-top boxes, music players, portable game consoles, navigation systems, smart cards, and printers. It can be usefully used in various electronic devices such as

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the present invention described in the claims below. you will understand that you can

Claims (18)

화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인;
상기 화소의 장변 길이 방향으로 연장되고 화소 행의 제1 측에 배치된 제1 측 게이트 라인;
상기 화소의 장변 길이 방향으로 연장되고 상기 화소 행의 제2 측에 배치된 제2 측 게이트 라인;
상기 화소 행에 포함되고 상기 제1 측 게이트 라인에 연결된 제1 측 화소; 및
상기 화소 행에 포함되고 상기 제2 측 게이트 라인에 연결된 제2 측 화소를 포함하고,
인접한 2개의 화소 열들에 포함된 제1 측 화소는 상기 단변 길이 방향으로 지그 재그 형태로 배열되며,
인접한 제1 데이터 라인 및 제2 데이터 라인 사이에 배열되고 제1 화소 행에 포함된 제1 화소 및 제2 화소; 및
상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배열되고 상기 제1 화소 행과 인접한 제2 화소 행에 포함된 제3 화소 및 제4 화소를 더 포함하고,
상기 제2 화소는 상기 제2 데이터 라인에 인접하여 배치되고, 상기 제1 데이터 라인에 연결되며,
상기 제3 화소는 상기 제1 데이터 라인에 인접하여 배치되고, 상기 제1 데이터 라인에 연결되는 것을 특징으로 하는 표시 장치.a data line extending in a length direction of a short side of a pixel and transmitting a data voltage to pixels of at least two adjacent pixel columns;
a first-side gate line extending in a length direction of a long side of the pixel and disposed on a first side of a pixel row;
a second-side gate line extending in a length direction of a long side of the pixel and disposed on a second side of the pixel row;
a first-side pixel included in the pixel row and connected to the first-side gate line; and
a second-side pixel included in the pixel row and connected to the second-side gate line;
First-side pixels included in two adjacent pixel columns are arranged in a zigzag shape in the length direction of the short side;
first pixels and second pixels included in a first pixel row and arranged between adjacent first data lines and second data lines; and
a third pixel and a fourth pixel arranged between the first data line and the second data line and included in a second pixel row adjacent to the first pixel row;
The second pixel is disposed adjacent to the second data line and connected to the first data line;
The display device of claim 1 , wherein the third pixel is disposed adjacent to the first data line and connected to the first data line. 제1항에 있어서,
상기 제1 화소는 해당하는 데이터 라인에 연결된 제1 데이터 연결 라인을 포함하고,
상기 제2 화소는 해당하는 데이터라인에 연결된 제2 데이터 연결 라인을 포함하고, 상기 제2 데이터 연결 라인은 상기 제1 데이터 연결 라인과 동일한 길이를 갖는 것을 특징으로 하는 표시 장치.According to claim 1,
The first pixel includes a first data connection line connected to a corresponding data line;
The display device of claim 1 , wherein the second pixel includes a second data connection line connected to a corresponding data line, and the second data connection line has the same length as the first data connection line. 제2항에 있어서,
상기 제1 화소는 상기 제2 데이터 라인에 연결된 상기 제1 데이터 연결 라인과 연결되고, 상기 제2 화소는 상기 제1 데이터 라인에 연결된 상기 제2 데이터 라인과 연결되고,
상기 제3 화소는 상기 제1 데이터 라인에 연결된 제3 데이터 연결 라인과 연결되고, 상기 제4 화소는 상기 제2 데이터 라인에 연결된 제4 연결 라인과 연결된 것을 특징으로 하는 표시 장치.According to claim 2,
The first pixel is connected to the first data connection line connected to the second data line, the second pixel is connected to the second data line connected to the first data line,
The display device of claim 1 , wherein the third pixel is connected to a third data connection line connected to the first data line, and the fourth pixel is connected to a fourth connection line connected to the second data line. 제3항에 있어서, 상기 제1 및 제2 데이터 연결 라인은 서로 동일한 길이를 갖고, 상기 제3 및 제4 데이터 연결 라인은 서로 동일한 길이를 갖는 것을 특징으로 하는 표시 장치.The display device of claim 3 , wherein the first and second data connection lines have the same length, and the third and fourth data connection lines have the same length. 제1항에 있어서, 상기 제1 및 제3 화소들은 제1 화소 열에 포함되고, 상기 제2 및 제4 화소들은 제2 화소 열에 포함되고,
상기 제1 및 제2 화소들 각각에 포함된 제1 및 제2 트랜지스터들은 상기 제1 및 제2 화소 열들의 경계 영역에 배열되는 것을 특징으로 하는 표시 장치.The method of claim 1 , wherein the first and third pixels are included in a first pixel column, and the second and fourth pixels are included in a second pixel column,
The display device of claim 1 , wherein the first and second transistors included in each of the first and second pixels are arranged in a boundary region between the first and second pixel columns. 제1항에 있어서, 상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고,
상기 복수의 화소들에 충전된 데이터 전압들은 1 by 1 의 극성 반전 패턴을 갖는 것을 특징으로 하는 표시 장치.The method of claim 1 , wherein the first data line and the second data line receive data voltages of different polarities,
The display device characterized in that the data voltages charged in the plurality of pixels have a 1 by 1 polarity inversion pattern. 삭제delete 삭제delete 삭제delete 삭제delete 복수의 화소 행들과 복수의 화소 열들로 배열된 복수의 화소들;
화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인;
상기 화소의 장변 길이 방향으로 연장되고 제1 화소 행의 제1 측에 배치되어 제1 화소 행의 제1 화소와 연결된 제1 게이트 라인;
상기 화소의 장변 길이 방향으로 연장되고 상기 제1 화소 행의 상기 제1 측에 상기 제1 게이트 라인과 인접하게 배치되어 상기 제1 화소 행의 제2 화소와 연결된 제2 게이트 라인을 포함하며,
상기 제1 화소 행과 인접한 제2 화소 행에 포함되고 상기 제2 화소 행의 제1 측에 배치된 제3 게이트 라인에 연결된 제3 화소; 및
상기 제2 화소 행에 포함되고 상기 제2 화소 행의 상기 제1 측에 상기 제3 게이트 라인과 인접하게 배치된 제4 게이트 라인에 연결된 제4 화소를 더 포함하고,
상기 제1 화소는 제1 데이터 라인과 상기 제1 게이트 라인에 연결되고, 상기 제2 화소는 상기 제1 데이터 라인과 상기 제2 게이트 라인에 연결되고,
상기 제3 화소는 제2 데이터 라인과 상기 제4 게이트 라인에 연결되고, 상기 제4 화소는 상기 제2 데이터 라인과 상기 제3 게이트 라인에 연결되며,
상기 제1 화소 및 상기 제3 화소는 제1 화소 열에 배치되고, 상기 제2 화소 및 상기 제4 화소는 제2 화소 열에 배치되는 것을 특징으로 하는 표시 장치. a plurality of pixels arranged in a plurality of pixel rows and a plurality of pixel columns;
a data line extending in a length direction of a short side of a pixel and transmitting a data voltage to pixels of at least two adjacent pixel columns;
a first gate line extending in a length direction of a long side of the pixels, disposed on a first side of a first pixel row, and connected to a first pixel of a first pixel row;
a second gate line extending in a longitudinal direction of the pixels and disposed adjacent to the first gate line on the first side of the first pixel row and connected to a second pixel of the first pixel row;
a third pixel included in a second pixel row adjacent to the first pixel row and connected to a third gate line disposed on a first side of the second pixel row; and
a fourth pixel included in the second pixel row and connected to a fourth gate line disposed adjacent to the third gate line on the first side of the second pixel row;
The first pixel is connected to a first data line and the first gate line, and the second pixel is connected to the first data line and the second gate line;
The third pixel is connected to a second data line and the fourth gate line, and the fourth pixel is connected to the second data line and the third gate line;
The display device of claim 1 , wherein the first pixel and the third pixel are arranged in a first pixel column, and the second pixel and the fourth pixel are arranged in a second pixel column. 삭제delete 제11항에 있어서, 상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고,
상기 복수의 화소들에 충전된 데이터 전압들은 2 by 1 의 극성 반전 패턴을 갖는 것을 특징으로 하는 표시 장치.12. The method of claim 11, wherein the first data line and the second data line receive data voltages of different polarities,
The display device characterized in that the data voltages charged in the plurality of pixels have a 2 by 1 polarity inversion pattern. 복수의 화소 행들과 복수의 화소 열들로 배열되고, 레드 화소, 그린 화소 및 블루 화소를 포함하는 복수의 화소들;
화소의 단변 길이 방향으로 연장되고, 인접한 적어도 2개의 화소 열들의 화소들에 데이터 전압을 전달하는 데이터 라인;
상기 화소의 장변 길이 방향으로 연장되고 화소 행의 제1 측에 배치된 제1 측 게이트 라인; 및
상기 화소의 장변 길이 방향으로 연장되고 상기 화소 행의 제2 측에 배치된 제2 측 게이트 라인을 포함하고,
복수의 레드 화소들은 해당하는 제1 측 게이트 라인에 연결되고, 복수의 그린 화소들은 해당하는 제2 측 게이트 라인에 연결되며,
제1 화소 행의 모든 레드 화소들은 제1 게이트 라인에만 연결되고, 상기 제1 화소 행의 모든 그린 화소들은 제2 게이트 라인에만 연결되는 것을 특징으로 하는 표시 장치.a plurality of pixels arranged in a plurality of pixel rows and a plurality of pixel columns and including a red pixel, a green pixel, and a blue pixel;
a data line extending in a length direction of a short side of a pixel and transmitting a data voltage to pixels of at least two adjacent pixel columns;
a first-side gate line extending in a length direction of a long side of the pixel and disposed on a first side of a pixel row; and
a second-side gate line extending in a lengthwise direction of a long side of the pixel and disposed on a second side of the pixel row;
A plurality of red pixels are connected to corresponding first-side gate lines, and a plurality of green pixels are connected to corresponding second-side gate lines;
All red pixels of the first pixel row are connected only to the first gate line, and all green pixels of the first pixel row are connected only to the second gate line. 제14항에 있어서, 상기 레드 및 그린 화소들은 동일 화소 행내에서 교대로 배열되는 것을 특징으로 하는 표시 장치.15. The display device of claim 14, wherein the red and green pixels are alternately arranged within the same pixel row. 제14항에 있어서, 상기 제1 측 게이트 라인이 상기 제2 측 게이트 라인 보다 먼저 구동되는 것을 특징으로 하는 표시 장치.15. The display device of claim 14, wherein the first-side gate line is driven before the second-side gate line. 제14항에 있어서, 복수의 블루 화소들은 해당하는 제1 측 게이트 라인 및 제2 측 게이트 라인에 교대로 연결되는 것을 특징으로 하는 표시 장치. 15. The display device of claim 14, wherein the plurality of blue pixels are alternately connected to corresponding first-side gate lines and second-side gate lines. 제14항에 있어서, 인접한 제1 데이터 라인과 제2 데이터 라인은 서로 다른 극성의 데이터 전압을 수신하고,
상기 복수의 화소들에 충전된 데이터 전압들은 2 by 1 의 극성 반전 패턴을 갖는 것을 특징으로 하는 표시 장치.
15. The method of claim 14, wherein adjacent first data lines and second data lines receive data voltages of different polarities,
The display device characterized in that the data voltages charged in the plurality of pixels have a 2 by 1 polarity inversion pattern.
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