KR102535391B1 - Frequency Multiplier Based on Current Reuse Architecture - Google Patents

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KR102535391B1 KR1020220072901A KR20220072901A KR102535391B1 KR 102535391 B1 KR102535391 B1 KR 102535391B1 KR 1020220072901 A KR1020220072901 A KR 1020220072901A KR 20220072901 A KR20220072901 A KR 20220072901A KR 102535391 B1 KR102535391 B1 KR 102535391B1
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송창훈
홍성철
김완식
여환용
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국방과학연구소
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Abstract

전류 재사용 구조 기반의 주파수 체배기를 개시한다.
본 발명의 실시예에 따른 주파수 체배기는, 입력 신호를 입력 받고, 상기 입력 신호의 기본 주파수를 체배하여 제1 신호를 출력하는 체배부; 및 상기 입력 신호 및 제1 신호를 이용하여 신호 믹싱을 수행하여 제2 신호를 생성하며, 상기 제2 신호의 전체 또는 일부를 체배 신호로 출력하는 믹서부를 포함할 수 있다. A frequency multiplier based on a current reuse structure is disclosed.
A frequency multiplier according to an embodiment of the present invention includes: a multiplier that receives an input signal, multiplies a fundamental frequency of the input signal, and outputs a first signal; and a mixer unit generating a second signal by performing signal mixing using the input signal and the first signal, and outputting all or part of the second signal as a multiplied signal.

Description

전류 재사용 구조 기반의 주파수 체배기{Frequency Multiplier Based on Current Reuse Architecture}Frequency Multiplier Based on Current Reuse Architecture

본 발명은 전류 재사용 구조를 기반으로 주파수를 체배하는 주파수 체배기에 관한 것이다. 본 발명의 연구는　2020년 국방과학연구소 미래도전국방기술 연구개발사업 (No. 912913601)의 지원을 받아 LIG넥스원의 주관으로 수행된 'D-대역 다채널 어레이 MFC 칩 및 MIMO 레이다 통신 기술'과 관련된다.The present invention relates to a frequency multiplier that multiplies a frequency based on a current reuse structure. The research of the present invention is related to the 'D-band multi-channel array MFC chip and MIMO radar communication technology' carried out under the supervision of LIG Nex1 with the support of the 2020 Defense Research Institute's Future Challenge Defense Technology Research and Development Project (No. 912913601) do.

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The contents described in this section simply provide background information on the embodiments of the present invention and do not constitute prior art.

최근 많은 연구가 진행되고 있는 차세대 무선 통신 시스템인 5G는 높은 데이터 전송 속도를 필요로 하기 때문에 밀리미터파 대역에서 연구가 활발히 진행되고 있다. 그러나, 신호원인 전압 제어 발진기를 밀리미터파 대역에서 직접적으로 사용하는 것은 여러 단점을 가지고 있다. 5G, a next-generation wireless communication system that has been under a lot of research lately, requires high data transmission rates, so research is being actively conducted in the mmWave band. However, directly using a voltage controlled oscillator as a signal source in the millimeter wave band has several disadvantages.

밀리미터파 대역에서 전압 제어 발진기를 만들어 사용할 경우, 소자의 한계로 인하여 위상 잡음이나 변환 이득에서 좋은 성능을 가지는 것이 힘들다. 그래서 낮은 주파수 대역에서 전압 제어 발진기를 만들고 주파수 체배기를 통해 주파수를 밀리미터파 대역으로 체배하는 것이 더 효율적이다.When making and using a voltage controlled oscillator in the millimeter wave band, it is difficult to have good performance in phase noise or conversion gain due to device limitations. Therefore, it is more efficient to make a voltage controlled oscillator in a low frequency band and multiply the frequency to a millimeter wave band through a frequency multiplier.

주파수 체배기는 입력 받은 주파수를 정수배하여 출력하는 회로이다. 비선형성을 이용하여 주파수를 체배하기 때문에 입력 주파수의 정수배 고조파 신호들이 같이 출력이 된다. A frequency multiplier is a circuit that multiplies the input frequency by an integer and outputs it. Since the frequency is multiplied using nonlinearity, harmonic signals that are integer multiples of the input frequency are output together.

도 8에서는 주파수 선-생성기인 비선형 증폭기를 통해 입력 주파수인 f0신호와 더불어 2f0, 3f0와 같은 고조파 신호를 만들어 낼 수 있다. In FIG. 8, harmonic signals such as 2f0 and 3f0 can be generated along with the input frequency f0 signal through a nonlinear amplifier, which is a frequency line generator.

주파수 선-생성기에서 3f0 고조파 신호가 가장 잘 발생하는 트랜지스터 크기와 전압을 가하고, 3f0 고조파 신호를 주입-잠금 발진단으로 입력시킨다. 주입-잠금 발진단의 LC 탱크를 통해 3f0 신호만 추출해 내어 3배의 주파수를 체배할 수 있다.In the frequency line-generator, apply the transistor size and voltage at which the 3f0 harmonic signal is most likely generated, and input the 3f0 harmonic signal to the injection-lock oscillation stage. Through the LC tank of the injection-locked oscillation stage, only the 3f0 signal can be extracted and the frequency can be multiplied three times.

그러나, 도 8의 방법의 경우, 주파수 선-생성기인 트랜지스터의 비선형성 특성만을 이용하여 고조파 신호를 생성하므로 3f0 고조파 신호가 가장 잘 발생하는 트랜지스터 크기와 전압을 가하더라도, 원신호인 f0 신호와 2f0 신호보다는 작다. 그러므로, 높은 고조파 억제를 하기가 쉽지 않을 뿐만 아니라, 높은 변환 이득을 만들기 어렵다. However, in the case of the method of FIG. 8, since the harmonic signal is generated using only the nonlinearity characteristics of the transistor, which is a frequency line generator, even if the transistor size and voltage at which the 3f0 harmonic signal is most likely generated are applied, the f0 signal, which is the original signal, and the 2f0 signal less than the signal. Therefore, it is not easy to achieve high harmonic suppression, and it is difficult to make high conversion gain.

주파수 체배기는 출력하고자 하는 고조파 신호를 제외한 나머지 고조파 신호를 걸러내어 출력을 한다. 출력하고자 하는 주파수를 잘 생성해내기 위해서는 다른 고조파 신호의 영향을 줄여야 한다. 그리고, 전체적인 시스템의 효율을 높이기 위해서 주파수 체배기의 효율을 올리는 것도 중요하다. The frequency multiplier filters out the harmonic signals other than the harmonic signals to be output and outputs them. In order to generate the frequency to be output well, the influence of other harmonic signals must be reduced. Also, it is important to increase the efficiency of the frequency multiplier in order to increase the efficiency of the overall system.

주파수 3배 체배기 회로에서는 주입-잠금 회로가 많이 사용되고 있다. 주입-잠금 회로는 높은 고조파 억제와 높은 변환 이득을 갖기 위해 많이 사용되고 있다. In the frequency triple multiplier circuit, the injection-lock circuit is widely used. Injection-lock circuits are widely used to have high harmonic suppression and high conversion gain.

하지만, 주입-잠금 회로의 LC 탱크에서 Q값을 높일수록 변환 이득은 증가하지만 잠금 범위가 줄어든다는 단점을 가지고 있다. 따라서, 주입-잠금 회로에서 높은 변환 이득과 동시에 넓은 잠금 범위를 가지게 하는 기술이 필요하다.However, as the Q value increases in the LC tank of the injection-lock circuit, the conversion gain increases but the lock range decreases. Therefore, there is a need for a technique for having a high conversion gain and a wide locking range at the same time in an injection-lock circuit.

본 발명은 주파수 체배를 위하여 DC 전류를 공유하는 구조를 가지며, 체배부, 믹서부 및 필터부를 통해 생성한 3배 주파수 신호를 다시 발진부에 주입하여 최종 체배 신호를 출력하는 전류 재사용 구조 기반의 주파수 체배기를 제공하는 데 주된 목적이 있다.The present invention is a frequency multiplier based on a current reuse structure that has a structure for sharing DC current for frequency multiplication and outputs a final multiplication signal by injecting a triple frequency signal generated through a multiplier, mixer, and filter unit back into an oscillator. Its main purpose is to provide

본 발명의 일 측면에 의하면, 상기 목적을 달성하기 위한 주파수 체배기는, 입력 신호를 입력 받고, 상기 입력 신호의 기본 주파수를 체배하여 제1 신호를 출력하는 체배부; 및 상기 입력 신호 및 제1 신호를 이용하여 신호 믹싱을 수행하여 제2 신호를 생성하며, 상기 제2 신호의 전체 또는 일부를 체배 신호로 출력하는 믹서부를 포함할 수 있다. According to one aspect of the present invention, a frequency multiplier for achieving the above object includes: a multiplier for receiving an input signal, multiplying a fundamental frequency of the input signal, and outputting a first signal; and a mixer unit generating a second signal by performing signal mixing using the input signal and the first signal, and outputting all or part of the second signal as a multiplied signal.

또한, 상기 목적을 달성하기 위한 주파수 체배기는, 상기 제2 신호 중 특정 주파수를 필터링하여 제3 신호를 출력하는 필터부; 및 필터링된 상기 제3 신호를 입력 받고, 상기 제3 신호의 출력 주파수를 기 설정된 크기로 크게 하여 최종 체배 신호를 출력하는 발진부를 추가로 포함할 수 있다.In addition, the frequency multiplier for achieving the above object may include a filter unit for outputting a third signal by filtering a specific frequency of the second signal; and an oscillator configured to receive the filtered third signal, increase an output frequency of the third signal to a predetermined level, and output a final multiplication signal.

이상에서 설명한 바와 같이, 본 발명의 주파수 체배기는 주입-잠금 발진단에 신호를 주입하기 전에 만들어내고자 하는 신호를 가장 우세하게 만들어낸 다음 주입을 하며, 전류 재사용형 구조를 이용하기 위해 주입-잠금 발진단에 주파수 2배 체배기와 믹서를 통해 구현된 주파수 3배 체배기를 연결하여 종래의 주입-잠금 주파수 3배 체배기보다 높은 변환 이득, 높은 효율을 갖는 것과 동시에 넓은 잠금범위를 가질 수 있는 효과가 있다.As described above, the frequency multiplier of the present invention most predominately generates the signal to be generated before injecting a signal into the injection-locked oscillation stage, and then injects it, and in order to use the current reuse structure, the injection-locked stage By connecting the frequency doubling multiplier and the frequency tripling implemented through the mixer to the diagnosis, it has the effect of having a higher conversion gain and higher efficiency than the conventional injection-locked frequency tripling machine, as well as having a wide locking range.

도 1은 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기를 개략적으로 나타낸 블록 구성도이다.
도 2는 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기의 회로를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기의 레이아웃을 나타낸 도면이다.
도 5 내지 도 7은 본 발명의 실시예에 따른 재사용 구조 기반의 주파수 체배기의 측정 결과를 나타낸 도면이다.
도 8은 종래의 주파수 체배기를 나타낸 도면이다.1 is a block diagram schematically illustrating a frequency multiplier based on a current reuse structure according to an embodiment of the present invention.
2 is a diagram showing a circuit of a frequency multiplier based on a current reuse structure according to an embodiment of the present invention.
3 is a diagram showing the structure of a frequency multiplier based on a current reuse structure according to an embodiment of the present invention.
4 is a diagram showing a layout of a frequency multiplier based on a current reuse structure according to an embodiment of the present invention.
5 to 7 are diagrams showing measurement results of a frequency multiplier based on a reuse structure according to an embodiment of the present invention.
8 is a diagram showing a conventional frequency multiplier.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다. 이하에서는 도면들을 참조하여 본 발명에서 제안하는 전류 재사용 구조 기반의 주파수 체배기에 대해 자세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description will be omitted. In addition, although preferred embodiments of the present invention will be described below, the technical idea of the present invention is not limited or limited thereto and can be modified and implemented in various ways by those skilled in the art. Hereinafter, a frequency multiplier based on a current reuse structure proposed in the present invention will be described in detail with reference to drawings.

본 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기는 5G 시스템에 사용할 주파수원을 생성할 수 있다. 5G 통신에서 밀리미터파 대역은 여러 주파수 대역으로 나누어진다. 각 대역은 24.25~29.5 GHz로 n257, n258, n261에 해당되며, 37~43.5 GHz는 n259, n260에 해당된다. 이때, 5G의 밀리미터파 대역에서 전압 제어 발진기를 통한 신호원은 위상잡음이나 효율이 좋지 않다는 문제점이 있다. 이는 시스템의 성능과 효율을 떨어뜨리는 문제를 발생시킬 수 있다. 따라서, 제안된 전류 재사용형 주입잠금 주파수 3배 체배기가 반드시 필요하다.The frequency multiplier based on the current reuse structure according to the present embodiment may generate a frequency source to be used in the 5G system. In 5G communication, the millimeter wave band is divided into several frequency bands. Each band corresponds to n257, n258, and n261 at 24.25 to 29.5 GHz, and n259 and n260 at 37 to 43.5 GHz. At this time, in the millimeter wave band of 5G, a signal source through a voltage controlled oscillator has a problem in that phase noise or efficiency is not good. This may cause a problem of degrading the performance and efficiency of the system. Therefore, the proposed current reuse type injection-locked frequency triple multiplier is absolutely necessary.

본 발명에서는 전류 재사용형 주입-잠금 주파수 3배 체배기를 이용하여 넓은 잠금 범위, 높은 고조파 억제, 높은 효율 특성을 갖는 주파수 3배 체배기를 제안한다.In the present invention, a frequency triple multiplier having a wide locking range, high harmonic suppression, and high efficiency is proposed by using a current reusable injection-locked frequency triplet multiplier.

이하, 도 1 내지 도 3을 통해 본 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기를 설명하도록 한다. Hereinafter, a frequency multiplier based on a current reuse structure according to the present embodiment will be described with reference to FIGS. 1 to 3 .

도 1은 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기를 개략적으로 나타낸 블록 구성도이고, 도 2는 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기의 회로를 나타낸 도면이고, 도 3은 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기의 구조를 나타낸 도면이다.1 is a block diagram schematically showing a frequency multiplier based on a current reuse structure according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a frequency multiplier based on a current reuse structure according to an embodiment of the present invention, 3 is a diagram showing the structure of a frequency multiplier based on a current reuse structure according to an embodiment of the present invention.

본 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기(100)는 체배부(110), 믹서부(120), 필터부(130) 및 발진부(140)을 포함한다. 도 1 내지 도 3의 주파수 체배기는 일 실시예에 따른 것으로서, 도 1 내지 도 3에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 주파수 체배기에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다. The frequency multiplier 100 based on the current reuse structure according to the present embodiment includes a multiplier 110, a mixer unit 120, a filter unit 130, and an oscillation unit 140. The frequency multiplier of FIGS. 1 to 3 is according to an embodiment, and all blocks shown in FIGS. 1 to 3 are not essential components, and some blocks included in the frequency multiplier in another embodiment are added, changed, or deleted. It can be.

주파수 체배기(100)는 주파수를 체배하는 장치로서, 기본 주파수를 3배 주파수로 출력하는 장치일 수 있다. 주파수 체배기(100)는 주파수 체배를 위하여 DC 전류를 공유하는 구조로 연결되며, 전류 재사용이 가능하다. The frequency multiplier 100 is a device that multiplies the frequency, and may be a device that outputs a fundamental frequency at a frequency threefold. The frequency multiplier 100 is connected in a structure in which DC current is shared for frequency multiplication, and current reuse is possible.

종래의 주입-잠금 주파수 3배 체배기는 트랜지스터의 비선형성을 이용하여 고조파를 만들어내어 주입-잠금 발진단에 주입하거나, 주입-잠금 발진단의 트랜지스터 드레인쪽에 신호를 주입하는 방식이었다. A conventional injection-locked frequency tripler uses nonlinearity of a transistor to generate harmonics and injects them into an injection-locked oscillation stage or injects a signal into a drain side of a transistor of an injection-locked oscillation stage.

본 실시예에 따른 주파수 체배기(100)는 주입-잠금 발진단에 신호를 주입하기 전에 만들어내고자 하는 신호를 가장 우세하게 만들어낸 다음 주입을 하며, 전류 재사용형 구조를 이용하기 위해 주입-잠금 발진단에 주파수 2배 체배기와 믹서를 통해 구현된 주파수 3배 체배기를 연결한다. 이러한 구조를 통해 본 실시예에 따른 주파수 체배기(100)는 종래의 주입-잠금 주파수 3배 체배기보다 높은 변환 이득, 높은 효율을 갖는 것과 동시에 넓은 잠금범위를 가질 수 있다.In the frequency multiplier 100 according to the present embodiment, a signal to be generated is most predominantly generated before injecting a signal into the injection-locked oscillation stage, and then injected. In order to use the current reuse type structure, the injection-locked oscillation stage Connect the frequency double multiplier and the frequency triple multiplier implemented through the mixer to . Through this structure, the frequency multiplier 100 according to the present embodiment can have a higher conversion gain and higher efficiency than the conventional injection-locked frequency triple multiplier and a wide locking range.

체배부(110)는 외부 장치로부터 입력 신호를 입력 받고, 입력 신호의 기본 주파수를 체배하여 제1 신호를 출력한다. 여기서, 입력 신호는 외부 장치로부터 입력된 소스 신호로서, 소정의 기본 주파수(f0)의 차동 신호인 것이 바람직하다. 외부 장치는 무선 통신 시스템에 포함된 소정의 모듈일 수 있으나 반드시 이에 한정되는 것은 아니며, 주파수 체배를 위한 신호의 입력이 가능하다면 다양한 형태의 장치로 구현될 수 있다. The multiplying unit 110 receives an input signal from an external device, multiplies the fundamental frequency of the input signal, and outputs a first signal. Here, the input signal is a source signal input from an external device, and is preferably a differential signal having a predetermined fundamental frequency f0. The external device may be a predetermined module included in the wireless communication system, but is not necessarily limited thereto, and may be implemented in various types of devices as long as it is possible to input signals for frequency multiplication.

체배부(110)는 입력 신호의 기본 주파수(f0)를 2배 체배하는 주파수 2배 체배기로 구현될 수 있다. The multiplier 110 may be implemented as a frequency doubler that doubles the fundamental frequency f0 of the input signal.

체배부(110)는 기본 주파수(f0)를 2배 체배하여 2배 주파수(2f0)의 제1 신호를 생성한다. 체배부(110)는 기본 주파수(f0)의 입력 신호 및 2배 주파수(2f0)의 제1 신호를 믹서부(120)로 전달한다. The multiplying unit 110 doubles the fundamental frequency f0 to generate a first signal having a doubled frequency 2f0. The multiplying unit 110 transfers the input signal of the fundamental frequency f0 and the first signal of the doubled frequency 2f0 to the mixer unit 120 .

체배부(110)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제1 커패시터(C1) 및 제2 커패시터(C2)로 구성된다. The multiplying unit 110 includes a first transistor M1, a second transistor M2, a first capacitor C1, and a second capacitor C2.

체배부(110)는 병렬로 연결된 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함하며, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 B급 증폭기(Class B Amplifier)로 동작한다. The multiplying unit 110 includes a first transistor M1 and a second transistor M2 connected in parallel, and the first transistor M1 and the second transistor M2 operate as a Class B amplifier. do.

체배부(110)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 게이트 각각에 독립적으로 전압 인가를 위한 제1 커패시터(C1) 및 제2 커패시터(C2)가 연결될 수 있다. In the multiplier 110 , a first capacitor C1 and a second capacitor C2 for applying voltage may be independently connected to gates of the first transistor M1 and the second transistor M2 .

체배부(110)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 게이트 각각에 제1 차동 신호가 동시에 인가될 수 있다. 여기서, 제1 차동 신호는 기본 주파수(f0)의 차동 신호일 수 있다. In the multiplier 110 , the first differential signal may be simultaneously applied to the gates of the first transistor M1 and the second transistor M2 . Here, the first differential signal may be a differential signal of the fundamental frequency f0.

믹서부(120)는 체배부(110)로부터 입력 신호 및 제1 신호를 입력 받고, 입력 신호 및 제1 신호를 신호 믹싱(mixing) 처리하여 제2 신호를 생성한다. The mixer unit 120 receives the input signal and the first signal from the multiplying unit 110 and performs signal mixing on the input signal and the first signal to generate a second signal.

믹서부(120)는 입력 신호 및 제1 신호의 주파수 차이에 대한 신호, 입력 신호 및 제1 신호의 주파수 합에 대한 신호 등을 포함하는 제2 신호를 생성한다. The mixer unit 120 generates a second signal including a signal for a frequency difference between the input signal and the first signal, a signal for a frequency sum of the input signal and the first signal, and the like.

구체적으로, 믹서부(120)는 입력 신호의 기본 주파수(f0) 및 제1 신호의 2배 주파수(2f0)의 주파수 차이에 대한 제1 주파수(f0) 신호, 입력 신호의 기본 주파수(f0) 및 제1 신호의 2배 주파수(2f0)의 주파수 합에 대한 제2 주파수(3f0) 신호 등을 포함하는 제2 신호를 생성한다. Specifically, the mixer unit 120 is a first frequency (f0) signal for the frequency difference between the fundamental frequency (f0) of the input signal and the double frequency (2f0) of the first signal, the fundamental frequency (f0) of the input signal, and A second signal including a second frequency (3f0) signal for the frequency sum of twice the frequency (2f0) of the first signal is generated.

믹서부(120)는 제2 신호의 전체 또는 일부를 체배 신호로 출력할 수 있다. 여기서, 체배 신호는 주파수(3f0) 신호일 수 있다. The mixer unit 120 may output all or part of the second signal as a multiplication signal. Here, the multiplication signal may be a signal of frequency 3f0.

믹서부(120)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)로 구성된다. Mixer unit 120 is composed of a third transistor (M3) and a fourth transistor (M4).

믹서부(120)는 병렬로 연결된 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함하며, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 AB급 증폭기(Class AB Amplifier)로 동작한다. The mixer unit 120 includes a third transistor M3 and a fourth transistor M4 connected in parallel, and the third transistor M3 and the fourth transistor M4 operate as a class AB amplifier. do.

믹서부(120)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 게이트 각각에 제1 차동 신호가 동시에 인가될 수 있다. 여기서, 제1 차동 신호는 기본 주파수(f0)의 차동 신호일 수 있다.The mixer unit 120 may simultaneously apply the first differential signal to the gates of the third and fourth transistors M3 and M4. Here, the first differential signal may be a differential signal of the fundamental frequency f0.

믹서부(120)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 게이트 각각에 독립적으로 전압 인가를 위한 제3 커패시터(C3) 및 제4 커패시터(C4)가 연결될 수 있다. 제3 커패시터(C3)의 일측단은 제3 트랜지스터(M3)의 게이트와 연결되고, 타측단은 제4 트랜지스터(M4)의 드레인과 연결된다. 제4 커패시터(C4)의 일측단은 제4 트랜지스터(M4)의 게이트와 연결되고, 타측단은 제3 트랜지스터(M3)의 드레인과 연결된다. In the mixer unit 120 , a third capacitor C3 and a fourth capacitor C4 may be independently connected to gates of the third and fourth transistors M3 and M4 for voltage application. One end of the third capacitor C3 is connected to the gate of the third transistor M3, and the other end is connected to the drain of the fourth transistor M4. One end of the fourth capacitor C4 is connected to the gate of the fourth transistor M4, and the other end is connected to the drain of the third transistor M3.

필터부(130)는 믹서부(120)로부터 제2 신호를 입력 받고, 제2 신호 중 특정 주파수를 필터링한다. 필터부(130)는 특정 주파수가 필터링된 제3 신호를 출력한다.The filter unit 130 receives the second signal from the mixer unit 120 and filters a specific frequency of the second signal. The filter unit 130 outputs a third signal from which a specific frequency is filtered.

구체적으로, 필터부(130)는 제1 주파수(f0) 신호, 제2 주파수(3f0) 신호 등을 포함하는 제2 신호에서 제1 주파수(f0) 신호를 필터링하여 제2 주파수(3f0) 신호만을 포함하는 제3 신호를 발진부(140)로 출력한다. Specifically, the filter unit 130 filters the first frequency f0 signal from the second signal including the first frequency f0 signal and the second frequency 3f0 signal to only the second frequency 3f0 signal. and outputs the third signal to the oscillator 140.

필터부(130)는 2 개의 커패시터, 1 개의 인덕터로 구성된다. The filter unit 130 is composed of two capacitors and one inductor.

필터부(130)는 직렬로 연결된 제5 커패시터(C5), 제1 인덕터(L1) 및 제6 커패시터(C6)를 포함하는 노치 필터로 구현될 수 있다. The filter unit 130 may be implemented as a notch filter including a fifth capacitor C5, a first inductor L1, and a sixth capacitor C6 connected in series.

발진부(140)는 필터부(130)로부터 제3 신호를 입력 받고, 제3 신호의 출력 주파수를 기 설정된 크기로 크게 하여 최종 체배 신호를 출력한다. The oscillation unit 140 receives the third signal from the filter unit 130, increases the output frequency of the third signal to a predetermined level, and outputs a final multiplication signal.

발진부(140)는 제2 주파수(3f0)의 제3 신호를 입력 받고, 제3 신호를 발진 처리하여 제3 신호의 출력 주파수를 기 설정된 크기로 크게 한다. The oscillator 140 receives the third signal of the second frequency 3f0 and increases the output frequency of the third signal to a preset level by oscillating the third signal.

발진부(140)는 상호 결합된 제5 트랜지스터(M5)와 제6 트랜지스터(M6), 가변 커패시터(Ctuner) 및 제2 인덕터(L2)를 포함하는 상호결합 발진기의 구조의 주입-잠금 발진단으로 구현될 수 있다. The oscillation unit 140 is implemented as an injection-locked oscillation stage of an interconnection oscillator structure including a fifth transistor M5 and a sixth transistor M6, a variable capacitor Ctuner, and a second inductor L2 coupled to each other. It can be.

이하, 도 2를 참고하여 주파수 체배기(100)를 설명하도록 한다. Hereinafter, the frequency multiplier 100 will be described with reference to FIG. 2 .

체배부(110)는 푸시-푸시(push-push) 주파수 2배 체배기로, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각의 드레인(drain)에서 홀수 고조파 신호와 짝수 고조파 신호가 출력된다. 이때, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각의 게이트(gate)에 차동 신호(f0)가 입력될 경우, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 드레인이 연결되어 있기 때문에, 홀수 고조파는 상쇄되고 짝수 고조파는 상쇄되지 않아 2배 주파수 신호(2f0)가 출력되게 된다. The multiplier 110 is a push-push frequency doubler, and odd harmonic signals and even harmonic signals are output from drains of the first transistor M1 and the second transistor M2, respectively. . At this time, when the differential signal f0 is input to the gate of each of the first transistor M1 and the second transistor M2, the drains of the first transistor M1 and the second transistor M2 are connected Since there is, odd harmonics are canceled and even harmonics are not, so that the double frequency signal 2f0 is output.

제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 경우 높은 변환 이득을 갖기 위해 B급 증폭기(Class B Amplifier)로 동작하도록 전압이 인가된다. In the case of the first transistor M1 and the second transistor M2, a voltage is applied to operate as a Class B amplifier to have a high conversion gain.

제1 커패시터(C1) 및 제2 커패시터(C2)는 체배부(110)의 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)와 믹서부(120)의 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 게이트에 독립적으로 전압을 가하기 위한 역할을 한다.The first capacitor C1 and the second capacitor C2 are the first transistor M1 and the second transistor M2 of the multiplier 110 and the third transistor M3 and the fourth transistor of the mixer unit 120 It serves to apply voltage independently to the gate of (M4).

믹서부(120)는 주파수 믹서(Frequency Mixer)로 제3 트랜지스터(M3) 및 제4 트랜지스터(M4) 각각의 게이트(gate)에는 입력 신호(f0)가 입력되고, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4) 각각의 소스(source)에는 체배부(110)의 출력인 2배 주파수 신호(2f0)가 입력된다. The mixer unit 120 is a frequency mixer, and the input signal f0 is input to the gates of the third and fourth transistors M3 and M4, and the third and fourth transistors M3 and M4 are input. The double frequency signal 2f0, which is an output of the multiplier 110, is input to a source of each of the four transistors M4.

믹서부(120)는 믹서(Mixer)로 동작하기 때문에 믹서의 출력으로 1배 주파수 신호(f0), 3배 주파수 신호(3f0)가 출력된다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 AB급 증폭기(Class AB Amplifier)로 동작하도록 전압이 인가된다.Since the mixer unit 120 operates as a mixer, a 1-frequency signal f0 and a 3-fold frequency signal 3f0 are output as outputs of the mixer. A voltage is applied to the third transistor M3 and the fourth transistor M4 to operate as a class AB amplifier.

필터부(130)는 노치 필터로, 믹서부(120)에서 출력된 1배 주파수 신호(f0)를 필터링하여 3배 주파수 신호(3f0)만 출력한다. The filter unit 130 is a notch filter and filters the 1-fold frequency signal f0 output from the mixer unit 120 to output only the 3-fold frequency signal 3f0.

필터부(130)는 1배 주파수 신호(f0)를 필터링하는 것과 동시에 믹서부(120)와 발진부(140)의 사이에서 중간 노드 매칭 역할을 수행한다. 여기서, 필터부(130)는 원주파수 신호 억제와 임피던스 매칭 역할을 한다. The filter unit 130 performs an intermediate node matching role between the mixer unit 120 and the oscillation unit 140 while filtering the 1x frequency signal f0. Here, the filter unit 130 serves to suppress the original frequency signal and perform impedance matching.

체배부(110), 믹서부(120) 및 필터부(130)를 통과하여 3배 주파수 신호(3f0)가 가장 우세하게 출력된다. 즉, 체배부(110), 믹서부(120) 및 필터부(130)를 통과하면서 주파수 3배 체배기의 역할을 수행할 수 있다.After passing through the multiplication unit 110, the mixer unit 120, and the filter unit 130, the triple frequency signal 3f0 is most predominantly output. That is, while passing through the multiplier 110, the mixer unit 120, and the filter unit 130, it can serve as a frequency triple multiplier.

발진부(140)는 주입-잠금 발진단으로, 필터부(130)를 통해 추출된 3배 주파수 신호(3f0)를 주입 받아 더 큰 주파수로 출력한다.The oscillation unit 140 is an injection-locked oscillation stage, and receives the triple frequency signal 3f0 extracted through the filter unit 130 and outputs it at a higher frequency.

발진부(140)의 주입-잠금 발진단은 상호결합 발진기의 구조를 가진다. 발진부(140)에 포함된 제5 트랜지스터(M5) 및 제6 트랜지스터(M6) 중 하나의 트랜지터의 게이트(gate)는 다른 하나의 트랜지스터의 드레인(drain)에 연결된다. The injection-locked oscillation stage of the oscillation unit 140 has a structure of an mutually coupled oscillator. A gate of one of the fifth and sixth transistors M5 and M6 included in the oscillator 140 is connected to the drain of the other transistor.

발진부(140)의 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 드레인(drain)에는 LC 탱크가 연결된다. 여기서, LC 탱크는 가변 커패시터(Ctuner), 인덕터(L2)로 구성된다. LC 탱크는 출력하고자 하는 3배 주파수 신호(3f0)를 공진하게 하는 값을 정한다. An LC tank is connected to drains of the fifth transistor M5 and the sixth transistor M6 of the oscillator 140 . Here, the LC tank is composed of a variable capacitor (Ctuner) and an inductor (L2). The LC tank determines a value that makes the triple frequency signal 3f0 to be output resonate.

발진부(140)에서 발진이 안정적으로 이루어지도록 하기 위해서 발진부(140)의 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 AB급 증폭기(Class AB Amplifier)로 동작하도록 전압이 인가된다.In order for the oscillator 140 to oscillate stably, a voltage is applied to the fifth transistor M5 and the sixth transistor M6 of the oscillator 140 to operate as a class AB amplifier.

발진부(140)로 주입되는 3배 주파수 신호(3f0)의 변환 이득이 높아질수록, 잠금 범위는 넓어진다. As the conversion gain of the triple frequency signal 3f0 injected into the oscillator 140 increases, the locking range widens.

따라서, 체배부(110), 믹서부(120)의 트랜지스터 크기 및 바이어스는 3배 주파수 신호(3f0)가 커지는 값으로 설정된다. Accordingly, the size and bias of the transistors of the multiplier 110 and the mixer 120 are set to a value that increases the triple frequency signal 3f0.

발진부(140)에서는 Q값(저장된 에너지/주기당 소비되는 에너지)에 따라 신호의 품질, 즉 얼마만큼 원하는 신호를 잡음(Noise) 없이 깨끗하게 출력할 수 있는가를 결정하게 된다. Q 값은 공진 배율로서 Q 값이 높으면 공진량이 많은 것을 의미한다.The oscillator 140 determines signal quality, that is, how much a desired signal can be output cleanly without noise, according to the Q value (stored energy/energy consumed per cycle). The Q value is a resonance magnification, and a high Q value means a large amount of resonance.

본 실시예에 따른 발진부(140)에서는 Q 값을 작게 하지 않아도 되기 때문에 주파수 체배기(100)는 높은 변환 이득과 넓은 잠금 범위를 가질 수 있다.In the oscillator 140 according to the present embodiment, since the Q value does not have to be small, the frequency multiplier 100 can have a high conversion gain and a wide locking range.

도 3을 참고하면, 본 실시예에 따른 주파수 체배기(100)의 체배부(110), 믹서부(120) 및 발진부(140)는 전류를 공유하는 형태로 설계된다. Referring to FIG. 3 , the multiplier 110, the mixer 120, and the oscillator 140 of the frequency multiplier 100 according to the present embodiment are designed to share current.

주파수 체배기(100)는 전류를 공유하는 형태로 설계되어, 전류를 재사용하는 구조를 통해 효율을 높일 수 있다. The frequency multiplier 100 is designed to share current and can increase efficiency through a structure that reuses current.

또한, 본 실시예에 따른 주파수 체배기(100)는 체배부(110), 믹서부(120) 및 필터부(130)를 통해 생성한 3배 주파수 신호(3f0)를 다시 발진부(140)에 주입함으로써 높은 고조파 억제 특성을 얻을 수 있다. In addition, the frequency multiplier 100 according to the present embodiment injects the triple frequency signal 3f0 generated through the multiplier 110, the mixer 120, and the filter 130 into the oscillator 140 again. High harmonic suppression characteristics can be obtained.

도 4는 본 발명의 실시예에 따른 전류 재사용 구조 기반의 주파수 체배기의 레이아웃을 나타낸 도면이다.4 is a diagram showing a layout of a frequency multiplier based on a current reuse structure according to an embodiment of the present invention.

도 4에서는 본 실시예에 따른 주파수 체배기(100)를 제작하기 위하여 각각의 구성을 배치한 레이아웃을 도시한다. 4 shows a layout in which each component is arranged to manufacture the frequency multiplier 100 according to the present embodiment.

도 5 내지 도 7은 본 발명의 실시예에 따른 재사용 구조 기반의 주파수 체배기의 측정 결과를 나타낸 도면이다. 5 to 7 are diagrams showing measurement results of a frequency multiplier based on a reuse structure according to an embodiment of the present invention.

도 5는 본 실시예에 따른 주파수 체배기(100)의 효율을 나타낸 그래프이다.5 is a graph showing the efficiency of the frequency multiplier 100 according to this embodiment.

도 5를 참고하면, 본 실시예에 따른 주파수 체배기(100)는 -5 dBm 내지 10 dBm 범위의 입력 전원(Input Power)에서 최대 2.9%의 효율을 가지는 것을 확인할 수 있다. Referring to FIG. 5 , it can be seen that the frequency multiplier 100 according to the present embodiment has an efficiency of up to 2.9% at input power ranging from -5 dBm to 10 dBm.

도 6은 본 실시예에 따른 주파수 체배기(100)의 주파수 잠금 범위를 나타낸 그래프이다. 6 is a graph showing the frequency locking range of the frequency multiplier 100 according to the present embodiment.

도 6을 참고하면, 주파수 체배기(100)는 입력 전원(Input Power)이 커질수록 주파수의 잠금 범위가 넓어지는 것을 확인할 수 있으며, -3 dBm 내지 8 dBm 범위의 입력 전원(Input Power)에서 최대 8.4 GHz로 20 %의 잠금 범위를 가지는 것을 확인할 수 있다. Referring to FIG. 6, it can be seen that the frequency multiplier 100 has a wider frequency locking range as the input power increases, and up to 8.4 at input power ranging from -3 dBm to 8 dBm It can be seen that it has a locking range of 20% in GHz.

도 7는 본 실시예에 따른 주파수 체배기(100)의 고조파 억제율을 나타낸 그래프이다. 7 is a graph showing the harmonic suppression rate of the frequency multiplier 100 according to the present embodiment.

도 7을 참고하면, 본 실시예에 따른 주파수 체배기(100)에서 원신호인 f0는 최대 25.9 dBc의 고조파 억제를 가지며, 고조파 2f0의 경우 최대 39.2 dBc의 고조파 억제를 가진다. Referring to FIG. 7 , in the frequency multiplier 100 according to the present embodiment, the original signal f0 has harmonic suppression of up to 25.9 dBc, and the harmonic wave 2f0 has harmonic suppression of up to 39.2 dBc.

도 5 내지 도 7를 통해 본 실시예에 따른 주파수 체배기(100)는 종래의 주파수 체배기보다 높은 효율, 넓은 잠금 범위, 높은 고조파 억제율 등을 가지는 것을 확인할 수 있다.5 to 7, it can be confirmed that the frequency multiplier 100 according to the present embodiment has higher efficiency, a wider locking range, and a higher harmonic suppression rate than conventional frequency multipliers.

이상의 설명은 본 발명의 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is only illustrative of the technical idea of the embodiment of the present invention, and those skilled in the art to which the embodiment of the present invention pertains may make various modifications and modifications within the scope not departing from the essential characteristics of the embodiment of the present invention. transformation will be possible. Therefore, the embodiments of the present invention are not intended to limit the technical idea of the embodiment of the present invention, but to explain, and the scope of the technical idea of the embodiment of the present invention is not limited by these examples. The protection scope of the embodiments of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the embodiments of the present invention.

100: 주파수 체배기 110: 체배부
120: 믹서부 130: 필터부
140: 발진부100: frequency multiplier 110: multiplier
120: mixer unit 130: filter unit
140: oscillation unit

Claims (13)

주파수를 체배하는 주파수 체배기에 있어서,
드레인이 연결된 병렬 연결 관계로서 B급 증폭기(Class B Amplifier)로 동작하는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함하고, 상기 제1 트랜지스터(M1) 및 상기 제2 트랜지스터(M2)의 게이트 각각에, 독립적으로 전압 인가를 위한 제1 커패시터(C1) 및 제2 커패시터(C2)가 연결되어, 입력 신호로서 기본 주파수의 차동신호가 동시에 인가되면서, 입력 신호를 입력 받고, 상기 입력 신호의 기본 주파수를 체배하여 2배 주파수 신호인 제1 신호를 출력하여 2배 체배 주파수 신호를 출력하는 체배부; 및
병렬 연결관계로서 AB급 증폭기(Class AB Amplifier)로 동작하는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함하고, 상기 제3 트랜지스터(M3) 및 상기 제4 트랜지스터(M4)의 게이트 각각에 입력 신호로서 기본 주파수의 차동 신호가 동시에 인가되어, 전달받은 상기 입력 신호 및 제1 신호를 이용하여 신호 믹싱을 수행하여, 상기 입력 신호와 상기 제1 신호의 차로서 기본 주파수 신호인 제1 주파수 신호 및 상기 입력 신호와 상기 제1 신호의 합으로서 3배 주파수 신호인 제2 주파수 신호를 포함하는 제2 신호를 생성하며, 상기 제2 신호의 전체 또는 일부를 체배 신호로 출력하여, 3배 체배 주파수 신호를 출력하는 믹서부;
직렬로 연결된 제5 커패시터(C5), 제1 인덕터(L1) 및 제6 커패시터(C6)를 포함하는 노치 필터로서 기본주파수 및 3배 주파수를 포함하는 상기 제2 신호를 입력 받고 상기 기본 주파수를 필터링하여, 3배 주파수의 제3 신호를 출력하는 필터부; 및
상호 결합된 제5 트랜지스터(M5)와 제6 트랜지스터(M6), 가변 커패시터(Ctuner) 및 제2 인덕터(L2)를 포함하는 상호결합 발진기 구조의 주입-잠금 발진단으로서, 필터링된 3배 주파수의 상기 제3 신호를 입력 받고, 상기 제3 신호를 발진 처리하여 상기 제3 신호의 출력 주파수를 기 설정된 크기로 크게 하여 최종 체배 신호를 출력하는 발진부를 포함하고,
상기 체배부, 상기 믹서부 및 상기 발진부는 주파수 체배를 위해 DC 전류를 공유하는 구조로 연결되어 전류 재사용이 가능한 것을 특징으로 하는 주파수 체배기.In the frequency multiplier for multiplying the frequency,
A first transistor (M1) and a second transistor (M2) operating as a Class B amplifier in a parallel connection relationship in which a drain is connected, and the first transistor (M1) and the second transistor (M2) A first capacitor (C1) and a second capacitor (C2) for voltage application are independently connected to each gate of , and a differential signal of the fundamental frequency is simultaneously applied as an input signal to receive an input signal, and the input signal a multiplying unit that multiplies the fundamental frequency of and outputs a first signal that is a doubled frequency signal to output a doubled frequency signal; and
It includes a third transistor (M3) and a fourth transistor (M4) operating as a class AB amplifier in a parallel connection relationship, and gates of the third transistor (M3) and the fourth transistor (M4), respectively. A differential signal of a fundamental frequency is simultaneously applied as an input signal to, and signal mixing is performed using the received input signal and the first signal, and the first frequency, which is the fundamental frequency signal, is obtained as a difference between the input signal and the first signal. signal and a sum of the input signal and the first signal to generate a second signal including a second frequency signal that is a triple frequency signal, and output all or part of the second signal as a multiplied signal, thereby multiplying the signal by a factor of three a mixer unit outputting a frequency signal;
A notch filter including a fifth capacitor (C5), a first inductor (L1) and a sixth capacitor (C6) connected in series to receive the second signal including a fundamental frequency and a triple frequency and filter the fundamental frequency. a filter unit for outputting a third signal having a frequency three times the frequency; and
An injection-locked oscillation stage of an interconnection oscillator structure including a fifth transistor M5 and a sixth transistor M6 coupled to each other, a variable capacitor Ctuner, and a second inductor L2, An oscillation unit that receives the third signal, oscillates the third signal, increases the output frequency of the third signal to a predetermined level, and outputs a final multiplication signal,
The frequency multiplier, characterized in that the frequency multiplier, the mixer unit and the oscillation unit are connected in a structure that shares a DC current for frequency multiplication, so that current reuse is possible. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 발진부에 포함된 상기 제5 트랜지스터(M5) 및 상기 제6 트랜지스터(M6) 중 하나의 트랜지터의 게이트(gate)는 다른 하나의 트랜지스터의 드레인(drain)에 연결되는 것을 특징으로 하는 주파수 체배기.According to claim 1,
A frequency multiplier, characterized in that a gate of one of the fifth transistor (M5) and the sixth transistor (M6) included in the oscillation unit is connected to a drain of the other transistor. 제11항에 있어서,
상기 제5 트랜지스터(M5) 및 상기 제6 트랜지스터(M6)의 드레인(drain)에는, LC 탱크가 연결되며, 상기 LC 탱크는 가변 커패시터(Ctuner), 인덕터(L2)로 구성되는 것을 특징으로 하는 주파수 체배기.According to claim 11,
An LC tank is connected to the drains of the fifth transistor (M5) and the sixth transistor (M6), and the LC tank is composed of a variable capacitor (Ctuner) and an inductor (L2). multiplier. 제11항에 있어서,
상기 제5 트랜지스터(M5) 및 상기 제6 트랜지스터(M6)는, AB급 증폭기(Class AB Amplifier)로 동작하는 것을 특징으로 하는 주파수 체배기.
According to claim 11,
The frequency multiplier, characterized in that the fifth transistor (M5) and the sixth transistor (M6) operate as a class AB amplifier.
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Publication number Priority date Publication date Assignee Title
JP2011160400A (en) * 2010-01-29 2011-08-18 National Chiao Tung Univ Frequency multiplier device and method of operating the same
KR20140027255A (en) * 2011-04-29 2014-03-06 마벨 월드 트레이드 리미티드 Ffrequency multiplication using self-mixing
US20190158075A1 (en) * 2017-11-22 2019-05-23 International Business Machines Corporation Harmonic multiplier architecture

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