KR102527569B1 - Semiconductor device including re-distribution layer structure and method of forming the same - Google Patents
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Abstract
칩 패드(chip pad)가 표면에 배치된 반도체 칩 몸체부(chip body)와, 반도체 칩 몸체부의 표면을 덮고 칩 패드의 표면을 드러내는 테이퍼 홀(tapered hole)을 제공하는 패시베이션층(passivation layer) 및 패시베이션층 상에 배치된 재배선층 구조(RDL structure)를 포함하는 반도체 장치 및 제조 방법을 제시한다. 재배선층 구조는 테이퍼 홀에 이격되어 옆으로 지나가는 제1재배선 라인부(RDL line portion) 및 칩 패드의 드러난 표면에 저면부(bottom portion)가 접촉하고, 제1재배선 라인부의 측면에 대향하는 제1측면이 가운데 부분이 제1재배선 라인부의 측면쪽으로 돌출된 휘어진 곡면(curved side)인 제2재배선 중첩 패드부(RDL overlapping pad portion)를 포함한다. A semiconductor chip body having a chip pad disposed thereon, a passivation layer covering the surface of the semiconductor chip body and providing a tapered hole exposing the surface of the chip pad, and A semiconductor device including a redistribution layer structure (RDL structure) disposed on a passivation layer and a manufacturing method are presented. The redistribution layer structure has a bottom portion in contact with the exposed surface of the first redistribution line portion (RDL line portion) passing sideways and the chip pad spaced apart from the taper hole, and facing the side of the first redistribution line portion. The first side surface includes a second redistribution overlapping pad portion (RDL overlapping pad portion) whose middle portion is a curved side protruding toward the side of the first redistribution line portion.
Description
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 재배선층 구조(re-distribution layer structure)들을 포함하는 반도체 장치 및 제조 방법에 관한 것이다. The present application relates to semiconductor packaging technology, and more particularly, to a semiconductor device including redistribution layer structures and a manufacturing method thereof.
반도체 장치는 많은 전자 제품에 적용되고 있다. 반도체 장치는 반도체 칩(semiconductor chip)을 포함하는 반도체 패키지 형태로 전자 제품에 적용된다. 반도체 칩은 데이터(data)를 저장하거나 또는 데이터를 처리하기 위한 집적회로부를 포함하고, 집적회로부에 데이터를 입력하거나 또는 집적회로부로부터 데이터를 외부로 출력하기 위한 칩 패드(chip pad)들을 구비한다. 칩 패드들은 반도체 칩의 지정된 위치에 배치되고 있다. Semiconductor devices are applied to many electronic products. A semiconductor device is applied to an electronic product in the form of a semiconductor package including a semiconductor chip. A semiconductor chip includes an integrated circuit unit for storing data or processing data, and includes chip pads for inputting data to the integrated circuit unit or outputting data from the integrated circuit unit to the outside. Chip pads are arranged at designated locations on the semiconductor chip.
반도체 장치는 재배선층(RDL: re-distribution layer) 구조를 포함할 수 있다. 재배선층 구조는 칩 패드들에 전기적으로 연결되고, 칩 패드들이 위치하는 영역으로부터 다른 영역으로 확장되는 도전성의 재배선 패턴들을 포함하여 구성된다. 재배선 패턴은 와이어(wire) 또는 범프(bump)와 같은 전기적 접속 부재들과의 연결 지점까지 칩 패드를 실질적으로 확장시킨다. 재배선 패턴에 의해서, 접속 부재들이 반도체 칩에 접속되는 전기적 접속 지점이, 칩 패드 위치에서 이격된 다른 영역으로 변경될 수 있다. A semiconductor device may include a redistribution layer (RDL) structure. The redistribution layer structure includes conductive redistribution patterns electrically connected to chip pads and extending from an area where the chip pads are located to another area. The redistribution pattern substantially extends the chip pads to connection points with electrical connection members such as wires or bumps. With the redistribution pattern, an electrical connection point where the connection members are connected to the semiconductor chip can be changed to another area spaced apart from the chip pad position.
본 출원은 패턴 불량이 개선된 재배선층 구조를 포함하는 반도체 장치를 제시하고자 한다. The present application is intended to provide a semiconductor device including a redistribution layer structure in which pattern defects are improved.
본 출원은 패턴 불량이 개선된 재배선층 구조를 포함하는 반도체 장치 제조 방법을 제시하고자 한다. The present application is intended to provide a method of manufacturing a semiconductor device including a redistribution layer structure in which pattern defects are improved.
본 출원의 일 관점은, 칩 패드(chip pad)가 표면에 배치된 반도체 칩 몸체부(chip body); 상기 반도체 칩 몸체부의 표면을 덮고 상기 칩 패드의 표면을 드러내는 테이퍼 홀(tapered hole)을 제공하는 패시베이션층(passivation layer); 및 상기 패시베이션층 상에 배치된 재배선층 구조(RDL structure)를 포함하는 반도체 장치를 제시한다. 상기 재배선층 구조는 상기 테이퍼 홀에 이격되어 옆으로 지나가는 제1재배선 라인부(RDL line portion); 및 상기 칩 패드의 드러난 표면에 저면부(bottom portion)가 접촉하고, 상기 제1재배선 라인부의 측면에 대향하는 제1측면의 가운데 부분이 상기 제1재배선 라인부의 측면쪽으로 돌출된 휘어진 곡면(curved side)인 제2재배선 중첩 패드부(RDL overlapping pad portion);를 포함한다. One aspect of the present application, a semiconductor chip body portion (chip body) having a chip pad (chip pad) disposed on the surface; a passivation layer covering a surface of the semiconductor chip body and providing a tapered hole exposing a surface of the chip pad; and a redistribution layer structure (RDL structure) disposed on the passivation layer. The redistribution layer structure may include a first redistribution line portion spaced apart from the taper hole and passing sideways; And a curved surface in which a bottom portion contacts the exposed surface of the chip pad and a central portion of the first side surface opposite to the side surface of the first redistribution line portion protrudes toward the side surface of the first redistribution line portion ( It includes a second redistribution line overlapping pad portion (RDL overlapping pad portion) that is a curved side.
본 출원의 일 관점은, 반도체 칩 몸체부(chip body)의 표면을 덮고 칩 패드(chip pad)의 표면을 드러내는 테이퍼 홀(tapered hole)을 제공하는 패시베이션층(passivation layer)을 포함하는 반도체 칩을 제공하는 단계; 및 상기 패시베이션층 상에 재배선층 구조(RDL structure)를 형성하는 반도체 장치 제조 방법을 제시한다. 상기 재배선층 구조는 상기 테이퍼 홀에 이격되어 옆으로 지나가는 제1재배선 라인부(RDL line portion); 및 상기 칩 패드의 드러난 표면에 저면부(bottom portion)가 접촉하고, 상기 제1재배선 라인부의 측면에 대향하는 제1측면이 가운데 부분이 상기 제1재배선 라인부의 측면쪽으로 돌출된 휘어진 곡면(curved side)인 제2재배선 중첩 패드부;를 포함하여 형성된다. One aspect of the present application is a semiconductor chip including a passivation layer covering a surface of a semiconductor chip body and providing a tapered hole exposing a surface of a chip pad. providing; and a semiconductor device manufacturing method of forming an RDL structure on the passivation layer. The redistribution layer structure may include a first redistribution line portion spaced apart from the taper hole and passing sideways; And a curved surface in which a bottom portion contacts the exposed surface of the chip pad and a central portion of a first side surface facing the side surface of the first redistribution line portion protrudes toward the side surface of the first redistribution line portion ( It is formed including a; curved side) of the second redistribution line overlapping pad portion.
본 출원의 실시예들에 따르면, 패턴 불량이 개선된 재배선층 구조를 포함하는 반도체 장치를 제시할 수 있다. 또한, 패턴 불량이 개선된 재배선층 구조를 포함하는 반도체 장치 제조 방법을 제시할 수 있다. According to the exemplary embodiments of the present application, a semiconductor device including a redistribution layer structure in which pattern defects are improved may be provided. In addition, a method of manufacturing a semiconductor device including a redistribution layer structure in which pattern defects are improved may be presented.
도 1 및 도 2는 일 예에 따른 반도체 장치의 재배선층 구조를 보여주는 평면도 및 단면도이다.
도 3은 도 1의 "A" 부분을 확대 도시한 평면도이다.
도 4 내지 도 6은 도 3의 Y1-Y1' 절단선을 따르는 단면도들이다.
도 7은 도 1의 "A" 부분을 확대 도시한 평면도이다.
도 8은 도 3의 X1-X' 절단선을 따르는 단면도이다.
도 9 내지 도 14는 일 예에 따른 반도체 장치의 재배선층 구조를 형성하는 방법을 보여주는 도면들이다.
도 15 및 도 16은 비교예에 의한 도금 레지스트 패턴의 형상을 보여주는 평면도들이다.
도 17 및 도 18은 비교예에 의한 도금 불량을 보여주는 단면도들이다. 1 and 2 are a plan view and a cross-sectional view illustrating a structure of a redistribution layer of a semiconductor device according to an exemplary embodiment.
FIG. 3 is an enlarged plan view of part “A” in FIG. 1 .
4 to 6 are cross-sectional views taken along the line Y1-Y1' of FIG. 3 .
FIG. 7 is an enlarged plan view of part “A” in FIG. 1 .
8 is a cross-sectional view taken along the line X1-X' of FIG. 3 .
9 to 14 are diagrams illustrating a method of forming a redistribution layer structure of a semiconductor device according to an example.
15 and 16 are plan views showing the shape of a plating resist pattern according to a comparative example.
17 and 18 are cross-sectional views showing plating defects according to comparative examples.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.Terms used in the description of the examples of the present application are terms selected in consideration of functions in the presented embodiments, and the meanings of the terms may vary depending on the intention or custom of a user or operator in the technical field. The meanings of the terms used follow the definitions defined when specifically defined in this specification, and in the absence of specific definitions, they may be interpreted as meanings generally recognized by those skilled in the art. In the description of the examples of this application, descriptions such as "first" and "second", "side", "top" and "bottom or lower" are for distinguishing members, and members It is not used to limit itself or to imply any particular order.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.A semiconductor package may include electronic devices such as a semiconductor die or a semiconductor chip, and the semiconductor die or chip may include a semiconductor substrate having an electronic circuit integrated thereon cut into a die or chip shape. A semiconductor chip is a memory chip in which a memory integrated circuit such as DRAM, SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM, or PcRAM is integrated, or a logic die or device in which a logic circuit is integrated in a semiconductor substrate. It may mean an ASIC chip. Semiconductor packages may be applied to information and communication devices such as portable terminals, electronic devices related to bio or health care, and wearable electronic devices.
본 출원은 재배선 패턴을 구비한 반도체 장치를 제시한다. 재배선 패턴은 반도체 칩에 구비된 칩 패드와 반도체 칩에 전기적으로 접속되는 전기적 접속 부재를 서로 연결시키는 상호 연결 도전층으로 역할한다. 재배선 패턴과 칩 패드의 접속에 불량이 발생할 경우, 이러한 접속 불량은 반도체 장치 또는 반도체 패키지의 전기적 불량을 야기할 수 있다. 반도체 장치와 외부 기기와의 전기적 연결의 안정성을 위해서, 재배선 패턴과 칩 패드 사이의 전기적 연결 신뢰성의 향상이 요구된다The present application proposes a semiconductor device having a redistribution pattern. The redistribution pattern serves as an interconnection conductive layer that connects chip pads provided on the semiconductor chip and electrical connection members electrically connected to the semiconductor chip. If a connection defect occurs between the redistribution pattern and the chip pad, the connection defect may cause an electrical defect in the semiconductor device or semiconductor package. For the stability of the electrical connection between the semiconductor device and external devices, the reliability of the electrical connection between the redistribution pattern and the chip pad is required to be improved.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다. Like reference numbers throughout the specification may refer to like elements. The same reference numerals or similar reference numerals may be described with reference to other drawings, even if not mentioned or described in the drawings. Also, even if reference numerals are not indicated, description may be made with reference to other drawings.
도 1 및 도 2는 일 예에 따른 반도체 장치(10)의 재배선층 구조(redistribution layer structure: 100)를 보여주는 평면도 및 단면도이다. 1 and 2 are a plan view and a cross-sectional view illustrating a
도 1을 참조하면, 일 예에 따른 반도체 장치(10)는 반도체 칩(200)과 재배선층 구조(100)를 포함하여 구성될 수 있다. 반도체 칩(200)의 표면(271) 상에 재배선층 구조(100)가 배치된다. 재배선층 구조(100)는 복수의 재배선 패턴들(180, 140)을 포함하여 구성될 수 있다. 재배선 패턴들(180, 140)은 서로 이격되고 전기적으로 격리된 도전 패턴들이다. 제1재배선 패턴(180)과 제2재배선 패턴(140)이 서로 이격되고, 이들 제1 및 제2재배선 패턴들(180, 140)이 교번적으로 반도체 칩(200)의 표면(271) 상에 배치될 수 있다. Referring to FIG. 1 , a
재배선 패턴들(180, 140)은 반도체 칩(200)의 표면(271)의 제1영역(202)으로부터 제2영역(203)에까지 연장된 도전 패턴들을 포함하여 구성될 수 있다. 제1재배선 패턴(180)은 제1재배선 중첩 패드부(RDL overlapping pad portion: 150)과 이에 이격된 제1재배선 접촉 패드부(RDL contact pad portion: 170)와, 이들을 서로 연결시켜주는 제1재배선 라인부(RDL line portion: 160)을 포함하는 도전 패턴으로 구비된다. 제2재배선 패턴(140)은 제2재배선 중첩 패드부(110)과 이에 이격된 제2재배선 접촉 패드부(130)와, 이들을 서로 연결시켜주는 제2재배선 라인부(120)을 포함하는 도전 패턴으로 구비된다. The
제1 및 제2재배선 패턴들(180, 140)의 제1 및 제2재배선 중첩 패드부들(150, 110)은 반도체 칩(200)의 제1영역(202)에 배치되고, 제1 및 제2재배선 접촉 패드부들(170, 130)은 반도체 칩(200)의 제2영역(203)에 배치될 수 있다. 반도체 칩(200)의 표면(271)의 제1영역(202)은 반도체 칩(200)의 센터 영역(center region)이고, 제2영역(203)은 반도체 칩(200)의 에지 영역(edge region)일 수 있다. 반도체 칩(200)의 에지 영역은 X-Y 평면의 X축 방향에서의 양쪽 에지 영역들 중 어느 하나의 영역이고, 센터 영역은 에지 영역들 사이의 중간 영역이다. The first and second redistribution overlapping
제1 및 제2재배선 패턴들(180, 140)의 제1 및 제2재배선 중첩 패드부들(150, 110)은 제1영역(202)에 Y축 방향을 따라 2열로 각각 열을 지어 배치될 수 있다. 제1 및 제2재배선 패턴들(180)의 제1 및 제2재배선 접촉 패드부들(170, 130)은 제2영역(203)에 배치될 수 있다. 제1 및 제2재배선 패턴들(180)의 제1 및 제2재배선 접촉 패드부들(170, 130)은 제2영역(203)에 하나의 열을 이루며 배치될 수 있다. 제1 및 제2재배선 접촉 패드부들(170, 130)이 제2영역(203) 내에 배치되므로, 제1 및 제2재배선 라인부들(160, 120)은 제1영역(202)으로부터 제2영역(203)에까지 확장되는 라인 패턴들로 구성된다. 이때, 제1재배선 라인부(160)는 제2재배선 중첩 패드부(110)와 이격되고, 제2재배선 중첩 패드부(110) 옆을 지나 연장될 수 있다. 제2재배선 중첩 패드부(110)들 사이를 지나가도록 제1재배선 라인부(160)가 배치될 수 있다. The first and second redistribution overlapping
도 1과 함께 도 2를 참조하면, 제2재배선 패턴(140)의 제2재배선 중첩 패드부(110)는 반도체 칩(200)의 칩 패드(chip pad: 250)와 중첩되도록 구비된다. 도 2에 도시되고 있지는 않지만, 제1재배선 중첩 패드부(도 1의 150) 또한 제2재배선 중첩 패드부(110)와 마찬가지로 반도체 칩(200)의 다른 칩 패드에 중첩될 수 있다. 제2재배선 중첩 패드부(110)의 저면부(bottom portion: 111)가 칩 패드(250)의 표면(259)와 접촉하도록, 제2재배선 중첩 패드부(110)가 구비된다. 제2재배선 중첩 패드부(110)가 칩 패드(250)와 전기적으로 연결되고, 제2재배선 중첩 패드부(110)에 제2재배선 라인부(120) 및 제2재배선 접촉 패드부(130)가 연결된다. 제2재배선 패턴(140)은 반도체 칩(200)의 제1영역(202)에 위치하는 칩 패드(250)의 위치를, 제2재배선 접촉 패드부(130)가 위치하는 제2영역(203)으로 옮겨주거나 변경하거나 또는 확장시키는 역할을 한다. Referring to FIG. 2 together with FIG. 1 , the second redistribution overlapping
반도체 칩(200)의 칩 패드(250)는 반도체 칩(200)을 외부 기기와 전기적으로 연결시키는 연결 부재로 구비된다. 제2재배선 패턴(140)을 포함하는 재배선층 구조(100)는 실질적으로 칩 패드(250)들의 위치를 변경시키는 역할을 하는 도전 부재로 구비된다. 재배선층 구조(100)의 제1 및 제2재배선 접촉 패드부들(170, 130)에 본딩 와이어(bonding wire)나 도전 범프(bump), 솔더 볼(solder ball)과 같은 접속 부재(도시되지 않음)들이 부착된다. 접속 부재들은 제1 및 제2재배선 접촉 패드부들(170, 130)에 본딩(bonding)됨으로써, 재배선층 구조(100) 및 칩 패드(250)들을 경유하여 반도체 칩(200)에 전기적으로 연결될 수 있다. The
도 2를 참조하면, 집적회로(220)가 집적된 반도체 기판(210), 층간 배선(240), 층간 유전층(230) 및 칩 패드(250)을 포함하여 반도체 칩 몸체부(body: 201)가 구성될 수 있다. 반도체 칩 몸체부(201) 상에 패시베이션층(passivation layer: 260) 및 재배선 유전층(270)이 형성되어 반도체 칩(200)이 구성될 수 있다. Referring to FIG. 2 , a
반도체 기판(210)에 셀 트랜지스터(cell transistor)를 포함하는 집적회로(220)가 집적될 수 있다. 층간 배선(240)이 칩 패드(250)와 집적회로(220)를 전기적으로 연결한다. 층간 배선(240)은 층간 유전층(230)에 의해 전기적으로 격리된다. 칩 패드(250)는 반도체 칩(200)의 몸체부(201)의 표면 상에 배치된다. 반도체 칩 몸체부(201)의 표면을 덮고, 칩 패드(250)의 상측 표면(259)을 드러내는 패시베이션층(260)이 구비된다. An
패시베이션층(260)은 반도체 칩 몸체부(201)의 표면을 전기적으로 격리하고 보호하는 유전층으로 구비된다. 패시베이션층(260)은 예컨대 폴리이미드 아이소인돌로퀴나졸리네디온(PIQ: Polyimide-Isoindolo-Quinazolinedione)과 같은 감광성 폴리머 물질로 구성될 수 있다. 패시베이션층(260)은 여러 다양한 감광성 폴리머 물질을 포함하여 구성되거나 또는 실리콘 산화물(SiO2)이나 실리콘 질화물(Si3N4)을 포함하여 구성될 수도 있다. The
패시베이션층(260)과 재배선층 구조(100) 사이에 재배선 유전층(270)이 더 구비될 수 있다. 재배선 유전층(270)은 패시베이션층(260)을 덮고, 칩 패드(250)의 표면(259)를 노출시키도록 구비된다. 재배선 유전층(270)은 재배선층 구조(100)를 하부의 반도체 칩 몸체부(201)와 전기적으로 추가 격리시키는 절연층으로 도입될 수 있다. 재배선 유전층(270)은 폴리 이미드(poly imide)와 같은 감광성 폴리머 물질을 포함하여 구성될 수 있다. A
도 3 및 도 7은 일 예에 따른 반도체 장치의 재배선층 구조(100)를 확대하여 보여주는 평면도들이다. 도 3 및 도 7은 도 1의 "A" 부분을 확대 도시한 평면도들이다. 도 4 내지 도 6은 도 3의 Y1-Y1' 절단선을 따르는 단면도들이다. 도 8은 도 3의 X1-X' 절단선을 따르는 단면도이다. 3 and 7 are plan views showing an enlarged
도 3을 참조하면, 재배선층 구조(100)의 제1재배선 라인부(160)는 이웃하는 두 개의 제2재배선 중첩 패드부(110)들 사이를 지나가도록 배치된다. 제1재배선 라인부(160)와 제2재배선 중첩 패드부(110)는 X-Y 평면에서 Y축 방향으로 서로 이격되도록 배치된다. 제1재배선 라인부(160)는 X축 방향을 따라 연장되는 도전성 라인 패턴이다. 제1재배선 라인부(160)는 실질적으로 직선 형상의 라인 패턴이고, 제1재배선 라인부(160)의 측면(161)은 실질적으로 플랫(flat)한 측면 형상을 가진다. Referring to FIG. 3 , the first
제2재배선 중첩 패드부(110)는 제1측면(112)이 제1재배선 라인부(160)의 측면(161)에 대향되도록 배치된다. 제2재배선 중첩 패드부(110)의 제1측면(112)은 가운데 부분(112C)이 제1재배선 라인부(160)의 측면(161)쪽으로 돌출된 휘어진 곡면(curved side)으로 구비된다. 제2재배선 중첩 패드부(110)의 제1측면(112)은 제1재배선 라인부(160)의 측면(161)을 마주보며 활(bow)과 같이 휘어진 곡면으로 구비된다. 제2재배선 중첩 패드부(110)의 제1측면(112)의 양측 에지 부분(112E)과 제1재배선 라인부(160)의 측면(161) 사이의 이격 간격(D1)은, 제2재배선 중첩 패드부(110)의 제1측면(112)의 가운데 부분(112C)과 제1재배선 라인부(160)의 측면(161) 사이의 이격 간격(D2) 보다 크게 확보될 수 있다. 제2재배선 중첩 패드부(110)의 제1측면(112)과 제1재배선 라인부(160)의 측면(161) 사이의 이격 간격은, 제2재배선 중첩 패드부(110)의 제1측면(112)의 가운데 부분(112C)에서 양측 두 에지 부분(112E)들로 갈수록 점차 증가한다. The second redistribution overlapping
제2재배선 중첩 패드부(110)의 제1측면(112)에 반대되는 반대측에 위치하는 제2측면(113) 또한 휘어진 곡면으로 구비된다. 제2재배선 중첩 패드부(110)의 제2측면(113)은 제1측면(112)과 미러 형상(mirror image)을 가질 수 있다. 제2재배선 중첩 패드부(110)는 제1측면(112)과 제2측면(113)을 이어주는 제3측면(114)을 구비하고, 제3측면(114)에 반대되는 제4측면(115)을 구비한다. 제2재배선 중첩 패드부(110)의 제3측면(114) 및 제4측면(115)은 휘어지지 않고 Y축 방향으로 확장된 플랫한 측면으로 구비될 수 있다. The
도 3과 함께 도 4를 참조하면, 제2재배선 중첩 패드부(110)는 저면부(111)로부터 제1측면(112)에까지 확장된 제1가장자리 확장부(112W)를 구비한다. 제2재배선 중첩 패드부(110)의 저면부(111)는 칩 패드(250)의 표면(259) 부분에 직접적으로 접촉하는 부분이다. 제1가장자리 확장부(112W)는 저면부(111)로부터 제1재배선 라인부(160)쪽으로 확장된 부분이다. 제1가장자리 확장부(112W)의 에지를 제공하는 제1측면(112)이 휘어진 곡면 형상을 가지므로, 제1가장자리 확장부(112W)는 반달형 평면 형상을 가진다. 제1가장자리 확장부(112W)는 패시베이션층(260)의 경사면(260S) 상에 부분적으로 중첩된다. Referring to FIG. 4 together with FIG. 3 , the second redistribution overlapping
도 4와 함께 도 5를 참조하면, 패시베이션층(260)은 칩 패드(250)의 표면(259)의 일부 영역을 드러내는 테이퍼 홀(tapered hole: 260H)를 구비한다. 도 5는 패시베이션층(260)의 테이퍼 홀(260H)의 단면 형상을 보여준다. 테이퍼 홀(260H)은 칩 패드(250)의 표면(259)이 외부에 노출되도록 열어주는 오프닝부(opening portion)로 구비된다. 테이퍼 홀(260H)의 측면은 패시베이션층(260)의 경사면(260S)으로 이루어진다. 경사면(260S)은 테이퍼 홀(260H) 의 입구 에지(entrance edge: 260TE) 부분으로부터 바닥 에지(bottom edge: 260BE) 부분까지 이어진다. 도 7에 제시된 것과 같이, 테이퍼 홀(260H)은 실질적으로 사각형 평면 형상의 입구 에지(260TE) 부분과 바닥 에지(260BE) 부분을 제공하는 홀로 구비될 수 있다. 테이퍼 홀(260H)의 바닥 에지 부분(260BE)은 칩 패드(250)의 표면(259) 부분에 접촉하는 부분이다. Referring to FIG. 5 together with FIG. 4 , the
도 4를 도 7과 함께 참조하면, 제2재배선 중첩 패드부(110)의 제1측면(112)은 테이퍼 홀(260H)의 입구 에지(260TE) 부분과 바닥 에지(260BE) 부분 사이의 경사면(260S) 부분 상에 중첩되도록 위치한다. 제1재배선 라인부(160)는 테이퍼 홀(260H)에 이격되어 옆으로 지나가도록 배치된다. 제2재배선 중첩 패드부(110)의 제1측면(112)의 대부분 영역은 경사면(260S) 부분 상에 중첩되도록 위치하지만, 제1측면(112)의 양측 에지 부분(112E)은 테이퍼 홀(260H)의 입구 에지(260TE) 부분 바깥으로 벗어나, 즉, 경사면(260S) 바깥으로 벗어나 위치하도록 연장될 수 있다. Referring to FIG. 4 together with FIG. 7 , the
도 4를 도 6과 함께 참조하면, 패시베이션층(260)의 테이퍼 홀(260H)의 경사면(260S)을 덮는 재배선 유전층(270)이 더 구비될 수 있다. 재배선 유전층(270)은 패시베이션층(260)을 덮는 유전 물질 또는 절연 물질의 층으로 형성될 수 있다. 재배선 유전층(270)은 패시베이션층(260)의 경사면(260S)과 그 상에 위치하는 제1가장자리 확장부(112W) 사이로 연장되도록 구비된다. 재배선 유전층(270)은 경사면(260S)를 덮고, 패시베이션층(260)과 칩 패드(250)의 표면(259)이 접촉하는 패시베이션층(260)의 바닥 에지 부분(260BE)을 덮도록 연장된다. 재배선 유전층(270)의 바닥 에지 부분(270BE)은 패시베이션층(260)의 바닥 에지 부분(260BE)을 덮고, 칩 패드(250)의 드러난 표면(259) 부분에 접촉하도록 더 연장된다. 재배선 유전층(270)은, 도 4에 도시된 것과 같이, 패시베이션층(260)의 바닥 에지 부분(260BE)으로부터 제2재배선 중첩 패드부(110)의 제1측면(112)을 더 멀리 이격시키는 역할을 한다. Referring to FIG. 4 together with FIG. 6 , a
도 3과 함께 도 8을 참조하면, 제2재배선 중첩 패드부(110)는 저면부(111)로부터 제3측면(114)에까지 확장된 제2가장자리 확장부(114W)를 구비한다. 제2가장자리 확장부(114W)는 패시베이션층(260)의 경사면(260S)의 영역을 벗어나도록 확장될 수 있다. 도 8 및 도 7에 제시된 것과 같이, 제2재배선 중첩 패드부(110)의 제3측면(114) 및 제4측면(115)은 테이퍼 홀(260H)의 입구 에지(260TE) 부분 바깥으로 벗어나, 즉, 경사면(260S) 바깥으로 벗어난 위치에 위치한다. 이에 따라, 도 7에 도시된 것과 같이, 제2재배선 중첩 패드부(110)의 제1측면(112)과 제3측면(114)이 이어진 코너(corner) 부분(119C)은, 패시베이션층(260)과 칩 패드(250)의 표면(259)이 접촉하는 바닥 에지(260BE)로부터 연장되는 가상의 연장선(119) 상에 위치할 수 있다. Referring to FIG. 8 together with FIG. 3 , the second redistribution overlapping
도 4 및 도 8을 참조하면, 제2재배선 중첩 패드부(110)는 저면부(111)로부터 제1 및 제2가장자리 확장부들(112W, 114W)이 패시베이션층(260)의 경사면(260S) 상으로 연장된 네스트(nest) 형상을 가질 수 있다. 제2재배선 중첩 패드부(110)의 제1 및 제2가장자리 확장부들(112W, 114W)은 저면부(111)로부터 확장되고, 또한, 패시베이션층(260)의 바닥 에지(260BE) 부분 및 재배선 유전층(270)의 바닥 에지(270BE) 부분 상을 덮고 지나도록 확장된다. 이에 따라, 공정 변동에 의해 제2재배선 중첩 패드부(110)의 위치가 칩 패드(250)와 중첩되도록 설계된 원래의 위치에서 일정 부분 벗어나더라도, 칩 패드(250)의 표면(259) 일부 부분은 제2재배선 중첩 패드부(110)에 의해 여전히 가려질 수 있다. 이에 따라, 중첩 위치가 변동되는 현상이 발생하더라도, 칩 패드(250)의 표면(259)이 제2재배선 중첩 패드부(110) 바깥으로 드러나는 불량은 유효하게 억제될 수 있다. Referring to FIGS. 4 and 8 , in the second redistribution overlapping
도 4를 참조하면, 제2재배선 중첩 패드부(110) 및 제1재배선 라인부(160)를 포함하는 재배선층 구조(100)는 도금 시드층(seed layer: 101) 및 그 상에 형성된 도금층(102)을 포함하는 도전 패턴들로 구비될 수 있다. Referring to FIG. 4 , the
도 9 내지 도 14는 일 예에 따른 반도체 장치의 재배선층 구조를 형성하는 방법을 보여주는 도면들이다. 9 to 14 are diagrams illustrating a method of forming a redistribution layer structure of a semiconductor device according to an example.
도 9를 참조하면, 반도체 칩 몸체부(201)의 표면을 덮는 패시베이션층(260)을 형성한다. 패시베이션층(260)에 테이퍼 홀(260H)을 형성한다. 테이퍼 홀(260H)은 칩 패드(250)의 표면(259) 일부 영역을 드러내도록 형성된다. Referring to FIG. 9 , a
도 10을 참조하면, 패시베이션층(260)을 덮고, 칩 패드(250)의 표면(259) 일부를 드러내는 재배선 유전층(270)을 형성한다. 재배선 유전층(270)은 패시베이션층(260)과 칩 패드(250)의 표면(259)이 접촉하는 바닥 에지(260BE) 부분을 덮도록 칩 패드(250)의 드러난 표면(259) 일부 부분에 접촉한다. Referring to FIG. 10 , a
도 11 및 도 12를 참조하면, 칩 패드(250)의 드러난 표면(259) 부분을 덮는 도전성 도금 시드층(101)을 형성한다. 도금 시드층(101)은 스퍼터링(sputtering)과 같은 증착 방식으로 형성될 수 있다. 도금 시드층(101) 상에 도금 레지스트 패턴(300)을 형성한다. 도금 레지스트 패턴(300)은 도 3의 제1재배선 라인부(160)에 대한 형틀 형상(template)을 제공하는 제1오프닝부(300L)과, 도 3의 제2재배선 중첩 패드부(110)에 대한 형틀 형상을 제공하는 제2오프닝부(300P)를 제공하는 패턴으로 패터닝된다. 도 12에 제시된 것과 같이, 도금 레지스트 패턴(300)의 제2오프닝부(300P)는 도 3의 제2재배선 중첩 패드부(110)의 제1측면(112)에 대응하는 휘어진 곡면의 측면(301)을 가지도록 패터닝될 수 있다. 도 12는 도 11의 도금 레지스트 패턴(300)의 평면 형상을 보여준다. 도금 레지스트 패턴(300)은 레지스트층을 형성하고, 레지스트층을 선택적 노광 및 현상하는 과정으로 패터닝될 수 있다. Referring to FIGS. 11 and 12 , a conductive
도 13을 참조하면, 도금 레지스트 패턴(300)의 제1 및 제2오프닝부들(300L, 300P) 내에 도금층(102)을 성장시키는 도금 과정을 수행한다. 도금층(102)은 구리나 금과 같은 금속 도금층으로 성장될 수 있다. Referring to FIG. 13 , a plating process of growing a
도 14를 참조하면, 도금 레지스트 패턴(도 13의 300)을 선택적으로 제거하고, 도금층(도 13의 102) 바깥에 위치하는 도금 시드층(도 13의 101) 부분을 선택적으로 제거한다. 다시 말해, 도금 레지스트 패턴(300)에 중첩되어 있던 도금 시드층(도 13의 101) 부분을 선택적으로 식각하여 제거한다. 이에 따라, 도금 시드층(101)은 도금 시드층 패턴(101-1)들로 패터닝된다. 도금 시드층 패턴(101-1) 및 도금층(102)이 적층된 패턴들을 포함하는 재배선층 구조(100)가 형성된다. 재배선층 구조(100)는 제1재배선 라인부(160) 및 제2재배선 중첩 패드부(110)와 같은 도전 패턴들을 포함하여 형성된다. 제1재배선 라인부(160)과 제2재배선 중첩 패드부(110)는 각각 도금 시드층 패턴(101-1) 및 도금층(102)이 적층된 구조의 패턴들로 형성된다. Referring to FIG. 14 , the plating resist pattern ( 300 in FIG. 13 ) is selectively removed, and a portion of the plating seed layer ( 101 in FIG. 13 ) positioned outside the plating layer ( 102 in FIG. 13 ) is selectively removed. In other words, the portion of the plating seed layer ( 101 in FIG. 13 ) overlapping the plating resist
도 12를 도 3과 함께 참조하면, 도금 레지스트 패턴(300)의 제1오프닝부(300L)와 제2오프닝부(300P) 사이에 위치하는 레지스트 부분(300I)은, 휘어진 측면(301)에 의해서 상대적으로 좁은 선폭(S2)으로부터 상대적으로 넓은 선폭(S1)까지 점진적으로 변화되는 선폭을 가진다. 도금 레지스트 패턴(300)의 제1오프닝부(300L)와 제2오프닝부(300P)에 의해서 그 형상이 이루어지는 도 3의 제2재배선 중첩 패드부(110)와 제1재배선 라인부(160)는, 레지스트 부분(300I)의 좁은 선폭(S2)에 해당되는 상대적으로 좁은 이격 간격(D2)으로부터 상대적으로 넓은 이격 간격(D1)까지 점진적으로 넓어지는 이격 간격을 가진다. Referring to FIG. 12 together with FIG. 3 , the resist portion 300I positioned between the
도금 레지스트 패턴(300)의 제1오프닝부(300L)과 제2오프닝부(300P) 사이에 위치하는 레지스트 부분(300I)의 선폭이 X축 방향으로 따라가면서 변화되고, 또한, 레지스트 부분(300I)이 휘어진 측면(301)을 가지므로, 레지스트 부분(300I)은 붕괴에 대한 내성 또는 저항력이 상대적으로 강화될 수 있다. 레지스트 부분(300I)의 상대적으로 넓은 선폭(S1) 부분이 양측에서 상대적으로 좁은 선폭(S2) 부분을 잡아 지탱해주는 역할을 할 수 있어, 레지스트 부분(300I)이 붕괴되는 불량을 개선할 수 있다. 레지스트 부분(300I)이 붕괴되는 것을 억제할 수 있으므로, 제2재배선 중첩 패드부(110)의 제1가장자리 확장부(112W)가 제1재배선 라인부(160)쪽으로 더 확장되는 것이 가능하다. The line width of the resist portion 300I positioned between the
도 12와 도 13을 도 7과 함께 참조하면, 도금 레지스트 패턴(300)의 제1오프닝부(300L)과 제2오프닝부(300P) 사이에 위치하는 레지스트 부분(300I)의 측면(301)은, 테이퍼 홀(260H)의 입구 에지(260TE)와 바닥 에지(260BE) 사이의 경사면 상에 위치한다. 레지스트 부분(300I)의 측면(301)이 경사면 상에 위치하므로, 레지스트 부분(300I)은 경사면을 따라 상대적으로 쉽게 무너지거나(collapse) 또는 경사면으로부터 떨어져 나가는 들뜸 현상(lift off)이 상대적으로 쉽게 유발될 수 있다. 레지스트 부분(300I)의 측면(301)을 휘어진 측면으로 구비함으로써, 레지스트 부분(300I)이 경사면을 따라 붕괴하거나 또는 떨어져 나가는 현상에 레지스트 부분(300I)이 보다 더 강하게 저항할 수 있다. 이에 따라, 경사면 상에 위치하는 레지스트 부분(300I)이 붕괴되거나 떨어져 나가는 들뜸 현상을 억제할 수 있다. Referring to FIGS. 12 and 13 together with FIG. 7 , the
도 15 및 도 16은 비교예에 의한 도금 레지스트 패턴의 형상을 보여주는 평면도들이다. 도 17 및 도 18은 비교예에 의한 도금 불량을 보여주는 단면도들이다. 15 and 16 are plan views showing the shape of a plating resist pattern according to a comparative example. 17 and 18 are cross-sectional views showing plating defects according to comparative examples.
도 15를 도 3과 함께 참조하면, 도 3의 제2재배선 중첩 패드부(110)와 이웃하는 다른 제2재배선 중첩 패드부(100) 사이로 제1재배선 라인부(160)가 지나가므로, 도 3의 칩 패드(250)의 드러나는 표면(259)과 제1재배선 라인부(160)의 사이 간격은 매우 협소하다. 도 15에서 제시된 것과 같이, 제2재배선 중첩 패드부의 형상을 제공할 제3오프닝부(30R)를 플랫한 측면을 가지는 사각 홀 형상으로 도입하는 경우를 고려할 수 있다. 이러한 경우에 제3오프닝부(30R)와 제1오프닝부(300L) 사이의 중간 부분(30I)의 선폭(S3)은 전체적으로 좁아지게 된다. 이에 따라, 제3오프닝부(30R)와 제1오프닝부(300L) 사이의 중간 부분(30I)은 도금 과정에서 유지되지 못하고 붕괴되는 불량에 취약해진다. 제3오프닝부(30R)와 제1오프닝부(300L) 사이의 중간 부분(30I)이 붕괴될 경우, 제2재배선 중첩 패드부와 제1재배선 라인부가 전기적으로 단락되는 불량이 야기될 수 있다. Referring to FIG. 15 together with FIG. 3 , since the first
도 16, 도 17 및 도 18을 함께 을 참조하면, 제2재배선 중첩 패드부의 형상을 제공할 제4오프닝부(31R)가 칩 패드(25)의 드러난 표면(29)의 에지, 즉, 패시베이션층(26)의 에지(26BE) 부분에 최대한 근접하여 배치한 레지스트 패턴(31I)을 고려할 수 있다. 이러한 경우에, 제4오프닝부(31R)와 제1오프닝부(300L) 사이의 중간 부분에서의 레지스트 패턴(31I)의 선폭(S4)은 상대적으로 넓게 확보될 수 있다. 그렇지만, 도 17 및 도 18에서 볼 수 있듯이, 패시베이션층(26)의 에지(26BE) 부분과 칩 패드(25)의 표면(29)이 만나는 경계에서 제4오프닝부(31R)의 측면(31S)의 끝단이 위치하게 되고, 이 경계에 레지스트 물질 잔류 구조물(31F)이 남아있을 수 있다. 이러한 잔류 구조물(31F)은 후속 도금 공정으로 형성되는 패턴을 의도하지 않은 형상으로 만들게 할 수 있다. 예컨대 드러나야 될 칩 패드(25)의 표면(29) 일부가 레지스트 스컴(scum)에 의해 차폐되는 패턴 불량 현상이 유발될 수 있다. 이러한 불량은 칩 패드(25)의 표면(29)의 에지와 제4오프닝부(31R)의 측면(31S) 사이의 이격 마진(margin)이 너무 협소해서 유발될 수 있다. Referring to FIGS. 16, 17, and 18 together, the
이와 같이 레지스트 스컴 등에 의해서 칩 패드(25)의 표면(29) 일부가 차폐되면, 도 17 및 도 18에 도시된 것과 같이, 후속되는 도금 과정에서 재배선 패드부(11)가 칩 패드(25) 표면(29)을 완전히 덮지 못하고 노출시키는 불량이 유발될 수 있다. 이러한 도금 불량은 재배선층 구조의 신뢰성을 취약하게 하는 요소로 작용할 수 있다. In this way, when a portion of the
도 3 및 도 4를 다시 참조하면, 일 예에 의한 제2재배선 중첩 패드부(111)의 제1가장자리 확장부(112W)는 패시베이션층(260)의 경사면(260S) 상으로 중첩되도록 확장되고 있다. 또한, 제2재배선 중첩 패드부(111)의 제1가장자리 확장부(112W)와 패시베이션층(260) 사이에 재배선 유전층(270)이 도입되고 있다. 이에 따라, 제2재배선 중첩 패드부(111)의 제1측면(112)은 패시베이션층(260)의 바닥 에지(260BE) 부분에서 보다 멀리 이격된 위치에 위치할 수 있다. 제2재배선 중첩 패드부(111)의 형상은 도 12의 도금 레지스트 패턴(300)의 제2오프닝부(300P)에 의해서 결정되므로, 도 11의 도금 레지스트 패턴(300)의 제2오프닝부(300P)의 측면(301)은 패시베이션층(260)의 바닥 에지(260BE) 부분에서 보다 멀리 이격된 위치에 위치할 수 있다. 이에 따라, 일 예에 따른 도금 레지스트 패턴(300)에서는 레지스트 스컴과 같은 패턴 불량 및 이에 따른 도금 불량이 유효하게 억제될 수 있다. Referring back to FIGS. 3 and 4 , the
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.As described above, the embodiments of the present application are exemplified and described, but this is for explaining what is intended to be presented in the present application, and is not intended to limit what is intended to be presented in the present application in a detailed form. Various other modifications will be possible as long as the technical ideas presented in this application are reflected.
100; 재배선층 구조,
110: 제2재배선 중첩 패드부,
112: 제2재배선 중첩 패드부의 곡면 형상의 측면
160: 제1재배선 라인부,
200: 반도체 칩. 100; redistribution layer structure,
110: second redistribution line overlapping pad part,
112: side surface of the curved shape of the second redistribution line overlapping pad part
160: first redistribution line unit,
200: semiconductor chip.
Claims (16)
상기 반도체 칩 몸체부의 표면을 덮고 상기 칩 패드의 표면을 드러내는 테이퍼 홀(tapered hole)을 제공하는 패시베이션층(passivation layer); 및
상기 패시베이션층 상에 배치된 재배선층 구조(RDL structure)를 가지고,
상기 재배선층 구조는
상기 테이퍼 홀에 이격되어 옆으로 지나가는 제1재배선 라인부(RDL line portion); 및
상기 칩 패드의 드러난 표면에 저면부(bottom portion)가 접촉하고, 상기 제1재배선 라인부의 측면에 대향하는 제1측면의 가운데 부분이 상기 제1재배선 라인부의 측면쪽으로 돌출된 휘어진 곡면(curved side)인 제2재배선 중첩 패드부(RDL overlapping pad portion);를 포함하고,
상기 제2재배선 중첩 패드부의 상기 제1측면은
상기 테이퍼 홀의 입구 에지(entrance edge) 부분과 바닥 에지(bottom edge) 부분 사이에 위치하여, 상기 테이퍼 홀의 경사면 부분 상에 위치하는 반도체 장치. a semiconductor chip body on a surface of which a chip pad is disposed;
a passivation layer covering a surface of the semiconductor chip body and providing a tapered hole exposing a surface of the chip pad; and
With a redistribution layer structure (RDL structure) disposed on the passivation layer,
The redistribution layer structure is
a first redistribution line portion spaced apart from the taper hole and passing sideways; and
A bottom portion is in contact with the exposed surface of the chip pad, and a curved surface protruding toward the side surface of the first redistribution line portion is a central portion of the first side surface facing the side surface of the first redistribution line portion. side), a second redistribution overlapping pad portion (RDL overlapping pad portion); includes,
The first side of the second redistribution line overlapping pad part is
The semiconductor device positioned between an entrance edge portion and a bottom edge portion of the taper hole and positioned on an inclined surface portion of the taper hole.
상기 제2재배선 중첩 패드부는
상기 저면부로부터 상기 제1측면에까지 확장되고,
상기 테이퍼 홀의 경사면에 부분적으로 중첩된 가장자리 확장부를 더 포함하는 반도체 장치. According to claim 1,
The second redistribution line overlapping pad part
It extends from the bottom portion to the first side surface,
The semiconductor device further includes an edge extension portion partially overlapping the inclined surface of the taper hole.
상기 패시베이션층의 상기 테이퍼 홀의 경사면과 상기 가장자리 확장부 사이로 연장되고,
상기 패시베이션층과 상기 칩 패드의 표면이 접촉하는 바닥 에지(bottom edge) 부분을 덮도록 상기 칩 패드의 드러난 표면 일부 부분에 접촉하도록 더 연장되어,
상기 바닥 에지 부분과 상기 제2재배선 중첩 패드부의 제1측면을 더 이격시키는 재배선 유전층을 더 포함하는 반도체 장치. According to claim 2,
It extends between the inclined surface of the taper hole of the passivation layer and the edge extension,
It is further extended to contact a portion of the exposed surface of the chip pad to cover a bottom edge portion where the passivation layer and the surface of the chip pad contact,
The semiconductor device further includes a redistribution dielectric layer further separating the bottom edge portion and the first side surface of the second redistribution overlapping pad portion.
상기 제2재배선 중첩 패드부는
상기 제1측면에 반대되는 제2측면과,
상기 제1 및 제2측면들을 이어주는 제3측면 및 반대되는 제4측면을 포함하는 네스트(nest) 형상을 가지고,
상기 제3 및 제4측면들 각각은 상기 테이퍼 홀의 경사면의 입구 에지(entrance edge) 부분 바깥으로 벗어난 위치에 위치하는 반도체 장치. According to claim 1,
The second redistribution line overlapping pad part
A second side opposite to the first side;
It has a nest shape including a third side surface connecting the first and second side surfaces and a fourth side surface opposite to it,
The semiconductor device of claim 1 , wherein each of the third and fourth side surfaces is positioned out of an entrance edge portion of an inclined surface of the taper hole.
상기 제2재배선 중첩 패드부의 상기 제1측면과 상기 제3측면이 이어진 코너(corner) 부분은
상기 패시베이션층과 상기 칩 패드의 표면이 접촉하는 바닥 에지(bottom edge) 부분으로부터 연장되는 가상의 연장선 상에 위치하는 반도체 장치. According to claim 5,
A corner portion where the first side surface and the third side surface of the second redistribution overlapping pad part are connected
The semiconductor device positioned on a virtual extension line extending from a bottom edge portion where the passivation layer and the surface of the chip pad contact each other.
상기 재배선층 구조는
상기 제2재배선 중첩 패드부의 상기 제3측면에 이어지고,
상기 제1재배선 라인부에 나란하도록 연장된 제2재배선 라인부를 더 포함하는 반도체 장치. According to claim 5,
The redistribution layer structure is
Continuing to the third side of the second redistribution overlapping pad portion,
The semiconductor device further includes a second redistribution line portion extending parallel to the first redistribution line portion.
상기 패시베이션층 상에 재배선층 구조(RDL structure)를 형성하고,
상기 재배선층 구조는
상기 테이퍼 홀에 이격되어 옆으로 지나가는 제1재배선 라인부(RDL line portion); 및
상기 칩 패드의 드러난 표면에 저면부(bottom portion)가 접촉하고, 상기 제1재배선 라인부의 측면에 대향하는 제1측면이 가운데 부분이 상기 제1재배선 라인부의 측면쪽으로 돌출된 휘어진 곡면(curved side)인 제2재배선 중첩 패드부;를 포함하여 형성되는 단계를 포함하고,
상기 제2재배선 중첩 패드부의 상기 제1측면은
상기 테이퍼 홀의 입구 에지(entrance edge) 부분과 바닥 에지(bottom edge) 부분 사이에 위치하여, 상기 테이퍼 홀의 경사면 부분 상에 위치하는 반도체 장치 제조 방법. providing a semiconductor chip including a passivation layer covering a surface of a semiconductor chip body and providing a tapered hole exposing a surface of a chip pad; and
Forming a redistribution layer structure (RDL structure) on the passivation layer,
The redistribution layer structure is
a first redistribution line portion spaced apart from the taper hole and passing sideways; and
A bottom portion contacts the exposed surface of the chip pad, and a curved surface in which a central portion of a first side surface facing the side surface of the first redistribution line portion protrudes toward the side surface of the first redistribution line portion. side) a second redistribution overlapping pad part; including a step of forming,
The first side of the second redistribution line overlapping pad part is
The semiconductor device manufacturing method of claim 1 , wherein the semiconductor device is positioned between an entrance edge portion and a bottom edge portion of the taper hole and is positioned on an inclined surface portion of the taper hole.
상기 제2재배선 중첩 패드부는
상기 저면부로부터 상기 제1측면에까지 확장되고,
상기 테이퍼 홀의 경사면에 부분적으로 중첩된 가장자리 확장부를 더 포함하도록 형성되는 반도체 장치 제조 방법. According to claim 8,
The second redistribution line overlapping pad part
It extends from the bottom portion to the first side surface,
The semiconductor device manufacturing method of claim 1 , further comprising an edge extension portion partially overlapping an inclined surface of the taper hole.
상기 반도체 칩은
상기 패시베이션층의 상기 테이퍼 홀의 경사면과 상기 가장자리 확장부 사이로 연장되고,
상기 패시베이션층과 상기 칩 패드의 표면이 접촉하는 바닥 에지(bottom edge) 부분을 덮도록 상기 칩 패드의 드러난 표면 일부 부분에 접촉하도록 더 연장되어,
상기 바닥 에지 부분과 상기 제2재배선 중첩 패드부의 제1측면을 더 이격시키는 재배선 유전층을 더 포함하는 반도체 장치 제조 방법. According to claim 9,
The semiconductor chip
It extends between the inclined surface of the taper hole of the passivation layer and the edge extension,
It is further extended to contact a portion of the exposed surface of the chip pad to cover a bottom edge portion where the passivation layer and the surface of the chip pad contact,
The semiconductor device manufacturing method of claim 1, further comprising a redistribution dielectric layer spaced apart from the bottom edge portion and the first side surface of the second redistribution overlapping pad portion.
상기 제2재배선 중첩 패드부는
상기 제1측면에 반대되는 제2측면과,
상기 제1 및 제2측면들을 이어주는 제3측면 및 반대되는 제4측면을 포함하는 네스트(nest) 형상을 가지고,
상기 제3 및 제4측면들 각각은 상기 테이퍼 홀의 경사면의 입구 에지(entrance edge) 부분 바깥으로 벗어난 위치에 위치하도록 형성되는 반도체 장치 제조 방법. According to claim 9,
The second redistribution line overlapping pad part
A second side opposite to the first side;
It has a nest shape including a third side surface connecting the first and second side surfaces and a fourth side surface opposite to it,
wherein each of the third and fourth side surfaces is positioned out of an entrance edge of an inclined surface of the taper hole.
상기 제2재배선 중첩 패드부는
상기 제1측면과 상기 제3측면이 이어진 코너(corner) 부분이
상기 패시베이션층과 상기 칩 패드의 표면이 접촉하는 바닥 에지(bottom edge) 부분으로부터 연장되는 가상의 연장선 상에 위치하도록 형성되는 반도체 장치 제조 방법. According to claim 12,
The second redistribution line overlapping pad part
A corner portion where the first side and the third side are connected
The semiconductor device manufacturing method of claim 1 , wherein the passivation layer is formed to be positioned on an imaginary extension line extending from a bottom edge portion where the surface of the chip pad contacts.
상기 재배선층 구조는
상기 제2재배선 중첩 패드부의 상기 제3측면에 이어지고,
상기 제1재배선 라인부에 나란하도록 연장된 제2재배선 라인부를 더 포함하도록 형성되는 반도체 장치 제조 방법. According to claim 12,
The redistribution layer structure is
Continuing to the third side of the second redistribution overlapping pad portion,
The semiconductor device manufacturing method of claim 1 , further comprising a second redistribution line portion extending parallel to the first redistribution line portion.
상기 재배선층 구조를 형성하는 단계는
상기 칩 패드의 드러난 표면을 덮는 도전성 시드(seed)층을 형성하는 단계;
상기 도전성 시드층 상에 도금 레지스트 패턴을 형성하고,
상기 도금 레지스트 패턴은
상기 제1재배선 라인부에 대한 형틀 형상(template)을 제공하는 제1오프닝부(opening portion); 및
상기 제2재배선 중첩 패드부에 대한 형틀 형상을 제공하는 제2오프닝부를 제공하도록 형성되는 단계;
상기 도금 레지스트 패턴의 상기 제1 및 제2오프닝부들 내에 도금층을 성장시키는 도금 단계;
상기 도금 레지스트 패턴을 제거하는 단계; 및
상기 도금 레지스트 패턴에 중첩되어 있던 상기 도전성 시드층 부분을 선택적으로 제거하는 단계를 포함하는 반도체 장치 제조 방법.According to claim 8,
Forming the redistribution layer structure
forming a conductive seed layer covering the exposed surface of the chip pad;
Forming a plating resist pattern on the conductive seed layer;
The plating resist pattern is
a first opening portion providing a template for the first redistribution line portion; and
forming a second opening portion providing a formwork shape for the second redistribution overlapping pad portion;
a plating step of growing a plating layer within the first and second openings of the plating resist pattern;
removing the plating resist pattern; and
and selectively removing a portion of the conductive seed layer overlapping the plating resist pattern.
상기 도금 레지스트 패턴의 상기 제2오프닝부는
상기 제1측면에 대응되는 휘어진 곡면의 측면을 가지는 반도체 장치 제조 방법.
According to claim 15,
The second opening portion of the plating resist pattern
A method of manufacturing a semiconductor device having a curved side surface corresponding to the first side surface.
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