KR102521702B1 - 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치 - Google Patents

뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치 Download PDF

Info

Publication number
KR102521702B1
KR102521702B1 KR1020220070160A KR20220070160A KR102521702B1 KR 102521702 B1 KR102521702 B1 KR 102521702B1 KR 1020220070160 A KR1020220070160 A KR 1020220070160A KR 20220070160 A KR20220070160 A KR 20220070160A KR 102521702 B1 KR102521702 B1 KR 102521702B1
Authority
KR
South Korea
Prior art keywords
signal
output
accumulator
comparator
amount
Prior art date
Application number
KR1020220070160A
Other languages
English (en)
Inventor
박병국
김연우
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to PCT/KR2022/013959 priority Critical patent/WO2023080432A1/ko
Priority to US17/972,051 priority patent/US20230135011A1/en
Application granted granted Critical
Publication of KR102521702B1 publication Critical patent/KR102521702B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06NCOMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00Computing arrangements based on biological models
    • G06N3/02Neural networks
    • G06N3/04Architecture, e.g. interconnection topology
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06NCOMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00Computing arrangements based on biological models
    • G06N3/02Neural networks
    • G06N3/06Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06NCOMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N5/00Computing arrangements using knowledge-based models
    • G06N5/04Inference or reasoning models
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10Calibration or testing
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Neurology (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 일 실시예는, 입력부와 출력부를 포함하고, 시냅스 어레이를 통하여 전달되는 신호를 처리하는 뉴런 회로를 제공한다. 상기 입력부는, 상기 시냅스 어레이를 통하여 가중되어 전달되는 신호를 입력 신호로서 수신하여 축적하고, 축적된 입력 신호의 양이 기설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성된다. 상기 출력부는, 상기 입력부로부터 출력되는 신호를 수신하여 업-카운팅을 수행하고, 이후 다운-카운팅을 수행하는 동안 출력 신호를 발생하도록 구성된다.

Description

뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치{NEURON CIRCUIT, METHOD OF OPERATION THEREOF, AND NEUROMORPHIC APPARATUS COMPRISING THE NEURON CIRCUIT}
본 발명은 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치에 관한 것으로서, 더욱 상세하게는, 디지털 회로에 기반하여 입출력되는 신호의 양을 카운팅 할 수 있도록 구성되는 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치에 관한 것이다.
뉴로모픽 기술은 인간의 뇌를 모방하여 만든 인공 신경망 구조에 관한 것으로서, 기존의 폰 노이만 컴퓨터 구조가 가지는 연산 비효율성 등의 문제를 해결하고자 하는 기술이다. 뉴로모픽 장치는 뉴런 회로와 하나 이상의 시냅스 소자들로 이루어진 시냅스 어레이의 조합으로 구성된다. 시냅스 어레이는 인공신경망 구조에서 가중치의 저장과 연산의 기능을 수행하며, 뉴런 회로는 시냅스 어레이에서 전달되어 오는 신호를 처리하여 다음 시냅스 어레이로 전달하는 역할을 수행한다.
종래의 뉴런 회로는 아날로그 방식으로 스파이크 신호 등을 입력 받고 출력하기 때문에 전달 과정에서 신호의 손실이 일어나기 쉽고, 각 뉴런에서의 정보를 정확하게 파악하기 힘든 문제를 가지고 있다. 따라서, 이러한 문제를 해결하기 위해, 뉴런마다 입출력되는 정보의 양을 정확하게 측정할 수 있도록 하는 방법이 필요한 실정이다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 디지털 회로에 기반하여 입출력되는 신호의 양을 카운팅할 수 있도록 구성되는 뉴런 회로 및 이의 동작 방법과 뉴런 회로를 포함하는 뉴로모픽 장치를 제공하는 것을 일 기술적 과제로 한다.
본 발명이 이루고자 하는 기술적 과제들은 상기한 기술적 과제로 제한되지 않으며, 이하의 설명으로부터 본 발명의 또 다른 기술적 과제들이 도출될 수 있다.
상술한 기술적 과제를 해결하기 위한 기술적 수단으로서, 본 발명의 제1 측면에 따른 실시예는, 입력부와 출력부를 포함하고, 한 개 이상의 시냅스 소자들로 구성된 시냅스 어레이를 통하여 전달되는 신호를 처리하는 뉴런 회로를 제공한다. 상기 입력부는, 이전 뉴런 또는 기타 장치에서 발생하는 펄스를 입력으로 하여 상기 시냅스 어레이를 통하여 가중되어 전달되는 신호를 수신하여 일정 시간동안 축적한 후, 축적된 신호의 양이 기 설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성된다. 상기 출력부는, 상기 입력부가 방전하는 동안 업-카운팅을 수행하고, 이후 다운-카운팅을 수행하는 동안 출력 신호를 발생하도록 구성된다.
또한, 본 발명의 제2 측면에 따른 실시예는, 한 개 이상의 시냅스 소자들로 구성된 시냅스 어레이와 이에 연결되는 뉴런 회로를 포함하는 뉴로모픽 장치를 제공한다. 상기 뉴런 회로는, 이전 뉴런 또는 기타 장치에서 발생하는 펄스를 입력으로 하여 상기 시냅스 어레이를 통하여 가중되어 전달되는 신호를 수신하여 축적하고, 축적된 입력 신호의 양이 기 설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성되는 입력부 및 상기 입력부가 방전하는 동안 업-카운팅을 수행하고, 이후 다운-카운팅을 수행하는 동안 출력 신호를 발생하는 출력부로 구성된다.
또한, 본 발명의 제3 측면에 따른 실시예는, 한 개 이상의 시냅스 소자들로 구성된 시냅스 어레이와 이에 연결되는 뉴런 회로로서 제1 클럭 신호에 의해 동작이 제어되는 축적기와 방출기, 상기 제1 클럭 신호 및 제2 클럭 신호에 의해 동작이 제어되는 비교기, 카운터, 및 출력 생성기를 포함하는 뉴런 회로의 동작 방법을 제공한다. 본 뉴런 회로의 동작 방법은, 상기 제1 클럭 신호의 상태가 하이 상태인 경우, 상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며, 상기 축적기는 시냅스 어레이를 통하여 가중되어 전달되는 신호를 수신하여 축적하고, 이후 상기 제1 클럭 신호의 상태가 로우 상태로 전환되면, 상기 축적기와 상기 방출기는 연결 상태가 되고, 상기 축적기와 상기 비교기는 연결 상태가 되며, 상기 방출기는 상기 축적된 신호의 양에서 기 설정된 방전량만큼의 신호를 선형적으로 방전하고, 상기 비교기는 상기 축적된 신호의 양에서 상기 방출기에 의해 방전된 신호의 양을 제외한 잔여량과 기설정된 임계값의 크기를 비교하여 상기 잔여량이 상기 임계값 이하가 될 때까지 신호를 상기 카운터로 전송하고, 상기 카운터는 상기 비교기로부터 받은 신호와 제2 클럭 신호에 따라 업-카운팅을 수행하는 단계, 그리고, 이후 상기 제1 클럭 신호의 상태가 하이 상태로 전환되면, 상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며, 상기 축적기는 시냅스 어레이를 통하여 가중되어 전달되는 새로운 신호를 수신하여 축적하고, 상기 카운터는 상기 제2 클럭 신호에 따라 다운-카운팅을 수행하는 동안 출력 생성기를 통하여 출력 신호를 생성하는 단계를 포함한다.
본 발명에 따르면, 뉴런 회로에 카운팅을 하는 디지털 로직을 추가하여 각 뉴런마다 입출력되는 정보의 양을 정확하게 측정할 수 있다.
또한, 본 발명에 따르면, 뉴런 회로의 각 뉴런이 입력 신호를 받아들이는 시간과 축적된 입력 신호를 방전하며 축적된 입력 신호의 양을 카운팅 하는 시간은 분리되어 있다. 이와 같이, 정보의 입력과 입력된 정보를 연산하는 시간을 분리하여 파이프라인 형식으로 추론 연산을 진행할 수 있어 추론에 소요되는 시간을 줄일 수 있으며, 병렬적 추론 연산을 가능케 하는 인공신경망을 구축할 수 있다.
또한, 본 발명에 따르면, 각 뉴런 회로마다 입력에 대한 시냅스에서의 연산 값을 알 수 있으므로, 회로와 소자의 변수 등에 의한 오차 및 신호 왜곡 문제를 레이어마다 수정할 수 있다.
또한, 본 발명에 따르면, 종래의 SNN(Spiking Neural Network) 방식과 달리, 각 뉴런에서 카운팅 된 데이터를 바탕으로 일반 인공신경망에서 사용하는 맥스 풀링(max pooling)과 같은 기법들을 사용할 수 있으므로, 신경망의 추론 성능을 더 높일 수 있다.
기존의 신경망은 하나의 데이터의 정보가 입력된 후 출력으로 모두 나올 때까지 다음 데이터를 입력 받지 못하여 추론시간이 길어지지만, 본 발명에서 제안하는 뉴런 회로를 사용하는 경우 하나의 데이터가 첫 번째 레이어를 통과하여 출력됨과 동시에 다음 데이터를 입력할 수 있다. 따라서 첫 번째 데이터가 출력으로 나온 뒤 다음 클럭의 신호마다 그 다음 데이터의 출력이 나오게 되어 추론 연산량(throughput)을 증가시킬 수 있다. 본 발명의 실시예에 따른 뉴런 회로를 통해 인공신경망을 구현할 경우, 아날로그 방식을 통해 효율적인 연산이 가능하고, 디지털 로직을 통하여 정확한 출력 신호 전달이 가능하도록 할 수 있다.
또한, 본 발명에 따른 뉴런 회로는, 기존의 ADC(Analog to Digital Converter) 회로에 비하여 간단한 카운터 회로를 사용하므로, 종래의 뉴런 회로보다 컴팩트하게 뉴로모픽 장치의 구현이 가능하다.
또한, 본 발명에 따른 뉴런 회로는 아날로그 방식과 디지털 방식을 혼합하여 동작하기 때문에 온도 등의 외부 요인에 따른 변화에 종래의 뉴런 회로보다 강한 장점을 가지며, 뉴로모픽 장치가 아닌 다른 회로에서 ADC 또는 DAC(Digital to Analog Converter) 회로로 활용이 가능하다.
도 1은 본 발명의 일 실시예에 따른 뉴런 회로와 이에 연결되는 시냅스들을 도시한 도면이다.
도 2는 도 1에 도시된 뉴런 회로의 구성을 도시한 블록도이다.
도 3은 도 2에 도시된 뉴런 회로의 구성들의 하위 구성들을 도시한 블록도이다.
도 4 내지 도 6은 도 1에 도시된 뉴런 회로의 동작의 예시를 설명하기 위해 도시한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 뉴런 회로의 동작 방법을 도시한 흐름도이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 다만, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예들로 한정되는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않는다. 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미로 해석되어야 한다. 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 추가적으로 갖는 것으로 해석되어야 하며, 별도로 정의되지 않는 한 매우 이상적이거나 제한적인 의미로 해석되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에 나타난 각 구성요소의 크기, 형태, 형상은 다양하게 변형될 수 있다. 명세서 전체에 대하여 동일/유사한 부분에 대해서는 동일/유사한 도면 부호를 붙였다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 “부” 등은 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략하였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉 또는 결합)"되어 있다고 할 때, 이는 "직접적으로 연결(접속, 접촉 또는 결합)"되어 있는 경우뿐만 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결 (접속, 접촉 또는 결합)"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함(구비 또는 마련)"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 "포함(구비 또는 마련)"할 수 있다는 것을 의미한다.
본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 나타내는 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소들의 순서나 관계를 제한하지 않는다. 예를 들어, 본 발명의 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1구성 요소로 명명될 수 있다. 본 명세서에서 사용되는 단수 표현의 형태들은 명백히 반대의 의미를 나타내지 않는 한 복수 표현의 형태들도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 뉴런 회로(NEURON CIRCUIT)(100)와 이에 연결된 시냅스 어레이(200)를 도시한 도면이다.
도 1을 참조하면, 뉴런 회로(100)는 시냅스 어레이(200)와 연결될 수 있다. 시냅스 어레이(200)는 하나 이상의 시냅스 소자들을 포함하는 형태로 구성될 수 있다. 시냅스 소자는 뇌의 시냅스와 동일한 기능을 발휘하도록 구현된 것으로, 통상적으로는 비휘발성 메모리 소자에 기반하여 구현되고 있다. 시냅스 어레이는 복수의 시냅스 셀들과 대응하는 것으로, 복수의 시냅스 셀들 각각은 소정의 가중치를 저장하고 있다. 시냅스 어레이에는 전단 뉴런 회로와 후단 뉴런 회로가 결합되며, 시냅스 어레이는 전단 뉴런 회로와 후단 뉴런 회로의 개수의 곱에 해당하는 시냅스 셀을 포함할 수 있다. 시냅스 어레이에 대하여 가중치를 저장하는 동작이나 저장된 가중치를 독출하는 과정은, 일반적인 비휘발성 메모리 소자에서 수행되는 프로그램 동작 또는 독출동작과 마찬가지 원리를 통해 수행된다. 여기서, 가중치라 함은 인공 신경망 모형을 나타내는 퍼셉트론 구조 등에서 입력 신호에 곱해지는 가중치(weight)를 의미하며, 추가적으로 입력이 1인 특별한 가중치인 바이어스(bias)를 포함하는 개념으로서 정의한다. 뉴런 회로(100) 및 시냅스 어레이(200)는 뉴로모픽 장치를 구성할 수 있으며, 각각 하나 이상의 전기, 전자, 반도체 소자들을 포함하여 구성될 수 있다. 예컨대, 뉴런 회로(100) 및 시냅스 어레이(200)는 각각 캐패시터, 맴리스터 및 트랜지스터 중 적어도 하나 이상의 소자들을 포함하여 구성될 수 있다.
시냅스 어레이(200)와 뉴런 회로(100)는 하나의 단위로써 직렬 그리고 병렬적으로 연결될 수 있다. 이 때, 뉴런 회로(100)는 시냅스 어레이(200)로부터 가중되어 전달되는 신호를 입력 신호로서 입력 받고 출력단에 연결된 다음 시냅스 어레이로 출력 신호를 전송할 수 있다.
도 2는 도 1에 도시된 뉴런 회로(100)의 구성을 도시한 블록도이고, 도 3은 도 2에 도시된 뉴런 회로(100)의 구성들의 하위 구성들을 도시한 블록도이다.
도 2를 참조하면, 뉴런 회로(100)는 입력 신호(Input signal)를 수신하는 입력부 (110) 및 출력 신호(Output signal)을 생성하는 출력부 (120)를 포함한다.
입력부(110)는 이전 뉴런 또는 기타 장치에서 발생하는 펄스를 입력으로 하여 상기 시냅스 소자들을 통하여 가중되어 전달되는 신호를 수신하여 축적하도록 구성된다. 또한, 입력부(110)는 축적된 신호의 양이 기설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성된다. 출력부(120)는 입력부(110)로부터 출력되는 신호를 수신하여 업-카운팅(up-counting)을 수행하도록 구성된다. 또한, 출력부(120)는 다운-카운팅(down-counting)을 수행하는 동안 출력 신호를 발생하도록 구성된다. 업-카운팅이란 카운터(121)가 비교기(113)에서 출력되는 신호를 수신하여 n0(n0은 카운터가 나타낼 수 있는 가장 작은 정수)부터 n(n은 n0보다 큰 정수)까지 넘버링을 수행하는 것을 의미한다. 다운-카운팅이란 카운터(121)가 n(n은 n0보다 큰 정수)부터 n0(n0은 카운터가 나타낼 수 있는 가장 작은 정수)까지 넘버링을 수행하는 것을 의미한다.
도 3을 참조하면, 입력부(110)는, 축적기(integrator)(111). 방출기(discharger)(112) 및 비교기(comparator)(113)를 포함할 수 있다. 축적기(111)는 입력 신호를 축적하도록 구성된다. 방출기(112)는 축적된 신호의 양이 상기 임계값보다 낮아질 때까지, 상기 축적된 입력 신호에서 기설정된 방전량만큼의 신호를 방전하도록 구성된다. 비교기(113)는 상기 축적된 입력 신호의 양에서 방출기(112)에 의해 방전된 신호의 양을 제외한 잔여량과 상기 임계값의 크기를 비교한다. 나아가, 비교기(113)는 상기 잔여량이 상기 임계값 이하가 될 때까지 신호를 출력부(120)로 전송하도록 구성된다.
출력부(120)는 카운터(counter)(121) 및 출력 생성기(generator)(122)를 포함한다. 카운터(121)는 비교기(113)가 전송하는 신호에 따라 업-카운팅을 수행하고, 이후 다운-카운팅을 수행하도록 구성된다. 출력 생성기(122)는 카운터(121)로부터 출력되는 신호를 수신하여 출력 신호를 생성하고, 이후 연결된 뉴런 층(layer)이 있는 경우 생성된 출력 신호를 그 뉴런 층의 시냅스 어레이로 출력하도록 구성된다. 여기서, 시냅스 어레이는 출력 생성기(122)에 연결된 다음 시냅스 어레이를 의미할 수 있다.
지금까지 설명한 뉴런 회로(100)의 동작들과, 신호의 상태 및 입출력은 별도의 제어기(controller)에 의해 제어될 수 있다. 또한, 상술한 임계값 및 방전량 등의 수치들은 뉴런 회로(100)의 동작들이 수행되기 전에 상기 제어기(controller)에 의해 다양한 값으로 설정될 수 있다.
뉴런 회로(100)의 동작의 예시들을 설명하기 위해 도시한 도 4 내지 도 6을 참조하여 동작 방법의 일 예를 설명하도록 한다. 도 4에는 제1 클럭 신호(CLK1)의 상태가 로우 상태인 경우에 뉴런 회로(100)의 동작 상태들의 예시가 도시되어 있다. 도 5에는 제1클럭 신호(CLK1)의 상태가 하이 상태인 경우에 뉴런 회로(100)의 동작 상태들의 예시가 도시되어 있다. 도 6에는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 따른 뉴런 회로(100)의 동작 타이밍도가 나타나 있다. 도 6에 도시된 타이밍도는 제1 클럭 신호(CLK1)가 로우 상태인 경우의 타이밍도(TM10)와 제1 클럭 신호(CLK1)가 하이 상태인 경우의 타이밍도(TM20), 제1 클럭 신호(CLK1)가 하이 상태인 경우(TM20)의 특수한 경우 중 하나인 뉴런 회로(100)의 동작이 시작되는 경우의 타이밍도(TM21)를 포함한다. 이하에서 설명되는 뉴런 회로(100)의 동작들은 제1 및 제2 클럭 신호의 조합에 따라 다양한 예시들로 변형되어 실시될 수 있다.
도 4 내지 도 6을 참조하면, 일 예에서, 축적기(111) 및 방출기(112)는 제1 클럭 신호(CLK1)에 의해 동작이 제어되고, 비교기(113), 카운터(121) 및 출력 생성기(122)는 상기 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 의해 동작이 제어될 수 있다. 이 때, 축적기(111)와 방출기(112)는 각각 제1 클럭 신호(CLK1)가 입력되는 단자를 포함할 수 있다. 비교기(113), 카운터(121) 및 출력 생성기(122)는 각각 제1 클럭 신호(CLK1)가 입력되는 단자와 제2 클럭 신호(CLK2)가 입력되는 단자를 포함할 수 있다. 이와 같이, 축적기(111)의 일단과 방출기(112)의 일단으로 제1 클럭 신호(CLK1)가 입력될 수 있다. 비교기(113)의 일단, 카운터(121)의 일단과 출력 생성기(122)의 일단으로 제1 클럭 신호(CLK1)가 입력되고, 비교기(113)의 타단, 카운터(121)의 타단과 출력 생성기(122)의 타단으로 제2 클럭 신호(CLK2)가 입력될 수 있다.
제1 클럭 신호(CLK1)가 로우(LOW) 상태인 경우, 축적기(111)와 방출기(112)는 연결 상태가 되고, 축적기(111)와 비교기(113)는 연결 상태가 된다. 방출기(112)는 축적기(111)에 의해 축적된 입력 신호의 양에서 기설정된 방전량만큼의 신호를 방전한다. 비교기(113)는 상기 축적된 입력 신호의 양에서 방출기(112)에 의해 방전된 신호의 양을 제외한 잔여량이 기설정된 임계값(threshold) 이하가 될 때까지 신호를 카운터(121)로 전송한다. 카운터(121)는 제2 클럭 신호(CLK2)에 따라 비교기(113)로부터 전송되는 신호가 있을 시 업-카운팅을 수행한다. 카운터(121)의 동작은 제2 클럭 신호(CLK2)가 네거티브 엣지(NEGATIVE EDGE) 상태일 때마다 수행될 수 있다. 업-카운팅은 n0(n0은 카운터가 나타낼 수 있는 가장 작은 정수)부터 n(n은 n0보다 큰 정수)까지 수행될 수 있다. 잔여량이 기설정된 임계값(threshold) 이하가 된 경우 비교기(113)는 카운터(121)로의 신호의 전송을 멈추어 업-카운팅은 종료된다.
제1 클럭 신호(CLK1)의 상태가 하이(HIGH) 상태인 경우, 축적기(111)와 방출기(112)는 연결 해제 상태가 되고, 축적기(111)와 비교기(113)는 연결 해제 상태가 된다. 축적기(111)는 시냅스 어레이(200)를 통하여 가중되어 전달되는 신호를 입력 신호(Input signal)로서 수신하여 축적한다. 카운터(121)는 제2 클럭 신호(CLK2)에 따라 업-카운팅을 통하여 기 저장된 수의 다운 카운팅을 수행하며 출력 생성기(122)로 신호를 전달한다. 출력 생성기(122)는 제2 클럭 신호(CLK2)에 따라 카운터(121)로부터 출력되는 신호가 있을 시 출력 신호(Output signal)을 생성하여 출력 생성기에 연결된 다음 시냅스 어레이로 전송한다. 카운터(121) 및 출력 생성기(122)의 동작은 제2 클럭 신호(CLK2)가 네거티브 엣지(NEGATIVE EDGE) 상태일 때마다 수행될 수 있다. 다운-카운팅은 n(n은 n0보다 큰 정수)부터 n0(n0은 카운터가 나타낼 수 있는 가장 작은 정수)까지 수행될 수 있다. 카운터(121)에 저장된 수가 n0에 도달한 경우 다운-카운팅은 종료된다.
본 발명의 일 구현예로서, 상술한 뉴런 회로(100)를 포함하는 뉴로모픽 장치가 제공될 수 있다. 뉴로모픽 장치는 시냅스 어레이(200)와 뉴런 회로(100)를 하나의 유닛으로 하여, 복수의 유닛들을 직렬 및 병렬적으로 연결함으로써 구현될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 뉴런 회로의 동작 방법(이하, “뉴런 회로의 동작 방법”이라 함)을 도시한 흐름도이다. 뉴런 회로의 동작 방법은, 시냅스 어레이를 통하여 전달되는 신호를 처리하는 뉴런 회로로서, 제1 클럭 신호에 의해 동작이 제어되는 축적기와 방출기, 그리고, 상기 제1 클럭 신호 및 제2 클럭 신호에 의해 동작이 제어되는 비교기 및 카운터, 그리고, 상기 제2 클럭 신호에 의해 동작이 제어되는 출력생성기를 포함하는 뉴런 회로의 동작 방법일 수 있다. 여기서 뉴런 회로는 앞서 도 1 내지 도 6을 참조하여 설명한 뉴런 회로(도 1의 100)일 수 있다. 또한, 축적기, 방출기, 비교기, 카운터 및 출력 생성기는 각각 상술한 축적기(도 3의 111), 방출기(도 3의 112), 비교기(도 3의 113), 카운터(도 3의 121) 및 출력 생성기(도3의 122)일 수 있다.
도 7을 참조하면, 뉴런 회로의 동작 방법은 입력 신호 축적(S100), 축적된 신호 방전 및 업-카운팅 단계(S110) 및 새로운 입력 신호 축적, 다운-카운팅 및 출력 신호 생성 단계(S120), 데이터 처리가 완료되었는지 판단하는 단계(S130)를 포함할 수 있다. 축적된 신호 방전 및 업-카운팅(S110) 및 새로운 입력 신호 축적, 다운-카운팅 및 출력 신호 생성 단계(S120)는 반복적으로 수행될 수 있다.
입력 신호 축적 단계(S100)는, 뉴런 회로 동작의 첫번째 단계이다. 입력 신호 축적 단계(S100)에서, 상기 제1 클럭 신호의 상태가 하이 상태인 경우, 상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 된다. 입력 신호 축적 단계(S100)에서 상기 축적기는 시냅스 어레이를 통하여 전달되는 신호를 수신하여 축적하지만, 상기 카운터는 이전에 업-카운팅이 수행되지 않았기 때문에 다운-카운팅은 수행되지 않으며 출력 생성기를 통한 출력 신호 생성은 수행되지 않는다.
축적된 신호 방전 및 업-카운팅 단계(S110)에서, 상기 제1 클럭 신호의 상태가 로우 상태인 경우, 상기 축적기와 상기 방출기는 연결 상태가 되고, 상기 축적기와 상기 비교기는 연결 상태가 된다. 입력 신호 축적 단계(S100)는 상기 방출기는 상기 축적된 신호의 양에서 기 설정된 방전량만큼의 신호를 선형적으로 방전하고, 상기 비교기는 상기 축적된 신호의 양에서 상기 방출기에 의해 방전된 신호의 양을 제외한 잔여량과 기설정된 임계값의 크기를 비교하여 상기 잔여량이 상기 임계값 이하가 될 때까지 신호를 상기 카운터로 전송하고, 상기 카운터는 상기 비교기로부터 받은 신호와 제2 클럭 신호에 따라 업-카운팅을 수행하는 단계이다.
새로운 입력 신호 축적, 다운-카운팅 및 출력 신호 생성 단계(S120)는, 상기 제1 클럭 신호의 상태가 하이 상태인 경우, 상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며, 상기 축적기는 시냅스 어레이를 통하여 가중되어 전달되는 새로운 신호를 수신하여 축적하고, 상기 카운터는 상기 제2 클럭 신호에 따라 다운-카운팅을 수행하는 동안 출력 생성기를 통하여 출력 신호를 생성하는 단계이다.
데이터 처리 완료 판단 단계(S130)는, 새로운 입력 신호 축적, 다운-카운팅 및 출력 신호 생성 단계(S120)가 완료된 이후, 더 이상 처리해야 할 데이터가 없다고 판단했을 시 뉴런 회로의 동작을 종료하도록 하고, 처리해야 할 데이터가 있을 시 축적된 신호 방전 및 업-카운팅 단계(S110)로 전환하는 단계이다.
다시 말해, 제1 클럭 신호가 하이일 때, 출력 신호를 생성하면서 입력 신호를 축적하고, 제1 클럭 신호가 로우일 때 축적된 입력 신호를 카운팅한다. 뉴런 회로의 동작은 입력 신호의 축적 단계로 시작되며, 이 때는 이전에 업-카운팅이 수행되지 않았기 때문에 다운-카운팅과 출력 신호 생성이 진행되지 않는다. 이후, 축적기-비교기, 축적기-방출기를 연결하여 축적된 신호를 선형적으로 방전한다. 이와 함께, 제2 클럭마다 비교기에서 축적된 신호의 양에서 방전된 신호의 양을 제외한 잔여량과 문턱 값을 비교하며 잔여량이 더 큰 경우 업-카운팅을 수행한다. 이후, 축적기-비교기, 축적기-방출기의 연결을 끊고 제2 클럭 신호마다 카운터에서 다운-카운팅이 수행되면서 출력 신호를 내보낸다. 이와 함께, 축적기에서는 새로운 입력 신호의 축적이 진행된다. 이후, 처리해야 할 데이터가 남아있으면 축적된 신호 방전 및 업-카운팅을 하는 단계로 넘어가 기술한 동작들은 반복하게 되고, 모든 데이터가 처리 완료되었다면 뉴런회로의 동작이 종료된다.
이상 지금까지 설명된 본 발명의 실시예들에 따른 뉴런 회로는 제1 클럭 신호에 따라 출력 신호를 내보내면서 입력 신호를 축적하는 시간과 축적된 입력 신호를 방전하면서 입력 신호의 양을 카운터로 측정하는 시간으로 나뉘어 동작한다. 입력 신호 축적 시간에는 축적기와 방출기의 연결을 끊어 시냅스 어레이를 통해 들어오는 입력 신호를 축적하고, 매 제2 클럭 신호마다 카운터에 저장된 숫자가 n0(n0은 카운터가 나타낼 수 있는 가장 작은 정수)가 될 때까지 다운-카운팅하면서 출력 신호를 출력단에 연결된 다음 시냅스 어레이로 내보낸다. 입력 신호를 측정하는 시간에는 입력 축적기와 방출기를 연결하여 축적된 신호를 선형적으로 방전하면서 특정 문턱 값 이하로 내려가기 전까지 매 제2 클럭 신호마다 업-카운팅하여 카운터에 저장한다. 본 발명의 실시예들에 따른 뉴런 회로를 활용하여 인공신경망을 구현한 경우 제1 클럭 신호에 의해 모든 뉴런 회로들이 동작할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 상술한 설명을 기초로 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다. 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. 본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 뉴런 회로
200: 시냅스 어레이
110: 입력부
111: 축적기
112: 방출기
113: 비교기
120: 출력부
121: 카운터
122: 출력 생성기

Claims (13)

  1. 시냅스 어레이를 통하여 전달되는 신호를 처리하는 뉴런 회로로서,
    상기 시냅스 어레이로부터 출력되는 신호를 입력 신호로서 수신하여 축적하고, 축적된 신호의 양이 기설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성되는 입력부; 및
    상기 입력부로부터 출력되는 신호를 수신하여 출력하는 출력부를 포함하며,
    상기 입력부는,
    상기 입력 신호를 축적하도록 구성되는 축적기, 상기 축적된 신호의 양이 상기 임계값 이하가 될 때까지, 상기 축적된 입력 신호에서 기설정된 방전량만큼의 신호를 선형적으로 방전하도록 구성되는 방출기, 그리고, 상기 축적된 입력 신호의 양에서 상기 방출기에 의해 방전된 신호의 양을 제외한 잔여량과 상기 임계값의 크기를 비교하여, 상기 잔여량이 상기 임계값 이하가 될 때까지 신호를 상기 출력부로 전송하도록 구성되는 비교기를 포함하고,
    상기 출력부는,
    상기 비교기로부터 출력되는 신호들을 수신하여 출력하되 입출력 신호들을 카운팅하는 카운터와, 상기 카운터로부터 출력되는 신호를 수신하여 출력 신호를 생성하고 생성된 출력 신호를 출력단에 연결된 시냅스 어레이로 출력하도록 구성되는 출력 생성기를 포함하는 것인, 뉴런 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 축적기 및 상기 방출기는 제1 클럭 신호에 의해 동작이 제어되고, 그리고,
    상기 비교기, 상기 카운터 및 상기 출력 생성기는 상기 제1 클럭 신호 및 제2 클럭 신호에 의해 동작이 제어되는 것인, 뉴런 회로.
  5. 제4항에 있어서,
    상기 제1 클럭 신호의 상태가 로우 상태인 경우,
    상기 축적기와 상기 방출기는 연결 상태가 되고, 상기 축적기와 상기 비교기는 연결 상태가 되며,
    상기 방출기는 상기 축적된 입력 신호의 양에서 상기 방전량만큼의 신호를 선형적으로 방전하고,
    상기 비교기는 상기 제2 클럭 신호에 따라 상기 잔여량이 상기 임계값 이하가 될 때까지 업-카운팅 유지 신호를 상기 카운터로 전송하고, 그리고,
    상기 카운터는 상기 비교기로부터 받은 업-카운팅 유지 신호와 제2 클럭 신호에 따라 업-카운팅을 수행하는 것인, 뉴런 회로.
  6. 제4항에 있어서,
    상기 제1 클럭 신호의 상태가 하이 상태인 경우,
    상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며,
    상기 축적기는 상기 입력 신호를 수신하여 축적하고, 그리고,
    상기 카운터는 상기 제2 클럭 신호에 따라 다운-카운팅을 수행하는 동안 출력 생성기를 통하여 출력 신호를 생성하는 것인, 뉴런 회로.
  7. 한 개 이상의 시냅스 소자를 포함하는 시냅스 어레이와 이에 연결되는 뉴런 회로를 포함하는 뉴로모픽 장치로서,
    상기 뉴런 회로는,
    상기 시냅스 어레이를 통하여 전달되는 신호를 입력 신호로서 수신하여 축적하고, 축적된 입력 신호의 양이 기설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성되는 입력부; 및
    상기 입력부로부터 출력되는 신호를 수신하여 출력하는 출력부를 포함하며,
    상기 입력부는,
    상기 입력 신호를 축적하도록 구성되는 축적기, 상기 축적된 입력 신호의 양이 상기 임계값 이하가 될 때까지, 상기 축적된 입력 신호에서 기설정된 방전량만큼의 신호를 선형적으로 방전하도록 구성되는 방출기, 그리고, 상기 축적된 입력 신호의 양에서 상기 방출기에 의해 방전된 신호의 양을 제외한 잔여량과 상기 임계값의 크기를 비교하여, 상기 잔여량이 상기 임계값 이하가 될 때까지, 신호를 상기 출력부로 전송하도록 구성되는 비교기를 포함하고,
    상기 출력부는,
    상기 비교기로부터 출력되는 신호를 수신하여 출력하되 입출력 신호들을 카운팅하는 카운터와, 상기 카운터로부터 출력되는 신호를 수신하여 출력 신호를 생성하고, 생성된 출력 신호를 출력단에 연결된 다음 시냅스 어레이로 출력하도록 구성되는 출력 생성기를 포함하는 것인, 뉴로모픽 장치.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 축적기 및 상기 방출기는 제1 클럭 신호에 의해 동작이 제어되고,
    상기 비교기, 상기 카운터 및 상기 출력 생성기는 상기 제1 클럭 신호 및 제2 클럭 신호에 의해 동작이 제어되는 것인, 뉴로모픽 장치.
  11. 제10항에 있어서,
    상기 제1 클럭 신호의 상태가 로우 상태인 경우,
    상기 축적기와 상기 방출기는 연결 상태가 되고, 상기 축적기와 상기 비교기는 연결 상태가 되며,
    상기 방출기는 상기 축적된 입력 신호의 양에서 상기 방전량만큼의 신호를 선형적으로 방전하고,
    상기 비교기는 상기 잔여량이 기설정된 임계값 이하가 될 때까지 신호를 상기 카운터로 전송하고, 그리고,
    상기 카운터는 상기 제2 클럭과 상기 비교기의 신호에 따라 업-카운팅을 수행하는 것인, 뉴로모픽 장치.
  12. 제10항에 있어서,
    상기 제1 클럭 신호의 상태가 하이 상태인 경우,
    상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며,
    상기 축적기는 상기 입력 신호를 수신하여 축적하고, 그리고,
    상기 카운터는 다운 카운팅을 수행하면서 출력 생성기를 통하여 출력 신호를 생성하는 것인, 뉴로모픽 장치.
  13. 축적기, 방출기, 비교기, 카운터 및 출력 생성기를 포함하여 시냅스 어레이를 통하여 전달되는 신호를 처리하는 뉴런 회로로서, 상기 축적기 및 방출기는 제1 클럭 신호에 의해 동작이 제어되고, 상기 비교기, 카운터 및 출력 생성기는, 상기 제1 클럭 신호 및 제2 클럭 신호에 의해 동작이 제어되도록 구성되는 뉴런 회로의 동작 방법에 있어서,
    상기 제1 클럭 신호의 상태가 하이 상태인 경우, 상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며, 상기 축적기는 시냅스 어레이를 통하여 가중되어 전달되는 신호를 수신하여 축적하는 단계; 및
    상기 제1 클럭 신호의 상태가 로우 상태로 전환된 경우, 상기 축적기와 상기 방출기는 연결 상태가 되고, 상기 축적기와 상기 비교기는 연결 상태가 되며, 상기 방출기는 상기 축적기에 의해 축적된 입력 신호를 수신하여 상기 축적된 입력 신호의 양에서 기설정된 방전량만큼의 신호를 선형적으로 방전하고, 상기 비교기는 상기 축적된 신호의 양에서 상기 방출기에 의해 방전된 신호의 양을 제외한 잔여량과 기설정된 임계값의 크기를 비교하여 상기 잔여량이 상기 임계값 이하가 될 때까지 업-카운팅 유지 신호를 상기 카운터로 전송하고, 상기 카운터는 상기 비교기로부터 받은 신호와 제2 클럭 신호에 따라 업-카운팅을 수행하는 단계; 및
    상기 제1 클럭 신호의 상태가 하이 상태로 전환된 경우, 상기 축적기와 상기 방출기는 연결 해제 상태가 되고, 상기 축적기와 상기 비교기는 연결 해제 상태가 되며, 상기 축적기는 시냅스 어레이를 통하여 가중되어 전달되는 새로운 신호를 수신하여 축적하고, 상기 카운터는 상기 제2 클럭 신호에 따라 다운-카운팅을 수행하는 동안 출력 생성기를 통하여 출력 신호를 생성하는 단계를 포함하는 것인, 뉴런 회로의 동작 방법.
KR1020220070160A 2021-11-04 2022-06-09 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치 KR102521702B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/KR2022/013959 WO2023080432A1 (ko) 2021-11-04 2022-09-19 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치
US17/972,051 US20230135011A1 (en) 2021-11-04 2022-10-24 Neuron circuit, operating method thereof, and neuromorphic device including neuron circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210150781 2021-11-04
KR20210150781 2021-11-04

Publications (1)

Publication Number Publication Date
KR102521702B1 true KR102521702B1 (ko) 2023-04-17

Family

ID=86128251

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220070160A KR102521702B1 (ko) 2021-11-04 2022-06-09 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치

Country Status (2)

Country Link
KR (1) KR102521702B1 (ko)
WO (1) WO2023080432A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180093245A (ko) * 2017-02-10 2018-08-21 한국전자통신연구원 뉴로모픽 연산 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053428B2 (en) * 2011-07-21 2015-06-09 Qualcomm Incorporated Method and apparatus of robust neural temporal coding, learning and cell recruitments for memory using oscillation
KR101512370B1 (ko) * 2014-01-16 2015-04-15 광주과학기술원 뉴로모픽 시스템 및 뉴로모픽 시스템의 동작방법
KR102592146B1 (ko) * 2017-11-06 2023-10-20 삼성전자주식회사 시냅스 가중치 학습을 위한 뉴런 회로, 시스템 및 방법
KR102380970B1 (ko) * 2019-07-04 2022-04-01 한국과학기술연구원 뉴로모픽 장치 및 그 장치에서 수행되는 시그널링 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180093245A (ko) * 2017-02-10 2018-08-21 한국전자통신연구원 뉴로모픽 연산 장치

Also Published As

Publication number Publication date
WO2023080432A1 (ko) 2023-05-11

Similar Documents

Publication Publication Date Title
TWI762719B (zh) 用於混和訊號運算的系統及方法
WO2018228424A1 (zh) 一种神经网络训练方法和装置
US11611352B2 (en) Reconfigurable DAC implemented by memristor based neural network
Wang et al. Neuromorphic hardware architecture using the neural engineering framework for pattern recognition
Balavoine et al. Convergence and rate analysis of neural networks for sparse approximation
JP2021507349A (ja) 抵抗処理ユニット・アレイのクロスポイント・デバイスに重みを記憶するための方法、そのクロスポイント・デバイス、ニューラル・ネットワークを実施するためのクロスポイント・アレイ、そのシステム、およびニューラル・ネットワークを実施するための方法
US20150095274A1 (en) Method and apparatus for producing programmable probability distribution function of pseudo-random numbers
Schürmann et al. Edge of chaos computation in mixed-mode vlsi-a hard liquid
US5319738A (en) Neural network device
KR102521702B1 (ko) 뉴런 회로와 이의 동작 방법, 그리고, 뉴런 회로를 포함하는 뉴로모픽 장치
Hussain et al. Delay learning architectures for memory and classification
Mitra et al. A VLSI spike-driven dynamic synapse which learns only when necessary
US20230135011A1 (en) Neuron circuit, operating method thereof, and neuromorphic device including neuron circuit
Roy et al. Hardware efficient, neuromorphic dendritically enhanced readout for liquid state machines
Wang et al. A compact aVLSI conductance-based silicon neuron
Danilin et al. The research of fault tolerance of memristor-based artificial neural networks
CN103679267A (zh) 基于无标记样本的rbf神经网络构建方法及其装置
JPH0793277A (ja) ニューラルネットワークを用いた半導体集積回路装置
EP1089221A2 (en) Spike-based hybrid computation
US20200174751A1 (en) Neuromorphic arithmetic device and operating method thereof
Min et al. XSNN: a System-Level Simulator for Spiking Neural Network with Neuron Circuits and Synapse Devices
KR102669205B1 (ko) 뉴로모픽 연산 장치 및 그것의 동작 방법
Lin et al. A High-Speed and High-Efficiency Diverse Error Margin Write-Verify Scheme for an RRAM-Based Neuromorphic Hardware Accelerator
US20240178854A1 (en) Signal processor
Chen Design of resistive synaptic devices and array architectures for neuromorphic computing

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant