KR102521515B1 - 멤리스터와 mosfet을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치 - Google Patents

멤리스터와 mosfet을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치 Download PDF

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Abstract

멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법은, 3가지 논리 입력값을 가지며 MOSFET을 기반으로 하는 논리 게이트의 특성을 선택하는 단계; 논리 게이트의 특성에 따라 누설 전류를 줄이기 위해 가능한 큰 값을 가지는 출력 임피던스의 범위를 설정하는 단계; 논리 게이트에서 출력 임피던스가 입력 임피던스 보다 작은 조건을 만족하는 극성과 직병렬 연결이 서로 다른 멤리스터 조합으로 구성되는 복수개의 멤리스터 부회로들을 생성하는 단계; 및 복수개의 멤리스터 부회로들 중 목표하는 논리 게이트의 출력 강도(strength)에 따른 적어도 하나의 멤리스터 부회로를 선택하는 단계;를 포함한다. 이에 따라, 3진법 논리 회로의 임피던스 매칭 문제를 해결하고 설계 및 공정의 복잡도를 감소시킬 수 있다.

Description

멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치{DESIGN METHOD OF THE TERNARY LOGIC USING MEMRISTORS AND MOSFETS, RECORDING MEDIUM AND DEVICE FOR PERFORMING THE METHOD}
본 발명은 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치에 관한 것으로서, 더욱 상세하게는 MOSFET으로 구성되는 논리 게이트(logic gate) 회로에 멤리스터의 직/병렬 연결로 구성된 부회로(subcircuit)를 삽입하여 임피던스 특성을 개선하는 기술에 관한 것이다.
[The EDA tool was supported by the IC Design Education Center(IDEC), Korea.]
이진법 컴퓨터의 발전은 소자의 소형화를 통한 집적기술 향상을 기반으로 이루어져 왔다. FinFET, Nanosheet FET은 이러한 트랜드를 보여주는 좋은 예이다. 그러나, 소자 소형화 기술이 수nm까지 접어듦에 따라 기술의 난이도가 급속도로 상승하고 있으며, 다양한 연구에서 이러한 발전이 곧 한계에 다다를 것을 예견하고 있다. 따라서, 업계는 연산 성능 향상을 위한 새로운 방법을 모색하고 있다.
3진법 연산 체계는 2진법 연산 체계보다 약 36.9% 가량 적은 연산 숫자와 저장 공간을 필요로 한다. 이러한 3진법 연산 체계의 특징은 연산 회로의 고밀도, 고성능 구현을 가능하게 한다. 3진법 연산 체계가 가지고 있는 이러한 장점으로 인해 3진법 반도체는 컴퓨터 성능 발전을 위한 핵심 요소로 현재 매우 큰 주목을 받고 있다.
또한, 소자 기술이 발달함에 따라 3진법 컴퓨터를 설계할 수 있는 Tenary CMOS, CNTFET, memristor 등 다양한 소자들이 등장하였다. 이러한 기술의 등장은 3진법 컴퓨터로 발전할 확실한 계기를 마련해 주었다.
3진법 논리 게이트를 구현할 수 있는 다양한 소자들(Ternary CMOS, CNTFET, memristor 등) 중, 멤리스터(memristor)와 MOSFET로 구성된 3진법 논리 게이트는 현재로서 유일하게 상용공정을 이용할 수 있다는 장점을 가지고 있으며, 높은 집적도 또한 달성할 수 있다는 장점을 가지고 있다.
그러나, 멤리스터와 MOSFET 기반 3진법 논리 게이트가 이러한 장점을 가지고 있음에도 불구하고, 입출력 임피던스(input/output impedance) 특성이 좋지 않기 때문에 신호왜곡(signal distortion)이 발생하여 상용화에 어려움을 겪고 있다.
KR 10-1689159 B1 KR 10-2018-0013789 A CN 111046617 A
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신호 왜곡이 없는 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법을 수행하기 위한 컴퓨터 프로그램이 기록된 기록 매체를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법을 수행하기 위한 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법은, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법은, 3가지 논리 입력값을 가지며 MOSFET을 기반으로 하는 논리 게이트의 특성을 선택하는 단계; 논리 게이트의 특성에 따라 누설 전류를 줄이기 위해 가능한 큰 값을 가지는 출력 임피던스의 범위를 설정하는 단계; 논리 게이트에서 출력 임피던스가 입력 임피던스 보다 작은 조건을 만족하는 극성과 직병렬 연결이 서로 다른 멤리스터 조합으로 구성되는 복수개의 멤리스터 부회로들을 생성하는 단계; 및 복수개의 멤리스터 부회로들 중 목표하는 논리 게이트의 출력 강도(strength)에 따른 적어도 하나의 멤리스터 부회로를 선택하는 단계;를 포함한다.
본 발명의 실시예에서, 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법은, 선택된 멤리스터 부회로를 논리 게이트에 연결하는 단계;를 더 포함할 수 있다.
본 발명의 실시예에서, 3가지 논리 입력값은 -1, 0, 1 또는 0, 1, 2일 수 있다.
본 발명의 실시예에서, 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법은, 각 멤리스터에 흐르는 전류를 VDD에서 GND 방향으로 설정하는 단계;를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 적어도 하나의 멤리스터 부회로를 선택하는 단계는, 멤리스터 부회로의 선택 시 전파 지연(propagation delay)을 추가로 고려할 수 있다.
본 발명의 실시예에서, 상기 복수개의 멤리스터 부회로들을 생성하는 단계는, 각 X1, X2, X4, X8, X16, X32, X64 및 X128의 강도를 가지는 멤리스터 부회로들을 생성할 수 있다.
본 발명의 실시예에서, NTI, PTI, STI, TBUF, CONS, NCONS, TOR, TNOR, TAND, TNAND, TDEC, ANY, NANY, TSUM 및 TFA 중 하나를 설계할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 컴퓨터로 판독 가능한 저장 매체에는, 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법을 수행하기 위한 컴퓨터 프로그램이 기록되어 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 멤리스터와 MOSFET을 이용한 3진법 논리 설계 장치는, 3가지 논리 입력값을 가지며 MOSFET을 기반으로 하는 논리 게이트의 특성을 선택하는 특성 선택부; 누설 전류를 줄이기 위해 가능한 큰 값을 가지는 출력 임피던스의 범위를 설정하는 임피던스 설정부; 논리 게이트에서 출력 임피던스가 입력 임피던스 보다 작은 조건을 만족하는 극성과 직병렬 연결이 서로 다른 멤리스터 조합으로 구성되는 복수개의 멤리스터 부회로들을 생성하는 멤리스터 조합부; 및 복수개의 멤리스터 부회로들 중 목표하는 논리 게이트의 출력 강도(strength)에 따른 적어도 하나의 멤리스터 부회로를 선택하는 멤리스터 선택부;를 포함한다.
이와 같은 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법에 따르면, 멤리스터 부회로 설계를 통하여 임피던스 매칭 문제를 해결하고 설계 및 공정의 복잡도를 감소시킬 수 있다. 또한, 멤리스터의 합리적인 저항 범위를 제한하여 소모 전력 문제를 해결하고, 강도(strength) 설계를 통해 누설을 통제할 수 있다.
도 1은 본 발명의 멤리스터 부회로의 NTI, PTI 게이트에 적용된 예시를 보여주는 도면이다.
도 2는 본 실시예에 따른 멤리스터 부회로의 예시들이다.
도 3은 본 발명의 실시예에 따른 멤리스터와 MOSFET을 이용한 3진법 논리 설계 장치의 블록도이다.
도 4는 논리 게이트의 입력 임피던스와 출력 임피던스의 관계를 설명하기 위한 도면이다.
도 5는 멤리스터의 심볼과 특성, TOR, TAND 게이트의 스케매틱과 심볼을 설명하기 위한 도면이다.
도 6은 NTI, PTI 게이트의 스케매틱과 심볼을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 NTI 게이트의 강도 설계를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 TOR 게이트의 강도 설계를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 STI, TBUF 및 NCONS의 스케매틱을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 임피던스 매칭이 요구되는 TDEC의 스케매틱과 심볼을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 TSUM 및 NANY의 스케매틱을 보여주는 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명은 멤리스터 및 MOSFET 기반 3진법 논리 게이트의 단점을 극복하기 위한 설계 기법에 관한 것이다.
도 1을 참조하면, 본 발명은 MOSFET으로 구성되는 논리 게이트(logic gate) 회로에 멤리스터의 직/병렬 연결로 구성된 부회로(subcircuit)를 삽입하는 설계 방법을 사용한다.
예를 들어, 도 1의 멤리스터 부회로(Memristor subcircuit)에 그도 2의 X1~X128 중 하나가 삽입된다. 그러나, 이는 예시들에 불과하며, 다른 부회로의 형태도 설계 가능하다. X1의 부회로를 삽입할 경우 전파 진연(propagation delay)이 가장 크고 정격 전류(static current)가 가장 작으며, 출력 임피던스(output impedance)가 가장 크다는 특징을 가진다.
반면, X128이 삽입될 경우 전파 지연이 가장 작고 정격 전류가 가장 크며 출력 임피던스가 가장 작다. 이러한 설계 방법은 설계자가 논리 게이트의 임피던스를 적절히 선택하여 'B의 입력 임피던스 >> A의 출력 임피던스' 등식을 성립시킬 수 있게 해주고, 전력 및 시간을 제어할 방법을 제공해 준다.
도 3은 본 발명의 일 실시예에 따른 멤리스터와 MOSFET을 이용한 3진법 논리 설계 장치의 블록도이다.
본 발명에 따른 멤리스터와 MOSFET을 이용한 3진법 논리 설계 장치(10, 이하 장치)는 현재 이용 가능한 공정으로 3진법 회로를 설계할 수 있는 가장 현실적인 솔루션을 제시하고, 임피던스 매칭 문제를 해결할 수 있는 방안을 제시한다.
도 3을 참조하면, 본 발명에 따른 장치(10)는 특성 선택부(110), 임피던스 설정부(130), 멤리스터 조합부(150) 및 멤리스터 선택부(170)를 포함한다.
본 발명의 상기 장치(10)는 멤리스터와 MOSFET을 이용한 3진법 논리 설계를 수행하기 위한 소프트웨어(애플리케이션)가 설치되어 실행될 수 있으며, 상기 특성 선택부(110), 상기 임피던스 설정부(130), 상기 멤리스터 조합부(150) 및 상기 멤리스터 선택부(170)의 구성은 상기 장치(10)에서 실행되는 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계를 수행하기 위한 소프트웨어에 의해 제어될 수 있다.
상기 장치(10)는 별도의 단말이거나 또는 단말의 일부 모듈일 수 있다. 또한, 상기 특성 선택부(110), 상기 임피던스 설정부(130), 상기 멤리스터 조합부(150) 및 상기 멤리스터 선택부(170)의 구성은 통합 모듈로 형성되거나, 하나 이상의 모듈로 이루어 질 수 있다. 그러나, 이와 반대로 각 구성은 별도의 모듈로 이루어질 수도 있다.
상기 장치(10)는 이동성을 갖거나 고정될 수 있다. 상기 장치(10)는, 서버(server) 또는 엔진(engine) 형태일 수 있으며, 디바이스(device), 기구(apparatus), 단말(terminal), UE(user equipment), MS(mobile station), 무선기기(wireless device), 휴대기기(handheld device) 등 다른 용어로 불릴 수 있다.
상기 장치(10)는 운영체제(Operation System; OS), 즉 시스템을 기반으로 다양한 소프트웨어를 실행하거나 제작할 수 있다. 상기 운영체제는 소프트웨어가 장치의 하드웨어를 사용할 수 있도록 하기 위한 시스템 프로그램으로서, 안드로이드 OS, iOS, 윈도우 모바일 OS, 바다 OS, 심비안 OS, 블랙베리 OS 등 모바일 컴퓨터 운영체제 및 윈도우 계열, 리눅스 계열, 유닉스 계열, MAC, AIX, HP-UX 등 컴퓨터 운영체제를 모두 포함할 수 있다.
상기 특성 선택부(110)는 3가지 논리 입력값을 가지며 MOSFET을 기반으로 하는 논리 게이트의 특성을 선택한다. 예를 들어, 논리 입력값은 -1, 0, 1 또는 0, 1, 2를 사용할 수 있다.
상기 임피던스 설정부(130)는 누설 전류를 줄이기 위해 가능한 큰 값을 가지는 출력 임피던스의 범위를 설정한다.
상기 멤리스터 조합부(150)는 논리 게이트에서 출력 임피던스가 입력 임피던스 보다 작은 조건을 만족하는 극성과 직병렬 연결이 서로 다른 멤리스터 조합으로 구성되는 복수개의 멤리스터 부회로들을 생성한다.
상기 멤리스터 선택부(170)는 복수개의 멤리스터 부회로들 중 목표하는 논리 게이트의 출력 강도(strength)에 따른 적어도 하나의 멤리스터 부회로를 선택한다.
본 발명은 멤리스터 기반 3진 시스템의 문제를 해결하기 위해 멤리스터와 CMOS 통합 3진 로직의 강도(strength) 설계를 제안한다. 본 발명에서 설계는 공정 및 설계 복잡도를 최소화하기 위해 VDD를 전압원으로 사용하고 임피던스 매칭을 통해 3진 전 가산기(ternary full-adder)의 설계 방법을 보여준다.
본 발명은 다양한 3진법 소자들 중 현재 구현 가능한 공정으로 회로를 설계할 수 있고, 포괄적인 상황에서 임피던스 매칭 문제를 해결한다.
멤리스터와 CMOS 공정의 장점을 기반으로 멤리스터와 CMOS를 통합한 3진법 논리 게이트를 구현하려는 연구들이 있으나, 임피던스 매칭, 설계 및 제조의 복잡도 및 정전 전력(static power) 측면에서 문제가 있다.
도 4는 저항 네트워크에서 임피던스 매칭 문제를 보여준다. 입력 임피던스(ZI)는 입력 노드에서 내부 회로를 바라 본 임피던스이며, 출력 임피던스(ZO)는 출력 노드에서 내부 회로를 바라본 임피던스이다.
도 4(a)의 경우, ZI=RL, ZO=RD이다. ZI, ZO의 비율에 따라 전력 단이 부하에 공급할 수 있는 전압(VI)을 결정하며, ZI, ZO의 관계에서 ZO는 작고, ZI는 무한대가 되는 것이 가장 좋다. 그러나, 멤리스터 및 CMOS 기반 입력 임피던스는 항상 무한대는 아니다.
따라서, ZO는 ZI 보다 작을수록 ZI는 ZO 보다 클수록 전력단이 부하에 안정적인 전압을 공급할 수 있게 된다. 이러한, ZO, ZI 매칭은 전압을 통해 논리값을 전달하는 논리 게이트 설계에서도 마찬가지로 요구된다.
그러나, 종래에는 이러한 임피던스 매칭이 제대로 이루어지지 않았으며, 이에 따라 게이트의 직렬 연결 시 논리의 전달 또한 제대로 이루어지지 않았다. 본 발명은 멤리스터와 CMOS 통합 3진법 게이트에서 강도(strength) 설계를 제안하고, 적용함으로써 임피던스 매칭 문제를 해결할 수 있다.
또한, 종래에 제안된 STI 게이트의 경우 VDD/2 또는/및 -VDD/2 전압원이 사용되었다. 이러한 일반적이지 않은 전압원의 사용은 레이아웃에서 전력 트랙의 설계와 표준 셀의 배치를 곤란하게 하는 등 설계 및 공정의 복잡도를 크게 증가시킨다. 따라서, 본 발명에서는 VDD 외의 전압원 사용을 피하여 이러한 복잡도를 최소화한 설계를 제안하였다.
또한, 종래에 제안된 STI 게이트의 경우 Ron, Roff 값은 매우 큰 정전 전력 소비(static power consumption)를 유발한다. 입력으로 VDD가 인가되면 VDD와 GND 사이에 낮은 임피던스가 형성되고, 매우 큰 값의 전류가 누설된다. 만약, 입력으로 VDD가 계속 유지되면 이러한 큰 값의 전류가 지속적으로 누설된다.
따라서, 최악의 경우 게이트 10,000개의 집적만으로 수 A 단위의 누설을 발생시켜 발열을 해소할 수 없게 만든다. 따라서, 본 발명에서는 멤리스터의 합리적인 저항 범위를 제안하여 정전 전력 문제를 해결하고, 강도 설계를 통해 누설을 통제하였다.
먼저, 멤리스터와 CMOS 통합 3진 논리의 강도 설계를 위해 필요한 최소한의 논리 게이트인 NTI(negative ternary inverter), PTI(positive ternary inverter), TOR, TAND 게이트를 설명한다. 이후 NTI, TOR 게이트에 강도 설계를 적용하고 그 영향에 대해 설명한다.
본 발명의 3진 논리는 예를 들어, (-1, 0, +1) 또는 (0, 1, 2)의 3가지 논리값을 갖는 균형 3진법을 기반으로 설계될 수 있다. 논리 값 (-1, 0, +1) 또는 (0, 1, 2)은 (GND, VDD/2, VDD) 중 하나의 전압 레벨로 사용할 수 있다.
멤리스터는 인가된 전류의 방향에 따라 저항이 변화하는 수동 소자이다. 도 5(a)에서 전류가 IN에서 OUT 방향으로 흐를 때 멤리스터의 저항은 Ron까지 감소한다. 반대로, 전류가 OUT에서 IN 방향으로 흐를 때 멤리스터의 저항은 Roff까지 증가한다.
본 발명에서는 누설 전류(leakage current)를 줄이기 위해 가능한 큰 Ron, Roff 값이 사용될 필요가 있다. 따라서, 3진 논리 설계에 Ron=100kΩ, Roff=3.2MΩ의 멤리스터를 사용하였다. 이러한 저항 범위를 갖는 멤리스터는 제조 가능성이 이미 보고 되어있다.
본 발명은 게이트 전압(VGS)에서 다음과 같은 상태(state)를 갖는 MOSFET을 3진 논리 설계에 사용한다.
VGS=0[V]: NMOS를 OFF 상태로, PMOS를 ON 상태로 만든다.
VGS= VDD/2: NMOS 및 PMOS를 ON 상태로 만든다.
VGS=VDD: NMOS ON 상태로, PMOS를 OFF 상태로 만든다.
도 6은 NTI, PTI 게이트의 스케매틱(schematic)과 심볼을 보여주며, 각 논리 입력에 따른 동작과 진리표(truth table)는 아래의 표 1에 나타내었다.
[표 1]
Figure 112021059361865-pat00001
NTI 게이트의 경우, 논리 입력이 '-1'에서만 NMOS가 off되고 출력이 풀-업(pull-up)된다. 그 외의 논리 입력에서 NMOS는 on되고 출력이 풀-다운(pull-down)된다. PTI 게이트의 경우 NTI와 반대의 논리로 동작한다.
도 5(b) 및 도 5(c)를 참조하면, TAND, TOR 게이트의 스케매틱과 심볼을 보여주고 아래의 표 2는 진리표를 보여준다.
[표 2]
Figure 112021059361865-pat00002
IN1 노드와 IN2 노드 간의 전압 레벨 차이에 의해 전류가 흐르게 되고, 전류의 방향에 따라 멤리스터 저항이 Ron 또는 Roff 둘 중 하나의 값으로 수렴하고, 멤리스터 간의 전압분배법칙에 의해 OUT 노드의 전압 레벨이 결정된다. 각 논리 입력 쌍에 따른 TOR/TAND의 동작은 아래의 표 3에 나타내었다.
[표 3]
Figure 112021059361865-pat00003
VIN1=VIN2의 경우 네트워크 내에 전위차가 없으므로 VIN1이 그대로 출력이 된다. VIN1≠VIN2의 경우, RM1≫RM2 또는 RM1≪RM2이 되기 때문에 출력은 VIN1 또는 VIN2 둘 중 하나가 된다.
본 발명은 멤리스터 기반의 3진 논리를 위한 강도 설계 방법을 제안하고, 그 영향으로 일반적인 강도 설계의 특성인 전파 지연(propagation delay)의 제어만이 아닌, ZO, ZI 누설 전류의 제어 또한 가능하다.
도 7(a) 내지 도 7(e)는 본 발명에서 제안하는 NTI 게이트의 강도 설계의 예시들이다. 멤리스터를 직렬 또는 병렬로 연결함으로써 멤리스터 기반의 3진 게이트의 강도 설계가 가능하다. 각 강도 설계에 따른 NTI 게이트의 특성 변화는 아래의 표 4에 나타내었다.
[표 4]
Figure 112021059361865-pat00004
본 발명에서 제안한 NTI 설계에서, 멤리스터에 흐르는 전류의 방향은 VDD에서 GND 방향으로 항상 일정하다. 따라서, 도 7(a), 도 7(b) 및 도 7(d)에 대응하는 설계의 경우 각각의 멤리스터 저항은 Roff로 고정된다. 마찬가지로, 도 7(c) 및 도 7(e)에 대응하는 설계의 경우 각각의 멤리스터 저항은 Ron =Roff/32로 고정된다.
또한, 논리 게이트는 논리를 온전히 전달하기 위해서 ZO ≪ ZI 조건이 성립해야 하므로, 만약 ZO ≪ ZI 조건이 성립하지 않는다면, 도 7(c) 내지 도 7(e)와 같은 설계를 채택할 수 있다. 이와 같은 설계를 채택할 경우 ZO를 도 7(a) 대비 N/32배, 1/N배, 1/32N배로 감소시킬 수 있게 된다.
반면, 지연과 ZO ≪ ZI 조건이 충분하다면, 도 7(a)의 설계를 채택할 수 있다. 이와 같은 설계를 채택할 경우 누설 전류를 도 7(a) 대비 1/N배로 줄일 수 있게 된다. 설계자는 멤리스터 네트워크의 극성과 연결을 적절하게 조절함으로써 디바이스 카운터, 누설 전류, 전파 지연, ZO를 제어할 수 있다.
또한, Ron =Roff/32를 선택한 점을 살펴본다. 도 7(d)에서 ZO를 도 7(a) 대비 1/16배로 감소시키기 위해서는 멤리스터 16개를 병렬로 연결해야 한다. 그러나, Ron =Roff/32이기 때문에 도 7(c)의 설계를 채택한다면, 멤리스터를 2개만으로 ZO를 1/16배로 감소시킬 수 있다.
이러한 멤리스터 극성 변환에 따른 이점을 적절히 활용한다면, 도 7 및 아래의 표 5와 같이 최소한의 멤리스터 만으로 강도를 X1에서 X128까지 달성할 수 있게 된다. PTI 게이트 또한 마찬가지로 멤리스터를 직/병렬 접속함으로써 강도 설계가 가능하다.
[표 5]
Figure 112021059361865-pat00005
도 8(a) 및 도 8(b)는 본 발명에서 제안하는 TOR 게이트의 강도 설계이며, 아래의 표 6은 각 강도 설계에 따른 TOR 게이트의 특성변화를 보여준다.
[표 6]
Figure 112021059361865-pat00006
NTI 게이트의 강도 설계와 마찬가지로 멤리스터를 직렬 또는 병렬로 연결함으로써 ZI, ZO 누설 전류 조절이 가능하다. 도 8(a)의 설계의 경우 멤리스터를 직렬 또는 병렬로 연결함으로써 ZI를 개선할 수 있다. 반면, 도 8(b)의 설계의 경우 멤리스터를 병렬로 연결함으로써 ZO를 개선할 수 있다. TAND 게이트 또한 동일한 방법으로 ZI, ZO를 개선할 수 있다.
이하에서는, 3진 전 가산기(balanced ternary full-adder)를 설계하는데 필요한 3진 논리를 설계하고 최종적으로 3진 전 가산기(balanced ternary full-adder)를 설계를 설명한다. 간단한 논리인 3진 인버터(TINV), 3진 버퍼(TBUF), negative-consensus (NCONS) 게이트에는 강도 설계가 적용되며, 조합 논리인 3단 디코더(TDEC)의 설계에는 임피던스 매칭이 적용된다.
3진 논리에서 인버터는 총 3가지 변형, NTI, PTI, STI가 존재한다. NTI, PTI 게이트는 앞서 설명하였고, 이하에서는 STI 게이트를 설명한다. STI 게이트의 진리표와 동작은 표 1에 나타나있으며, 스케매틱은 도 9(a)에 도시하였다. 논리 입력 '0'을 제외하고 기본적인 동작은 NTI, PTI와 동일하다. 논리 입력 '0'인 경우, PMOS와 NMOS가 모두 턴 온되어, M1, M2 간에 전압분배가 일어난다. M1, M2은 동일한 강도가 선택되므로 출력 노드의 전위는 VDD/2가 된다.
TBUF는 손상된 3진 신호를 복원시켜주는 게이트이다. 스케매틱은 도 9(b)와 같이 STI 게이트 둘을 직렬로 연결한 형태로 구성된다.
Consensus(CONS) 게이트는 3진 덧셈에서 캐리 연산을 담당하는 논리이다. 논리 입력 쌍(-1, -1)인 경우 출력은 논리 상태 '-1'이 되고, 논리 입력쌍(+1, +1)인 경우 출력은 논리 상태 '+1'이 된다.
이 외의 논리 입력쌍에 대해서는 모두 논리 상태 '0'을 출력한다. 이러한 CONS 게이트는 NCONS 게이트의 출력이 반전된 게이트로써, NCONS 게이트와 STI 게이트 연결로 구성된다. NCONS 게이트의 스케매틱은 도 9(c)에 도시되었고, 진리표는 표 2와 같다.
TDEC은 특정 논리 입력에 대해서만 '+1'의 출력을, 그 외의 논리 입력에 대해서는 '-1'의 출력을 내보내는 논리이다. TDEC의 스케매틱은 도 10(a)에 도시하였고, 심볼은 도 10(b)에 도시하였다.
도 10(a)를 참조하면, L1과 L2의 출력이 게이트 산화물(gate oxide)을 로드하지 않기 때문에 임피던스 매칭을 고려하여야 한다. 따라서, L1, L2, L3의 강도를 적절하게 선택함으로써 임피던스를 매칭할 수 있다.
Ternary summation(TSUM) 게이트는 더하기 연산을 담당하는 논리 게이트이다. TSUM의 스케매틱은 도 11(a)에 도시하였고, 진리표는 표 1에 나타나있다.
Negative-accept anything(NANY) 논리는 Accept anything(ANY) 논리의 출력이 반전된 논리 게이트이다. 3진 전 가산기(balanced ternary full-adder) 설계에서 두 개의 CONS로부터 캐리 발생 여부를 결정한다. NANY의 스케매틱은 도 11(b)에 진리표는 표 2에 나타나있다.
3진 전 가산기(balanced ternary full-adder)는 멤리스터 29개와 트랜지스터 31개로 구성된 TSUM, 멤리스터 25개와 트랜지스터 27개로 구성된 NANY를 포함할 수 있다. 3진 전 가산기(balanced ternary full-adder)를 구성하기 위해 사용되는 총 디바이스 수는 멤리스터 87개와 트랜지스터 97개이다.
본 발명을 적용하여 PTI, NTI, STI를 시뮬레이션 한 결과, 강도가 증가할수록 전파 지연이 감소하는 것을 확인하였고, 임피던스 매칭을 고려하여 TDEC을 수행한 결과 TDEC의 정상적인 동작을 확인하였다.
NTI, PTI, STI, NCONS 게이트의 각 강도별 누설 전류를 측정한 결과, 약한 강도를 선택할수록 누설 전류가 감소하는 결과를 확인하였다. 따라서, 멤리스터와 CMOS 기반 3진 논리 설계자는 전력, 지연, 임피던스 매칭을 고려하여 상황과 목적에 맞는 강도를 적절하게 선택할 수 있다.
이와 같은, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법은 애플리케이션으로 구현되거나 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.
상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거니와 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 상기 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
3진법 연산 체계는 차세대 컴퓨팅 기술로 큰 주목을 받고 있다. 본 발명은 3진법 연산 장치의 핵심 구성 요소인 논리 게이트의 설계에 관한 것이므로, 반도체 산업 전반에 걸쳐 유용하게 적용될 수 있다.
10: 멤리스터와 MOSFET을 이용한 3진법 논리 설계 장치
110: 특성 선택부
130: 임피던스 설정부
150: 멤리스터 조합부
170: 멤리스터 선택부

Claims (9)

  1. 3가지 논리 입력값을 가지며 MOSFET을 기반으로 하는 논리 게이트를 선택하는 단계;
    상기 선택된 논리 게이트에 따라 누설 전류를 줄이기 위한 출력 임피던스의 범위를 설정하는 단계;
    상기 논리 게이트에서 출력 임피던스가 입력 임피던스 보다 작은 조건을 만족하면서, 멤리스터의 극성과 직병렬 연결이 서로 다른 멤리스터 조합으로 구성되는 복수개의 멤리스터 부회로들을 생성하는 단계; 및
    복수개의 멤리스터 부회로들 중 적어도 하나의 멤리스터 부회로를 선택하는 단계;를 포함하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  2. 제1항에 있어서,
    선택된 멤리스터 부회로를 논리 게이트에 연결하는 단계;를 더 포함하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  3. 제1항에 있어서,
    3가지 논리 입력값은 -1, 0, 1 또는 0, 1, 2인, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  4. 제1항에 있어서,
    각 멤리스터에 흐르는 전류를 VDD에서 GND 방향으로 설정하는 단계;를 더 포함하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  5. 제1항에 있어서, 상기 적어도 하나의 멤리스터 부회로를 선택하는 단계는,
    멤리스터 부회로의 선택 시 전파 지연(propagation delay)을 추가로 고려하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  6. 제1항에 있어서, 상기 복수개의 멤리스터 부회로들을 생성하는 단계는,
    각 출력 전류(X1, X2, X4, X8, X16, X32, X64 및 X128)의 강도를 가지는 멤리스터 부회로들을 생성하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  7. 제1항에 있어서,
    NTI(Negative Ternary Inverter), PTI(Positive Ternary Inverter), STI(Standard Inverter), TBUF(Ternary Buffer), CONS(Consensus), NCONS(Negative Consensus), TOR(Ternary OR), TNOR(Ternary Negative OR), TAND(Ternary AND), TNAND(Ternary Negative AND), TDEC(Ternary Decoder), ANY(Accept Anything), NANY(Negative-Accept Anything), TSUM(Ternary summation) 및 TFA(Ternary Full Adder) 중 하나를 설계하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법.
  8. 제1항 내지 제7항 중 어느 하나의 항에 따른 상기 멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법을 수행하기 위한 컴퓨터 프로그램이 기록된 컴퓨터로 판독 가능한 저장 매체.
  9. 3가지 논리 입력값을 가지며 MOSFET을 기반으로 하는 논리 게이트를 선택하는 특성 선택부;
    누설 전류를 줄이기 위한 출력 임피던스의 범위를 설정하는 임피던스 설정부;
    상기 논리 게이트에서 출력 임피던스가 입력 임피던스 보다 작은 조건을 만족하면서, 멤리스터의 극성과 직병렬 연결이 서로 다른 멤리스터 조합으로 구성되는 복수개의 멤리스터 부회로들을 생성하는 멤리스터 조합부; 및
    복수개의 멤리스터 부회로들 중 적어도 하나의 멤리스터 부회로를 선택하는 멤리스터 선택부;를 포함하는, 멤리스터와 MOSFET을 이용한 3진법 논리 설계 장치.
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