KR102508440B1 - Ferroelectric fet based cam and driving method thereof - Google Patents

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Abstract

본 실시예에 의한 CAM(Content Addressable Memory)은: 매치 라인(match line)과, 서치 라인(search line)과, 비트 라인 및 매치 라인, 서치 라인 및 비트 라인에 각각 연결되어 어레이로 배열된 복수의 단위 CAM(Content Addressable Memory) 셀들을 포함하며, 단위 CAM 셀들 각각은: 일 전극이 매치 라인에 연결되어 데이터를 저장하는 제1 강유전체 메모리 트랜지스터 및 일 전극이 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 포함하며, 강유전체 트랜지스터의 타 전극과 서치 라인 억세스 트랜지스터의 타 전극은 서로 연결된다. CAM (Content Addressable Memory) according to the present embodiment: A plurality of match lines, search lines, bit lines and match lines, search lines and bit lines connected to each other and arranged in an array. It includes unit CAM (Content Addressable Memory) cells, each of which includes: a first ferroelectric memory transistor having one electrode connected to a match line to store data and a search line access transistor having one electrode connected to a search line; , the other electrode of the ferroelectric transistor and the other electrode of the search line access transistor are connected to each other.

Description

강유전체 트랜지스터 기반 CAM 및 구동 방법{FERROELECTRIC FET BASED CAM AND DRIVING METHOD THEREOF}Ferroelectric transistor based CAM and driving method {FERROELECTRIC FET BASED CAM AND DRIVING METHOD THEREOF}

본 기술은 강유전체 트랜지스터 기반 CAM 및 그 구동 방법과 관련된다.The present technology relates to a CAM based on a ferroelectric transistor and a method for driving the same.

CAM(Content Addressable Memory)은 검색 애플리케이션에서 사용되는 메모리의 일종으로 고속 검색이 가능하다. 연관 메모리(associative memory)라고도 하며 입력 검색 데이터를 저장된 데이터 테이블과 비교하여 일치하는 데이터의 주소를 반환하는 것이 일반적이다. CAM (Content Addressable Memory) is a type of memory used in search applications, enabling high-speed searches. Also known as associative memory, it is common to compare input search data to a stored data table and return the address of matching data.

CAM은 정보 기반 및 라우팅 테이블 작업의 전달 속도를 높이는 네트워크 장치, IP 주소 룩업(IP address lookup) 장치, 캐시 메모리 및 비디오 프로세싱 등에서 널리 사용된다. CAM is widely used in network devices, IP address lookup devices, cache memories, and video processing to speed up the delivery of information base and routing table operations.

일반적인 CAM은 데이터 0 과 1만을 검색할 수 있는 바이너리 CAM과 0, 1 및 무관(don't care) 비트를 포함하여 검색 및 저장할 수 있는 터너리 CAM(ternary CAM)을 포함한다. A general CAM includes a binary CAM capable of retrieving only data 0 and 1, and a ternary CAM capable of retrieving and storing data including 0, 1 and don't care bits.

종래의 CAM은 데이터를 상보적으로 저장하는 두 개의 인버터 래치, 패스트랜지스터 구조 및 매치 라인 패스 트랜지스터의 구조를 포함하는 16개의 CMOS 트랜지스터로 구현되었다. A conventional CAM is implemented with 16 CMOS transistors including two inverter latches that store data complementaryly, a pass transistor structure, and a match line pass transistor structure.

종래의 CMOS CAM에서는 서치 라인에 선택적으로 억세스 할 수 없었으며, 한 비트의 데이터를 저장하거나 검색할 수 있는 단위 CAM 셀은 16개의 트랜지스터가 필요하여 면적의 측면에서 비경제적이었으다. 본 기술로 해결하고자 하는 과제 중 하나는 상기한 종래 기술의 문제점을 해소하기 위한 것으로, 면적의 측면에서 경제적인 CAM을 제공하기 위한 것이다. In the conventional CMOS CAM, it is not possible to selectively access a search line, and a unit CAM cell capable of storing or retrieving one bit of data requires 16 transistors, which is uneconomical in terms of area. One of the problems to be solved by the present technology is to solve the problems of the prior art, and to provide an economical CAM in terms of area.

본 실시예에 의한 CAM(Content Addressable Memory)은: 매치 라인(match line)과, 서치 라인(search line)과, 비트 라인 및 매치 라인, 서치 라인 및 비트 라인에 각각 연결되어 어레이로 배열된 복수의 단위 CAM(Content Addressable Memory) 셀들을 포함하며, 단위 CAM 셀들 각각은: 일 전극이 매치 라인에 연결되어 데이터를 저장하는 제1 강유전체 메모리 트랜지스터 및 일 전극이 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 포함하며, 강유전체 트랜지스터의 타 전극과 서치 라인 억세스 트랜지스터의 타 전극은 서로 연결된다. CAM (Content Addressable Memory) according to the present embodiment: A plurality of match lines, search lines, bit lines and match lines, search lines and bit lines connected to each other and arranged in an array. It includes unit CAM (Content Addressable Memory) cells, each of which includes: a first ferroelectric memory transistor having one electrode connected to a match line to store data and a search line access transistor having one electrode connected to a search line; , the other electrode of the ferroelectric transistor and the other electrode of the search line access transistor are connected to each other.

본 실시예의 CAM의 어느 한 측면에 의하면, CAM은, 반전 비트 라인(inverted bit line)을 더 포함하고, 단위 CAM 셀은 제1 강유전체 메모리 트랜지스터와 상보적인 정보를 저장하는 제2 강유전체 메모리 트랜지스터를 더 포함한다.According to one aspect of the CAM of this embodiment, the CAM further includes an inverted bit line, and the unit CAM cell further includes a second ferroelectric memory transistor for storing information complementary to the first ferroelectric memory transistor. include

본 실시예의 CAM의 어느 한 측면에 의하면, 제2 강유전체 메모리 트랜지스터는, 일 전극이 매치 라인에 연결되고, 타 전극이 서치 라인 억세스 트랜지스터의 타 전극에 연결되며, 제어 전극이 반전 비트 라인에 연결된다.According to one aspect of the CAM of this embodiment, the second ferroelectric memory transistor has one electrode connected to a match line, another electrode connected to the other electrode of the search line access transistor, and a control electrode connected to an inverted bit line. .

본 실시예의 CAM의 어느 한 측면에 의하면, CAM의 단위 CAM 셀들 각각은 :각각의 서치 라인 억세스 트랜지스터가 도통되어 데이터 쓰기 및 데이터 검색이 수행된다. According to one aspect of the CAM of this embodiment, each of the unit CAM cells of the CAM: Each search line access transistor is conducted to perform data writing and data retrieval.

본 실시예의 CAM의 어느 한 측면에 의하면, CAM은, 비트 라인 및 반전 비트라인으로 쓰기 전압을 제공하여 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터에 데이터를 쓰되(write), 쓰기 전압은 제1 및 제2 강유전체 트랜지스터의 임계 전압(critical voltage) 보다 큰 전압이다.According to one aspect of the CAM of this embodiment, the CAM writes data to the first ferroelectric memory transistor and the second ferroelectric memory transistor by providing a write voltage to the bit line and the inverted bit line. and a voltage greater than a critical voltage of the second ferroelectric transistor.

본 실시예의 CAM의 어느 한 측면에 의하면, CAM은, 비트 라인 및 반전 비트라인으로 검색 전압을 제공하여 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터에 저장된 데이터를 읽되(read), 검색 전압은 제1 및 제2 강유전체 트랜지스터의 문턱 전압(threshold voltage) 보다 크되 제1 및 제2 강유전체 트랜지스터의 임계 전압(critical voltage) 보다 작은 전압 전압이다.According to one aspect of the CAM of this embodiment, the CAM provides a search voltage to the bit line and the inverted bit line to read data stored in the first ferroelectric memory transistor and the second ferroelectric memory transistor, and the search voltage is A voltage greater than the threshold voltage of the first and second ferroelectric transistors but less than the critical voltages of the first and second ferroelectric transistors.

본 실시예의 CAM의 어느 한 측면에 의하면, 동일한 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 저장된 데이터와, 동일한 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 각각 연결된 비트 라인으로 제공된 데이터가 일치할 때, 동일한 매치 라인의 전압은 변화하지 않는다.According to one aspect of the CAM of this embodiment, when data stored in the first ferroelectric memory transistors connected to the same match line and data provided to bit lines respectively connected to the first ferroelectric memory transistors connected to the same match line match , the voltage of the same match line does not change.

본 실시예의 CAM의 어느 한 측면에 의하면, 동일한 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 저장된 데이터와, 동일한 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 각각 연결된 비트 라인으로 제공된 데이터가 일치하지 않을 때, 매치 라인의 전압이 변화한다.According to one aspect of the CAM of this embodiment, data stored in the first ferroelectric memory transistors connected to the same match line and data provided to bit lines respectively connected to the first ferroelectric memory transistors connected to the same match line may not match. At this time, the voltage of the match line changes.

본 실시예의 CAM의 어느 한 측면에 의하면, 제1 강유전체 트랜지스터와 제2 강유전체 트랜지스터는 높은 저항 상태로 쓰기되어 무관 비트(don't care bit)를 저장하고, CAM은 터너리 CAM(ternary CAM)으로 동작한다.According to one aspect of the CAM of this embodiment, the first ferroelectric transistor and the second ferroelectric transistor are written in a high resistance state to store a don't care bit, and the CAM is a ternary CAM. It works.

본 실시예의 CAM(Content Addressable Memory) 셀의 데이터 쓰기 방법은: 목적하는 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 도통시키는 단계와, 목적하는 서치 라인에 제1 서치 라인 전압을 제공하여 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 일 전극에 제1 서치 라인 전압을 제공하는 단계와, 제1 강유전체 메모리 트랜지스터의 제어 전극에 제1 제어 전압 및 제2 강유전체 메모리 트랜지스터의 제어 전극에 제2 전압을 제공하여 정보를 저장하는 단계를 포함한다.A method of writing data in a CAM (Content Addressable Memory) cell according to the present embodiment includes: conducting a search line access transistor connected to a target search line; supplying a first search line voltage to the target search line to obtain a first ferroelectric memory transistor; and providing a first search line voltage to one electrode of the second ferroelectric memory transistor, providing a first control voltage to the control electrode of the first ferroelectric memory transistor and a second voltage to the control electrode of the second ferroelectric memory transistor. It includes storing information.

본 실시예의 CAM 셀의 데이터 쓰기 방법의 어느 한 측면에 의하면, 제1 서치 라인 전압은 기준 전압이고, 제1 제어 전압은 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 임계 전압(critical voltage) 이상의 전압이고, 제2 제어 전압은 기준 전압이며, 제1 제어 전압이 제공된 제1 강유전체 메모리 트랜지스터는 낮은 저항 상태로 프로그램된다.According to one aspect of the data writing method of the CAM cell of this embodiment, the first search line voltage is a reference voltage, and the first control voltage is equal to or higher than critical voltages of the first ferroelectric memory transistor and the second ferroelectric memory transistor. voltage, the second control voltage is a reference voltage, and the first ferroelectric memory transistor provided with the first control voltage is programmed to a low resistance state.

본 실시예의 CAM 셀의 데이터 쓰기 방법의 어느 한 측면에 의하면, 제1 서치 라인 전압은 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 임계 전압(critical voltage) 이상의 전압이고, 제1 제어 전압은 기준 전압이고, 제2 제어 전압은 임계 전압 이상의 전압이며, 제1 제어 전압이 제공된 제1 강유전체 메모리 트랜지스터는 높은 저항 상태로 프로그램된다.According to one aspect of the data writing method of the CAM cell of this embodiment, the first search line voltage is a voltage equal to or higher than the critical voltage of the first ferroelectric memory transistor and the second ferroelectric memory transistor, and the first control voltage is a reference voltage, the second control voltage is a voltage equal to or greater than the threshold voltage, and the first ferroelectric memory transistor provided with the first control voltage is programmed to a high resistance state.

본 실시예의 CAM 셀의 데이터 쓰기 방법의 어느 한 측면에 의하면, 제2 제어 전압은 기준 전압이며, 제1 전압과 제2 제어 전압이 제공된 제1 및 제2 강유전체 메모리 트랜지스터는 모두 높은 저항 상태로 프로그램되어 무관 비트(Don't care bit)를 저장한다.According to one aspect of the data writing method of the CAM cell of the present embodiment, the second control voltage is a reference voltage, and both the first and second ferroelectric memory transistors provided with the first voltage and the second control voltage are programmed to a high resistance state. and stores a don't care bit.

본 실시예의 CAM 셀의 데이터 쓰기 방법의 어느 한 측면에 의하면, 제2 강유전체 메모리 트랜지스터는 제1 강유전체 메모리 트랜지스터와 상보적인 상태로 프로그램된다.According to one aspect of the data writing method of the CAM cell of this embodiment, the second ferroelectric memory transistor is programmed in a state complementary to that of the first ferroelectric memory transistor.

본 실시예의 CAM(Content Addressable Memory) 셀의 데이터 검색 방법은: 매치 라인을 구동 전압으로 프리 차지(pre-charge) 하는 단계와, 서치 라인에 기준 전압을 제공하고, 서치 라인 억세스 트랜지스터를 도통시켜 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 일 전극에 기준 전압을 제공하는 단계와, 비트 라인에 검색 데이터를 제공하는 단계 및 매치 라인의 전압 변화를 검출하는 단계를 포함한다.A data search method of a CAM (Content Addressable Memory) cell of the present embodiment includes: pre-charging a match line with a driving voltage, supplying a reference voltage to the search line, and conducting a search line access transistor to control The method includes providing a reference voltage to one electrode of the first ferroelectric memory transistor and the second ferroelectric memory transistor, providing search data to the bit line, and detecting a voltage change of the match line.

본 실시예의 CAM(Content Addressable Memory) 셀의 데이터 검색 방법의 어느 한 측면에 의하면, 비트 라인에 검색 데이터를 제공하는 단계는, 반전 비트 라인에 검색 데이터의 비트 와이즈 반전 데이터(bit-wise inverted data)를 제공하는 단계를 포함한다.According to one aspect of the data retrieval method of a CAM (Content Addressable Memory) cell of the present embodiment, the step of providing search data to a bit line includes bit-wise inverted data of the search data to an inverted bit line. It includes the step of providing.

본 실시예의 CAM(Content Addressable Memory) 셀의 데이터 검색 방법의 어느 한 측면에 의하면, 검색 데이터를 제공하는 단계는, 검색 데이터 및 비트 와이즈 반전 데이터에 상응하는 전압을 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 제어 전극에 제공하여 수행하되, 전압은 기준 전압 및 낮은 저항 상태의 강유전체 메모리 트랜지스터의 문턱 전압 이상이고, 높은 저항 상태의 강유전체 메모리 트랜지스터의 문턱 전압 이하 전압을 포함한다.According to one aspect of the data retrieval method of a CAM (Content Addressable Memory) cell of the present embodiment, the providing of the retrieval data may include applying voltages corresponding to the retrieval data and the bitwise inversion data to the first ferroelectric memory transistor and the second ferroelectric Provided to the control electrode of the memory transistor, wherein the voltage is greater than the reference voltage and the threshold voltage of the ferroelectric memory transistor in the low resistance state, and includes a voltage less than the threshold voltage of the ferroelectric memory transistor in the high resistance state.

본 실시예에 의하면 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 두어 선택적으로 데이터 검색 및 쓰기를 수행할 수 있다는 장점이 제공되고, 두 개의 강 유전체 메모리 트랜지스터와 서치 라인 억세스 트랜지스터를 포함하여 3개의 트랜지스터로 구성되므로 면적의 측면에서 경제적이라는 장점이 제공된다. According to this embodiment, the advantage of selectively performing data search and writing by placing a search line access transistor connected to a search line is provided, and is composed of three transistors including two ferroelectric memory transistors and a search line access transistor. Therefore, the advantage of being economical in terms of area is provided.

도 1은 본 실시예에 의한 CAM의 개요를 도시한 개요도이다.
도 2는 본 실시예의 CAM 셀의 데이터 쓰기 방법을 개요적으로 도시한 순서도이다.
도 3은 본 실시예에 의한 CAM의 데이터 검색 방법을 개요적으로 도시한 순서도이다.
도 4는 강유전체 메모리 트랜지스터의 구조를 개요적으로 도시한 단면도이다.
도 5(a) 및 도 5(b)는 강유전체 메모리 트랜지스터(F) 동작을 설명하기 위한 도면이고, 도 5(c)는 낮은 저항 상태(LRS), 높은 저항 상태(HRS)에 있는 강유전체 메모리 트랜지스터의 전류 전압 관계를 각각 개요적으로 도시한 도면이다.
도 6은 본 실시예에 의한 CAM에 데이터를 쓰는 방법을 설명하기 위한 개요적 타이밍 도이다.
도 7은 도 6의 스텝 1(step 1)에서의 CAM 셀들의 개요를 도시한 도면이다.
도 8은 도 6의 스텝 2(step 2)에서의 CAM 셀들의 개요를 도시한 도면이다.
도 9는 본 실시예에 의한 CAM(10)에 기록된 데이터를 탐색하는 방법을 설명하기 위한 개요적 타이밍 도이다.
도 10은 도 9로 예시된 탐색 과정을 설명하기 위한 CAM 셀들의 개요를 도시한 도면이다. 1 is a schematic diagram showing the outline of a CAM according to the present embodiment.
2 is a flowchart schematically illustrating a data writing method of a CAM cell according to the present embodiment.
3 is a flowchart schematically illustrating a CAM data search method according to the present embodiment.
4 is a cross-sectional view schematically illustrating the structure of a ferroelectric memory transistor.
5(a) and 5(b) are views for explaining the operation of the ferroelectric memory transistor F, and FIG. 5(c) is a ferroelectric memory transistor in a low resistance state (LRS) and a high resistance state (HRS). It is a diagram schematically showing the current-voltage relationship of each.
6 is a schematic timing diagram for explaining a method of writing data to a CAM according to the present embodiment.
FIG. 7 is a diagram showing an outline of CAM cells in step 1 of FIG. 6 .
FIG. 8 is a diagram showing an outline of CAM cells in step 2 of FIG. 6 .
9 is a schematic timing diagram for explaining a method of searching for data recorded in the CAM 10 according to the present embodiment.
FIG. 10 is a diagram showing an overview of CAM cells for explaining the discovery process illustrated in FIG. 9 .

이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 본 실시예에 의한 CAM(Content Addressable Memory, 10)의 개요를 도시한 개요도이다. 도 1을 참조하면, 본 실시예에 의한 CAM(Content Addressable Memory, 10)은: 매치 라인(match line, ML[0], ML[1])과, 서치 라인(search line, SL[0], SL[1])과, 비트 라인(BL[0], BL[1]) 및 매치 라인(ML[0], ML[1]), 서치 라인(SL[0], SL[1]) 및 비트 라인(BL[0], BL[1])에 각각 연결되어 어레이로 배열된 복수의 단위 CAM 셀들(10000, 10010, 10001, 100011)을 포함하며, 단위 CAM 셀들(10000, 10010, 10001, 100011) 각각은: 일 전극이 매치 라인에 연결되어 데이터를 저장하는 제1 강유전체 메모리 트랜지스터(F100, F110, F11, F111) 및 일 전극이 서치 라인에 연결된 서치 라인 억세스 트랜지스터(M00, M10, M1, M11)를 포함하며, 강유전체 메모리 트랜지스터(F100, F110, F11, F111)의 타 전극과 서치 라인 억세스 트랜지스터(M00, M10, M10, M11)의 타 전극은 서로 연결된다. Hereinafter, this embodiment will be described with reference to the accompanying drawings. 1 is a schematic diagram showing the outline of a Content Addressable Memory (CAM) 10 according to this embodiment. Referring to FIG. 1, a content addressable memory (CAM) 10 according to this embodiment includes: match lines (ML[0], ML[1]), search lines (SL[0], SL[1]), bit lines (BL[0], BL[1]) and match lines (ML[0], ML[1]), search lines (SL[0], SL[1]) and bits It includes a plurality of unit CAM cells (100 00 , 100 10 , 100 01 , 1000 11 ) arranged in an array connected to the lines BL[0] and BL[1], respectively, and the unit CAM cells (100 00 , 100 10 , 100 01 , 1000 11 ) respectively: a first ferroelectric memory transistor (F1 00 , F1 10 , F1 1 , F1 11 ) whose electrode is connected to a match line to store data and a search electrode whose electrode is connected to a search line; It includes line access transistors (M 00 , M 10 , M 1 , M 11 ), and the other electrode of the ferroelectric memory transistors (F1 00 , F1 10 , F1 1 , F1 11 ) and the search line access transistors (M 00 , M 10 , M 10 , M 11 ) are connected to each other.

도 1로 예시된 실시예에서, 강 유전체 메모리 트랜지스터들(F100, F110, F11, F111)과 서치 라인 억세스 트랜지스터들(M00, M10, M1, M11)은 모두 N 타입 트랜지스터로 도시되었다. 이는 용이한 이해를 위한 것으로, 본 기술이 속한 기술 분야에서 통상의 기술 지식을 가지는 자는 비트 라인, 서치 라인, 매치 라인에 인가되는 전압을 변경하고, P 타입 트랜지스터로 치환하여 실시할 수 있다. In the embodiment illustrated in FIG. 1 , the ferroelectric memory transistors F1 00 , F1 10 , F1 1 , and F1 11 and the search line access transistors M 00 , M 10 , M 1 , and M 11 are all N-type. Transistor shown. This is for easy understanding, and a person having ordinary technical knowledge in the technical field to which the present technology belongs may change the voltage applied to the bit line, search line, and match line and replace it with a P-type transistor.

도 2는 본 실시예의 CAM(Content Addressable Memory) 셀의 데이터 쓰기 방법을 개요적으로 도시한 순서도이다. 도 2를 참조하면, 본 실시예의 CAM(Content Addressable Memory) 셀의 데이터 쓰기 방법은: 목적하는 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 도통시키는 단계(S100)와, 목적하는 서치 라인에 제1 서치 라인 전압을 제공하여 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 일 전극에 제1 서치 라인 전압을 제공하는 단계(S200)와, 제1 강유전체 메모리 트랜지스터의 제어 전극에 제1 제어 전압 및 제2 강유전체 메모리 트랜지스터의 제어 전극에 제2 전압을 제공하여 정보를 저장하는 단계(S300)를 포함한다.2 is a flowchart schematically illustrating a data writing method of a CAM (Content Addressable Memory) cell according to the present embodiment. Referring to FIG. 2 , a method of writing data in a CAM (Content Addressable Memory) cell according to the present embodiment includes: conducting a search line access transistor connected to a target search line (S100); and applying a first search line to the target search line Providing a first search line voltage to one electrode of the first ferroelectric memory transistor and the second ferroelectric memory transistor by providing a voltage (S200), and providing the first control voltage and the second ferroelectric to the control electrode of the first ferroelectric memory transistor and providing a second voltage to the control electrode of the memory transistor to store information (S300).

도 3은 본 실시예에 의한 CAM의 데이터 검색 방법을 개요적으로 도시한 순서도이다. 도 3을 참조하면, 본 실시예에 의한 CAM 셀의 데이터 검색 방법은: 매치 라인을 구동 전압으로 프리 차지(pre-charge) 하는 단계(S110)와, 서치 라인에 기준 전압을 제공하고, 서치 라인 억세스 트랜지스터를 도통시켜 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 일 전극에 기준 전압을 제공하는 단계(S210)와, 비트 라인에 검색 데이터를 제공하는 단계(S310) 및 매치 라인의 전압 변화를 검출하는 단계(S410)를 포함한다.3 is a flowchart schematically illustrating a CAM data search method according to the present embodiment. Referring to FIG. 3 , the data search method of the CAM cell according to the present embodiment includes: pre-charging the match line with a driving voltage (S110), providing a reference voltage to the search line, and Conducting the access transistor to provide a reference voltage to one electrode of the first ferroelectric memory transistor and the second ferroelectric memory transistor (S210), providing search data to the bit line (S310), and changing the voltage of the match line and detecting (S410).

도 4는 강유전체 메모리 트랜지스터(F)의 구조를 개요적으로 도시한 단면도이다. 도 1 및 도 4를 참조하면, 강유전체 메모리 트랜지스터(F)는 소스(source), 드레인(drain) 및 게이트 스택(gate stack)을 포함한다. 게이트 스택(gate stack)은 순차적으로 적층된 게이트 산화물(gate oxide)과 강유전체층(ferroelectric layer) 및 게이트 전극(gate electrode)를 포함할 수 있다. 다만, 도 4로 예시된 강유전체 메모리 트랜지스터(F)는 플래너 트랜지스터(planar transistor)를 예시한 것이며, 본 실시예에 의한 강유전체 메모리 트랜지스터(F)는 플래너 트랜지스터 구조 이외 다른 트랜지스터 구조를 가질 수 있다. 4 is a cross-sectional view schematically illustrating the structure of a ferroelectric memory transistor F. Referring to FIG. Referring to FIGS. 1 and 4 , the ferroelectric memory transistor F includes a source, a drain, and a gate stack. The gate stack may include sequentially stacked gate oxide, ferroelectric layer, and gate electrode. However, the ferroelectric memory transistor F illustrated in FIG. 4 exemplifies a planar transistor, and the ferroelectric memory transistor F according to the present embodiment may have a transistor structure other than the planar transistor structure.

강유전체층(ferroelectric layer)은 강유전체 물질로 형성될 수 있다. 강유전체 물질은 외부에서 전기장이 인가되지 않아도 자발적으로 분극되어 다이폴(dipole)이 형성되는 물질이다. 강유전체 물질에 임계 전압(critical voltage) 이상의 전압이 제공되면 강유전체 층(ferroelectric layer)에 형성된 다이폴들은 전기장 방향에 따라 정렬(align)된다. 또한, 강유전체 물질에 임계 전압(critical voltage) 이상의 반대 전압이 제공되면 강유전체 층(ferroelectric layer)에 형성된 다이폴들은 반대 방향으로 형성되는 전기장 방향에 따라 정렬(align) 된다. A ferroelectric layer may be formed of a ferroelectric material. A ferroelectric material is a material that is spontaneously polarized even when an external electric field is not applied to form a dipole. When a voltage higher than a critical voltage is applied to the ferroelectric material, dipoles formed on the ferroelectric layer are aligned along the direction of the electric field. In addition, when an opposite voltage equal to or higher than a critical voltage is applied to the ferroelectric material, dipoles formed on the ferroelectric layer are aligned according to the direction of the electric field formed in the opposite direction.

도 5(a) 및 도 5(b)는 강유전체 메모리 트랜지스터(F) 동작을 설명하기 위한 도면이고, 도 5(c)는 낮은 저항 상태(LRS), 높은 저항 상태(HRS)에 있는 강유전체 메모리 트랜지스터의 전류 전압 관계를 각각 개요적으로 도시한 도면이다. 도 5(a) 및 도 5(b)에서 강유전체 층(ferroelectric layer)내의 다이폴들의 분극 방향은 화살표로 도시되었으며, 화살표의 머리가 다이폴의 +극이고 화살표의 꼬리는 다이폴의 -극이다. 5(a) and 5(b) are views for explaining the operation of the ferroelectric memory transistor F, and FIG. 5(c) is a ferroelectric memory transistor in a low resistance state (LRS) and a high resistance state (HRS). It is a diagram schematically showing the current-voltage relationship of each. In FIGS. 5(a) and 5(b), the direction of polarization of dipoles in the ferroelectric layer is indicated by an arrow, where the head of the arrow is the + pole of the dipole and the tail of the arrow is the - pole of the dipole.

도 5(a)를 참조하면, 강유전체 메모리 트랜지스터(F)의 소스 전극(source) 또는 드레인 전극(drain) 중 어느 하나에 접지 전압(GND)을 인가하고, 다른 하나는 전기적으로 플로팅(floating) 상태를 유지한다. 게이트 전극(gate)에 임계 전압(critical voltage) 보다 크거나 같은 전압을 인가하면 강유전체 층(ferroelectric layer)에 형성된 다이폴들이 전기장 방향에 따라 정렬(align)된다. Referring to FIG. 5(a), a ground voltage GND is applied to either the source electrode or the drain electrode of the ferroelectric memory transistor F, and the other electrode is electrically floating. keep When a voltage greater than or equal to a critical voltage is applied to the gate electrode, dipoles formed on the ferroelectric layer are aligned along the direction of the electric field.

다이폴들의 + 극들이 기판(substrate) 방향을 향하는 것은 트랜지스터의 문턱 전압(threshold voltage)이 감소한 것과 유사한 효과를 가져온다. 따라서, 충분히 많은 수의 다이폴들이 + 극들이 기판을 향하여 전기장을 인가하는 경우에는 도 5(c)로 예시된 것과 같이 게이트 전극을 통하여 전압을 제공하기 이전에도 소스(source)와 드레인(drain) 사이에는 채널(channel)이 형성된다. 이러한 상태를 낮은 저항 상태(LRS, low resistance state)라고 한다. 낮은 저항 상태(LRS)에서는 게이트 전극에 전압을 인가하지 않거나 낮은 전압이 제공되더라도 드레인(drain)과 소스(source) 사이에 전류(ION)가 흐를 수 있다. When the + poles of the dipoles are directed toward the substrate, an effect similar to that of a transistor's threshold voltage is reduced. Therefore, when a sufficiently large number of dipoles + poles apply an electric field toward the substrate, a voltage is applied between the source and the drain even before providing a voltage through the gate electrode as illustrated in FIG. 5(c). A channel is formed in This state is referred to as a low resistance state (LRS). In the low resistance state LRS, current I ON may flow between the drain and the source even if no voltage is applied to the gate electrode or a low voltage is provided.

도 5(b)를 참조하면, 강유전체 메모리 트랜지스터(F)의 소스 전극(source) 또는 드레인 전극(drain) 중 어느 하나에 임계 전압(critical voltage) 이상의 구동 전압(VDD)을 인가하고, 다른 하나는 전기적으로 플로팅(floating) 상태를 유지한다. 게이트 전극(gate)에 접지 전압(GND)을 제공하면 강유전체 층(ferroelectric layer)에 형성된 다이폴들이 전기장 방향에 따라 정렬(align)된다. Referring to FIG. 5(b), a driving voltage VDD equal to or higher than a critical voltage is applied to either the source electrode or the drain electrode of the ferroelectric memory transistor F, and the other It remains electrically floating. When the ground voltage (GND) is applied to the gate electrode (gate), the dipoles formed on the ferroelectric layer are aligned according to the direction of the electric field.

다이폴들의 - 극들이 기판 방향을 향하는 것은 트랜지스터의 문턱 전압(threshold voltage)이 증가하는 것과 유사한 효과를 가져온다. 따라서, 충분히 많은 수의 다이폴들의 - 극들이 기판을 향하여 전기장을 인가하는 경우에는 도 5(c)로 예시된 것과 같이 0보다 높은 게이트 전극을 통하여 전압을 제공하여도 소스(source)와 드레인(drain) 사이에는 채널(channel)이 형성되지 않을 수 있다. 이러한 상태를 높은 저항 상태(HRS, high resistance state)라고 한다. 높은 저항 상태(HRS)에서는 게이트 전극에 전압을 인가하여도 드레인(drain)과 소스(source) 사이에는 낮은 저항 상태(LRS)에 비하여 큰 저항이 형성되므로 드레인(drain)과 소스(source) 사이에 낮은 저항 상태(LRS)와 동일한 전압이 인가되어도 낮은 저항 상태(LRS)에서 흐르는 전류(ION) 보다 작은 전류(IOFF)가 흐른다. Pointing the minus poles of the dipoles toward the substrate has an effect similar to an increase in the threshold voltage of a transistor. Therefore, when the poles of a sufficiently large number of dipoles apply an electric field toward the substrate, even if a voltage higher than 0 is provided through the gate electrode as illustrated in FIG. 5 (c), the source and drain ), a channel may not be formed between them. This state is called a high resistance state (HRS). In the high resistance state (HRS), even if a voltage is applied to the gate electrode, a larger resistance is formed between the drain and the source than in the low resistance state (LRS), so there is a gap between the drain and the source. Even when the same voltage as the low resistance state LRS is applied, a current I OFF that is smaller than the current I ON flowing in the low resistance state LRS flows.

강유전체 메모리 트랜지스터를 도통시키기 위하여 트랜지스터의 문턱 전압(Vth, threshold voltage) 이상의 전압이 소스 전극과 게이트 전극 사이에 인가되어야 한다. 또한, 강유전체 층에 형성되는 다이폴들의 분극 방향을 제어하기 위하여 강유전체 메모리 트랜지스터의 게이트 전극과 소스 전극 사이에는 임계 전압 이상의 전압이 제공되어야 한다. 일반적으로 임계 전압은 3V 이상의 전압일 수 있으며, 문턱 전압은 0.7V 이상의 전압일 수 있다. In order to conduct the ferroelectric memory transistor, a voltage higher than a threshold voltage (Vth) of the transistor must be applied between the source electrode and the gate electrode. Also, in order to control polarization directions of dipoles formed on the ferroelectric layer, a voltage greater than or equal to a threshold voltage must be provided between the gate electrode and the source electrode of the ferroelectric memory transistor. In general, the threshold voltage may be a voltage of 3V or more, and the threshold voltage may be a voltage of 0.7V or more.

강유전체 메모리 트랜지스터가 낮은 저항 상태(LRS)로 프로그램된 경우에는 강유전체 메모리 트랜지스터를 도 5(a)로 예시된 것과 같이 표시하였으며, 강유전체 메모리 트랜지스터가 높은 저항 상태(HRS)로 프로그램된 경우에는 강유전체 메모리 트랜지스터를 도 5(b)로 예시된 것과 같이 표시하였다. When the ferroelectric memory transistor is programmed to a low resistance state (LRS), the ferroelectric memory transistor is shown as illustrated in FIG. 5(a), and when the ferroelectric memory transistor is programmed to a high resistance state (HRS), the ferroelectric memory transistor is was displayed as illustrated in FIG. 5(b).

낮은 저항 상태의 강유전체 메모리 트랜지스터는 높은 저항 상태로 프로그램된 강유전체 트랜지스터의 문턱전압보다 낮은 문턱 전압을 가지며, 반대로, 높은 저항 상태의 강유전체 메모리 트랜지스터는 낮은 저항 상태로 프로그램된 강유전체 트랜지스터의 문턱전압보다 높은 문턱 전압을 가진다. The ferroelectric memory transistor in the low resistance state has a threshold voltage lower than the threshold voltage of the ferroelectric transistor programmed in the high resistance state, and conversely, the ferroelectric memory transistor in the high resistance state has a threshold voltage higher than the threshold voltage of the ferroelectric transistor programmed in the low resistance state. have a voltage

후술할 바와 같이, CAM에 프로그램되어 저장된 데이터를 검색하기 위하여 제공되는 서치 전압(Vsearch)은 낮은 저항 상태로 프로그램된 강유전체 메모리 트랜지스터의 문턱 전압보다는 크나, 높은 저항 상태 강유전체 메모리 트랜지스터의 문턱 전압보다는 작으며, 강유전체 메모리 트랜지스터를 프로그램하는 임계 전압보다는 낮다.As will be described later, the search voltage Vsearch provided to search for data programmed and stored in the CAM is higher than the threshold voltage of the ferroelectric memory transistor programmed in the low resistance state, but smaller than the threshold voltage of the high resistance state ferroelectric memory transistor. , lower than the threshold voltage for programming the ferroelectric memory transistor.

다시 도 1을 참조하면, 단위 CAM 셀(10000)에서 제1 강유전체 메모리 트랜지스터(F100)과 제2 강유전체 메모리 트랜지스터(F200)는 각각 높은 저항 상태와 낮은 저항 상태로 프로그램되었으며, 단위 CAM 셀(10010) 및 단위 CAM 셀(10001) 에서 제1 강유전체 메모리 트랜지스터(F1)과 제2 강유전체 메모리 트랜지스터(F2)는 각각 낮은 저항 상태와 높은 저항 상태로 프로그램 되었다. 이와 같이 제1 강유전체 메모리 트랜지스터와 제2 강유전체 메모리 트랜지스터가 서로 상보적인 상태로 프로그램된 경우에는 이진 비트 “0” 혹은 “1”을 저장한다.Referring back to FIG. 1, in the unit CAM cell 100 00 , the first ferroelectric memory transistor F1 00 and the second ferroelectric memory transistor F2 00 are programmed to a high resistance state and a low resistance state, respectively, and the unit CAM cell In (100 10 ) and the unit CAM cell (100 01 ), the first ferroelectric memory transistor F1 and the second ferroelectric memory transistor F2 are programmed into a low resistance state and a high resistance state, respectively. In this way, when the first ferroelectric memory transistor and the second ferroelectric memory transistor are programmed in complementary states, binary bits “0” or “1” are stored.

또한, 단위 CAM 셀(10011)과 같이 제1 강유전체 메모리 트랜지스터(F111)와 제2 강유전체 메모리 트랜지스터(F211)들이 모두 높은 저항 상태로 프로그램될 수 있다. 이 때, 단위 CAM 셀(10011)은 무관 비트(don't care bit. “X”)를 저장한다. 따라서, 본 실시예에 의한 CAM은 “0”, “1”, “X”를 저장 및 검색할 수 있는 터너리 CAM(ternary CAM)으로 동작한다. Also, like the unit CAM cell 100 11 , both the first ferroelectric memory transistor F1 11 and the second ferroelectric memory transistor F2 11 may be programmed to a high resistance state. At this time, the unit CAM cell 100 11 stores a don't care bit (“X”). Accordingly, the CAM according to the present embodiment operates as a ternary CAM capable of storing and retrieving “0”, “1”, and “X”.

도 6은 본 실시예에 의한 CAM(10)에 데이터를 쓰는 방법을 설명하기 위한 개요적 타이밍 도이고, 도 7은 도 6의 스텝 1(step 1)에서의 CAM 셀들 10000, 10010의 개요를 도시한 도면이다. 도 6 및 도 7을 참조하면, 일 실시예로, 쓰기 과정에 앞서 매치 라인(ML[0], ML[1])을 프리차지(pre-charge)할 수 있다. 6 is a schematic timing diagram for explaining a method of writing data to the CAM 10 according to the present embodiment, and FIG. 7 is an overview of CAM cells 100 00 and 100 10 in step 1 of FIG. 6 It is a drawing showing Referring to FIGS. 6 and 7 , in one embodiment, match lines ML[0] and ML[1] may be pre-charged prior to a write process.

목적하는 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 도통시킨다(S100). 일 실시예로, 서치 라인 SL[0]에 연결된 CAM 셀들(10000, 10010)에 데이터를 쓰고자 할 때 워드라인 WL[0]을 통하여 논리 하이 상태의 신호를 제공하여 서치 라인 억세스 트랜지스터들(M00, M10)을 도통시킨다. 일 실시예로, 워드 라인 WL[0]을 통하여 제공되는 전압은 제1 및 제2 강유전체 메모리 트랜지스터들(F1, F2)의 임계 전압과 같은 전압일 수 있다. 다른 실시예로, 워드 라인 WL[0]을 통하여 제공되는 전압은 제1 및 제2 강유전체 메모리 트랜지스터들(F1, F2)의 문턱 전압 이상의 전압으로 임계 전압보다 작은 전압일 수 있다. The search line access transistor connected to the target search line is conducted (S100). In one embodiment, when data is to be written to the CAM cells 100 00 and 100 10 connected to the search line SL[0], a logic high state signal is provided through the word line WL[0] to search line access transistors. (M 00 , M 10 ) are conducted. As an example, the voltage provided through the word line WL[0] may be the same as the threshold voltage of the first and second ferroelectric memory transistors F1 and F2. In another embodiment, the voltage provided through the word line WL[0] may be higher than or lower than the threshold voltage of the first and second ferroelectric memory transistors F1 and F2.

목적하는 서치 라인인 SL[0]에 제1 서치 라인 전압을 제공한다. 따라서 도통된 서치 라인 억세스 트랜지스터들(M00, M10)을 통하여 제1 강유전체 메모리 트랜지스터(F100, F110) 및 제2 강유전체 메모리 트랜지스터(F200, F210)의 일 전극에 제1 서치 라인 전압이 제공된다. The first search line voltage is supplied to the target search line SL[0]. Accordingly, the first search line voltage is applied to one electrode of the first ferroelectric memory transistors F1 00 and F1 10 and the second ferroelectric memory transistors F2 00 and F2 10 through the search line access transistors M00 and M10 that are conducted. Provided.

도 6의 스텝 1에서, 서치 라인인 SL[0]에 임계 전압 이상의 쓰기 전압(Vw)이 제공된다. 비트 라인 BL[0]에는 기준 전압(VSS)이 제공되고, 반전 비트 라인 BLB[0]에 임계 전압 이상의 쓰기 전압이 제공된다. 따라서, 제1 강유전체 메모리 트랜지스터 F100은 높은 저항 상태로 프로그램된다. 그러나, 제2 강유전체 메모리 트랜지스터 F200은 게이트 전극과 소스 전극에 동일하거나 임계 전압 보다 작은 전압이 제공되므로 프로그램되지 않는다. In step 1 of FIG. 6 , a write voltage Vw equal to or higher than the threshold voltage is supplied to the search line SL[0]. A reference voltage VSS is provided to the bit line BL[0], and a write voltage equal to or higher than the threshold voltage is provided to the inverted bit line BLB[0]. Thus, the first ferroelectric memory transistor F1 00 is programmed to a high resistance state. However, the second ferroelectric memory transistor F2 00 is not programmed because a voltage equal to or less than the threshold voltage is provided to the gate electrode and the source electrode.

또한, 비트 라인 BL[1]에는 임계 전압 이상의 쓰기 전압(Vw)이 제공되고, 반전 비트 라인 BLB[1]에 기준 전압이 제공된다. 따라서, 제1 강유전체 메모리 트랜지스터 F110은 프로그램되지 않으나, 제2 강유전체 메모리 트랜지스터 F210은 소스 전극에 동일하거나 임계 전압 이상의 쓰기 전압(Vw)이 제공되고, 게이트 전극에 기준 전압이 제공되므로 높은 저항 상태로 프로그램된다. Also, a write voltage Vw equal to or higher than the threshold voltage is provided to the bit line BL[1], and a reference voltage is provided to the inverted bit line BLB[1]. Therefore, the first ferroelectric memory transistor F1 10 is not programmed, but the second ferroelectric memory transistor F2 10 is in a high resistance state because the write voltage Vw equal to or higher than the threshold voltage is provided to the source electrode and the reference voltage is provided to the gate electrode. is programmed with

또한, 매치 라인의 전압은 스텝 1에 앞서 구동 전압(VDD)로 프리 차지된다. 그러나, 스텝 1에서 매치 라인 ML[0]의 전압은 도통된 서치라인 억세스 트랜지스터 및 낮은 저항 상태를 갖는 강유전체 트랜지스터를 통해 서치 라인 SL[0]와 연결된다. 따라서 매치 라인 ML[0] 전압과 서치 라인 SL[0] 전압은 동일하게 쓰기 전압(Vw)으로 형성된다.Also, the voltage of the match line is pre-charged to the driving voltage VDD prior to step 1. However, in step 1, the voltage of the match line ML[0] is connected to the search line SL[0] through the search line access transistor being conducted and the ferroelectric transistor having a low resistance state. Therefore, the match line ML[0] voltage and the search line SL[0] voltage are formed as the same write voltage Vw.

다만, 데이터 쓰기의 대상이 되지 않는 단위셀(10001, 10011)에 연결된 매치 라인은 프리차지 후, 전기적 플로팅(floating) 상태를 유지하므로 프리 차지된 구동 전압(VDD)을 유지한다. However, since the match lines connected to the unit cells 100 01 and 100 11 that are not subject to data writing maintain an electrical floating state after precharging, the precharged driving voltage VDD is maintained.

도 8은 도 6의 스텝 2(step 2)에서의 CAM 셀들(10000, 10010)의 개요를 도시한 도면이다. 도 6 및 도 8을 참조하면, 도 6의 스텝 1에 이어서 스텝 2에도 서치 라인 억세스 트랜지스터(M00, M10)이 도통되도록 워드 라인 WL[0]으로 전압을 제공한다. FIG. 8 is a diagram showing an outline of CAM cells 100 00 and 100 10 in step 2 of FIG. 6 . Referring to FIGS. 6 and 8 , in step 2 following step 1 of FIG. 6 , a voltage is applied to the word line WL[0] so that the search line access transistors M 00 and M 10 are conducted.

스텝 2에서는 서치 라인인 SL[0]에 기준 전압(Vss)이 제공되고, 비트 라인 BL[0], 반전 비트 라인 BLB[0] 및 비트 라인 BL[1], 반전 비트 라인 BLB[1]에는 스텝 1에서 제공된 전압과 동일한 전압이 제공된다. 따라서, 제1 강유전체 메모리 트랜지스터 F100 및 제2 강유전체 메모리 트랜지스터 F210은 스텝 1에서 프로그램된 높은 저항 상태를 유지한다. In step 2, the reference voltage (Vss) is provided to the search line SL[0], and the bit line BL[0], the inverted bit line BLB[0], and the bit line BL[1] and the inverted bit line BLB[1] are The same voltage as provided in step 1 is provided. Accordingly, the first ferroelectric memory transistor F1 00 and the second ferroelectric memory transistor F2 10 maintain the high resistance state programmed in step 1.

그러나, 제2 강유전체 메모리 트랜지스터 F200 및 제1 강유전체 메모리 트랜지스터 F110은 각각 임계전압 이상의 쓰기 전압(Vw)이 게이트 전극에 제공되고, 소스 전극으로 기준 전압(Vss)이 제공되므로 낮은 저항 상태로 프로그램된다. However, the second ferroelectric memory transistor F2 00 and the first ferroelectric memory transistor F1 10 are each programmed in a low resistance state because a write voltage (Vw) higher than the threshold voltage is provided to the gate electrode and a reference voltage (Vss) is provided to the source electrode. do.

또한, 매치 라인 ML[0]의 전압은 스텝 1에서 쓰기 전압(Vw)로 형성된다. 그러나, 스텝 2에서 매치 라인 ML[0]의 전압은 도통된 서치라인 억세스 트랜지스터 및 낮은 저항 상태를 갖는 강유전체 트랜지스터를 통해 서치 라인 SL[0]와 연결된다. 따라서 매치 라인 ML[0] 전압과 서치 라인 SL[0] 전압은 동일하게 기준 전압(Vss)로 형성된다.In addition, the voltage of the match line ML[0] is formed as a write voltage (Vw) in step 1. However, in step 2, the voltage of the match line ML[0] is connected to the search line SL[0] through the search line access transistor being conducted and the ferroelectric transistor having a low resistance state. Therefore, the match line ML[0] voltage and the search line SL[0] voltage are identically formed as the reference voltage Vss.

상술한 바와 같이, 데이터 쓰기의 대상이 되지 않는 단위셀(10001, 10011)에 연결된 매치 라인은 프리차지 후, 전기적 플로팅(floating) 상태를 유지하므로 프리 차지된 구동 전압(VDD)을 유지한다. As described above, the match lines connected to the unit cells 100 01 and 100 11, which are not subject to data writing, maintain an electrical floating state after precharging, so that the precharged driving voltage VDD is maintained. .

도시되지 않은 실시예에서, 서치 라인 억세스 트랜지스터가 도통되고, 서치 라인으로 임계 전압보다 큰 쓰기 전압이 제공된 상태를 가정한다. 서치 라인 억세스 트랜지스터를 통하여 기준 전압이 제1 강유전체 메모리 트랜지스터와 제2 강유전체 메모리 트랜지스터의 일 전극에 제공된다.In an embodiment not shown, it is assumed that the search line access transistor is turned on and a write voltage greater than a threshold voltage is supplied to the search line. A reference voltage is provided to one electrode of the first ferroelectric memory transistor and the second ferroelectric memory transistor through the search line access transistor.

비트 라인과 반전 비트 라인을 통하여 기준 전압이 제공되면 제1 및 제2 강유전체 트랜지스터는 모두 높은 저항 상태로 프로그랩된다. 상술한 바와 같이 제1 및 제2 강유전체 트랜지스터가 모두 높은 저항 상태로 프로그램되면 단위 CAM 셀은 무관 비트(don't care bit, X)를 저장한다.When a reference voltage is provided through the bit line and the inverting bit line, both the first and second ferroelectric transistors are programmed into a high resistance state. As described above, when both the first and second ferroelectric transistors are programmed to a high resistance state, the unit CAM cell stores a don't care bit (X).

도 9는 본 실시예에 의한 CAM(10)에 기록된 데이터를 탐색하는 방법을 설명하기 위한 개요적 타이밍 도이고, 도 10은 도 9로 예시된 탐색 과정을 설명하기 위한 CAM 셀들(10000, 10010)의 개요를 도시한 도면이다. 이하에서, 이진 비트 “0”은 각 단위 CAM 셀의 제1 강유전체 메모리 트랜지스터(F1)와 제2 강유전체 메모리 트랜지스터(F2)에 각각 낮은 저항 상태와 높은 저항 상태로 프로그램 되고, 이진 비트 “1”은 제1 강유전체 메모리 트랜지스터(F1)와 제2 강유전체 메모리 트랜지스터(F2)에 각각 높은 저항 상태와 낮은 저항 상태로 프로그램 되는 것을 예시한다.9 is a schematic timing diagram for explaining a method of searching for data recorded in the CAM 10 according to the present embodiment, and FIG. 10 is a diagram illustrating CAM cells 100 00 , 100 10 ) is a diagram showing the outline. Hereinafter, binary bit “0” is programmed into the first ferroelectric memory transistor F1 and the second ferroelectric memory transistor F2 of each unit CAM cell as a low resistance state and a high resistance state, respectively, and binary bit “1” is It is exemplified that the first ferroelectric memory transistor F1 and the second ferroelectric memory transistor F2 are programmed into a high resistance state and a low resistance state, respectively.

도 3, 도 9 및 도 10을 참조하면, 매치 라인(ML[0], ML[1])을 구동 전압(VDD)으로 프리차지(pre-charge) 한다(S110). 도 9 및 도 10으로 예시된 실시예는 어레이 내의 모든 단위 CAM 셀들(10000, 10010, 10001, 100011)이 저장한 데이터를 검색하는 경우로, 어레이 내의 모든 서치 라인 억세스 트랜지스터가 도통되도록 서치 라인 억세스 트랜지스터의 제어 전극에 전압을 제공한다. 도시되지 않은 실시예에서, 특정한 서치 라인 내에서 목적하는 데이터를 검색하고자 하는 경우에는 해당 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 도통시킨다. Referring to FIGS. 3, 9, and 10 , the match lines ML[0] and ML[1] are pre-charged with the driving voltage VDD (S110). The embodiment illustrated in FIGS. 9 and 10 is a case in which data stored by all unit CAM cells (100 00 , 100 10 , 100 01 , and 1000 11 ) in the array are searched, so that all search line access transistors in the array are conducted. A voltage is supplied to the control electrode of the search line access transistor. In an embodiment not shown, when target data is to be searched within a specific search line, a search line access transistor connected to the corresponding search line is conducted.

모든 서치 라인들에 기준 전압(Vss)이 제공되므로 도통된 서치 라인 억세스 트랜지스터를 통하여 제1 강유전체 메모리 트랜지스터(F100, F110, F11, F111)의 일전극 및 제2 강유전체 메모리 트랜지스터(F200, F210, F21, F211)의 일 전극에는 기준 전압(Vss)이 제공된다(S210). Since the reference voltage Vss is provided to all search lines, one electrode of the first ferroelectric memory transistors F1 00 , F1 10 , F1 1 , and F1 11 and the second ferroelectric memory transistor F2 00 , F2 10 , F2 1 , F2 11 ) are provided with a reference voltage Vss (S210).

비트 라인(BL[1], BL[0])에 검색하고자 하는 데이터를 제공하고, 반전 비트 라인(BLB[1], BLB[0])에 검색하고자 하는 데이터의 비트 와이즈 반전 데이터(bit-wise inverted data)를 제공한다. 일 예로 검색하고자 하는 데이터가 BL[1:0] = [01]이면 비트 라인 BL[1], BL[0]에 각각 논리 로우에 상응하는 기준 전압(Vss), 논리 하이에 상응하는 서치 전압(Vsearch)을 제공한다. 나아가, 반전 비트 라인 BLB[1], BLB[0]에도 마찬가지로 각각 논리 하이에 상응하는 서치 전압(Vsearch), 논리 로우에 상응하는 기준 전압(Vss)을 제공한다.The data to be searched is provided to the bit lines (BL[1], BL[0]), and the bit-wise inverted data (bit-wise) of the data to be searched is provided to the inverted bit lines (BLB[1], BLB[0]). inverted data). For example, if the data to be searched is BL[1:0] = [01], the bit lines BL[1] and BL[0] respectively have reference voltages (Vss) corresponding to logic low and search voltages corresponding to logic high ( Vsearch). Furthermore, a search voltage Vsearch corresponding to a logic high and a reference voltage Vss corresponding to a logic low are similarly provided to the inverted bit lines BLB[1] and BLB[0], respectively.

논리 하이 상태에 상응하는 서치 전압(Vsearch)은 낮은 저항 상태의 강유전체 트랜지스터의 문턱 전압(Vth)보다는 크나, 높은 저항 상태 강유전체 트랜지스터의 문턱 전압보다 작은 전압으로, 강유전체 트랜지스터를 프로그램하는 임계 전압보다는 낮다. The search voltage Vsearch corresponding to the logic high state is greater than the threshold voltage Vth of the ferroelectric transistor in the low resistance state, but smaller than the threshold voltage of the ferroelectric transistor in the high resistance state, and lower than the threshold voltage for programming the ferroelectric transistor.

따라서, 강유전체 메모리 트랜지스터의 제어 전극에 논리 하이 상태의 서치 전압(Vsearch)이 제공되어도 강유전체 메모리 트랜지스터는 프로그램되지 않는다. Therefore, even if the search voltage Vsearch in the logic high state is applied to the control electrode of the ferroelectric memory transistor, the ferroelectric memory transistor is not programmed.

단위 CAM 셀 10011의 제1 강유전체 메모리 트랜지스터 F111의 제어 전극에는 논리 로우에 상응하는 기준 전압(Vss)이 제공되어 제1 강유전체 메모리 트랜지스터 F111는 차단된다. 제2 강유전체 메모리 트랜지스터 F211의 제어전극에는 논리 하이 상태에 상응하는 서치 전압(Vsearch)이 제공된다. 그러나, 제2 강유전체 메모리 트랜지스터 F211는 높은 저항 상태로 프로그램되어 있어 매치 라인 ML[1]에 프리차지된 전하는 단위 CAM 셀 10011을 통하여 방전되지 않는다. 따라서, 모두 높은 저항 상태로 프로그램된 제1 강유전체 메모리 트랜지스터 F111와 제2 강유전체 메모리 트랜지스터 F211를 포함하는 단위 CAM 셀 10011은 논리 하이 상태 및 논리 로우 상태 중 어느 것이 입력되어도 매치 라인에 충전된 전하를 방전시키지 않아 입력에 무관한 것을 알 수 있다. The control electrode of the first ferroelectric memory transistor F1 11 of the unit CAM cell 100 11 is provided with a reference voltage Vss corresponding to logic low, so that the first ferroelectric memory transistor F1 11 is cut off. A search voltage Vsearch corresponding to a logic high state is applied to the control electrode of the second ferroelectric memory transistor F2 11 . However, since the second ferroelectric memory transistor F2 11 is programmed to a high resistance state, the charge precharged on the match line ML[1] is not discharged through the unit CAM cell 100 11 . Therefore, the unit CAM cell 100 11 including the first ferroelectric memory transistor F1 11 and the second ferroelectric memory transistor F2 11 both programmed to a high resistance state is charged to the match line even when either a logic high state or a logic low state is input. As it does not discharge the charge, it can be seen that it is irrelevant to the input.

단위 CAM 셀 10001의 제2 강유전체 메모리 트랜지스터 F201의 제어전극에는 논리 로우 상태에 상응하는 기준 전압(Vss)이 제공되어 차단된다. 그러나, 제1 강유전체 메모리 트랜지스터 F101의 제어 전극에는 논리 하이에 상응하는 서치 전압(Vsearch)이 제공되어 도통된다. 또한 제1 강유전체 메모리 트랜지스터 F101는 낮은 저항 상태로 프로그램되므로 매치 라인 ML[1]에 충전된 전하는 제1 강유전체 메모리 트랜지스터 F101, 서치 라인 억세스 트랜지스터 M01을 거쳐 서치 라인 SL[1]까지의 전류 경로를 통하여 방전된다. 따라서, 프리 차지되어 형성된 매치 라인 ML[1]의 전압은 감소하고, 매치 라인의 전압 변화로부터 단위 CAM 셀 10011, 단위 CAM 셀 10001들이 저장한 데이터는 “01”에 상응하지 않음을 알 수 있다. The control electrode of the second ferroelectric memory transistor F2 01 of the unit CAM cell 100 01 is blocked by providing a reference voltage Vss corresponding to a logic low state. However, a search voltage Vsearch corresponding to logic high is applied to the control electrode of the first ferroelectric memory transistor F1 01 to conduct. In addition, since the first ferroelectric memory transistor F1 01 is programmed to a low resistance state, the charge charged in the match line ML[1] is the current to the search line SL[1] via the first ferroelectric memory transistor F1 01 and the search line access transistor M 01 Discharge through the path. Therefore, the voltage of the match line ML[1] formed by precharging decreases, and from the voltage change of the match line, it can be seen that the data stored in the unit CAM cell 1001 1 and the unit CAM cell 100 01 does not correspond to “01”. there is.

단위 CAM 셀 10010의 제1 강유전체 메모리 트랜지스터 F101의 제어 전극에는 논리 로우에 상응하는 기준 전압(Vss)이 제공되어 제1 강유전체 메모리 트랜지스터 F101는 차단된다. 마찬가지로 제2 강유전체 메모리 트랜지스터 F210의 제어전극에는 논리 하이 상태에 상응하는 서치 전압(Vsearch)이 제공된다. 그러나, 제2 강유전체 메모리 트랜지스터 F210는 높은 저항 상태로 프로그램되어 있어 매치 라인 ML[0]에 프리차지된 전하는 단위 CAM 셀 10010을 통하여 방전되지 않는다. 따라서, 제1 강유전체 메모리 트랜지스터 F101와 제2 강유전체 메모리 트랜지스터 F210를 포함하는 단위 CAM 셀 10010은 매치 라인 ML[0]에 충전된 전하를 방전시키지 않아 검색 대상 비트인 “0”에 상응하는 데이터를 저장한 것을 알 수 있다. The control electrode of the first ferroelectric memory transistor F1 01 of the unit CAM cell 100 10 is supplied with a reference voltage Vss corresponding to logic low, so that the first ferroelectric memory transistor F1 01 is cut off. Similarly, a search voltage Vsearch corresponding to a logic high state is applied to the control electrode of the second ferroelectric memory transistor F2 10 . However, since the second ferroelectric memory transistor F2 10 is programmed to a high resistance state, the charge precharged on the match line ML[0] is not discharged through the unit CAM cell 100 10 . Therefore, the unit CAM cell 100 10 including the first ferroelectric memory transistor F1 01 and the second ferroelectric memory transistor F2 10 does not discharge the charge charged in the match line ML[0], corresponding to the search target bit “0”. You can see that the data has been saved.

단위 CAM 셀 10000의 제2 강유전체 메모리 트랜지스터 F200의 제어전극에는 논리 로우 상태에 상응하는 기준 전압(Vss)이 제공되어 차단된다. 그러나, 제1 강유전체 메모리 트랜지스터 F100의 제어 전극에는 논리 하이에 상응하는 서치 전압(Vsearch)이 제공되어 도통된다. 그러나, 제1 강유전체 메모리 트랜지스터 F100는 높은 저항 상태로 프로그램되어 있어 매치 라인 ML[0]에 충전된 전하는 방전되지 않는다. A reference voltage Vss corresponding to a logic low state is provided to the control electrode of the second ferroelectric memory transistor F2 00 of the unit CAM cell 100 00 to be cut off. However, a search voltage Vsearch corresponding to logic high is applied to the control electrode of the first ferroelectric memory transistor F1 00 to conduct. However, since the first ferroelectric memory transistor F1 00 is programmed to a high resistance state, the charge stored in the match line ML[0] is not discharged.

따라서, 비트 라인과 반전 비트 라인으로 탐색하고자 하는 “01”에 상응하는 전압을 제공한 후에도 프리 차지되어 형성된 매치 라인 ML[0]의 전압은 변동되지 않았으므로, 단위 CAM 셀 10010, 단위 CAM 셀 10000들이 저장한 데이터는 “01”에 상응하는 것을 알 수 있다. Therefore, even after supplying the voltage corresponding to “01” to be searched with the bit line and the inverted bit line, the voltage of the match line ML[ 0 ] formed by precharging did not change. It can be seen that the data stored by 100 00 corresponds to “01”.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Although it has been described with reference to the embodiments shown in the drawings to aid understanding of the present invention, this is an embodiment for implementation and is only exemplary, and those having ordinary knowledge in the field can make various modifications and equivalents therefrom. It will be appreciated that other embodiments are possible. Therefore, the true technical scope of protection of the present invention will be defined by the appended claims.

10: CAM 10000, 10001, 10010, 10011: 단위 CAM 셀
F1: 제1 강유전체 메모리 트랜지스터
F2: 제2 강유전체 메모리 트랜지스터
M: 서치 라인 억세스 트랜지스터
ML: 매치라인 SL: 서치 라인
WL: 워드 라인 BL:비트 라인
BLB: 반전 비트라인
S100~S300: 본 실시예의 데이터 쓰기 방법의 예시적 단계
S110~S410: 본 실시예의 데이터 검색 방법의 예시적 단계10: CAM 100 00 , 100 01 , 100 10 , 100 11 : unit CAM cell
F1: first ferroelectric memory transistor
F2: second ferroelectric memory transistor
M: search line access transistor
ML: match line SL: search line
WL: word line BL: bit line
BLB: inverted bitline
S100 to S300: Exemplary steps of the data writing method of this embodiment
S110 to S410: Exemplary Steps of the Data Retrieval Method of the Present Embodiment

Claims (17)

매치 라인(match line);
서치 라인(search line);
비트 라인;
반전 비트 라인(inverted bit line); 및
상기 매치 라인, 상기 서치 라인 및 상기 비트 라인에 각각 연결되어 어레이로 배열된 복수의 단위 CAM(Content Addressable Memory) 셀들을 포함하며, 상기 단위 CAM 셀들 각각은 :
일 전극이 상기 매치 라인에 연결되어 데이터를 저장하는 제1 강유전체 메모리 트랜지스터,
일 전극이 상기 매치 라인에 연결되어 데이터를 저장하는 상기 제1 강유전체 메모리 트랜지스터와 상보적으로 상기 데이터를 저장하는 제2 강유전체 메모리 트랜지스터, 및
일 전극이 상기 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 포함하며,
상기 제1 및 제2 강유전체 메모리 트랜지스터의 타 전극과 상기 서치 라인 억세스 트랜지스터의 타 전극은 서로 연결되고,
상기 단위 CAM 셀들 각각은 :
각각의 서치 라인 억세스 트랜지스터가 도통되어 데이터 쓰기 및 데이터 검색이 수행되고,
데이터 쓰기가 이루어지지 않는 CAM 셀들에는 상기 서치 라인 억세스 트랜지스터가 차단되는 CAM(Content Addressable Memory). match line;
a search line;
bit line;
an inverted bit line; and
and a plurality of unit CAM (Content Addressable Memory) cells connected to the match line, the search line, and the bit line and arranged in an array, each of the unit CAM cells:
a first ferroelectric memory transistor having one electrode connected to the match line to store data;
a second ferroelectric memory transistor having one electrode connected to the match line to store data complementary to the first ferroelectric memory transistor storing data; and
One electrode includes a search line access transistor connected to the search line;
The other electrodes of the first and second ferroelectric memory transistors and the other electrode of the search line access transistor are connected to each other,
Each of the unit CAM cells:
Each search line access transistor is conducted to perform data writing and data retrieval;
CAM (Content Addressable Memory) in which the search line access transistor is blocked for CAM cells in which data is not written. 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 CAM은,
상기 비트 라인 및 상기 반전 비트라인으로 쓰기 전압을 제공하여 상기 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터에 데이터를 쓰되(write),
상기 쓰기 전압은 상기 제1 및 제2 강유전체 메모리 트랜지스터의 임계 전압(critical voltage) 보다 큰 전압인 CAM.According to claim 1,
The CAM is
writing data to the first ferroelectric memory transistor and the second ferroelectric memory transistor by providing a write voltage to the bit line and the inverted bit line;
The write voltage is a voltage greater than critical voltages of the first and second ferroelectric memory transistors CAM. 제1항에 있어서,
상기 CAM은,
상기 비트 라인 및 상기 반전 비트라인으로 검색 전압을 제공하여 상기 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터에 저장된 데이터를 읽되(read),
상기 검색 전압은 상기 제1 및 제2 강유전체 메모리 트랜지스터의 문턱 전압(threshold voltage) 보다 크되 상기 제1 및 제2 강유전체 메모리 트랜지스터의 임계 전압(critical voltage) 보다 작은 전압 전압인 CAM.According to claim 1,
The CAM is
reading data stored in the first ferroelectric memory transistor and the second ferroelectric memory transistor by providing a search voltage to the bit line and the inverted bit line;
CAM. 제1항에 있어서,
동일한 상기 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 저장된 데이터와,
상기 동일한 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 각각 연결된 비트 라인으로 제공된 데이터가 일치할 때,
상기 동일한 매치 라인의 전압은 변화하지 않는 CAM.According to claim 1,
data stored in first ferroelectric memory transistors connected to the same match line;
When the data provided to the bit lines respectively connected to the first ferroelectric memory transistors connected to the same match line match,
CAM where the voltage of the same match line does not change. 제1항에 있어서,
동일한 상기 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 저장된 데이터와,
상기 동일한 매치 라인에 연결된 제1 강유전체 메모리 트랜지스터들에 각각 연결된 비트 라인으로 제공된 데이터가 일치하지 않을 때,
상기 동일한 매치 라인의 전압이 변화하는 CAM.According to claim 1,
data stored in first ferroelectric memory transistors connected to the same match line;
When the data provided to the bit lines respectively connected to the first ferroelectric memory transistors connected to the same match line do not match,
CAM where the voltage of the same match line changes. 제1항에 있어서,
상기 제1 강유전체 메모리 트랜지스터와 상기 제2 강유전체 메모리 트랜지스터는 높은 저항 상태로 쓰기되어 무관 비트(don't care bit)를 저장하고,
상기 CAM은 터너리 CAM(ternary CAM)으로 동작하는 CAM.According to claim 1,
the first ferroelectric memory transistor and the second ferroelectric memory transistor are written in a high resistance state to store a don't care bit;
The CAM is a CAM operating as a ternary CAM. CAM(Content Addressable Memory) 셀의 데이터 쓰기 방법으로, 상기 쓰기 방법은:
목적하는 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 도통시키는 단계와,
상기 목적하는 서치 라인에 제1 서치 라인 전압을 제공하여 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 일 전극에 상기 제1 서치 라인 전압을 제공하는 단계와,
상기 제1 강유전체 메모리 트랜지스터의 제어 전극에 제1 제어 전압 및 상기 제2 강유전체 메모리 트랜지스터의 제어 전극에 제2 제어 전압을 제공하여 정보를 저장하는 단계를 포함하고,
상기 목적하는 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 도통시키는 단계에서, 데이터 기록을 목적하지 않는 서치 라인에 연결된 서치 라인 억세스 트랜지스터를 차단시키는 단계를 더 수행하는 CAM 데이터 쓰기 방법.As a method of writing data of a CAM (Content Addressable Memory) cell, the writing method is:
conducting a search line access transistor connected to a target search line;
providing a first search line voltage to one electrode of a first ferroelectric memory transistor and a second ferroelectric memory transistor by providing a first search line voltage to the target search line;
storing information by providing a first control voltage to a control electrode of the first ferroelectric memory transistor and a second control voltage to a control electrode of the second ferroelectric memory transistor;
CAM data writing method further performing, in the step of conducting the search line access transistor connected to the target search line, the step of blocking the search line access transistor connected to the search line not intended for data writing. 제10항에 있어서,
상기 제1 서치 라인 전압은 기준 전압이고,
상기 제1 제어 전압은 상기 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 임계 전압(critical voltage) 이상의 전압이고, 상기 제2 제어 전압은 기준 전압이며,
상기 제1 제어 전압이 제공된 상기 제1 강유전체 메모리 트랜지스터는 낮은 저항 상태로 프로그램되는 CAM 데이터 쓰기 방법.According to claim 10,
The first search line voltage is a reference voltage,
The first control voltage is a voltage equal to or higher than critical voltages of the first ferroelectric memory transistor and the second ferroelectric memory transistor, and the second control voltage is a reference voltage;
The first ferroelectric memory transistor provided with the first control voltage is programmed to a low resistance state. 제10항에 있어서,
상기 제1 서치 라인 전압은 상기 제1 강유전체 메모리 트랜지스터 및 제2 강유전체 메모리 트랜지스터의 임계 전압(critical voltage) 이상의 전압이고,
상기 제1 제어 전압은 기준 전압이고, 상기 제2 제어 전압은 임계 전압 이상의 전압이며,
상기 제1 제어 전압이 제공된 상기 제1 강유전체 메모리 트랜지스터는 높은 저항 상태로 프로그램 되는 CAM 데이터 쓰기 방법.According to claim 10,
The first search line voltage is a voltage greater than or equal to a critical voltage of the first ferroelectric memory transistor and the second ferroelectric memory transistor;
The first control voltage is a reference voltage, the second control voltage is a voltage greater than or equal to a threshold voltage,
The first ferroelectric memory transistor provided with the first control voltage is programmed to a high resistance state. 제12항에 있어서,
상기 제2 제어 전압은 기준 전압이며,
상기 제1 제어 전압과 제2 제어 전압이 제공된 상기 제1 및 제2 강유전체 메모리 트랜지스터는 모두 높은 저항 상태로 프로그램되어 무관 비트(Don't care bit)를 저장하는 CAM 데이터 쓰기 방법.According to claim 12,
The second control voltage is a reference voltage,
wherein the first and second ferroelectric memory transistors provided with the first control voltage and the second control voltage are programmed to a high resistance state to store a don't care bit. 제11항 및 제12항 중 어느 한 항에 있어서,
상기 제2 강유전체 메모리 트랜지스터는 상기 제1 강유전체 메모리 트랜지스터와 상보적인 상태로 프로그램되는 CAM 데이터 쓰기 방법.According to any one of claims 11 and 12,
The second ferroelectric memory transistor is programmed to be complementary to the first ferroelectric memory transistor. 삭제delete 삭제delete 삭제delete
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X. Yin et al., ‘An Ultra-Dense 2FeFET TCAM Design Based on a Multi-Domain FeFET Model’, IEEE Transactions on Circuits and Systems II, Vol:66, Issue:9, Sep 2019, 1577-1581 (2019.09.31.) 1부.*

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