KR102503622B1 - 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법 - Google Patents

유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법 Download PDF

Info

Publication number
KR102503622B1
KR102503622B1 KR1020207034623A KR20207034623A KR102503622B1 KR 102503622 B1 KR102503622 B1 KR 102503622B1 KR 1020207034623 A KR1020207034623 A KR 1020207034623A KR 20207034623 A KR20207034623 A KR 20207034623A KR 102503622 B1 KR102503622 B1 KR 102503622B1
Authority
KR
South Korea
Prior art keywords
bonding
layer
bonding layer
substrate
flexible
Prior art date
Application number
KR1020207034623A
Other languages
English (en)
Other versions
KR20210006410A (ko
Inventor
윤핑 공
Original Assignee
인스티튜트 오브 플렉서블 일렉트로닉스 테크놀로지 오브 투, 저장
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201810550646.5A external-priority patent/CN110556345B/zh
Priority claimed from CN201810550634.2A external-priority patent/CN110556400B/zh
Priority claimed from CN201810549408.2A external-priority patent/CN110556399B/zh
Application filed by 인스티튜트 오브 플렉서블 일렉트로닉스 테크놀로지 오브 투, 저장 filed Critical 인스티튜트 오브 플렉서블 일렉트로닉스 테크놀로지 오브 투, 저장
Publication of KR20210006410A publication Critical patent/KR20210006410A/ko
Application granted granted Critical
Publication of KR102503622B1 publication Critical patent/KR102503622B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/118—Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/27002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/28105—Layer connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. layer connectors on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 출원은 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법을 제공하는바, 당해 유연성 소자의 과도 장치는 기능 부품 및 과도 기판을 포함하고, 상기 기능 부품은 기능 부품 본체 및 패키징층을 포함하고, 상기 패키징층은 상기 기능 부품을 패키징하고, 상기 기능 부품에 기판에 표면 실장 처리될 예정인 제1 표면 및 상기 제1 표면에 대응되는 제2 표면을 형성하고, 상기 과도 기판은 접합층을 통해 상기 기능 부품의 제2 표면에 접합된다. 당해 유연성 소자의 과도 장치는 기능 부품을 잘 보호하고 운송하기 편리하며 운송 과정에 기능 부품이 손상되는 것을 방지할 수 있고 기능 부품이 후속으로 표면 실장을 응용하기 편리하도록 할 수 있고 당해 과도 장치를 사용하면 유연성 전자 제품의 제조에 직접 응용할 수 있다.

Description

유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법
본 발명은 칩 패키징 분야에 관한 것으로, 특히, 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법에 관한 것이다.
최근 몇년간, 유연성 전자 기술의 부단한 발전과 진보, 및 스마트 웨어러블 제품의 점점 광범위한 응용에 따라, 유연성 전자 소자는 독특한 유연성, 연전성, 경량성, 얇은 두께 등 장점을 가짐으로 인해 시장에서 매우 폭넓은 응용 전망을 가지고 있다.
기능 부품은 유연성 전자 제품을 구성하는 핵심인바, 기능 부품은 전통적인 Si, SiC, GaAs 등 반도체 재료를 기재로 하는 IC칩, 및 신흥의, 유연성 폴리머를 기재로 하는 저항, 커패시터, 센서, 바이오MEMS 등의 폴리머 기재 기반의 유연성 부품을 포함한다. 폴리머 기재 기반의 유연성 부품은 유연성 전자 제품 기능을 구현하는 중요한 기능 부품으로, 유연성 전자 제품의 제작 과정에서는 일반적으로 표면 실장 공정을 통해 IC칩을 유연성 기판 또는 기재에 실장하고 일반적으로 프린트 또는 인쇄 등 기술을 통해 폴리머 기재 기반의 유연성 부품을 유연성 기판 또는 기재에 제작한다. 전통적인 IC칩은 폴리머 기재 기반의 유연성 부품의 제조 공정 및 기기에 호환되지 않고 인쇄 또는 프린트 기술에 필요한 기기가 복잡하고 원가가 높으며 유연성 전자 제품 산업의 발전에 불리하다.
이 외에, 프린트 또는 인쇄 공정은 모든 폴리머 기재 기반의 유연성 부품을 모두 유연성 기판에 형성하는바, 하나의 폴리머 기재 기반의 유연성 부품에 문제가 있는 경우, 전반의 유연성 전자 제품의 기능이 영향 받게 되고 문제가 있는 하나의 폴리머 기재 기반의 유연성 부품만을 교체하기가 어렵고 소자의 선별에 불리하고 제품의 수율에 심히 영향 주게 된다.
이러한 점을 감안하여 본 발명은 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법을 제공하는바, 당해 유연성 소자의 과도 장치는 기능 부품을 잘 보호하고 운송하기 편리하며 운송 과정에 기능 부품이 손상되는 것을 방지할 수 있고 기능 부품이 후속으로 표면 실장을 응용하기 편리하도록 할 수 있고 당해 과도 장치를 사용하면 유연성 전자 제품의 제조에 직접 응용할 수 있다.
본 출원은 유연성 소자의 과도 장치를 제공하는바, 기능 부품 및 과도 기판을 포함하고, 상기 기능 부품에는 기판에 표면 실장 처리될 예정인 제1 표면， 및 상기 제1 표면에 대향되는 제2 표면이 형성되고, 상기 과도 기판은 접합층을 통해 상기 기능 부품의 제2 표면에 접합된다.
나아가, 상기 기능 부품은 IC칩 또는 폴리머 기재 기반의 유연성 부품이다.
나아가, 상기 기능 부품은 기능 부품 본체 및 패키징층을 포함하고, 상기 기능 부품 본체는 기재 및 기재에서 일측에 형성되는 기능층을 포함하고 상기 패키징층은 적어도 상기 기능층의 표면에 설치된다.
나아가, 상기 기능 부품이 수평칩 공정에 적용될 경우, 상기 과도 기판은 상기 기능층이 있는 일측의 제2 표면에서 상기 접합층을 통해 기능 부품에 접합되거나,
또는,
상기 기능 부품이 플립 칩 공정에 적용될 경우, 상기 과도 기판은 상기 기능층에서 떨어진 일측의 제2 표면에서 상기 접합층을 통해 상기 기능 부품에 접합된다.
나아가, 상기 기능층은 PAD를 포함하고, 상기 PAD에는 유연성 전극이 설치되고, 상기 유연성 전극은 PAD로부터 인출되고, 패키징층의 표면을 관통하여 노출된다.
나아가, 상기 기능 부품이 IC칩일 경우, 상기 기능 부품 본체는 IC칩 기재, 상기 IC칩 기재에 형성되는 회로 기능층을 포함하고, 상기 패키징층은 적어도 상기 회로 기능층의 표면, 및 상기 IC칩의 측면에서 상기 IC칩 기재 및 상기 회로 기능층을 패키징한다.
나아가, 상기 IC칩은 수평칩 공정에 적용되는 IC칩이고, 상기 과도 기판은 상기 회로 기능층이 있는 일측에서 상기 접합층을 통해 상기 IC칩에 접합되거나; 또는, 상기 IC칩은 플립 칩 공정에 적용되는 IC칩이고, 상기 과도 기판은 상기 회로 기능층에서 떨어진 일측에서 상기 접합층을 통해 상기 IC칩에 접합된다.
나아가, 상기 기능 부품이 폴리머 기재 기반의 유연성 부품일 경우, 상기 기능 부품은 기재층 및 소자 기능층을 포함하고, 상기 소자 기능층은 상기 기재층에 설치되고 상기 패키징층은 상기 소자 기능층을 패키징한다.
나아가, 상기 폴리머 기재 기반의 유연성 부품은 수평칩 공정에 적용되는 폴리머 기재의 유연성 부품이고, 상기 과도 기판은 상기 접합층을 통해 상기 소자 기능층이 있는 일측에서 상기 폴리머 기재 기반의 유연성 부품에 접착되거나, 또는,
상기 폴리머 기재 기반의 유연성 부품은 플립 칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품이고, 상기 과도 기판은 상기 접합층을 통해 상기 기재층이 있는 일측에서 상기 폴리머 기재 기반의 유연성 부품에 접착된다.
나아가, 상기 기재층은 유기 폴리머층이거나 또는 유기 폴리머층 및 무기물층이 교대로 배치된다.
나아가, 상기 패키징층은 유기 폴리머로 또는 무기물로 또는 유기 폴리머와 무기물이 혼합되어 형성되거나, 또는 유기 폴리머층 및 무기물층이 교대로 배치되어 형성된다.
나아가, 유기 폴리머로 형성된 상기 패키징층의 두께는 200-10000nm이다.
나아가, 무기물로 형성된 상기 패키징층의 두께는 5-600nm이다.
나아가, 유기 폴리머로 형성된 상기 패키징층의 두께는 200-10000nm이다.
나아가, 상기 접합층에는 상기 과도 기판에 접합하는 제1 접합면, 및 상기 기능 부품에 접합되기 위한 제2 접합면이 형성되고, 상기 제1 접합면과 상기 과도 기판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 크다.
나아가, 상기 과도 기판에는 복수의 부착 면적을 증대하기 위한 요철 구조가 형성되고, 상기 요철 구조는 상기 과도 기판의 상기 접합층에 접촉하는 일측의 표면에 위치한다.
나아가, 상기 접합층은 제1 접합층과 제2 접합층을 포함하고, 상기 제1 접합층은 상기 과도 기판에 접촉하고, 상기 제2 접합층은 상기 기능 부품에 접촉하고, 상기 제1 접합면은 상기 제1 접합층과 상기 과도 기판 사이에 형성되고, 상기 제2 접합면은 상기 제2 접합층과 상기 기능 부품 사이에 형성된다.
나아가, 상기 접합층에 변성 영향 요소가 가해진 상황에서, 상기 제1 접합층의 점성이 증가되거나 및/또는 제2 접합층의 점성이 저감되어 상기 제1 접합층의 점성이 상기 제2 접합층의 점성보다 커지도록 한다.
나아가, 상기 접합층은 완충층을 더 포함하고, 상기 완충층은 상기 제1 접합층과 상기 제2 접합층 사이에 설치되고, 각각 상기 완충층의 2개의 표면을 통해 상기 제1 접합층 및 상기 제2 접합층에 접착된다.
나아가, 상기 완충층은 열전도계수가 0.5보다 작은 저 열전도 재료로 제조된 완충층이다.
나아가, 상기 유연성 소자의 과도 장치는 칩 부착 필름을 더 포함하고, 상기 칩 부착 필름은 상기 기능 부품의 상기 과도 기판에서 떨어진 일측의 표면에 형성된다.
나아가, 상기 유연성 소자의 과도 장치는 칩 부착 필름을 더 포함하고, 상기 칩 부착 필름의 점성은 상기 접합층의 점성보다 크다.
나아가, 상기 과도 기판의 상기 기능 부품에서 떨어진 일측의 표면에는 마이크로 이미지 구조가 더 형성된다.
본 출원은 상술한 유연성 소자의 과도 장치의 제조 방법을 더 제공하는바, 당해 방법은,
하나의 기능 부품 본체를 제공하는 단계;
상기 기능 부품 본체 외부에 패키징층을 형성하여 기능 부품을 형성하는 단계;
상기 기능 부품에 유연성 기판에 표면 실장 처리될 예정인 제1 표면， 및 상기 제1 표면에 대향되는 제2 표면을 형성하는 단계;
하나의 과도 기판을 제공하고, 상기 과도 기판을 접합층을 통해 상기 기능 부품의 제2 표면이 있는 일측에 접합하는 단계;를 포함한다.
나아가, 상기 기능 부품은 IC칩 또는 폴리머 기재 기반의 유연성 부품이다.
나아가, 상기 패키징층을 형성하기 전에, 상기 기능층의 대응 위치에 PAD를 제작하고, PAD를 씨크닝(thickening) 처리한다.
나아가, PAD에 유연성 전극을 제작하고, 상기 유연성 전극은 상기 PAD로부터 인출되고 상기 패키징층을 관통하여 노출된다.
나아가, 상기 기능 부품이 IC칩일 경우, 당해 방법은,
하나의 웨이퍼를 제공하고, 상기 웨이퍼에 회로 기능층을 형성하는 단계;
상기 웨이퍼를 다이싱 스크라이빙하여 IC칩 기재 및 IC칩 기재 위의 회로 기능층을 포함하는 복수의 기능 부품 본체를 형성하는 단계;
상기 기능 부품 본체를 패키징하여 IC칩으로 되게 하고, 상기 IC칩에는 기판에 표면 실장 처리될 예정인 제1 표면, 및 상기 제1 표면에 대향되는 제2 표면을 형성하는 단계;
하나의 과도 블랭크판을 제공하고, 접합층을 통해 상기 과도 블랭크판을 상기 IC칩의 제2 표면에 접착되는 단계;
상기 과도 블랭크판을 다이싱 스크라이빙하는 단계;를 포함한다.
나아가, 상기 웨이퍼에 상기 회로 기능층을 제작할 때, 상기 회로 기능층의 I/O포트의 PAD를 씨크닝 처리하는 단계, 및 상기 패키징층을 제작할 때, 상기 패키징층에서의 상기 PAD에 대향하는 위치에 유연성 전극을 제작하는 단계를 더 포함한다.
나아가, 당해 방법에는, 상기 IC칩을 씨닝(thinning) 처리하여 상기 IC칩 기재의 두께가 80μm보다 작게 하는 단계가 더 포함된다.
나아가, 상기 IC칩이 수평칩 공정에 적용되는 IC칩일 경우, 접합층을 통해 상기 과도 블랭크판을 상기 IC칩의 제2 표면에 접착되는 단계 이후, 직접 IC칩의 상기 과도 블랭크판에서 떨어진 일측의 실리콘 기재를 씨닝 처리한다.
나아가, 씨닝 처리 후, 당해 방법은 IC칩의 씨닝 처리되는 일측을 패키징하는 단계를 더 포함한다.
나아가, 상기 IC칩은 플립 칩 공정에 적용되는 IC칩이고, 씨닝 처리할 경우,
하나의 어댑터 플레이트를 제공하고, 어댑터 접합층을 통해 상기 어댑터 플레이트를 상기 플립 칩 공정에 적용되는 IC칩의 제1 표면에 접착되는 단계;
상기 IC칩 기재를 씨닝 처리하는 단계;
접합층을 통해 과도 블랭크판을 상기 플립 칩 공정에 적용되는 상기 IC칩의 이미 씨닝 처리된 일측의 표면에 접착되는 단계;
상기 어댑터 플레이트 및 상기 어댑터 접합층을 박리하는 단계;를 포함한다.
나아가, 상기 어댑터 접합층과 상기 IC칩 사이의 접합력은 상기 접합층과 상기 IC칩 사이의 접합력보다 작다 .
나아가, 상기 IC칩을 씨닝 처리한 후, 당해 방법은 상기 IC칩 기재의 씨닝 처리를 거친 표면의 잔여 응력을 제거하는 단계를 더 포함한다.
나아가, 상기 기능 부품이 폴리머 기재 기반의 유연성 부품일 경우, 당해 방법은,
하나의 기재 블랭크판을 제공하고, 상기 기재 블랭크판에 복수의 소자 기능층을 형성하는 단계;
상기 소자 기능층을 패키징하여 폴리머 기재 기반의 유연성 부품의 블랭크체를 형성하는 단계;
상기 폴리머 기재 기반의 유연성 부품의 블랭크체에는 기판에 표면 실장 처리될 예정인 상기 제1 표면, 및 상기 제1 표면에 대응되는 상기 제2 표면이 형성되고, 하나의 과도 블랭크판을 제공하고, 접합층을 통해 상기 과도 블랭크판을 상기 폴리머 기재 기반의 유연성 부품의 제2 표면에 접착되는 단계;
상기 폴리머 기재 기반의 유연성 부품의 블랭크체를 다이싱 스크라이빙하여 폴리머 기재 기반의 유연성 부품을 형성하는 단계;를 포함한다.
나아가, 상기 기재 블랭크판에 복수의 소자 기능층을 형성할 때, 폴리머 기재 기반의 유연성 부품의 PAD를 씨크닝 처리하는 단계, 및 상기 폴리머 기재 기반의 유연성 부품의 PAD에 유연성 전극을 제작하여 폴리머 기재 기반의 유연성 부품의 PAD가 상기 패키징층 내부로부터 인출되도록 하는 단계를 더 포함한다.
나아가, 상기 폴리머 기재 기반의 유연성 부품은 수평칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품이고, 상기 과도 블랭크판은 상기 접합층을 통해 상기 소자 기능층이 있는 일측에서 상기 폴리머 기재 기반의 유연성 부품에 접착되거나, 또는,
상기 폴리머 기재 기반의 유연성 부품은 플립 칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품이고, 상기 과도 블랭크판은 상기 접합층을 통해 상기 기재 블랭크판이 있는 일측에서 상기 폴리머 기재 기반의 유연성 부품에 접착된다.
나아가, 상기 접합층에는 상기 과도 블랭크판에 접합하는 제1 접합면, 및 상기 폴리머 기재 기반의 유연성 부품에 접합되기 위한 제2 접합면이 형성되고, 상기 제1 접합면과 상기 과도 블랭크판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 크다.
나아가, 당해 방법은, 상기 기능 부품의 제1 표면에 칩 부착 필름을 형성하는 단계를 더 포함한다.
본 출원은 상술한 유연성 소자의 과도 장치를 사용하여 유연성 소자를 표면 실장하는 표면 실장 방법을 더 제공하는바, 당해 방법은, 하나의 유연성 기판을 제공하는 단계;
상기 유연성 소자의 과도 장치에서의 기능 부품의 제1 표면을 상기 유연성 기판에 실장하는 단계;를 포함한다.
나아가, 당해 방법은 기능 부품의 제1 표면 및/또는 상기 유연성 기판에 칩 부착 필름을 설치하는 단계를 더 포함한다.
나아가, 상술한 유연성 소자의 과도 장치를 제공하고;
유연성 기판을 제공하고, 상기 과도 장치를 이동시키고, 상기 기능 부품이 상기 제1 표면이 있는 일측에서 상기 유연성 기판에 연결되도록 하고;
상기 유연성 소자의 과도 장치에서의 기능 부품의 제1 표면을 상기 유연성 기판에 실장한 후에 상기 과도 기판 및 상기 접합층을 박리한다.
나아가, 상기 접합층에는 상기 과도 기판에 접합하는 제1 접합면, 및 상기 기능 부품에 접합되기 위한 제2 접합면이 형성되고, 상기 제1 접합면과 상기 과도 기판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 크다.
나아가, 상기 접합층에 변성 영향 요소가 가해진 상황에서, 상기 제1 접합면과 상기 과도 기판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 크다.
나아가, 상기 접합층은 제1 접합층과 제2 접합층을 포함하고, 상기 제1 접합층은 상기 과도 기판에 접촉하고, 상기 제2 접합층은 상기 기능 부품에 접촉하고, 상기 제1 접합면은 상기 제1 접합층과 상기 과도 기판 사이에 형성되고, 상기 제2 접합면은 상기 제2 접합층과 상기 기능 부품 사이에 형성되고, 상기 과도 기판 및 상기 접합층을 제거하는 제조 과정에서, 상기 접합층에 변성 영향 요소를 가하고, 상기 제1 접합층의 점성이 증가되거나 및/또는 제2 접합층의 점성이 저감되어 상기 제1 접합층의 점성이 상기 제2 접합층의 점성보다 커지도록 한다.
나아가, 상기 제1 접합층이 감온 접합제로 형성된 제1 접합층이고, 온도를 가함으로써 상기 제1 접합층의 점성이 증가되거나 및/또는 상기 제2 접합층이 감온 접합제로 형성된 제2 접합층이고, 온도의 가함으로써 상기 제2 접합제의 점성을 저감한다.
나아가, 상기 제1 접합층이 자외선감응 접합제로 형성된 제1 접합층이고, 자외선을 조사함으로써 상기 제1 접합층의 점성이 증가되거나 및/또는 상기 제2 접합층이 자외선감응 접합제로 형성된 제2 접합층이고, 자외선을 조사함으로써 상기 제2 접합제의 점성이 저감된다.
나아가, 변성 영향 요소를 가함으로써 상기 제2 접합제의 점성이 저감되고, 상기 제1 접합제는 영구 접합제이다.
나아가, 상기 과도 기판 및 상기 접합층을 제거하는 제조 과정에서, 당해 방법은 접합층에 변성 영향 요소를 가함으로써 접합층과 상기 기능 부품 사이의 접합력을 감소시키거나 및/또는 상기 접합층과 상기 과도 기판 사이의 접합력을 증가시키는 단계를 더 포함한다.
나아가, 상술한 유연성 소자의 과도 장치의 제조 방법에 따라, 상기 유연성 소자의 과도 장치를 제작한다.
나아가, 당해 방법은 기능 부품의 제1 표면 및/또는 상기 유연성 기판에 칩 부착 필름을 설치하고, 상기 칩 부착 필름을 통해 상기 기능 부품이 상기 제1 표면이 있는 일측에서 상기 유연성 기판에 연결되도록 하는 단계를 더 포함한다.
본 발명에 의해 제공되는 유연성 소자의 과도 장치는, 기능 부품의 제2 표면을 과도 기판에 접착되고 기능 부품에 패키징층을 형성하는바, 이를 통해 당해 유연성 소자의 과도 장치는 기능 부품을 잘 보호하고 운송하기 편리하며 운송 과정에 기능 부품이 손상되는 것을 방지할 수 있고 기능 부품이 후속으로 표면 실장을 응용하기 편리하도록 할 수 있고 당해 과도 장치를 사용하면 유연성 전자 제품의 제조에 직접 응용할 수 있다.
도 1은 본 발명의 제1 실시예에 의해 제공되는 유연성 소자의 과도 장치의 개략적인 구조도이다.
도 2는 도1의 A에서의 확대된 개략적인 구조도이다.
도 3은 본 발명의 제2 실시예에 의해 제공되는 유연성 소자의 과도 장치의 A에서의 확대된 구조의 실시예이다.
도 4a 내지 도 4g는 본 발명의 제3 실시예에 의해 제공되는 유연성 소자의 과도 장치의 제작 과정에서의 각 단계의 개략적인 구조도이다.
도 5는 본 발명의 제3 실시예에 의해 제공되는 유연성 소자의 과도 장치의 개략적인 구조도이다.
도 6a 내지 도 6c는 본 발명의 제4 실시예에 의해 제공되는 유연성 소자의 과도 장치의 제작 과정에서의 각 단계의 개략적인 구조도이다.
도 7은 본 발명의 제5 실시예에 의해 제공되는 유연성 소자의 과도 장치의 개략적인 구조도이다.
도 8a 내지 도 8d는 발명의 제6 실시예에 의해 제공되는 유연성 소자의 과도 장치가 유연성 소자를 표면 실장하는 방법의 각 단계의 개략적인 구조도이다.
도 9는 본 발명의 제7 실시예에 의해 제공되는 유연성 소자의 과도 장치의 개략적인 구조도이다.
도 10은 도 9의 B에서의 확대된 개략적인 구조도이다.
도 11은 본 발명의 제8 실시예에 의해 제공되는 유연성 소자의 과도 장치의 도9의 B에서의 확대된 구조의 실시예이다.
도 12a 내지 도 12d는 본 발명의 제9 실시예에 의해 제공되는 유연성 소자의 과도 장치의 제작 과정에서의 각 단계의 개략적인 구조도이다.
도 13은 본 발명의 제10 실시예에 의해 제공되는 유연성 소자의 과도 장치의 개략적인 구조도이다.
도 14는 본 발명의 제11 실시예에 의해 제공되는 유연성 소자의 과도 장치의 개략적인 구조도이다.
도 15a 내지 도 15c는 본 발명의 제12 실시예에 의해 제공되는 유연성 소자의 과도 장치의 제작 과정에서의 각 단계의 개략적인 구조도이다.
도 16a 내지 도 16d는 본 발명의 제13 실시예에 의해 제공되는 유연성 소자의 과도 장치가 유연성 소자를 표면 실장하는 방법의 각 단계의 개략적인 구조도이다.
도 17a 내지 도 17f는 본 발명의 제14 실시예에 의해 제공되는 유연성 소자의 제작 방법의 각 단계의 개략적인 구조도이다.
도 18은 도 17c의 C에서의 확대된 개략적인 구조도이다.
도 19는 본 발명의 제15 실시예의 도17c의 C에서의 확대된 개략적인 구조도이다.
도 20은 본 발명의 제16 실시예의 과도 장치의 개략적인 구조도이다.
도 21a 내지 도 21d는 본 발명의 제17 실시예에 의해 제공되는 유연성 소자의 제작 방법의 각 단계의 개략적인 구조도이다.
도 22a 내지 도 22b는 본 발명의 제18 실시예에 의해 제공되는 유연성 소자의 제작 방법의 각 단계의 개략적인 구조도이다.
도 23a 내지 도 23h는 본 발명의 제19 실시예에 의해 제공되는 유연성 소자의 제작 방법의 각 단계의 개략적인 구조도이다.
도 24a 내지 도 24c는 본 발명의 제20 실시예에 의해 제공되는 유연성 소자의 제작 방법의 각 단계의 개략적인 구조도이다.
도 25는 본 발명의 제21 실시예에서의 과도 장치의 개략적인 구조도이다.
본 출원은 2018년 5월 31일에 출원된 중국특허출원번호가 201810549408.2인 특허 출원, 2018년 5월 31일에 출원된 중국특허출원번호가 201810550634.2인 특허 출원 및2018년 5월 31일에 출원된 중국특허출원번호가 201810550646.5인 특허 출원의 우선권을 주장하고, 상술한 3개의 출원 문서의 전문은 본 출원에 참조로 병합된다.
본 출원에서 예정된 발명 목적을 달성하기 위해 사용한 기술 수단 및 효과에 대해 나아가 더 설명하기 위하여, 아래, 도면과 바람직한 실시예를 결부하여 상세히 설명하고자 하는 바, 하기와 같다..
본 발명은 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법을 제공하는바, 당해 유연성 소자의 과도 장치는 기능 부품을 잘 보호하고 운송하기 편리하며 운송 과정에 기능 부품이 손상되는 것을 방지할 수 있고 기능 부품이 후속으로 표면 실장을 응용하기 편리하도록 할 수 있고 당해 과도 장치를 사용하면 유연성 전자 제품의 제조에 직접 응용할 수 있다.
본 특허에서, 출원인이 서술한 기능 부품은 IC칩 및 유연성 폴리머 기재 기반의 유연성 부품을 포함하고, IC칩은 Si, SiC, GaAs 등 반도체 재료를 기재로하는 집적 회로이고, 폴리머 기재의 유연성 부품은 유연성 폴리머를 기재로 하는 커패시터, 저항, 센서 및 바이오MEMS 등 기능 부품이다.
도 1에 도시한 바와 같이, 본 발명의 제1 실시예에 의해 제공되는 유연성 소자의 과도 장치는 IC칩(10) 및 과도 기판(20)을 포함하고, 과도 기판(20)과 IC칩(10) 사이는 접합층(30)을 통해 접합된다.
IC칩(10)은 IC칩 기재(11), IC칩 기재(11)에 형성되는 회로 기능층(12), 및 IC칩 기재(11) 및 회로 기능층(12)을 패키징하는 패키징층(13)을 포함한다.
본 실시예에서 IC칩 기재(11)는 씨닝 처리(Thinning processing)를 거친 IC칩 기재(11)일 수 있고, 실리콘 온 인슐레이터(SOI, Silicon On Insulator)를 예로 들면, 당해 씨닝 처리의 결과는 IC칩 기재(11)의 두께를 80μm보다 작게 하거나, 또는 실리콘 기재(133) 및 매립 산화물층(112)을 직접 제거하고 상단층 실리콘(111)만을 남겨 둔다(도 1은 상단층 실리콘(111)만 남겨둔 것을 도시함).
다른 실시예에서, IC칩(10)은 씨닝 처리를 거친 벌크 실리콘(즉 단결정 실리콘 웨이퍼)일 수도 있다.
IC칩(10)에는 기판에, 예를 들면 유연성 기판(40)에 표면 실장 처리될 예정인 제1 표면(14) 및 IC칩(10)에서 제1 표면(14)에 대향되는 제2 표면(15)이 형성된다. 이해 가능한 바로는, 수평칩 공정에서, IC칩(10)이 유연성 기판(40)에 고정될 경우, IC칩(10)의 회로 기능층(12)은 유연성 기판(40)에서 떨어진 일측을 향하는바, 즉, 회로 기능층(12)이 있는 일면은 IC칩(10)의 제2 표면(15)이고, IC칩 기재(11)가 있는 일면은 IC칩(10)의 제1 표면(14)이며, 플립 칩 공정에서, IC칩(10)이 유연성 기판(40)에 고정될 경우, IC칩(10)의 회로 기능층(12)은 유연성 기판(40)을 향하는 일측이고, 이때, IC칩(10)의 회로 기능층(12)이 있는 일측은 IC칩(10)의 제1 표면(14)이고, IC칩 기재(11)가 있는 일측은 IC칩(10)의 제2 표면(15)이다.
패키징층(13)은 적어도 회로 기능층(12)의 표면, 및 IC칩(10) 사방의 측면에서 IC칩(10)을 패키징한다. 다른 실시예에서, 패키징층(13)은 또한, IC칩(10)의 회로 기능층(12)에서 떨어진 일측의 표면을 패키징하는바, 즉, IC칩(10)의 모든 표면을 패키징한다. 패키징층(13)은 회로 기능층(12)의 일측에 위치하고, 상기 회로 기능층(12)은 용접 패드(PAD)를 포함하고, 회로 기능층(12)의 PAD는 패키징층(13) 내부로부터 노출된다.
패키징층(13)은 유기 폴리머로 또는 무기물로 또는 유기물과 무기물의 혼합물로 형성되거나, 또는 유기 폴리머층 및 무기물층이 교대로 배치되어 형성된다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등 재료 중의 하나 또는 복수의 유연성 폴리머 재료를 포함한다. 그 두께는 200-10000나노미터일 수 있다.
무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물을 포함할 수 있고, 그 두께는5-600나노미터로 각각 제어된다.
상술한 구조에서, 패키징층(13)이 무기물층 및 유기 폴리머층이 교대로 배치되어 구성된 것일 경우, 무기물 패키징층(13)은 주로 기밀성 패키징을 수행하고 유기 폴리머 패키징층(13)은 주로 유연성 패키징 작용을 하며, 패키징층(13) 내부의 응력이 완충되는바, 무기물과 유기 폴리머의 교대 배치를 통해 양자가 상호 보완을 이루도록 하여 패키징층(13)의 신뢰성을 증가시킬 수 있다.
본 실시예에서, 과도 기판(20)은 강성 기판, 예를 들어 단결정 실리콘, 유리, 세라믹 기판, 또는 강성 폴리머 재료로 제조된 기판, 또는 복합 재료로 제조된 기판일 수 있고, 바람직하게, 기판의 두께는 100-500μm이다.
과도 기판(20)은 접합층(30)을 통해 IC칩(10)의 제2 표면(15)에 접합된다. 즉, IC칩(10)이 수평칩 공정에 적용되는 IC칩(10)일 경우, 과도 기판(20)은 IC칩(10)의 회로 기능층(12)이 있는 일측에 접합되고(도1을 참조); IC칩(10)이 플립 칩 공정에 적용되는 IC칩(10)일 경우, 과도 기판(20)은 IC칩(10)의 회로 기능층(12)에서 떨어진 일측에 접합된다(도5를 참조). 도8a 내지 도8d에 도시한 바와 같이, 본 발명에 의해 제공되는 과도 장치는 IC칩(10)의 실장 과정에 직접 응용될 수 있고, 과도 장치를 유연성 기판(40)에 직접 실장하고, 다음, 과도 기판(20)을 제거하면 유연성 소자를 얻을 수 있다.
접합층(30)에는 과도 기판(20)에 접합되기 위한 제1 접합면(31), 및 IC칩(10)에 접합되기 위한 제2 접합면(32)이 형성된다. IC칩(10)을 유연성 기판(40)에 실장한 후, 접합층(30) 및 과도 기판(20)을 IC칩(10)으로부터 이탈시키기 위해, 본 발명에서는, 제1 접합면(31)과 과도 기판(20) 사이의 접합력은 제2 접합면(32)과 IC칩(10) 사이의 접합력보다 크거나, 또는 접합층(30)에 변성 영향 요소를 가하는 상황에서, 제1 접합면(31)과 과도 기판(20) 사이의 접합력은 제2 접합면(32)과 IC칩(10) 사이의 접합력보다 크고, 상술한 변성 영향 요소는 특정된 온도 및 특정 강도, 파장의 광선 등과 같이, 제1 접합면(31) 또는 제2 접합면(32)의 점성을 변화시킬 수 있는 영향 요소를 가리킨다.
본 발명의 제1 실시예에서, 상술한 효과는 과도 기판(20)의 접합층(30)에 접촉하는 일면의 거칠기를 증대시키거나 및/또는 패키징층(13)의 접합층(30)에 접촉하는 일면의 거칠기를 감소시킴으로써 구현할 수 있다. 도2에 도시한 바와 같이, 과도 기판(20)의 접합층(30)에 접촉하는 일면에는 요철 구조(21)가 형성되어 그의 표면 거칠를 증가시키고, 나아가, 과도 기판(20)과 접합층(30) 사이의 접합력을 증가시킬 수 있다. 바람직하게, 요입 부위의 깊이는 1μm-15μm일 수 있고, 요입 부위의 깊이-폭 비율은 0.5-3일 수 있고, 요철 구조(21)가 톱니 모양의 요철 구조(21)일 경우, 톱니 파형의 상단의 각도는 30-150°이다.
다른 실시예에서, 도3에 도시한 바와 같이, 접합층(30)은 적어도 제1 접합층(33)과 제2 접합층(34)을 포함하고, 제1 접합층(33)은 과도 기판(20)에 접촉하고, 제2 접합층(34)은 IC칩(10)에 접촉한다. 즉, 제1 접합면(31)은 제1 접합층(33)과 과도 기판(20) 사이에 형성되고, 제2 접합면(32)은 제2 접합층(34)과 IC칩(10) 사이에 형성된다. 변성 영향 요소를 가함으로써 제1 접합층(33)의 점성을 증가시키거나 및/또는 제2 접합층(34)의 점성을 저감시킬 수 있다.
상술한 효과에 따르면, 제1 접합층(33)은 감온 접합제로 형성된 제1 접합층(33)일 수 있고, 변성 온도를 가함으로써 제1 접합층(33)의 점성이 증가되고, 제1 접합층(33)은 자외선감응 접합제로 형성된 제1 접합층(33)일 수도 있고, 변성 자외선을 조사함으로써, 제1 접합층(33)의 점성이 증가된다. 제2 접합층(34)은 감온 접합제로 형성된 제2 접합층(34)일 수 있고, 변성 온도를 가함으로써 제2 접합층(34)의 점성이 저감되고, 제2 접합층(34)은 자외선감응 접합제일 수도 있고, 변성 자외선을 조사함으로써, 제2 접합층(34)의 점성이 저감된다.
변성 영향 요소를 가함으로써 제2 접합층(34)의 점성이 저감되는 경우에 제1 접합층(33)은 영구 접합제일 수도 있는바, 여기서 영구 접합제는 제2 접합층(34)에 영향 요소를 가하는 경우, 점도가 변하지 않는 접합제로 이해할 수 있다.
도3에 도시한 바와 같이, 접합층(30)은 완충층(35)을 더 포함하고, 완충층(35)은 제1 접합층(33)과 제2 접합층(34) 사이에 설치되고, 각각 완충층(35)의 2개의 표면을 통해 제1 접합층(33) 및 제2 접합층(34)에 접착됨으로써, 과도 기판(20)의 이탈 제조 과정에서, 제2 접합층(34)이 IC칩(10)으로부터 순조롭게 이탈될 수 있도록 확보한다.
나아가, 완충층(35)은 유리 섬유, PVC 및 에폭시 수지 등과 같이, 열전도계수가 0.5보다 작은 저 열전도 재료인바, 그중 하나의 접합층에 영향 요소를 가할 경우, 다른 접합층에 영향 주는 것을 방지한다.
후속으로 본 발명에 의해 제공되는 유연성 소자의 과도 장치를 통해 IC칩(10)을 실장하기 편리하도록, 도7에 도시한 바와 같이, IC칩(10)의 과도 기판(20)에서 떨어진 일측의 표면, 즉 유연성 기판(40)에 접착될 예정인 제1 표면(14)에, 칩 부착 필름(16)이 더 설치되고, 칩 부착 필름(16)은 Die Attach Film(DAF) 필름일 수 있다. 당해 유연성 소자의 과도 장치가 표면 실장 가능한 소자를 형성할 수 있도록 하고, IC칩(10)을 표면 실장하는 난이도와 표면 실장 공정을 제어하는 난이도를 나아가 더 낮추고, 유연성 소자의 저원가 대량양산 상업화 제조를 구현하는 데 유리하다.
칩 부착 필름(16)의 점성은 접합층(30), 구체적으로 제1 접합층(33)의 점성보다 큰바, 과도 기판(20)을 제거하는 과정에 접합층(30)이 IC칩(10)으로부터 박리되지 않는 것을 방지하고, 동시에, IC칩(10)과 유연성 기판(40)의 부착이 더 안정적이게 하기도 한다.
과도 기판(20)의 IC칩(10)에서 떨어진 일측의 표면에, 즉 유연성 기판(40)에 접착될 예정인 제1 표면(14)에, 또한, 레이저 리소그라피 인쇄 등 공정을 통해 마이크로 이미지 구조(미도시)를 형성할 수도 있고, 당해 마이크로 이미지 구조는 십자형 또는 원형 등일 수 있는바, 후속 공정에서 유연성 소자를 실장할 때의 이미지 인식 정렬, 위치 교정 및 각도 오프셋 등의 조작을 편리하게 하고 소자 표면 실장 시의 실장 정밀도를 향상시킨다.
본 발명에 의해 제공되는 유연성 소자의 과도 장치는, IC칩(10)의 제2 표면(15)을 과도 기판(20)에 접착되는 것을 통해 과도 기판(20)에 접착된 후, 과도 기판(20)을 기재로, IC칩 기재(11)의 씨닝 처리를 직접 수행할 수 있는바, IC칩(10)을 박화 처리하기에 편리하고; 나아가, 당해 유연성 소자의 과도 장치는, 기존의 SMT기술에 호환된다. 또는 칩 패키징의 웨이퍼(wafer) 공급 방식을 수행하거나, 당해 과도 장치를 IC칩(10)의 실장 공정에 직접 응용할 수도 있는바, IC칩(10)의 실장 공정에서, IC칩(10)의 표면 실장 기기의 표면 실장 공정 과정의 제어 난이도에 대한 요구를 낮춤으로써 IC칩(10)의 실장를 편리하게 할 수 있다. 동시에, IC칩(10)에 패키징층(13)이 형성되기에, 과도 기판(20)은 접합층(30)을 통해 패키징층(13)에 접착되고, 한편으로, 패키징층(13)의 설치는, 당해 접합층(30)의 접합 및 박리가 IC칩 기재(11) 및 회로 기능층(12)에 손상을 주지 않도록 하고, 다른 한편으로, 과도 장치가 이동하는 과정에서, 패키징층(13)은 IC칩 기재(11) 및 회로 기능층(12)에 대해 보호를 이루고 응력을 완충하고 외계의 먼지, 정전기 등이 IC칩 기재(11) 및 회로 기능층(12)에 영향 주는 것을 방지할 수 있는바, IC칩(10)의 저장, 운송 및 후속 실장 공정의 난이도를 낮추고; 최종적으로, IC칩(10)의 실장 공정을 수행할 경우, IC칩 기재(11) 및 회로 기능층(12)이 패키징층(13)에 의해 보호되는바, 따라서 실장 공정에서 작업장 환경 및 기기 정밀도에 대한 요구를 낮출 수 있고; 더욱이 당해 유연성 소자의 과도 장치가 하나의 독립적인 제품으로 IC칩(10) 실장 업계로 진입하여 유통될 수 있도록 하는바, IC칩(10)의 하류 업체가 초박형 유연성 소자를 맞춤형으로 생산하는 데 유리하고 유연성 소자 업계의 발전에 유리하다.
도4a 내지 4g에 도시한 바와 같이, 본 발명은 유연성 소자의 과도 장치의 제조 방법을 더 제공하는바, 당해 방법은 하기와 같은 단계를 포함한다.
하나의 웨이퍼(16)를 제공하고, 웨이퍼(16)에 회로 기능층(12)을 형성하고(도4a 및 도4b에 도시한 바와 같음);
당해 웨이퍼(16) 및 회로 기능층(12)을 다이싱 스크라이빙하여 웨이퍼(16)에 복수의 IC칩 기재(11)을 형성하고, 각 IC칩 기재(11)에는 모두 대응되는 회로 기능층(12)이 형성되고(도4c에 도시한 바와 같음);
IC칩 기재(11) 및 회로 기능층(12)을 패키징하여 IC칩(10)으로 되게 하고, 패키징층(13)은 회로 기능층(12)이 있는 일측의 IC칩의 표면에, 및 IC칩(10)의 측면에 형성되고(도4d에 도시한 바와 같음);
IC칩(10)에는 기판에, 예를 들면 유연성 기판(40)에 표면 실장 처리될 예정인 제1 표면(14), 및 제1 표면(14)에 대응되는 제2 표면(15)이 형성되고, 하나의 과도 블랭크판(22)이 제공되는바, 접합층(30)을 통해 과도 블랭크판(22)을 IC칩(10)의 제2 표면(15)에 접착되고(도4e 및 4g에 도시한 바와 같음);
과도 블랭크판(22)을 다이싱 스크라이빙하여 복수의 독립적인 유연성 소자의 과도 장치로 분할한다.
부연하면, 본 실시예에서, 과도 블랭크판(22)은 다이싱을 거친 후에 낱개의 과도 기판(20)을 형성한다.
상술한 방법을 통해, 유연성 소자의 제조 방법을 대량양산의 상업화 제조 과정에 응용시킬 수 있고, 상술한 유연성 소자의 과도 장치의 제조가 완성된 후, 테이프 앤 릴(tape and reel) 포장 또는 트레이 포장이 가능하여, 저장과 운송에 편리하다.
나아가, 당해 방법에서, 웨이퍼(16)에 회로 기능층(12)을 제작할 경우, 회로 기능층(12)의 I/O포트의 PAD부위를 씨크닝 처리하고, PAD에 유연성 전극을 제작하여야 하고, 당해 유연성 전극은 Au, Ag 또는 C등의 나노재료이거나, 또는 Au, Ag 또는 C등의 나노재료와 폴리머에 의해 형성되는 점성을 가지는 혼합물일 수 있는바, 패키징층(13)을 제작할 경우 회로 기능층의 PAD를 패키징층(13) 내부로부터 인출할 수 있다.
나아가, 본 실시예에서, 도4c에 도시한 바와 같이, 실리콘 온 인슐레이터를 기재로 하는IC칩을 예로 들면, 웨이퍼(16) 및 회로 기능층(12)을 다이싱 스크라이빙할 경우, 순차적으로 회로 기능층(12), 상단층 실리콘층(111) 및 매립 산화물층(112)을 다이싱 스크라이빙하는바; IC칩 기재(11)가 벌크 실리콘이라면 웨이퍼(16) 및 회로 기능층(12)을 다이싱 스크라이빙할 경우, 순차적으로 회로 기능층(12) 및 실리콘층을 다이싱 스크라이빙한다는 것을 이해할 수 있다. 상술한 다이싱 스크라이빙하는 깊이는 20-150μm일 수 있다.
본 실시예에서, 식각, 기계 다이싱 또는 레이저 다이싱 등의 방식을 통해웨이퍼(16) 및 회로 기능층(12)을 다이싱할 수 있다.
패키징층(13)은 유기 폴리머로 또는 무기물로 또는 유기 폴리머와 무기물의 혼합물로 형성되거나, 또는 유기 폴리머층 및 무기물층이 교대로 배치되어 형성된다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS)등의 하나 또는 복수의 유연성 폴리머 재료를 포함하고. 그 두께는 200-10000nm일 수 있다.
무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물을 포함할 수 있고, 그 두께는 5-600nm로 제어될 수 있다.
접합층(30)에는 과도 블랭크판(22)에 접합되기 위한 제1 접합면(31)과 IC칩(10)에 접합되기 위한 제2 접합면(32)이 형성된다. IC칩(10)이 과도 블랭크판(22)에 실장된 후, 접합층(30) 및 과도 블랭크판(22)을 IC칩(10)으로부터 이탈시키기 위해, 본 방법에서, 제1 접합면(31)과 과도 블랭크판(22) 사이의 접합력은 제2 접합면(32)과 IC칩(10) 사이의 접합력보다 크거나, 또는 변성 영향 요소를 가하는 상황에서, 제1 접합면(31)과 과도 블랭크판(22) 사이의 접합력은 제2 접합면(32)과 IC칩(10) 사이의 접합력보다 크다.
본 실시예에서, 상술한 효과는 과도 블랭크판(22)에 접합층(30)이 접촉하는 일면의 접합 면적을 증대시키거나 및/또는 패키징층(13)에 접합층(30)이 접촉하는 일면의 접합 면적을 감소시킴으로써 구현할 수 있다. 도2에 도시한 바와 같이, 과도 블랭크판(22)에 접합층(30)이 접촉되는 면에는 복수의 요철 구조(21)가 형성되어 그 접합 면적을 증가시키고, 나아가 과도 블랭크판에 접합층(30) 사이의 접합력을 증가시킬 수 있다. 바람직하게, 요입 부위의 깊이는 1μm-15μm일 수 있고, 요입 부위의 깊이-폭 비율은 0.5-3일 수 있고, 요철 구조(21)가 톱니 모양의 요철 구조(21)일 경우, 톱니 파형의 상단의 각도는 30-150°이다.
다른 실시예에서, 도3에 도시한 바와 같이, 접합층(30)은 적어도 제1 접합층(33)과 제2 접합층(34)을 포함하고, 제1 접합층(33)은 과도 블랭크판(22)과 접촉하고, 제2 접합층(34)은 패키징층(13)고 접촉한다. 즉, 제1 접합면(31)은 제1 접합층(33)과 과도 블랭크판(22) 사이에 형성되고, 제2 접합면(32)은 제2 접합층(34)과 패키징층(13) 사이에 형성된다. 변성 영향 요소를 가함으로써 제1 접합층(33)의 점성을 증가시키거나 및/또는 제2 접합층(34)의 점성을 저감시킬 수 있다.
상술한 효과에 따르면, 제1 접합층(33)은 감온 접합제이고, 변성 온도를 가함으로써 제1 접합층(33)의 점성이 증가되고, 제1 접합층(33)은 자외선감응 접합제일 수도 있으며, 변성 자외선을 조사함으로써, 제1 접합층(33)의 점성이 증가된다. 제2 접합층(34)은 감온 접합제일 수 있고, 변성 온도를 가함으로써 제2 접합층(34)의 점성이 저감되고, 제2 접합층(34)은 자외선감응 접합제일 수도 있고, 변성 자외선을 조사함으로써, 제2 접합층(34)의 점성이 저감된다.
변성 영향 요소를 가함으로써 제2 접합층(34)의 점성이 저감되는 경우에 제1 접합층(33)은 영구 접합제일 수도 있는바, 여기서 영구 접합제는 제2 접합층(34)에 변성 영향 요소를 가할 경우, 점도가 변하지 않는 접합제로 이해 할 수 있다.
나아가, 당해 방법에서, 접합층(30)은 완충층(35)을 더 포함하고, 완충층(35)은 제1 접합층(33)과 제2 접합층(34) 사이에 설치되고, 2개의 표면을 통해 제1 접합층(33) 및 제2 접합층(34)에 각각 접착되어, 과도 블랭크판(22)의 이탈 제조 과정에서, 제2 접합층(34)이 IC칩(10)으로부터 순조롭게 이탈될 수 있도록 확보한다.
나아가, 완충층(35)은 유리 섬유, PVC 및 에폭시 수지 등과 같이, 열전도계수가 0.5보다 작은 저 열전도 재료로서, 하나의 접합층(30)에 영향 요소를 가할 경우, 다른 접합층(30)에 영향 주는 것을 방지한다.
당해 방법에서, 패키징층(13)을 형성하는 단계 이후, IC칩 기재(11)을 씨닝 처리하는 단계를 더 포함할 수 있다. 본 실시예에서, 기계 연마, 식각 등의 방법을 통해 IC칩 기재(11)을 씨닝 처리할 수 있다.
본 실시예에서, IC칩(10)이 수평칩 공정에 적용되는 IC칩(10)일 경우, 이때, IC칩(10)의 제2 표면(15)은 회로 기능층(12)이 있는 일측이고, 과도 블랭크판(22)이 접착되는 단계에서, 과도 블랭크판(22)은 직접적으로 IC칩(10)의 회로 기능층(12)이 있는 일측에 접착되고, IC칩 기재(11)에서 씨닝하고자 하는 일측은 직접 노출되는바, 즉 제1 표면이고, 이때 IC칩 기재(11)를 직접 씨닝 처리함으로써 IC칩 기재가 80μm보다 작게 씨닝되도록 할 수 있고, IC칩 기재(11)가 실리콘 온 인슐레이터일 경우, 실리콘 기재(113) 및 매립 산화물층(112)을 그냥 제거하고 상단층 실리콘(111)만 남겨 둘 수 있다. IC칩 기재(11)를 씨닝 처리할 경우, 과도 블랭크판(22)은 이때의 기재로 직접 사용할 수 있는바, 따라서, 당해 방법에 따라 실리콘 기재(113)을 씨닝할 경우, IC칩 기재(11)가 이전되는 횟수를 감소할 수 있고, IC칩(10)에 손상이 초래될 가능성을 감소할 수 있다. 동시에, IC칩(11)을 씨닝 처리할 경우, IC칩(10)의 회로 기능층(12)이 있는 일측, 및 IC칩(10)의 측면에 패키징층(13)을 형성하기 때문에, 당해 패키징층(13)이 IC칩 기재(11)에 대한 보호를 제공함으로써 씨닝 처리를 할 경우 IC칩 기재(11)에 손상이 초래될 가능성이 나아가 더 감소되고, 동시에, 씨닝 처리에서 기기 및 환경에 대한 요구도 낮아지고 원가가 낮아진다.
나아가, 씨닝 처리 후, 당해 방법은 IC칩(10)이 씨닝 처리되는 일측에서 패키징하여 패키징층(13)이 IC칩 기재(11) 및 회로 기능층(12)을 완전히 피복할 수 있도록 하는 단계를 더 포함한다.
IC칩(10)이 플립 칩 공정에 적용되는 IC칩(10)일 경우, 이때, IC칩(10)의 제1 표면(14)은 회로 기능층(12)이 있는 일측이고, 과도 블랭크판(22)은 IC칩 기재(11)의 회로 기능층(12)에서 떨어진 일측의 표면에 접착되고(도5에 도시한 바와 같음), 씨닝 처리를 수행하기 위해, 도6a 내지 6c에 도시한 바와 같이, 당해 방법은 패키징층(13)을 형성한 후, 어댑터 플레이트(23)를 제공하는 단계를 더 포함하고, 당해 어댑터 플레이트(23)는 어댑터 접합층(231)을 통해 플립 칩 공정에 적용되는 IC칩(10)의 제1 표면(14)에 접착되고, 즉, 어댑터 플레이트(23)를 IC칩(10)회로 기능층(12)이 있는 일측의 표면과 서로 접착하고, 다음, IC칩 기재(11)를 씨닝 처리하여 IC칩 기재(11)가 80μm보다 작게 씨닝되도록 하고, IC칩 기재(11)가 실리콘 온 인슐레이터일 경우, 실리콘 기재(113)와 매립 산화물층(112)을 그냥 제거하고 상단층 실리콘(111)만 남겨 둘 수 있다. 씨닝 처리된 후, 또한, 씨닝 처리된 일측을 패키징하여 패키징층(13)이 IC칩(10)의 각 표면에서 IC칩 기재(11) 및 회로 기능층(12)을 패키징하도록 하고, 다음, 접합층(30)을 통해 과도 블랭크판(22)을 IC칩(10)에서 이미 씨닝 처리된 일측의 표면에 접착하고, 최종적으로, 어댑터 플레이트(23) 및 어댑터 접합층(231)을 박리하고, 다시 다이싱을 거치면 유연성 소자의 과도 장치를 얻을 수 있다.
어댑터 플레이트(23) 및 어댑터 접합층(231)이 IC칩(10)으로부터 순조롭게 이탈되도록 하기 위해, 본 실시예에서, 어댑터 접합층(231)과 IC칩(10) 사이의 접합력은 접합층(30)과 IC칩(10) 사이의 접합력보다 작다.
나아가, 씨닝 처리 후, 당해 방법은, IC칩 기재(11)의 씨닝 처리를 거친 표면에 건식 식각 또는 건식 연마 등의 공정을 더 수행하여 당해 표면의 잔여 응력을 제거하는 단계를 더 포함할 수 있다
후속 IC칩(10)의 실장 제조 과정을 나아가 더 간소화시키고자, 본 실시예에서, 당해 방법은 IC칩(10)의 제1 표면(14)에 칩 부착 필름(16)을 형성하는 단계를 더 포함하고, 당해 칩 부착 필름(16)은 Die Attach Film(DAF) 필름일 수 있다. 칩 부착 필름(16)의 점성은 접합층(33), 구체적으로 제1 접합층(33)의 점도보다 큰바, 과도 기판(20)을 제거하는 과정에 IC칩(10)이 과도 기판(20)로부터 박리되지 않는 것을 방지하고, IC칩(10)과 유연성 기판(40)의 부착이 더 안정적이게 하기도 한다.
나아가, 당해 방법은 과도 블랭크판(22)에 마이크로 이미지 구조를 형성하는 단계를 더 포함하고, 당해 이미지 구조는 과도 블랭크판(22)의 IC칩(10)에서 떨어진 일측의 표면에 위치한다.
본 발명은 상술한 유연성 소자의 과도 장치에 기반하여 유연성 소자를 표면 실장하는 표면 실장 방법을 더 제공하는바, 도8a 내지 도8d에 도시된 당해 방법은 하기와 같은 단계를 포함한다.
하나의 유연성 기판(40), 및 상술한 유연성 소자의 과도 장치를 제공하고;
당해 과도 장치에서의 IC칩(10)을 유연성 기판(40)에 실장하고;
과도 기판(20) 및 접합층(30)을 IC칩(10)에서 제거한다.
상술한 표면 실장 방법에서, 본 발명에 의해 제공되는 유연성 소자의 과도 장치를 사용하였기에, IC칩 기재(11) 및 회로 기능층(12) 외부에 패키징층(13)이 형성되고, IC칩(10)의 제2 표면(15)에 과도 기판(20)이 접합되고, 패키징층(13)은 일정한 유연성을 제공할 수 있고 일정한 응력을 완화시킬 수 있고, 표면 실장할 경우, 과도 기판(20)을 픽업함으로써 IC칩 기재(11)의 이동을 완성시킬 수 있는바, 이는 기기의 정밀도 및 작업장 환경에 대한 요구를 낮출 수 있다.
나아가, 본 실시예에서, IC칩(10)을 표면 실장하기 편리하도록 하기 위해, IC칩(10)의 유연성 기판(40)에 실장될 예정인 일면 및/또는 유연성 기판(40)에 칩 부착 필름(16)이 설치되고, 당해 칩 부착 필름(16)은 Die Attach Film(DAF) 필름일 수 있다. 칩 부착 필름(16)의 점성은 제1 접합층(33)의 점도보다 큰바, 과도 기판(20)을 제거하는 과정에 IC칩(10)이 과도 기판(20)로부터 박리되지 않는 것을 방지하고, 동시에, IC칩(10)과 유연성 기판(40)의 부착이 더 안정적이게 하기도 한다.
나아가, 과도 기판(20)과 접합층(30)을 제거하는 제조 과정에서, 당해 방법은 과도 기판(20)의 접합층(30)에 온도 또는 자외선 등과 같은 영향 요소를 가하여 접합층(30)과 IC칩(10) 사이의 접합력을 감소시키는 단계 및/또는 접합층(30) 및 과도 기판(20) 사이의 접합력을 증가하는 단계를 더 포함하는바, 과도 기판(20) 및 접합층(30)을 IC칩(10)에서 제거하는 데 편리하다.
도9에 도시한 바와 같이, 본 발명의 제7 실시예에 의해 제공되는 유연성 소자의 과도 장치는 폴리머 기재 기반의 유연성 부품(50) 및 과도 기판(20)을 포함하고, 당해 과도 기판(20)과 폴리머 기재 기반의 유연성 부품(50)은 접합층(30)을 통해 접착된다.
본 발명에서, 폴리머 기재 기반의 유연성 부품(50)은 유연성 전자 소자에서의 커패시터, 저항, 센서 및 바이오MEMS(Micro-Electro-Mechanical System 미세전자기계시스템) 등의 폴리머를 기재로 하는 기능 부품일 수 있고. 폴리머 기재 기반의 유연성 부품(50)은 기재층(51), 기재층(51)에 위치한 소자 기능층(52) 및 패키징층(53)을 포함하고, 패키징층(53)은 적어도 소자 기능층(52)을 패키징한다.
패키징층(53)은 유기 폴리머로 또는 무기물로 형성되거나, 또는 유기 폴리머 및 무기물이 교대로 배치되어 형성된다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등의 재료 중의 하나 또는 복수의 유연성 폴리머 재료이다. 그 두께는 200-10000나노미터일 수 있다.
무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물 재료일 수 있고, 그 두께는 5-600나노미터로 각각 제어된다.
기재층(51)은 유기 폴리머로 형성되거나, 또는 유기 폴리머 및 무기물이 교대로 배치되어 형성된다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등의 재료 중의 하나 또는 복수의 유연성 폴리머 재료로 형성된다. 무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물로 형성될 수 있다.
상술한 구조에서, 패키징층(53)이 무기물층 및 유기 폴리머층이 교대로 배치되어 구성된 것일 경우, 무기물 패키징층(53)은 주로 기밀성 패키징을 수행하고 유기 폴리머 패키징층(53)은 주로 유연성 패키징 작용을 하며, 패키징층(53) 내부의 응력이 완충되는바, 무기물과 유기 폴리머의 교대 배치를 통해 양자가 상호 보완을 이루도록 하여 패키징층(53)의 신뢰성을 증가시킬 수 있다.
폴리머 기재 기반의 유연성 부품(50)에는 기판에, 예를 들면 유연성 기판(40)에 표면 실장 처리될 예정인 제1 표면(54), 및 제1 표면(54)에 대응되는 제2 표면(55)이 형성되고, 수평칩 공정에서, 즉, 폴리머 기재 기반의 유연성 부품(50)이 기판에 실장된 후, 소자 기능층(52)의 PAD가 기판에서 떨어진 일측을 향하는 실장 공정에서(도9, 도12a 내지 도12d에 도시한 바와 같음), 폴리머 기재 기반의 유연성 부품(50)이 기판에 실장될 경우, 폴리머 기재 기반의 유연성 부품(50)의 소자 기능층(52)은 기재층(51) 대비 기판에서 떨어진 일측을 향하는 것이고, 이때, 폴리머 기재 기반의 유연성 부품(50)에서 소자 기능층(52)이 있는 일측은 폴리머 기재 기반의 유연성 부품(50)의 제2 표면(55)이고, 기재층(51)이 있는 일측은 폴리머 기재 기반의 유연성 부품(50)의 제1 표면(54)이며, 플립 칩 공정에서(도13, 도15a 내지 도15c에 도시한 바와 같음), 즉, 폴리머 기재 기반의 유연성 부품(50)이 기판에 실장된 후, 소자 기능층(52)의 PAD가 기판을 향하여 실장되는 공정에서, 폴리머 기재 기반의 유연성 부품(50)이 기판에 실장될 경우, 폴리머 기재 기반의 유연성 부품(50)의 소자 기능층(52)은 기재층(51) 대비 기판에 근접되는 일측을 향하고, 이때, 폴리머 기재 기반의 유연성 부품(50)에서 소자 기능층(52)이 있는 일측은 폴리머 기재 기반의 유연성 부품(50)의 제1 표면(54)이고 기재층(51)이 있는 일측은 폴리머 기재 기반의 유연성 부품(50)의 제2 표면(55)이다.
과도 기판(20)은 접합층(30)을 통해 폴리머 기재 기반의 유연성 부품(50)의 제2 표면(55)에 접합되고, 즉, 폴리머 기재 기반의 유연성 부품(50)이 수평칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품(50)일 경우, 과도 기판(20)은 폴리머 기재 기반의 유연성 부품(50)에서의 소자 기능층(52)이 있는 일측에 접합되고(도9를 참조), 폴리머 기재 기반의 유연성 부품(50)이 플립 칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품(50)일 경우, 과도 기판(20)은 폴리머 기재 기반의 유연성 부품(50)에서의 기재층(51)이 있는 일측에 접합된다(도1을 참조3).
본 실시예에서, 과도 기판(20)은 강성 기판, 예를 들어 단결정 실리콘, 유리, 세라믹 기판, 또는 강성 폴리머 재료로 제조된 기판, 또는 복합 재료로 제조된 기판일 수 있고, 바람직하게, 기판의 두께는 100-500μm이다.
도16a 내지 도16d에 도시한 바와 같이, 본 발명에 의해 제공되는 과도 장치는 폴리머 기재 기반의 유연성 부품(50)을 유연성 기판(40)에 직접 실장할 수 있고, 다음, 과도 기판(20)을 박리하면 유연성 소자를 얻을 수 있다.
접합층(30)에는 과도 기판(20)에 접합되기 위한 제1 접합면(31) 및 폴리머 기재 기반의 유연성 부품(50)에 접합되기 위한 제2 접합면(32)이 형성된다. 폴리머 기재 기반의 유연성 부품(50)이 유연성 기판(40)에 실장된 후, 접합층(30) 및 과도 기판(20)을 폴리머 기재 기반의 유연성 부품(50)으로부터 이탈시키기 위해, 본 발명에서, 제1 접합면(31)과 과도 기판(20) 사이의 접합력은 제2 접합면(32)과 폴리머 기재 기반의 유연성 부품(50) 사이의 접합력보다 크거나, 또는 접합층(30)에 변성 영향 요소를 가하는 상황에서, 제1 접합면(31)과 과도 기판(20) 사이의 접합력은 제2 접합면(32)과 폴리머 기재 기반의 유연성 부품(50) 사이의 접합력보다 크다. 상술한 변성 영향 요소는 특정된 온도 및 특정 강도, 파장의 광선 등과 같이, 제1 접합면(31) 또는 제2 접합면(32)의 점성을 변화시킬 수 있는 영향 요소를 가리킨다.
본 발명의 제1 실시예에서, 상술한 효과는 과도 기판(20)의 접합층(30)에 접촉하는 일면의 접합 면적을 증대시키거나 및/또는 패키징층(53)의 접합층(30)에 접촉하는 일면의 접합 면적을 감소시킴으로써 구현할 수 있다. 도10에 도시한 바와 같이, 과도 기판(20)의 접합층(30)에 접촉하는 일면은 복수의 요철 구조(21)가 형성되어, 표면의 접합 면적을 증가시킬 수 있고, 나아가, 과도 기판(20)과 접합층(30) 사이의 접합력을 증가시킬 수 있다. 바람직하게, 요입 부위의 깊이는 1μm-15μm일 수 있고, 요입 부위의 깊이-폭 비율은 0.5-3일 수 있고, 요철 구조(21)가 톱니 모양의 요철 구조(21)일 경우, 톱니 파형의 상단의 각도는 30-150°이다.
다른 실시예에서, 도11에 도시한 바와 같이, 접합층(30)은 적어도 제1 접합층(33)과 제2 접합층(34)을 포함하고, 제1 접합층(33)은 과도 기판(20)에 접촉하고, 제2 접합층(34)은 폴리머 기재 기반의 유연성 부품(50)에 접촉하는바, 즉, 제1 접합면(31)은 제1 접합층(33)과 과도 기판(20) 사이에 형성되고, 제2 접합면(32)제2 접합층(34)과 폴리머 기재 기반의 유연성 부품(50) 사이에 형성된다. 변성 영향 요소를 가함으로써 제1 접합층(33)의 점성을 증가시키거나 및/또는 제2 접합층(34)의 점성을 저감시킬 수 있다.
상술한 효과에 따르면, 제1 접합층(33)은 감온 접합제로 형성된 제1 접합층(33)일 수 있고, 변성 온도를 가함으로써 제1 접합층(33)의 점성이 증가되고, 제1 접합층(33)은 자외선감응 접합제로 형성된 제1 접합층(33)일 수도 있고, 변성 자외선을 조사함으로써, 제1 접합층(33)의 점성이 증가된다. 제2 접합층(34)은 감온 접합제로 형성된 제2 접합층(34)일 수 있고, 변성 온도를 가함으로써 제2 접합층(34)의 점성이 저감되고, 제2 접합층(34)은 자외선감응 접합제일 수도 있고, 변성 자외선을 조사함으로써, 제2 접합층(34)의 점성이 저감된다.
특정한 영향 요소를 가하고, 제2 접합층(34)의 점성을 저감할 경우에 제1 접합층(33)은 영구 접합제일 수도 있는바, 여기서 영구 접합제는 제2 접합층(34)에 영향 요소를 가하는 경우, 점도가 변하지 않는 접합제로 이해할 수 있다.
도11에 도시한 바와 같이, 접합층(30)은 완충층(35)을 더 포함하고, 완충층(35)은 제1 접합층(33)과 제2 접합층(34) 사이에 설치되고, 2개의 표면을 통해 제1 접합층(33) 및 제2 접합층(34)에 각각 접착되어, 과도 기판(20)의 이탈 제조 과정에서, 제2 접합층(34)이 폴리머 기재 기반의 유연성 부품(50)으로부터 순조롭게 이탈할 수 있도록 확보한다.
나아가, 완충층(35)은 유리 섬유, PVC 및 에폭시 수지 등과 같이, 열전도계수가 0.5보다 작은 저 열전도 재료로서, 그중 하나의 접합층(30)에 영향 요소를 가할 경우, 다른 접합층(30)에 영향 주는 것을 방지한다.
후속으로 본 발명에 의해 제공되는 유연성 소자의 과도 장치를 통해 폴리머 기재 기반의 유연성 부품(50)을 실장하기 편리하도록 하기 위해, 도14에 도시한 바와 같이, 폴리머 기재 기반의 유연성 부품(50)의 과도 기판(20)에서 떨어진 일측의 표면, 즉 유연성 기판(40)에 접착될 예정인 제1 표면(54)에, 소자 접착 필름(57)이 더 설치되고, 소자 접착 필름(57)은 Die Attach Film(DAF) 필름일 수 있다. 당해 유연성 소자의 과도 장치가 표면 실장 가능한 소자를 형성할 수 있도록 하고, 폴리머 기재 기반의 유연성 부품(50)을 표면 실장하는 난이도와 표면 실장 공정을 제어하는 난이도를 나아가 더 낮추고, 유연성 소자의 저원가 양산 상업화 제조를 구현하는 데 유리하다
소자 접착 필름(57)의 점성은 접합층(30), 구체적으로 제1 접합층(33)의 점성보다 큰바, 과도 기판(20)을 박리하는 과정에 접합층(30)이 폴리머 기재 기반의 유연성 부품(50)으로부터 박리되지 않는 것을 방지하고, 동시에, 폴리머 기재 기반의 유연성 부품(50)과 유연성 기판(40)의 부착이 더 안정적이게 하기도 한다.
과도 기판(20)의 폴리머 기재 기반의 유연성 부품(50)에서 떨어진 일측의 표면에, 레이저 리소그라피 인쇄 등 공정을 통해 마이크로 이미지 구조(미도시)도 형성할 수 있고, 당해 마이크로 이미지 구조는 십자형 또는 원형 등일 수 있는바, 후속 공정에서 유연성 소자를 실장할 때의 이미지 인식 정렬, 위치 교정 및 각도 오프셋 등의 조작을 편리하게 하고 소자 표면 실장 시의 실장 정밀도를 향상시킨다.
본 발명은 유연성 소자의 과도 장치를 제공하는바, 폴리머 기재 기반의 유연성 부품(50)의 제2 표면(55)을 과도 기판(20)에 부착하는 것을 통해 폴리머 기재 기반의 유연성 부품(50)을 유연성 기판(40)에 고정할 경우, 과도 기판(20)을 픽업함으로써 과도 장치를 이동시킬 수 있고, 다음, 폴리머 기재 기반의 유연성 부품(50)을 표면 실장 공정을 통해 유연성 기판(40)에 고정하는바, 이는 기존의 SMT기술에 호환되거나, 또는 칩 패키징을 수행할 때의 wafer 공급 방식을 이용함으로써 폴리머 기재 기반의 유연성 부품(50)이 IC칩처럼 표면 실장 공정을 통해 유연성 기판(40)에 고정될 수 있도록 하고, IC칩과 동일한 기기를 사용하여 표면 실장 공정을 수행할 수 있다. 나아가, 과도 기판(20)의 설치로 인해, 또한 픽업 장치의 정밀도에 대한 요구를 감소시킬 수 있다. 나아가, 폴리머 기재 기반의 유연성 부품(50)의 소자 기능층(52)에 패키징층(53)을 증가시키므로, 한편으로, 당해 패키징층(53)의 설치는, 접합층(30)의 접합 및 박리가 소자 기능층(52)에 손상 주지 않도록 할 수 있고, 다른 한편으로, 과도 장치의 이동 및 실장 과정에서, 패키징층(53)은 폴리머 기재 기반의 유연성 부품(50)에 대해 보호를 이루고 응력을 완충하고 외계의 먼지, 정전기, 충격 등이 소자 기능층(52)에 손상 주는 것을 방지할 수 있는바, 폴리머 기재 기반의 유연성 부품(50)의 저장, 운송 및 후속 실장 공정의 난이도를 낮추고, 나아가, 폴리머 기재 기반의 유연성 부품(50)의 실장 공정을 수행할 때, 소자 기능층(52)이 패키징층(53)에 의해 보호되므로 실장 공정에서 작업장 환경 및 기기 정밀도에 대한 요구를 낮출 수 있고; 당해 유연성 소자의 과도 장치가 하나의 독립적인 제품으로 유연성 전자 소자 업계로 진입하여 유통될 수 있도록 하고, 동시에, 동일 규격 파라미터의 제품을 대규모 생산하는 데도 유리하고 전자 장치 업계의 하류 업체가 초박형 유연성 소자를 맞춤형으로 생산하는 데 유리하고 유연성 소자 업계의 발전에 유리하다.
도12a 내지4d, 및 도15a 내지 도15c에 도시한 바와 같이, 본 발명은 유연성 소자의 과도 장치의 제조 방법을 더 제공하는바, 당해 방법은 하기와 같은 단계를 포함한다.
하나의 기재 블랭크판(511)을 제공하고, 기재 블랭크판(511)에 복수의 소자 기능층(52)을 형성하고(도12a에 도시한 바와 같음);
소자 기능층(52)을 패키징하여 폴리머 기재 기반의 유연성 소자 블랭크체(56)를 형성하고(도12b에 도시한 바와 같음);
폴리머 기재 기반의 유연성 부품의 블랭크체(56)에는 기판에 표면 실장 처리될 예정인 제1 표면(54), 및 제1 표면(54)에 대응되는 제2 표면(55)이 형성되고, 하나의 과도 블랭크판(22)을 제공하고, 접합층(30)을 통해 과도 블랭크판(22)을 폴리머 기재 기반의 유연성 부품(50)의 제2 표면(55)에 접착하고(도12c에 도시한 바와 같음);
폴리머 기재 기반의 유연성 부품의 블랭크체(56)를 다이싱 스크라이빙하여 복수의 독립적인 유연성 소자의 과도 장치로 나뉘어지게 한다(도12d에 도시한 바와 같음).
상술한 방법을 통해, 유연성 소자의 과도 장치의 제조 방법이 대량의 상업화 제조 과정에 응용되도록 할 수 있고, 상술한 유연성 소자의 과도 장치의 제조가 완성된 후, 테이프 앤 릴 포장 또는 트레이 포장할 수 있는바, 하나의 독립적인 제품을 형성하여 저장하고 운송하기 편리하다.
나아가, 당해 방법에서, 소자 기능층(52)을 제작할 때, 소자 기능층(52)의 PAD부위를 씨크닝 처리하는 단계, 및 소자 기능층(52)의 PAD부위에 유연성 전극을 제작하는 단계를 더 포함하고, 당해 유연성 전극은 Au, Ag 또는 C등의 나노재료, 또는 Au, Ag 또는 C등의 나노재료와 폴리머에 의해 형성되는 점성을 구비하는 혼합물일 수 있는바, 소자 기능층(52)을 패키징할 때, 소자 기능층(52)의 PAD를 패키징층(53) 내부로부터 인출할 수 있다.
나아가, 본 실시예에서, 패키징층(53)은 유기 폴리머로 또는 무기물로 형성되거나, 또는 유기 폴리머 및 무기물이 교대로 배치되어 형성될 수 있다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등의 하나 또는 복수의 유연성 폴리머 재료로 형성된다. 그 두께는 200-10000nm일 수 있다.
무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물로 형성될 수 있고, 그 두께는 5-600nm로 각각 제어된다.
본 실시예에서, 과도 블랭크판(22)은 강성 기판, 예를 들어 단결정 실리콘, 유리, 세라믹 기판, 또는 강성 폴리머 재료로 제조된 기판, 또는 복합 재료로 제조된 기판일 수 있고, 바람직하게, 과도 블랭크판(22)의 두께는 100-500μm일 수 있다. 다이싱 스크라이빙을 거쳐, 과도 블랭크판(22)은 복수의 독립적인 과도 기판(20)을 형성한다.
본 발명에 의해 제공되는 유연성 소자의 과도 장치의 제조 방법에서, 접합층(30)에는 과도 블랭크판(22)에 접합되기 위한 제1 접합면(31) 및 폴리머 기재 기반의 유연성 부품(50)에 접합되기 위한 제2 접합면(32)이 형성된다. 폴리머 기재 기반의 유연성 부품(50)이 유연성 기판(40)에 실장된 후, 접합층(30) 및 과도 기판(20)을 폴리머 기재 기반의 유연성 부품(50)으로부터 이탈시키기 위해, 본 발명에서, 제1 접합면(31)과 과도 블랭크판(22) 사이의 접합력은 제2 접합면(32)과 폴리머 기재 기반의 유연성 부품(50) 사이의 접합력보다 크거나, 또는 접합층(30)에 변성 영향 요소를 가하는 상황에서, 제1 접합면(31)과 과도 블랭크판(22) 사이의 접합력은 제2 접합면(32)과 폴리머 기재 기반의 유연성 부품(50) 사이의 접합력보다 크다.
본 발명의 제1 실시예에서, 상술한 효과는 과도 블랭크판(22)의 접합층(30)에 접촉하는 일면의 접합 면적을 증대시키거나 및/또는 패키징층(53)의 접합층(30)에 접촉하는 일면의 접합 면적을 감소시킴으로써 구현할 수 있다. 도10에 도시한 바와 같이, 과도 블랭크판(22)에 접합층(30)이 접촉되는 면에는 복수의 요철 구조(21)가 형성되어 그 접합 면적을 증가시키고, 나아가 과도 블랭크판(22)에 접합층(30) 사이의 접합력을 증가시킬 수 있다. 바람직하게, 요입 부위의 깊이는 1μm-15μm일 수 있고, 요입 부위의 깊이-폭 비율은 0.5-3일 수 있고, 요철 구조(21)가 톱니 모양의 요철 구조(21)일 경우, 톱니 파형의 상단의 각도는 30-150°이다.
다른 실시예에서, 도11에 도시한 바와 같이, 접합층(30)은 적어도 제1 접합층(33)과 제2 접합층(34)을 포함하고, 제1 접합층(33)은 과도 블랭크판(22)에 접촉하고, 제2 접합층(34)은 폴리머 기재 기반의 유연성 부품(50)에 접촉하는바, 즉, 제1 접합면(31)은 제1 접합층(33)과 과도 블랭크판 사이에 형성되고, 제2 접합면(32)은 제2 접합층(34)과 폴리머 기재 기반의 유연성 부품(50) 사이에 형성된다. 변성 영향 요소를 가함으로써 제1 접합층(33)의 점성을 증가시키거나 및/또는 제2 접합층(34)의 점성을 저감시킬 수 있다.
상술한 효과에 따르면, 제1 접합층(33)은 감온 접합제로 형성된 제1 접합층(33)일 수 있고, 변성 온도를 가함으로써 제1 접합층(33)의 점성이 증가되고, 제1 접합층(33)은 자외선감응 접합제로 형성된 제1 접합층(33)일 수도 있고, 변성 자외선을 조사함으로써, 제1 접합층(33)의 점성이 증가된다. 제2 접합층(34)은 감온 접합제로 형성된 제2 접합층(34)일 수 있고, 변성 온도를 가함으로써 제2 접합층(34)의 점성이 저감되고, 제2 접합층(34)은 자외선감응 접합제일 수도 있고, 변성 자외선을 조사함으로써, 제2 접합층(34)의 점성이 저감된다.
특정한 영향 요소를 가하고, 제2 접합층(34)의 점성이 저감되는 경우에 제1 접합층(33)은 영구 접합제일 수도 있는바, 여기서 영구 접합제는 제2 접합층(34)에 영향 요소를 가하는 경우, 점도가 변하지 않는 접합제로 이해할 수 있다.
도11에 도시한 바와 같이, 접합층(30)은 완충층(35)을 더 포함하고, 완충층(35)은 제1 접합층(33)과 제2 접합층(34) 사이에 설치되고, 2개의 표면을 통해 제1 접합층(33) 및 제2 접합층(34)에 각각 접착되어, 과도 기판(20)의 이탈 제조 과정에서, 제2 접합층(34)이 폴리머 기재 기반의 유연성 부품(50)으로부터 순조롭게 이탈할 수 있도록 확보한다.
나아가, 완충층(35)은 유리 섬유, PVC 및 에폭시 수지 등과 같이, 열전도계수가 0.5보다 작은 저 열전도 재료로서, 그중 하나의 접합층(30)에 영향 요소를 가할 경우, 다른 접합층(30)에 영향 주는 것을 방지한다.
본 발명의 실시예에서, 기재 블랭크판(511)은 유기 폴리머로 형성되거나, 또는 유기 폴리머 및 무기물이 교대로 배치되어 형성된다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등의 재료 중의 하나 또는 복수의 유연성 폴리머 재료이다. 무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물일 수 있다.
후속으로 본 발명에 의해 제공되는 유연성 소자의 과도 장치를 통해 폴리머 기재 기반의 유연성 부품(50)을 실장하기 편리하도록 하기 위해, 도14에 도시한 바와 같이, 당해 방법은 폴리머 기재 기반의 유연성 부품(50)의 과도 블랭크판(22)에서 떨어진 일측의 표면, 즉 유연성 기판(40)에 접착될 예정인 제1 표면(54)에, 소자 접착 필름(57)을 형성하는 단계를 더 포함하고, 소자 접착 필름(57)은 Die Attach Film(DAF) 필름일 수 있다. 당해 유연성 소자의 과도 장치가 표면 실장 가능한 소자를 형성할 수 있도록 하고, 폴리머 기재 기반의 유연성 부품(50)을 표면 실장하는 난이도와 표면 실장 공정을 제어하는 난이도를 나아가 더 낮추고, 유연성 소자의 저원가 양산 상업화 제조를 구현하는 데 유리하다
소자 접착 필름(57)의 점성은 접합층(30), 구체적으로 제1 접합층(33)의 점성보다 큰바, 과도 기판(20)을 제거하는 과정에 접합층(30)이 폴리머 기재 기반의 유연성 부품(50)으로부터 박리되지 않는 것을 방지하고, 동시에, 폴리머 기재 기반의 유연성 부품(50)과 유연성 기판(40)의 부착이 더 안정적이게 하기도 한다.
나아가, 당해 방법은, 과도 블랭크판(22)의 폴리머 기재 기반의 유연성 부품(50)에서 떨어진 일측의 표면에, 레이저 리소그라피 인쇄 등 공정을 통해 마이크로 이미지 구조(미도시)를 형성하는 단계를 더 포함하고, 당해 마이크로 이미지 구조는 십자형 또는 원형 등일 수 있는바, 후속 공정에서 유연성 소자를 실장할 때의 이미지 인식 정렬, 위치 교정 및 각도 오프셋 등의 조작을 편리하게 하고 소자 표면 실장 시의 실장 정밀도를 향상시킨다.
본 발명은 상술한 유연성 소자의 과도 장치에 기반하여 유연성 소자를 표면 실장하는 표면 실장 방법을 더 제공하는바, 도16a 내지 도16d에 도시한 바와 같이 당해 방법은 하기와 같은 단계를 포함한다.
하나의 유연성 기판(40) 및 상술한 유연성 소자의 과도 장치를 제공하고;
당해 과도 장치에서의 폴리머 기재 기반의 유연성 부품(50)을 유연성 기판(40)에 실장하고;
과도 기판(20) 및 접합층(30)을 폴리머 기재 기반의 유연성 부품(50)에서 제거한다.
상술한 표면 실장 방법에서, 본 발명에 의해 제공되는 유연성 소자의 과도 장치를 사용하였으므로, 패키징층(53) 및 기재층(51)은 폴리머 기재 기반의 유연성 부품(50)을 공동으로 패키징하고, 폴리머 기재 기반의 유연성 부품(50)의 제2 표면(55)에 접합층(30)을 통해 과도 기판(20)이 고정되고, 당해 구조에서, 패키징층(53) 및 기재층(51)은 일정한 유연성을 제공할 수 있고, 폴리머 기재 기반의 유연성 부품(50)의 응력을 완화시킬 수 있고; 표면 실장할 경우, 과도 기판(20)을 픽업함으로써 폴리머 기재 기반의 유연성 부품(50)의 이동을 완성할 수 있는바, 이는 기기의 정밀도 및 작업장 환경에 대한 요구를 낮출 수 있다.
나아가, 본 실시예에서, 폴리머 기재 기반의 유연성 부품(50)을 표면 실장하기 편리하도록 하기 위해, 폴리머 기재 기반의 유연성 부품(50)에서 유연성 기판(40)에 실장될 예정인 일면 및/또는 유연성 기판(40)에 소자 접착 필름(57)이 형성되고, 당해 소자 접착 필름(57)은 Die Attach Film(DAF) 필름일 수 있다. 소자 접착 필름(57)의 점성은 접합층(30), 구체적으로 제1 접합층(33)의 점도보다 큰바, 과도 기판(20)을 박리하는 과정에서, 폴리머 기재 기반의 유연성 부품(50)이 과도 기판(20)로부터 박리되지 않는 것을 방지하고, 동시에 폴리머 기재 기반의 유연성 부품(50)과 유연성 기판(40)의 결합을 더 안정적이게 한다.
나아가, 과도 기판(20) 및 접합층(30)을 제거하는 제조 과정에서, 당해 방법은, 온도 및/또는 자외선 등의 요소와 같이, 접합층(30)에 변성 영향 요소를 가하여 접합층(30)과 폴리머 기재 기반의 유연성 부품(50) 사이의 접합력을 감소시키거나 및/또는 접합층(30) 및 과도 기판(20) 사이의 접합력을 증대시켜 과도 기판(20)을 폴리머 기재 기반의 유연성 부품(50)으로부터 박리하기 편리하도록 하는 단계를 더 포함한다.
본 발명은 유연성 소자의 제작 방법을 더 제공하는바, 당해 유연성 소자의 제작 방법은 IC칩 및 폴리머 기재 기반의 유연성 부품의 표면 실장 제조 과정에 동시에 사용될 수 있고, 표면 실장 제조 과정의 기기 정밀도와 작업장 환경에 대한 요구를 낮추는바, 동일 규격 파라미터 소자를 대량 제조하기 편리하며, 유연성 전자 제품 산업의 발전에 유리하다.
본 특허에서, 출원인은 Si, SiC, GaAs 등의 반도체 재료를 기재로 하는 집적 회로를 IC칩으로 하고, 유연성 폴리머를 기재로 하는 커패시터, 저항, 센서 및 바이오MEMS 등의 기능 부품을 폴리머 기재 기반의 유연성 부품으로 한다.
도17에 도시한 바와 같이, 본 발명에 의해 제공되는 유연성 소자의 제작 방법은 하기와 같은 단계를 포함한다.
기능 부품 본체(61)(예를 들어, 실리콘계 IC칩, 폴리머를 기재로 하는 커패시터, 저항, 센서, 바이오MEMS 등)를 제공하고;
기능 부품 본체(61) 외부에 패키징층(62)을 형성하여 기능 부품(60)을 형성하고;
기능 부품(60)에는 유연성 기판(40)에 표면 실장 처리될 예정인 제1 표면(64), 및 제1 표면(64)에 대응되는 제2 표면(65)이 형성되고;
과도 기판(20)을 제공하고, 과도 기판(20)을 접합층(30)을 통해 기능 부품(60)의 제2 표면(65)이 있는 일측에 접합함으로써 과도 장치(70)를 형성하고;
유연성 기판(40)을 제공하고, 과도 장치(70)를 이동시키고, 기능 부품(60)이 제1 표면(64)이 있는 일측에서 유연성 기판(40)에 연결되도록 하고;
과도 기판(20) 및 접합층(30)을 박리하면 기능 부품(60)의 실장을 완성할 수 있다.
부연하면, 상술한 기능 부품(60)의 제1 표면(64) 및 제2 표면(65)은 유연성 기판(40)에 표면 실장될 때의 서로 다른 공정에 따라 결정되는바, 수평칩 공정에서, 즉, 실장 공정에서, 기능 부품(60)의 PAD가 유연성 기판(40)을 등지어 떨어져 있는 경우, 기능 부품(60)의 PAD가 있는 일측은 기능 부품(60)의 제2 표면(65)(도17에 도시한 바와 같음)이고, 이때, 과도 기판(20)은 기능 부품(60)의 PAD가 있는 일측에 설치되고; 플립 칩 공정에서, 즉, 실장 공정에서, 기능 부품(60)의 PAD가 유연성 기판(40)을 향할 경우, 기능 부품(60)의 PAD가 있는 일측은 기능 부품(60)의 제1 표면(64)이고, 이때, 과도 기판(20)은 기능 부품(60)의 PAD에서 떨어진 일측에 설치된다.
본 실시예에서, 기능 부품(60) 외부에 패키징층(62)을 형성하고 과도 기판(20)이 기능 부품(60)의 제2 표면(65)이 있는 일측에 연결되도록 하여 기능 부품(60)을 이동 및 실장하기 위한 과도 장치(70)를 형성하므로, 표면 실장 제조 과정에서, 당해 과도 장치(70)를 이동시키는 것을 통해, 기능 부품(60)을 이동시키는 목적을 달성할 수 있는바, 이는 공정 파라미터 제어의 요구를 낮추며, 동시에, 기능 부품(60) 외부에 패키징층(62)이 형성되므로, 패키징층(62)은 기능 부품(60)에 대해 응력 완충 및 보호를 수행하게 되는바, 이는 실장 과정에서의 기기의 정밀도, 및 작업장 환경에 대한 요구를 낮출 수 있고; 나아가, 전통적인 Si, SiC, GaAs를 기재로 하는 IC칩이든지 또는 폴리머 기재 기반의 유연성 부품이든지 모두 당해 과도 장치(70)를 사용하여 후속의 표면 실장 작업을 수행할 수 있는바, 이는 IC칩의 표면 실장 및 폴리머 기재 기반의 유연성 부품의 제작이 모두 동일한 기기를 사용하고 동일한 공정을 사용하여 수행할 수 있도록 하고 양자가 기존의 SMT기술에 공통으로 호환될 수 있도록 하며, 동시에 기기 및 작업장 환경의 요구를 낮추는바, 유연성 전자 제품 산업의 발전에 유리하다.
패키징층(62)은 유기 폴리머로 또는 무기물로 형성되거나, 또는 유기 폴리머 및 무기물이 교대로 배치되어 형성된다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등의 재료 중의 하나 또는 복수의 유연성 폴리머 재료이다. 그 두께는 200-10000nm일 수 있다.
무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물 재료일 수 있고, 그 두께는 5-600nm로 각각 제어된다.
본 실시예에서, 과도 기판(20)은 강성 기판, 예를 들어 단결정 실리콘, 유리, 세라믹 기판, 또는 강성 폴리머 재료로 제조된 기판, 또는 복합 재료로 제조된 기판일 수 있고, 바람직하게, 과도 기판(20)의 두께는 100-500μm이다.
나아가, 본 실시예에서, 과도 기판(20) 및 접합층(30)이 순조롭게 기능 부품(60)으로부터 박리되도록 하기 위해, 접합층(30)에는 과도 기판(20)에 접합되기 위한 제1 접합면(31), 및 기능 부품(60)에 접합되기 위한 제2 접합면(32)이 형성되고, 제1 접합면(31)과 과도 기판(20) 사이의 접합력은 제2 접합면(32)과 기능 부품(60) 사이의 접합력보다 크거나, 또는 접합층(30)에 변성 영향 요소를 가하는 상황에서, 제1 접합면(31)과 과도 기판(20) 사이의 접합력이 제2 접합면(32)과 기능 부품(60) 사이의 접합력보다 크다. 상술한 변성 영향 요소는 특정된 온도 및 특정 강도, 파장의 광선 등과 같이, 제1 접합면(31) 또는 제2 접합면(32)의 점성을 변화시킬 수 있는 영향 요소를 가리킨다.
본 발명의 제1 실시예에서, 상술한 효과는 과도 기판(20)의 접합층(30)에 접촉하는 일면의 접합 면적을 증대시키거나 및/또는 기능 부품(60)의 접합층(30)에 접촉하는 일면의 접합 면적을 감소시킴으로써 구현할 수 있다. 도18에 도시한 바와 같이, 과도 기판(20)의 접합층(30)에 접촉하는 일면에는 복수의 접합 면적을 증대하는 요철 구조(22)가 형성되어 그 접합 면적을 증가시키고, 나아가 과도 기판(20)과 접합층(30) 사이의 접합력을 증가시킬 수 있다. 바람직하게, 요입 부위의 깊이는 1μm-15μm일 수 있고, 요입 부위의 깊이-폭 비율은 0.5-3일 수 있고, 접합 면적을 증대하는 요철 구조(22)가, 톱니 모양의, 접합 면적을 증대하는 요철 구조(22)일 경우, 톱니 파형의 상단의 각도는 30-150°이다.
다른 실시예에서, 도19에 도시한 바와 같이, 접합층(30)은 적어도 제1 접합층(33)과 제2 접합층(34)을 포함하고, 제1 접합층(33)은 과도 기판(20)에 접촉하고, 제2 접합층(34)은 기능 부품(60)에 접촉하며, 즉, 제1 접합면(31)은 제1 접합층(33)과 과도 기판(20) 사이에 형성되고, 제2 접합면(32)은 제2 접합층(34)과 기능 부품(60) 사이에 형성된다. 변성 영향 요소를 가함으로써 제1 접합층(33)의 점성을 증가시키거나 및/또는 제2 접합층(34)의 점성을 저감시킬 수 있다.
상술한 효과에 따르면, 제1 접합층(33)은 감온 접합제로 형성된 제1 접합층(33)일 수 있고, 변성 온도를 가함으로써 제1 접합층(33)의 점성이 증가되고, 제1 접합층(33)은 자외선감응 접합제로 형성된 제1 접합층(33)일 수도 있고, 변성 자외선을 조사함으로써, 제1 접합층(33)의 점성이 증가된다. 제2 접합층(34)은 감온 접합제로 형성된 제2 접합층(34)일 수 있고, 변성 온도를 가함으로써 제2 접합층(34)의 점성이 저감되고, 제2 접합층(34)은 자외선감응 접합제일 수도 있고, 변성 자외선을 조사함으로써, 제2 접합층(34)의 점성이 저감된다.
변성 영향 요소를 가함으로써 제2 접합층(34)의 점성이 저감되는 경우에 제1 접합층(33)은 영구 접합제일 수도 있는바, 여기서 영구 접합제는 제2 접합층(34)에 영향 요소를 가하는 경우, 점도가 변하지 않는 접합제로 이해할 수 있다.
도19에 도시한 바와 같이, 당해 방법은 제1 접합층(33)과 제2 접합층(34) 사이에 완충층(35)을 설치하는 단계를 더 포함하고, 완충층(35)은 2개의 표면을 통해 제1 접합층(33) 및 제2 접합층(34)에 각각 접착되어, 과도 기판(20)의 이탈 제조 과정에서, 제2 접합층(34)이 순조롭게 기능 부품(60)으로부터 이탈될 수 있도록 확보한다.
나아가, 완충층(35)은 유리 섬유, PVC 및 에폭시 수지 등과 같이, 열전도계수가 0.5보다 작은 저 열전도 재료인바, 그중 하나의 접합층에 영향 요소를 가할 경우, 다른 접합층에 영향 주는 것을 방지한다.
나아가, 상술한 접합층(30)에 의하면, 과도 기판(20) 및 접합층(30)을 제거하는 제조 과정에서, 당해 방법은 과도 기판(20) 위의 접합층(30)에 대해 온도 또는 자외선 등의 영향 요소와 같은, 변성 영향 요소를 가하여 접합층(30)과 기능 부품(60) 사이의 접합력을 감소시키거나 및/또는 접합층(30) 및 과도 기판(20) 사이의 접합력을 증가시키는 단계를 더 포함하는바, 과도 기판(20) 및 접합층(30)을 기능 부품(60)에서 제거하는 데 편리하다.
나아가, 기능 부품(60)을 유연성 기판(40)에 연결하는 단계에서, 기능 부품(60)의 과도 기판(20)에서 떨어진 일측의 표면에, 및/또는 유연성 기판(40)의 표면에 소자 접착 필름(63)을 형성하는 단계를 더 포함한다(도20은 기능 부품(60)에 소자 접착 필름(63)을 증가시키는 상황을 도시함). 본 실시예에서, 소자 접착 필름(63)의 점성은 접합층(30), 구체적으로 제1 접합층(33)의 점성보다 큰바, 과도 기판(20)을 박리하는 과정에 접합층(30)이 기능 부품(60)으로부터 박리되지 않는 것을 방지하고, 동시에, 기능 부품(60)과 유연성 기판(40)의 부착이 더 안정적이게 하기도 한다.
나아가, 과도 장치(70)의 제조를 대규모 생산에 적응시키기 위해, 과도 장치(70)를 제조할 경우, 도21a 내지 도21d에 도시한 바와 같이, 당해 방법은
하나의 기재(68)을 제공하고, 기재(68)에 복수의 독립적인 기능 부품 본체(61)를 형성하는 단계;
기재(68)에서의 복수의 기능 부품 본체(61)를 패키징하여 복수의 기능 부품(60)을 형성하는 단계;
하나의 과도 블랭크판(22)을 제공하는바, 접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)의 제2 표면(65)에 접합하는 단계;
기재(68) 및 과도 블랭크판(22)을 다이싱 스크라이빙하여 복수의 독립적인 과도 장치(70)를 형성하는 단계;를 더 포함한다.
상술한 방법에 의하면, 제조된 과도 장치(70)를 테이프 앤 릴 포장 또는 트레이 포장이 가능하도록 함으로써 후속의 표면 실장 제조 과정에서 SMT공정에 호환되기 또는 칩 패키징 시의 wafer 공급 방식에 호환되기 편리하도록 한다.
나아가, 과도 블랭크판(22)의 기능 부품(60)에서 떨어진 일측의 표면에, 레이저 리소그라피 인쇄 등 공정을 통해 마이크로 이미지 구조(미도시)를 형성하는 단계를 더 포함하고, 당해 마이크로 이미지 구조는 십자형 또는 원형 등일 수 있는바, 후속 공정에서 유연성 소자를 실장할 때의 이미지 인식 정렬, 위치 교정 및 각도 오프셋 등의 조작을 편리하게 하고 소자 표면 실장 시의 실장 정밀도를 향상시킨다.
본 발명에서, 기능 부품(60)은, 예를 들면 유연성 폴리머를 기재로 하는 저항, 커패시터, 센서, 바이오MEMS 등과 같이, 유연성 폴리머를 기재로 하는 폴리머 기재 기반의 유연성 부품을 포함할 수 있고; Si, SiC, GaAs 등을 기재로 하는 IC칩을 더 포함할 수 있다.
기능 부품(60)이 폴리머 기재 기반의 유연성 부품이고, 당해 폴리머 기재 기반의 유연성 부품이 수평칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품일 경우, 도21a 내지 도21d를 계속하여 참조하면, 폴리머 기재 기반의 유연성 부품을 제작하는 방법은 하기와 같은 단계를 포함한다.
하나의 기재(68)을 제공하고;
기재(68)에 커패시터, 저항, 센서, 바이오MEMS 등의 기능 부품 본체(61)를 형성하고;
기능 부품 본체(61)에 패키징층(62)을 형성하고;
접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)의 기재(68)에서 떨어진 일측에 접합하고;
기재(68) 및 과도 블랭크판(22)을 다이싱 스크라이빙하여 복수의 수평칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품(50)을 형성한다.
나아가, 당해 방법에서, 기능 부품(60)을 제작할 때, 기능 부품(60)의 PAD부위를 씨크닝 처리하고 기능 부품(60)의 PAD부위에 유연성 전극을 제작하여 기능 부품(60)의 PAD를 패키징층(62) 내부로부터 인출하는 단계를 더 포함한다.
나아가, 본 실시예에서, 기능 부품(60)이 유연성을 구비하도록 하기 위해, 당해 기재(68)는 유기 폴리머로, 또는 유기 폴리머와 무기물이 교대로 배치되어 형성될 수도 있다.
유기 폴리머는 아크릴레이트 화합물, 수산기와 아미노기를 포함하는 올리고머, 폴리이미드, 폴리에틸렌 프탈레이트, 폴리카보네이트, 폴리에스테르(PET) 및 폴리디메틸실록산(PDMS) 등의 재료 중의 하나 또는 복수의 유연성 폴리머 재료로 형성된다. 무기물은 실리콘, 알루미늄, 마그네슘, 아연, 주석, 니켈 및 티타늄 중의 하나 또는 복수의 재료의 산화물, 질화물 및/또는 탄화물로 형성될 수 있다.
기능 부품(60)이 폴리머 기재 기반의 유연성 부품이고, 당해 폴리머 기재 기반의 유연성 부품이 플립 칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품일 경우, 6a 및 6b에 도시한 바와 같이, 폴리머 기재 기반의 유연성 부품을 제작하는 방법은 하기와 같은 단계를 포함한다.
하나의 기재(68)을 제공하고;
기재(68)에 커패시터, 저항, 센서, 바이오MEMS 등의 기능 부품 본체(61)를 형성하고;
기능 부품 본체(61)에 패키징층(62)을 형성하고;
접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)에서의 기재(68)가 있는 일측에 접합하고;
기재(68) 및 과도 블랭크판(22)을 다이싱 스크라이빙하여 복수의 수평칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품(50)을 형성한다.
즉, 바로 위의 실시예와 비교하면, 본 실시예는, 과도 블랭크판(22)이 기능 부품(60)에 접착되는 위치가 다른 것을 제외하고는, 기타의 구조가 같은 단계를 사용하여 제조될 수 있다.
기능 부품(60)이 Si, SiC, GaAs 등을 기재(68)로 하는IC칩이고, 당해 IC칩이 수평칩 공정에 적용될 경우, 도23a 내지 도23h에 도시한 바와 같이, 과도 장치(70)를 제작할 때 하기와 같은 단계를 포함한다.
단결정 실리콘 웨이퍼 또는 실리콘 온 인슐레이터와 같은, 하나의 웨이퍼(69)를 제공하고;
웨이퍼(69)에 형성 회로 기능층(66)을 형성하고;
당해 웨이퍼(69)와 회로 기능층(66)을 다이싱 스크라이빙하여 웨이퍼에 복수의 독립적인 기능 부품 본체(61)를 형성하고;
패키징층(62)을 제작하여 기능 부품 본체(61)를 패키징하여 복수의 기능 부품(60)을 형성하고;
접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)에서의 회로 기능층(66)이 있는 일측에 부착하고;
과도 블랭크판(22)을 다이싱하여 복수의 수평칩 공정에 적용되는 IC칩의 과도 장치(70)를 형성한다.
나아가, 웨이퍼(69)에 회로 기능층(66)을 제작할 경우, 또한, 기능 부품 본체(61)의 PAD부위를 씨크닝 처리하고 기능 부품(60)의 PAD에 유연성 전극을 제작하여야 하고, 당해 유연성 전극은 Au, Ag 또는 C등의 나노재료, 또는 Au, Ag 또는 C등의 나노재료와 폴리머에 의해 형성되는 점성을 구비하는 혼합물일 수 있는바, 웨이퍼(69)의 PAD를 패키징층(62) 내부로부터 인출할 수 있다.
본 실시예에서, 식각, 기계 다이싱 또는 레이저 다이싱 등의 방식을 통해 웨이퍼(69) 및 회로 기능층(66)을 다이싱하여 복수의 독립적인 기능 부품(60)을 형성할 수 있다.
당해 방법에서, 접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)에서의 회로 기능층(66)이 있는 일측에 부착하는 단계 이후, 기능 부품(60)을 등지어 떨어져 있는 웨이퍼의 일측을 씨닝 처리하여 기능 부품(60)의 두께를 감소시키는 단계를 더 포함할 수 있다. 본 실시예에서, 기계 연마, 식각 등의 방법을 통해 웨이퍼를 씨닝 처리하여 기능 부품 본체(61)의 두께가 80μm보다 작게 할 수 있다.
나아가, 도23e 및 7f에 도시한 바와 같이, 실리콘 온 인슐레이터를 기재로 하는 IC칩을 예로 들면, 웨이퍼(69)를 다이싱 스크라이빙할 경우, 상단층 실리콘 및 매립 산화물층만 다이싱할 수 있고, 씨닝 처리할 경우, 실리콘 기재 및 매립 산화물층을 완전히 제거하여 기능 부품(60)의 두께를 최대한으로 감소할 수 있다.
나아가, 씨닝 처리 후, 당해 방법은 IC칩 본체의 씨닝 처리를 거친 표면에 대해 다시 건식 식각 또는 건식 연마 등의 공정을 수행하여 당해 표면의 잔여 응력을 제거하는 단계를 더 포함할 수 있다.
나아가, 씨닝 처리 후, 당해 방법은 기능 부품(60)의 씨닝 처리된 일측을 패키징하여 패키징층(62)이 기능 부품(60)을 완전히 피복할 수 있도록 하는 단계를 더 포함한다.
기능 부품(60)이 Si, SiC, GaAs 등을 기재로 하는 IC칩이고, 당해 IC칩이 플립 칩 공정에 적용될 경우, 과도 장치(70)를 제작할 때 하기와 같은 단계를 포함한다.
단결정 실리콘 웨이퍼 또는 실리콘 온 인슐레이터와 같은, 하나의 웨이퍼(69)를 제공하고;
웨이퍼(69)에 회로 기능층(66)을 형성하고,
당해 웨이퍼(69) 및 회로 기능층(66)을 다이싱 스크라이빙하여 웨이퍼(69)에 복수의 독립적인 기능 부품 본체(61)를 형성하고;
패키징층(62)을 제작하여 기능 부품 본체(61)를 패키징하여 웨이퍼(69)에 복수의 기능 부품(60)을 형성하고;
접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)의 회로 기능층(66)에서 떨어진 일측의 표면에 부착하고;
과도 블랭크판(22) 및 웨이퍼를 다이싱하여 복수의 수평칩 공정에 적용되는 IC칩의 과도 장치(70)를 형성한다.
즉, 바로 위의 실시예와 비교하면, 본 실시예는, 과도 블랭크판(22)의 접착 위치가 다른 것을 제외하고는, 기타의 구조가 같은 단계를 사용하여 제조될 수 있다.
다른 실시예에서, 플립 칩 공정에 적용되는 IC칩을 씨닝 처리하려면, 당해 방법은 패키징층(62)을 제작하여 기능 부품(60)을 패키징하는 단계 이후,
하나의 어댑터 플레이트(23)를 제공하고, 어댑터 접합층(231)을 통해 어댑터 플레이트(23)를 기능 부품(60)에서의 회로 기능층(66)이 있는 일측에 접착하는 단계;
웨이퍼(15)의 기능 부품(60)을 등지어 떨어져 있는 일측을 씨닝 처리하는 단계;
접합층(30)을 통해 과도 블랭크판(22)을 기능 부품(60)의 회로 기능층(66)에서 떨어진 일측의 표면에 접착하는 단계;
어댑터 플레이트(23)를 기능 부품(60)으로부터 박리하는 단계;를 더 포함한다.
즉, 어댑터 플레이트(23)의 설치를 통해, 어댑터 플레이트(23)를 기판으로 하여 웨이퍼(69)의 기능 부품(60)을 등지어 떨어져 있는 일측을 씨닝 처리하고, 다음, 다시 과도 블랭크판(22)을 기능 부품(60)의 회로 기능층(66)에서 떨어진 일측에 접착한다.
본 실시예에서, 어댑터 플레이트(23) 및 어댑터 접합층(231)이 순조롭게 기능 부품(60)으로부터 이탈되도록 하기 위해, 본 실시예에서, 어댑터 접합층(231)과 기능 부품(60) 사이의 접합력은 접합층(30)과 기능 부품(60) 사이의 접합력보다 작다.
본 실시예에서, 같은 기기 및 같은 공정을 사용하여 각 기능 부품(60)을 유연성 기판(40)에 실장할 수 있고, 각종 기능 소자를 유연성 기판(40)에 실장한 후, 당해 방법은 각 기능 부품(60) 사이에 연결 라인을 설치하고, 기능 부품(60), 연결 라인 및 유연성 기판(40) 외부에 외부 패키징층(62)을 설치하는 단계를 더 포함할 수 있다. 연결 라인 및 외부 패키징층(62)의 배치는, 종래 기술에 의거할 수 있는바, 여기서 중복된 설명은 생략하기로 한다.
이상 설명한 바는, 본 출원의 바람직한 실시예일 뿐, 본 출원을 어떠한 형식으로도 제한하지 않으며, 비록 본 출원은 위와 같이 바람직한 실시예로 개시되었지만, 이는 본 출원을 한정하려는 것이 아니며, 임의의 본 전공을 숙지한 기술자는, 본 출원의 기술 방안을 벗어나지 않는 범위 내에서, 상술한 제시된 기술 내용을 이용하여 일정한 변경 또는 문식을 할 수 있고 이는 등가 변화된 등가 실시예인바, 본 출원의 기술 방안의 내용을 벗어나지 않은 한, 본 출원의 기술 실체를 의거로 한 상기의 실시예에 대한 임의의 간단한 수정, 등가 변화와 문식은 전부 여전히 본 출원의 기술 방안의 범위 내에 속한다.
본 발명에 의해 제공되는 유연성 소자의 과도 장치는, 기능 부품의 제2 표면을 과도 기판에 접착시키는바, 이로써 당해 유연성 소자의 과도 장치는, 기존의 SMT기술에 호환된다. 또는 칩 패키징의 wafer 공급 방식을 수행하거나, 또는 당해 과도 장치를 기능 부품의 실장 공정에 직접 응용할 수도 있는바, 기능 부품의 실장 공정에서, 기능 부품의 표면 실장 기기의 표면 실장 공정 과정의 제어 난이도에 대한 요구를 낮춤으로써 기능 부품의 실장을 편리하게 할 수 있다. 동시에, 기능 부품에 패키징층이 형성되기에, 과도 기판은 접합층을 통해 패키징층에 접착되고, 한편으로, 패키징층의 설치는 당해 접합층의 접합 및 박리가 기능 부품에 손상을 주지 않도록 하고, 다른 한편으로, 과도 장치가 이동하는 과정에서, 패키징층은 기능 부품에 대해 보호를 이루고 응력을 완충하고 외계의 먼지, 정전기 등이 기능 부품에 영향 주는 것을 방지할 수 있는바, 기능 부품의 저장, 운송 및 후속 실장 공정의 난이도를 낮추고, 최종적으로, 기능 부품의 실장 공정을 수행할 경우, 기능 부품이 패키징층에 의해 보호되는바, 따라서 실장 공정에서 작업장 환경 및 기기 정밀도에 대한 요구를 낮출수 있고, 더욱이 당해 유연성 소자의 과도 장치가 하나의 독립적인 제품으로 기능 부품 실장 업계로 진입하여 유통될 수 있도록 하는바, 기능 부품의 하류 업체가 초박형 유연성 소자를 맞춤형으로 생산하는 데 유리하고, 유연성 소자 업계의 발전에 유리하다.
10: IC 칩 11: IC 칩 기재
12: 회로 기능층 13: 패키징층
14: 제1 표면 15: 제2 표면
20: 과도 기판 30: 접합층

Claims (51)

  1. 유연성 소자의 과도 장치에 있어서,
    기능 부품 및 과도 기판을 포함하고, 상기 기능 부품에는 기판에 표면 실장 처리될 예정인 제1 표면， 및 상기 제1 표면에 대향되는 제2 표면이 형성되고, 상기 과도 기판은 접합층을 통해 상기 기능 부품의 제2 표면에 접합되고,
    상기 접합층은 제1 접합층과 제2 접합층을 포함하고, 상기 제1 접합층은 상기 과도 기판에 접촉하고, 상기 제2 접합층은 상기 기능 부품에 접촉하고,
    상기 접합층은 완충층을 더 포함하고, 상기 완충층은 상기 제1 접합층과 상기 제2 접합층 사이에 설치되고, 각각 상기 완충층의 2개의 표면을 통해 상기 제1 접합층 및 상기 제2 접합층에 접착되고,
    상기 완충층은 열전도계수가 0.5보다 작은 저 열전도 재료로 제조된 완충층인 것을 특징으로 하는 유연성 소자의 과도 장치.
  2. 제1항에 있어서,
    상기 기능 부품은 기능 부품 본체 및 패키징층을 포함하고, 상기 기능 부품 본체는 기재 및 기재에서 일측에 형성되는 기능층을 포함하고 상기 패키징층은 적어도 상기 기능층의 표면에 설치되는,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  3. 제2항에 있어서,
    상기 기능 부품이 수평칩 공정에 적용될 경우, 상기 과도 기판은 상기 기능층이 있는 일측의 제2 표면에서 상기 접합층을 통해 기능 부품에 접합되거나;
    또는,
    상기 기능 부품이 플립 칩 공정에 적용될 경우, 상기 과도 기판은 상기 기능층에서 떨어진 일측의 제2 표면에서 상기 접합층을 통해 상기 기능 부품에 접합되는,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  4. 제2항에 있어서,
    상기 기능 부품이 IC칩일 경우, 상기 기능 부품 본체는 IC칩 기재 및 상기 IC칩 기재에 형성되는 회로 기능층을 포함하고, 상기 패키징층은 적어도 상기 회로 기능층의 표면, 및 상기 IC칩의 측면에서 상기 IC칩 기재 및 상기 회로 기능층을 패키징하고,
    상기 IC칩은 수평칩 공정에 적용되는 IC칩이고, 상기 과도 기판은 상기 회로 기능층이 있는 일측에서 상기 접합층을 통해 상기 IC칩에 접합되거나; 또는, 상기 IC칩은 플립 칩 공정에 적용되는 IC칩이고, 상기 과도 기판은 상기 회로 기능층에서 떨어진 일측에서 상기 접합층을 통해 상기 IC칩에 접합되는,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  5. 제2항에 있어서,
    상기 기능 부품이 폴리머 기재 기반의 유연성 부품일 경우, 상기 기능 부품은 기재층 및 소자 기능층을 포함하고, 상기 소자 기능층은 상기 기재층에 설치되고 상기 패키징층은 상기 소자 기능층을 패키징하고,
    상기 폴리머 기재 기반의 유연성 부품은 수평칩 공정에 적용되는 폴리머 기재의 유연성 부품이고, 상기 과도 기판은 상기 접합층을 통해 상기 소자 기능층이 있는 일측에서 상기 폴리머 기재 기반의 유연성 부품에 접착되거나, 또는,
    상기 폴리머 기재 기반의 유연성 부품은 플립 칩 공정에 적용되는 폴리머 기재 기반의 유연성 부품이고, 상기 과도 기판은 상기 접합층을 통해 상기 기재층이 있는 일측에서 상기 폴리머 기재 기반의 유연성 부품에 접착되는,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  6. 제1항에 있어서,
    상기 접합층에는 상기 과도 기판에 접합하는 제1 접합면, 및 상기 기능 부품에 접합되기 위한 제2 접합면이 형성되고, 상기 제1 접합면과 상기 과도 기판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 큰,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  7. 제6항에 있어서,
    상기 과도 기판에는 복수의 부착 면적을 증대하기 위한 요철 구조가 형성되고, 상기 요철 구조는 상기 과도 기판의 상기 접합층에 접촉하는 일측의 표면에 위치하는,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  8. 제6항에 있어서,
    상기 제1 접합면은 상기 제1 접합층과 상기 과도 기판 사이에 형성되고, 상기 제2 접합면은 상기 제2 접합층과 상기 기능 부품 사이에 형성되는,
    것을 특징으로 하는 유연성 소자의 과도 장치.
  9. 제8항에 있어서,
    상기 접합층에 변성 영향 요소가 가해진 상황에서, 상기 제1 접합층의 점성이 증가되거나 및/또는 제2 접합층의 점성이 저감되어 상기 제1 접합층의 점성이 상기 제2 접합층의 점성보다 커지도록 하는 것을 특징으로 하는 유연성 소자의 과도 장치.
  10. 제1항 내지 제9항 중 어느 한 항의 유연성 소자의 과도 장치의 제조 방법에 있어서,
    하나의 기능 부품 본체를 제공하는 단계;
    상기 기능 부품 본체 외부에 패키징층을 형성하여 기능 부품을 형성하는 단계;
    상기 기능 부품에 유연성 기판에 표면 실장 처리될 예정인 제1 표면， 및 상기 제1 표면에 대향되는 제2 표면을 형성하는 단계;
    하나의 과도 기판을 제공하고, 상기 과도 기판을 접합층을 통해 상기 기능 부품의 제2 표면이 있는 일측에 접합하는 단계;를 포함하는,
    것을 특징으로 하는 유연성 소자의 과도 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 기능 부품이 IC칩일 경우, 당해 방법은
    하나의 웨이퍼를 제공하고, 상기 웨이퍼에 회로 기능층을 형성하는 단계;
    상기 웨이퍼를 다이싱 스크라이빙하여 IC칩 기재 및 IC칩 기재 위의 회로 기능층을 포함하는 복수의 기능 부품 본체를 형성하는 단계;
    상기 기능 부품 본체를 패키징하여 IC칩으로 되게 하고, 상기 IC칩에는 기판에 표면 실장 처리될 예정인 제1 표면, 및 상기 제1 표면에 대향되는 제2 표면을 형성하는 단계;
    하나의 과도 블랭크판을 제공하고, 접합층을 통해 상기 과도 블랭크판을 상기 IC칩의 제2 표면에 접착되는 단계;
    상기 과도 블랭크판을 다이싱 스크라이빙하는 단계;를 포함하고,
    상기 기능 부품이 폴리머 기재 기반의 유연성 부품일 경우, 당해 방법은
    하나의 기재 블랭크판을 제공하고, 상기 기재 블랭크판에 복수의 소자 기능층을 형성하는 단계;
    상기 소자 기능층을 패키징하여 폴리머 기재 기반의 유연성 부품의 블랭크체를 형성하는 단계;
    상기 폴리머 기재 기반의 유연성 부품의 블랭크체에는 기판에 표면 실장 처리될 예정인 상기 제1 표면, 및 상기 제1 표면에 대응되는 상기 제2 표면이 형성되고, 하나의 과도 블랭크판을 제공하고, 접합층을 통해 상기 과도 블랭크판을 상기 폴리머 기재 기반의 유연성 부품의 제2 표면에 접착되는 단계;
    상기 폴리머 기재 기반의 유연성 부품의 블랭크체를 다이싱 스크라이빙하여 폴리머 기재 기반의 유연성 부품을 형성하는 단계;를 포함하는,
    것을 특징으로 하는 유연성 소자의 과도 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 접합층에는 상기 과도 블랭크판에 접합하는 제1 접합면, 및 상기 폴리머 기재 기반의 유연성 부품에 접합되기 위한 제2 접합면이 형성되고, 상기 제1 접합면과 상기 과도 블랭크판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 큰,
    것을 특징으로 하는 유연성 소자의 과도 장치의 제조 방법.
  13. 유연성 소자의 제작 방법에 있어서,
    당해 방법은,
    제1항 내지 제9항 중 어느 한 항의 유연성 소자의 과도 장치를 제공하는 단계;
    유연성 기판을 제공하고, 상기 과도 장치를 이동시키고, 상기 기능 부품이 상기 제1 표면이 있는 일측에서 상기 유연성 기판에 연결되도록 하는 단계;
    상기 유연성 소자의 과도 장치에서의 기능 부품의 제1 표면을 상기 유연성 기판에 실장한 후에 상기 과도 기판 및 상기 접합층을 박리하는 단계;를 포함하는,
    것을 특징으로 하는 유연성 소자의 제작 방법.
  14. 제13항에 있어서,
    상기 접합층에는 상기 과도 기판에 접합하는 제1 접합면, 및 상기 기능 부품에 접합되기 위한 제2 접합면이 형성되고, 상기 제1 접합면과 상기 과도 기판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 큰,
    것을 특징으로 하는 유연성 소자의 제작 방법.
  15. 제14항에 있어서,
    상기 접합층에 변성 영향 요소가 가해진 상황에서, 상기 제1 접합면과 상기 과도 기판 사이의 접합력은 상기 제2 접합면과 상기 기능 부품 사이의 접합력보다 크고,
    상기 접합층은 제1 접합층과 제2 접합층을 포함하고, 상기 제1 접합층은 상기 과도 기판에 접촉하고, 상기 제2 접합층은 상기 기능 부품에 접촉하고, 상기 제1 접합면은 상기 제1 접합층과 상기 과도 기판 사이에 형성되고, 상기 제2 접합면은 상기 제2 접합층과 상기 기능 부품 사이에 형성되고, 상기 과도 기판 및 상기 접합층을 제거하는 제조 과정에서, 상기 접합층에 변성 영향 요소를 가하고, 상기 제1 접합층의 점성이 증가되거나 및/또는 제2 접합층의 점성이 저감되어 상기 제1 접합층의 점성이 상기 제2 접합층의 점성보다 커지도록 하고,
    상기 제1 접합층이 감온 접합제로 형성된 제1 접합층이고, 온도를 가함으로써 상기 제1 접합층의 점성이 증가되거나 및/또는 상기 제2 접합층이 감온 접합제로 형성된 제2 접합층이고, 온도의 가함으로써 상기 제2 접합층의 점성이 저감되고,
    상기 제1 접합층이 자외선감응 접합제로 형성된 제1 접합층이고, 자외선을 조사함으로써 상기 제1 접합층의 점성이 증가되거나 및/또는 상기 제2 접합층이 자외선감응 접합제로 형성된 제2 접합층이고, 자외선을 조사함으로써 상기 제2 접합층의 점성이 저감되고,
    변성 영향 요소를 가함으로써 상기 제2 접합층의 접합제의 점성이 저감되고, 상기 제1 접합층의 접합제는 영구 접합제인,
    것을 특징으로 하는 유연성 소자의 제작 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
KR1020207034623A 2018-05-31 2019-01-26 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법 KR102503622B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
CN201810549408.2 2018-05-31
CN201810550646.5A CN110556345B (zh) 2018-05-31 2018-05-31 柔性器件的制作方法
CN201810550634.2 2018-05-31
CN201810550646.5 2018-05-31
CN201810550634.2A CN110556400B (zh) 2018-05-31 2018-05-31 柔性器件的过渡装置、制备方法及柔性器件贴片的方法
CN201810549408.2A CN110556399B (zh) 2018-05-31 2018-05-31 柔性器件的过渡装置、制备方法及柔性器件贴片的方法
PCT/CN2019/073281 WO2019227955A1 (zh) 2018-05-31 2019-01-26 柔性器件的过渡装置、制备方法及柔性器件的制作方法

Publications (2)

Publication Number Publication Date
KR20210006410A KR20210006410A (ko) 2021-01-18
KR102503622B1 true KR102503622B1 (ko) 2023-02-24

Family

ID=68697809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207034623A KR102503622B1 (ko) 2018-05-31 2019-01-26 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법

Country Status (4)

Country Link
US (1) US11335572B2 (ko)
EP (1) EP3806157A4 (ko)
KR (1) KR102503622B1 (ko)
WO (1) WO2019227955A1 (ko)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312933A (ja) * 1991-03-29 1992-11-04 Mitsubishi Electric Corp 半導体装置
JP3447619B2 (ja) * 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
JP5022552B2 (ja) * 2002-09-26 2012-09-12 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US20080014532A1 (en) * 2006-07-14 2008-01-17 3M Innovative Properties Company Laminate body, and method for manufacturing thin substrate using the laminate body
DE202009018064U1 (de) * 2008-01-24 2010-12-02 Brewer Science, Inc. Gegenstände beim reversiblen Anbringen eines Vorrichtungswafers an einem Trägersubstrat
US8092628B2 (en) * 2008-10-31 2012-01-10 Brewer Science Inc. Cyclic olefin compositions for temporary wafer bonding
KR101030990B1 (ko) * 2008-12-31 2011-04-22 삼성에스디아이 주식회사 반도체 패키지 및 이를 구비하는 플라즈마 디스플레이 장치
DE112009004598B4 (de) * 2009-03-26 2023-02-23 Vacuumschmelze Gmbh & Co. Kg Verfahren zum stoffschlüssigen fügen von paketlamellen zu einem weichmagnetischen blechpaket
US8409963B2 (en) * 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
GB2481187B (en) * 2010-06-04 2014-10-29 Plastic Logic Ltd Processing substrates
US9054063B2 (en) * 2013-04-05 2015-06-09 Infineon Technologies Ag High power single-die semiconductor package
WO2015095836A2 (en) * 2013-12-19 2015-06-25 The Regents Of The University Of California Highly scalable fabrication techniques and packaging devices for electronic circuits
EP3271951B1 (en) * 2015-05-21 2019-03-20 Goertek Inc. Transferring method, manufacturing method of micro-led
CN105118844A (zh) * 2015-07-01 2015-12-02 深圳市华星光电技术有限公司 一种柔性显示面板的制备方法及柔性显示面板
TWI783910B (zh) * 2016-01-15 2022-11-21 荷蘭商庫力克及索發荷蘭公司 放置超小或超薄之離散組件
CN106129084A (zh) * 2016-07-08 2016-11-16 信利半导体有限公司 一种柔性基板、柔性电子器件及其制造方法
US9887119B1 (en) * 2016-09-30 2018-02-06 International Business Machines Corporation Multi-chip package assembly

Also Published As

Publication number Publication date
EP3806157A4 (en) 2022-07-06
US11335572B2 (en) 2022-05-17
KR20210006410A (ko) 2021-01-18
US20210013054A1 (en) 2021-01-14
WO2019227955A1 (zh) 2019-12-05
EP3806157A1 (en) 2021-04-14

Similar Documents

Publication Publication Date Title
US6285064B1 (en) Chip scale packaging technique for optical image sensing integrated circuits
US20230138119A1 (en) Method for fabricating strain sensing film, strain sensing film, and pressure sensor
CN106601629B (zh) 保护片服贴于芯片感应面的芯片封装构造
US9153528B2 (en) Chip package and method for forming the same
CN107546194B (zh) 用于具有玻璃顶盖的混合式光学封装的结构和方法
KR102240810B1 (ko) 쉬운 조립을 위한 초소형 또는 초박형 개별 컴포넌트의 구성
US9527727B2 (en) Packages for semiconductor devices and methods for assembling same
US20070164386A1 (en) Semiconductor device and fabrication method thereof
US7700458B2 (en) Integrated circuit package system employing wafer level chip scale packaging
KR102503622B1 (ko) 유연성 소자의 과도 장치, 제조 방법 및 유연성 소자의 제작 방법
TW201312711A (zh) 塑封預模內空封裝之結構改良
US20070057410A1 (en) Method of fabricating wafer chips
CN110556399B (zh) 柔性器件的过渡装置、制备方法及柔性器件贴片的方法
CN110556345A (zh) 柔性器件的制作方法
US7470565B2 (en) Method of wafer level packaging and cutting
US11764117B2 (en) Hermetically sealed optically transparent wafer-level packages and methods for making the same
US10224260B2 (en) Semiconductor package with air gap
TWI566343B (zh) 保護片服貼於晶片感應面之晶片封裝構造
TWI324829B (en) Optical semiconductor package and method for manufacturing the same
US20160137488A1 (en) Method and apparatus of making mems packages
JP2009260260A (ja) 半導体装置およびその製造方法
CN110556400B (zh) 柔性器件的过渡装置、制备方法及柔性器件贴片的方法
JP4089961B2 (ja) 加速度センサ
CN104362117B (zh) 基底键合装置和键合方法
US11390519B2 (en) Method for manufacturing a MEMS sensor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant