KR102501143B1 - Manufacturing method of the display device - Google Patents

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Abstract

본 발명은 저소비전력을 구현할 수 있는 표시 장치에 관한 것으로서, 본 발명은 액티브 영역에 다결정 반도체층을 가지는 제1 박막트랜지스터와; 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되므로 저소비전력을 구현할 수 있으며, 벤딩 영역에 배치되는 적어도 어느 하나의 개구부와 깊이가 액티브 영역에 배치되는 다수의 컨택홀 중 어느 하나는 동일하므로, 개구부와 컨택홀을 동일 공정으로 형성할 수 있어 공정을 단순화할 수 있으며, 고전위 공급 라인과 저전위 공급 라인이 무기 절연 재질의 보호막을 사이에 두고 중첩되므로 고전위 공급 라인과 저전위 공급 라인의 쇼트 불량을 방지할 수 있다. The present invention relates to a display device capable of realizing low power consumption, and the present invention relates to a first thin film transistor having a polycrystalline semiconductor layer in an active region; Since the second thin film transistor having an oxide semiconductor layer is disposed, low power consumption can be realized, and since at least one opening disposed in the bending region has the same depth as any one of the plurality of contact holes disposed in the active region, the opening and The process can be simplified as the contact hole can be formed in the same process, and since the high potential supply line and the low potential supply line are overlapped with an inorganic insulating material in between, short circuit defects between the high potential supply line and the low potential supply line can be prevented. can prevent

Description

표시 장치의 제조방법{MANUFACTURING METHOD OF THE DISPLAY DEVICE}Manufacturing method of display device {MANUFACTURING METHOD OF THE DISPLAY DEVICE}

본 발명은 표시 장치의 제조방법에 관한 것으로, 특히 저소비전력을 구현할 수 있는 표시 장치의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a display device, and more particularly, to a method for manufacturing a display device capable of realizing low power consumption.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다.BACKGROUND OF THE INVENTION [0002] Video display devices, which implement various information on a screen, are a core technology in the information and communication era, and are developing toward a thinner, lighter, portable and high-performance direction. Accordingly, a flat panel display device capable of reducing the weight and volume, which are disadvantages of a cathode ray tube (CRT), is in the spotlight.

이러한 평판표시장치로는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device:ED) 등이 있다.These flat panel displays include liquid crystal display devices (LCDs), plasma display panels (PDPs), organic light emitting display devices (OLEDs), and electrophoretic displays (electrophoretic displays). Display Device: ED), etc.

이러한 평판 표시 장치는 개인용 전자기기의 개발이 활발해짐에 따라, 휴대성 및/또는 착용성이 우수한 제품으로 개발이 되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현할 수 있는 표시장치가 필요하다. 그러나, 현재까지 개발된 표시 장치에 관련된 기술로는 저소비전력을 구현하는 데 어려움이 있다.Such a flat panel display device is being developed as a product with excellent portability and/or wearability as personal electronic devices are actively developed. As such, a display device capable of realizing low power consumption is required in order to be applied to a portable or wearable device. However, it is difficult to implement low power consumption with the technologies related to display devices developed to date.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 저소비전력을 구현할 수 있는 표시 장치의 제조방법을 제공하는 것이다.The present invention is to solve the above problems, and the present invention provides a manufacturing method of a display device capable of realizing low power consumption.

상기 목적을 달성하기 위하여, 본 발명은 액티브 영역에 다결정 반도체층을 가지는 제1 박막트랜지스터와; 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되므로 저소비전력을 구현할 수 있으며, 벤딩 영역에 배치되는 적어도 어느 하나의 개구부와 깊이가 액티브 영역에 배치되는 다수의 컨택홀 중 어느 하나는 동일하므로, 개구부와 컨택홀을 동일 공정으로 형성할 수 있어 공정을 단순화할 수 있으며, 고전위 공급 라인과 저전위 공급 라인이 무기 절연 재질의 보호막을 사이에 두고 중첩되므로 고전위 공급 라인과 저전위 공급 라인의 쇼트 불량을 방지할 수 있다.In order to achieve the above object, the present invention includes a first thin film transistor having a polycrystalline semiconductor layer in an active region; Since the second thin film transistor having an oxide semiconductor layer is disposed, low power consumption can be realized, and since at least one opening disposed in the bending region has the same depth as any one of the plurality of contact holes disposed in the active region, the opening and The process can be simplified as the contact hole can be formed in the same process, and since the high potential supply line and the low potential supply line are overlapped with an inorganic insulating material in between, short circuit defects between the high potential supply line and the low potential supply line can be prevented. can prevent

본 발명에서는 산화물 반도체층을 가지는 제2 박막트랜지스터를 각 서브화소의 구동 트랜지스터에 적용하고, 다결정 반도체층을 가지는 제1 박막트랜지스터를 각 서브 화소의 스위칭 소자로 적용함으로써 소비전력을 감소시킬 수 있다. 또한, 본 발명에서는 벤딩 영역에 배치되는 개구부를 액티브 영역에 배치되는 다수의 컨택홀과 동일 마스크 공정으로 형성되므로 개구부와 컨택홀이 동일 깊이로 형성된다. 이에 따라, 본 발명은 구조 및 제조 공정을 단순화할 수 있으므로 생산성을 향상시킬 수 있다. 뿐만 아니라, 본 발명에서는 고전위 공급 라인과 저전위 공급 라인 사이에는 무기 절연 재질의 보호막과, 유기 절연 재질의 제1 평탄화층이 배치된다. 이에 따라, 본 발명은 제1 평탄화층에 핀홀이 발생되더라도 보호막에 의해 고전위 공급 라인과 저전위 공급 라인이 쇼트되는 것을 방지할 수 있다.In the present invention, power consumption can be reduced by applying the second thin film transistor having an oxide semiconductor layer to the driving transistor of each sub-pixel and applying the first thin film transistor having a polycrystalline semiconductor layer as a switching element of each sub-pixel. Further, in the present invention, since the opening disposed in the bending area is formed through the same mask process as the plurality of contact holes disposed in the active area, the opening and the contact hole are formed to have the same depth. Accordingly, the present invention can simplify the structure and manufacturing process, thereby improving productivity. In addition, in the present invention, a passivation layer made of an inorganic insulating material and a first planarization layer made of an organic insulating material are disposed between the high-potential supply line and the low-potential supply line. Accordingly, the present invention can prevent the high potential supply line and the low potential supply line from being shorted by the passivation layer even if a pinhole is generated in the first planarization layer.

도 1은 본 발명에 따른 표시 장치를 나타내는 블럭도이다.
도 2는 도 1에서 선"I-I'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 3a 및 도 3b는 도 1에 도시된 액티브 영역에 배치되는 서브 화소들을 나타내는 평면도이다.
도 4a 및 도 4b는 도 1에 도시된 벤딩 영역에 배치되는 신호 링크의 실시예들을 나타내는 평면도이다.
도 5a 및 도 5b는 도 1에 도시된 표시 장치의 각 서브 화소를 설명하기 위한 회로도들이다.
도 6은 도 5b에 도시된 서브 화소를 나타내는 평면도이다.
도 7은 도 6에서 선 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.
도 8a는 도 7에 도시된 보호층을 구비하지 않는 비교예를 나타내는 단면도이며, 도 8b는 도 7에 도시된 보호층을 구비하는 실시예를 나타내는 단면도이다.
도 9a 및 도 9b는 도 7에 도시된 벤딩 영역의 다른 실시예들을 나타내는 단면도들이다.
도 10a 내지 도 10n은 도 7에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
1 is a block diagram showing a display device according to the present invention.
FIG. 2 is a cross-sectional view illustrating the display device taken along line “I-I′” in FIG. 1 .
3A and 3B are plan views illustrating sub-pixels disposed in the active area shown in FIG. 1 .
4A and 4B are plan views illustrating embodiments of signal links disposed in the bending area shown in FIG. 1;
5A and 5B are circuit diagrams for explaining each sub-pixel of the display device shown in FIG. 1 .
FIG. 6 is a plan view illustrating the sub-pixels shown in FIG. 5B.
FIG. 7 is a cross-sectional view illustrating the organic light emitting display device taken along lines II-II', III-III', IV-IV', V-V', and VI-VI' in FIG. 6 .
8A is a cross-sectional view showing a comparative example not provided with the protective layer shown in FIG. 7 , and FIG. 8B is a cross-sectional view showing an embodiment provided with the protective layer shown in FIG. 7 .
9A and 9B are cross-sectional views illustrating other exemplary embodiments of the bending area shown in FIG. 7 .
10A to 10N are cross-sectional views illustrating a method of manufacturing the organic light emitting diode display shown in FIG. 7 .

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 표시 장치를 나타내는 평면도이며, 도 2는 본 발명에 따른 표시 장치를 나타내는 단면도이다.1 is a plan view showing a display device according to the present invention, and FIG. 2 is a cross-sectional view showing the display device according to the present invention.

도 1및 도 2에 도시된 표시 장치는 표시 패널(200)과, 게이트 구동부(202) 및 데이터 구동부(204)를 구비한다.The display device shown in FIGS. 1 and 2 includes a display panel 200 , a gate driver 202 and a data driver 204 .

표시 패널(200)은 기판(101) 상에 마련되는 액티브 영역(AA)과, 액티브 영역(AA)의 주변에 배치되는 비액티브 영역(NA)으로 구분된다. 기판(101)은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성된다. 예를 들어, 기판은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 재질로 형성된다.The display panel 200 is divided into an active area AA disposed on the substrate 101 and a non-active area NA disposed around the active area AA. The substrate 101 is formed of a plastic material having flexibility to enable bending. For example, the substrate is polyimide (PI), polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polycarbonate (PC), polyethersulfone (PES), polyarylate (PAR), polysulfone (PSF), ciclic-olefin copolymer (COC) made of materials such as

액티브 영역(AA)은 매트릭스 형태로 배열된 단위 화소를 통해 영상을 표시한다. 단위 화소는 적색(R), 녹색(G) 및 청색(B) 서브 화소로 구성되거나, 적색(R), 녹색(G), 청색(B) 및 백색(W) 서브 화소로 구성된다. 예를 들어, 도 3a에 도시된 바와 같이 적색(R), 녹색(G) 및 청색(B) 서브 화소가 가상의 동일 수평 라인에 일렬로 배열되거나, 도 3b에 도시된 바와 같이 적색(R), 녹색(G) 및 청색(B) 서브 화소가 서로 이격되게 배치되어 가상의 삼각형 구조로 배열된다.The active area AA displays an image through unit pixels arranged in a matrix form. A unit pixel is composed of red (R), green (G), and blue (B) sub-pixels, or composed of red (R), green (G), blue (B), and white (W) sub-pixels. For example, as shown in FIG. 3A, red (R), green (G), and blue (B) sub-pixels are arranged in a row on the same virtual horizontal line, or as shown in FIG. 3B, red (R) , green (G) and blue (B) sub-pixels are spaced apart from each other and arranged in a virtual triangular structure.

각 서브 화소는 산화물 반도체층을 가지는 박막트랜지스터 및 다결정 반도체층을 가지는 박막트랜지스터 중 적어도 어느 하나를 포함한다. 이러한 산화물 반도체층을 가지는 박막트랜지스터 및 다결정 반도체층을 가지는 박막트랜지스터는 비정질 반도체층을 가지는 박막트랜지스터보다 전자 이동도가 높아 고해상도 및 저전력 구현이 가능해진다.Each sub-pixel includes at least one of a thin film transistor having an oxide semiconductor layer and a thin film transistor having a polycrystalline semiconductor layer. A thin film transistor having such an oxide semiconductor layer and a thin film transistor having a polycrystalline semiconductor layer have higher electron mobility than a thin film transistor having an amorphous semiconductor layer, enabling high resolution and low power implementation.

비표시 영역(NA)에는 데이터 구동부(204) 및 게이트 구동부(202) 중 적어도 어느 하나가 배치될 수도 있다.At least one of the data driver 204 and the gate driver 202 may be disposed in the non-display area NA.

스캔 구동부(202)는 표시 패널(200)의 스캔 라인을 구동한다. 이 스캔 구동부(202)는 산화물 반도체층을 가지는 박막트랜지스터 및 다결정 반도체층을 가지는 박막트랜지스터 중 적어도 어느 하나를 이용하여 구성된다. 이 때, 스캔 구동부(202)의 박막트랜지스터는 액티브 영역(AA)의 각 서브 화소에 배치된 적어도 하나의 박막트랜지스터와 동일 공정으로 동시에 형성된다.The scan driver 202 drives the scan line of the display panel 200 . The scan driver 202 is configured using at least one of a thin film transistor having an oxide semiconductor layer and a thin film transistor having a polycrystalline semiconductor layer. At this time, the thin film transistor of the scan driver 202 is simultaneously formed in the same process as at least one thin film transistor disposed in each sub-pixel of the active area AA.

데이터 구동부(204)는 표시 패널(200)의 데이터 라인을 구동한다. 이 데이터 구동부(204)는 칩 형태로 기판(101) 상에 실장되거나, 신호 전송 필름(206) 상에 칩 형태로 실장되어 표시 패널(200)의 비액티브 영역(NA)에 부착된다. 이 신호 전송 필름(206)과 전기적으로 접속되기 위해 비액티브 영역(NA)에는 도 4a 및 도 4b에 도시된 바와 같이 다수의 신호 패드(PAD)가 배치된다. 이 신호 패드(PAD)를 통해 데이터 구동부(204), 스캔 구동부(202), 전원부(도시하지 않음) 및 타이밍 제어부(도시하지 않음)에서 생성된 구동 신호가 액티브 영역(AA)에 배치되는 신호 라인에 공급된다.The data driver 204 drives the data lines of the display panel 200 . The data driver 204 is mounted on the substrate 101 in the form of a chip or mounted on the signal transmission film 206 in the form of a chip and attached to the non-active area NA of the display panel 200 . To be electrically connected to the signal transmission film 206, a plurality of signal pads PAD are disposed in the non-active area NA, as shown in FIGS. 4A and 4B. A signal line where driving signals generated from the data driver 204, the scan driver 202, the power supply (not shown), and the timing controller (not shown) are disposed in the active area AA through the signal pad PAD. supplied to

이러한 비액티브 영역(NA)은 표시 패널(200)을 구부리거나 접을 수 있는 벤딩 영역(BA)을 포함한다. 벤딩 영역(BA)은 신호 패드(PAD), 스캔 구동부(202) 및 데이터 구동부(204)와 같이 표시 기능을 하지 않는 영역을 액티브 영역(AA)의 배면으로 위치시키기 위해 벤딩되는 영역에 해당한다. 이 벤딩 영역(BA)은 도 1에 도시된 바와 같이 액티브 영역(AA)과 데이터 구동부(204) 사이에 해당하는 비액티브 영역(NA)의 상측 내에 배치된다. 이외에도 벤딩 영역(BA)은 비액티브 영역(NA)의 상하좌우측 중 적어도 한측 내에 배치될 수도 있다. 이에 따라, 표시 장치의 전체 화면에서 액티브 영역(AA)이 차지하는 면적이 최대화되고 비액티브 영역(NA)에 해당하는 면적이 최소화된다.The non-active area NA includes a bending area BA capable of bending or folding the display panel 200 . The bending area BA corresponds to an area that is bent to position areas that do not perform a display function, such as the signal pad PAD, the scan driver 202, and the data driver 204, to the rear surface of the active area AA. As shown in FIG. 1 , the bending area BA is disposed within the upper side of the non-active area NA between the active area AA and the data driver 204 . In addition, the bending area BA may be disposed within at least one of the upper, lower, left, and right sides of the non-active area NA. Accordingly, the area occupied by the active area AA on the entire screen of the display device is maximized and the area corresponding to the non-active area NA is minimized.

이러한 벤딩 영역(BA)에 배치되는 신호 링크(LK)는 신호 패드(PAD)와 액티브 영역(AA)에 배치되는 신호 라인을 접속시킨다. 이러한 신호 링크(LK)는 벤딩 방향(BD)을 따라 직선 형태로 형성되는 경우, 가장 큰 벤딩 스트레스를 받아 신호 링크(LK)에는 크랙 또는 단선이 발생될 수 있다. 따라서, 본 발명의 신호 링크(LK)는 벤딩 방향(BD)에 교차하는 방향으로 면적을 넓혀 벤딩 스트레스를 최소화하도록 한다. 이를 위해, 신호 링크(LK)는 도 4a에 도시된 바와 같이 지그재그 형태 또는 정현파 형태로 형성되거나, 도 4b에 도시된 바와 같이 중앙 영역이 빈 다수개의 마름모 형상이 일렬로 서로 연결된 형태로 형성된다.The signal link LK disposed in the bending area BA connects the signal pad PAD and the signal line disposed in the active area AA. When the signal link LK is formed in a straight line along the bending direction BD, a crack or disconnection may occur in the signal link LK by receiving the greatest bending stress. Accordingly, the area of the signal link LK of the present invention is widened in a direction crossing the bending direction BD to minimize bending stress. To this end, the signal link LK is formed in a zigzag or sinusoidal shape as shown in FIG. 4A, or formed in a form in which a plurality of rhombus shapes with empty central areas are connected to each other in a row as shown in FIG. 4B.

이러한 벤딩 영역(BA)에 배치되는 신호 링크(LK)는 신호 패드(PAD)와 액티브 영역(AA)에 배치되는 신호 라인을 접속시킨다. 이러한 신호 링크(LK)는 벤딩 방향(BD)을 따라 직선 형태로 형성되는 경우, 가장 큰 벤딩 스트레스를 받아 신호 링크(LK)에는 크랙 또는 단선이 발생될 수 있다. 따라서, 본 발명의 신호 링크(LK)는 벤딩 방향(BD)에 교차하는 방향으로 면적을 넓혀 벤딩 스트레스를 최소화하도록 한다. 이를 위해, 신호 링크(LK)는 도 4a에 도시된 바와 같이 지그재그 형태 또는 정현파 형태로 형성되거나, 도 4b에 도시된 바와 같이 중앙 영역이 빈 다수개의 마름모 형상이 일렬로 서로 연결된 형태로 형성된다.The signal link LK disposed in the bending area BA connects the signal pad PAD and the signal line disposed in the active area AA. When the signal link LK is formed in a straight line along the bending direction BD, a crack or disconnection may occur in the signal link LK by receiving the greatest bending stress. Accordingly, the area of the signal link LK of the present invention is widened in a direction crossing the bending direction BD to minimize bending stress. To this end, the signal link LK is formed in a zigzag or sinusoidal shape as shown in FIG. 4A, or formed in a form in which a plurality of rhombus shapes with empty central areas are connected to each other in a row as shown in FIG. 4B.

또한, 벤딩 영역(BA)에는 도 2에 도시된 바와 같이 벤딩 영역(BA)이 쉽게 벤딩되도록 적어도 하나의 개구부(212)가 배치된다. 이 개구부(212)는 벤딩 영역(BA)에 배치되는 크랙을 유발하는 다수의 무기 절연층(210)을 제거함으로써 형성된다. 구체적으로, 기판(101)이 벤딩되면, 벤딩 영역(BA)에 배치되는 무기 절연층(210)에는 지속적인 벤딩 스트레스가 가해지게 된다. 이 무기 절연층(210)은 유기 절연 재질에 비해 탄성력이 낮으므로, 무기 절연층(210)에는 크랙이 발생되기 쉽다. 무기 절연층(210)에 발생된 크랙은 무기 절연층(210)을 따라 액티브 영역(AA)으로 전파되어 라인 결함 및 소자 구동 불량이 발생된다. 따라서, 벤딩 영역(BA)에는 무기 절연층(210)보다 탄성력이 높은 유기 절연 재질로 이루어진 적어도 한 층의 평탄화층(208)이 배치된다. 이 평탄화층(208)은 기판(101)이 벤딩되면서 발생되는 벤딩 스트레스를 완화시키므로 크랙이 발생되는 것을 방지할 수 있다. 이러한 벤딩 영역(BA)의 개구부(212)는 액티브 영역(AA)에 배치되는 다수의 컨택홀 중 적어도 어느 하나의 컨택홀과 동일한 마스크 공정을 통해 형성되므로 구조 및 공정을 단순화할 수 있다.Also, as shown in FIG. 2 , at least one opening 212 is disposed in the bending area BA so that the bending area BA can be easily bent. The opening 212 is formed by removing a plurality of inorganic insulating layers 210 that cause cracks disposed in the bending area BA. Specifically, when the substrate 101 is bent, continuous bending stress is applied to the inorganic insulating layer 210 disposed in the bending area BA. Since the inorganic insulating layer 210 has lower elasticity than organic insulating materials, cracks are easily generated in the inorganic insulating layer 210 . Cracks generated in the inorganic insulating layer 210 propagate to the active area AA along the inorganic insulating layer 210 , resulting in line defects and defective device driving. Accordingly, at least one planarization layer 208 made of an organic insulating material having higher elasticity than the inorganic insulating layer 210 is disposed in the bending area BA. Since the planarization layer 208 alleviates bending stress generated when the substrate 101 is bent, it is possible to prevent cracks from occurring. Since the opening 212 of the bending area BA is formed through the same mask process as at least one of the plurality of contact holes disposed in the active area AA, the structure and process can be simplified.

이와 같이 구조 및 공정을 단순화할 수 있는 표시 장치는 액정 표시 장치 또는 유기 발광 표시 장치 등 박막트랜지스터가 필요한 표시 장치에 적용될 수 있다. 이하에서는, 구조 및 공정을 단순화할 수 있는 표시 장치를 유기 발광 표시 장치에 적용한 본 발명의 실시 예를 설명하기로 한다.Such a display device capable of simplifying the structure and process may be applied to a display device requiring a thin film transistor, such as a liquid crystal display device or an organic light emitting display device. Hereinafter, an embodiment of the present invention in which a display device capable of simplifying a structure and process is applied to an organic light emitting display device will be described.

유기 발광 표시 장치의 각 서브 화소들(SP) 각각은 도 5a 및 도 5b에 도시된 바와 같이 화소 구동 회로와, 화소 구동 회로와 접속되는 발광 소자(130)를 구비한다.Each of the sub-pixels SP of the organic light emitting display device includes a pixel driving circuit and a light emitting element 130 connected to the pixel driving circuit, as shown in FIGS. 5A and 5B .

화소 구동 회로는 도 5a에 도시된 바와 같이 2개의 박막트랜지스터(ST,DT)와, 1개의 스토리지 커패시터(Cst)를 가지는 2T1C구조로 이루어지나, 도 5b및 도 6에 도시된 바와 같이 4개의 박막트랜지스터(ST1,ST2,ST3,DT)와, 1개의 스토리지 커패시터(Cst)를 가지는 4T1C 구조로 이루어진다. 여기서, 화소 구동 회로는 도 5a 및 도 5b의 구조에 한정되지 않고 다양한 구성의 화소 구동 회로가 이용될 수 있다.The pixel driving circuit is composed of a 2T1C structure having two thin film transistors (ST and DT) and one storage capacitor (Cst) as shown in FIG. 5A, but as shown in FIGS. It is composed of a 4T1C structure having transistors ST1, ST2, ST3, and DT and one storage capacitor Cst. Here, the pixel driving circuit is not limited to the structures of FIGS. 5A and 5B , and pixel driving circuits of various configurations may be used.

도 5a에 도시된 화소 구동 회로의 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 발광 기간 동안 게이트 노드(Ng)와 소스 노드(Ns) 간 전압을 일정하게 유지시킨다. 구동 트랜지스터(DT)는 게이트 노드(Ng)에 접속된 게이트 전극과, 드레인 노드(Nd)에 접속된 드레인 전극과, 발광 소자(130)에 접속된 소스 전극을 구비한다. 이 구동 트랜지스터(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간 전압에 따라 구동 전류의 크기를 제어한다. 스위칭 트랜지스터(ST)는 스캔 라인(SL)에 접속된 게이트 전극과, 데이터 라인(DL)에 접속된 드레인 전극과, 게이트 노드(Ng)에 접속된 소스 전극을 구비한다. 이 스위칭 트랜지스터(ST1)는 스캔 라인(SL1)으로부터의 스캔 제어 신호(SC)에 응답하여 턴온되어 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 게이트 노드(Ng)에 공급한다. 발광 소자(130)는 구동 트랜지스터(DT)의 소스 전극에 연결된 소스 노드(Ns)와 저전위 공급 라인(162) 사이에 접속되어 구동 전류에 따라 발광한다.The storage capacitor Cst of the pixel driving circuit shown in FIG. 5A is connected between the gate node Ng and the source node Ns to maintain a constant voltage between the gate node Ng and the source node Ns during the light emission period. let it The driving transistor DT has a gate electrode connected to the gate node Ng, a drain electrode connected to the drain node Nd, and a source electrode connected to the light emitting element 130 . The driving transistor DT controls the magnitude of the driving current according to the voltage between the gate node Ng and the source node Ns. The switching transistor ST has a gate electrode connected to the scan line SL, a drain electrode connected to the data line DL, and a source electrode connected to the gate node Ng. The switching transistor ST1 is turned on in response to the scan control signal SC from the scan line SL1 to supply the data voltage Vdata from the data line DL to the gate node Ng. The light emitting element 130 is connected between the source node Ns connected to the source electrode of the driving transistor DT and the low potential supply line 162 and emits light according to the driving current.

도 5b에 도시된 화소 구동 회로는 도 5a에 도시된 화소 구동 회로와 대비하여, 데이터 라인(DL)과 접속된 제1 스위칭 트랜지스터(ST1)의 소스 전극이 소스 노드(Ns)에 연결되고, 제2 및 제3 스위칭 트랜지스터(ST2,ST3)를 더 구비하는 것을 제외하고는 실질적으로 동일한 구성을 구비한다. 따라서, 동일한 구성에 대한 상세한 설명은 생략하기로 한다.In contrast to the pixel driving circuit shown in FIG. 5A , the pixel driving circuit shown in FIG. 5B has the source electrode of the first switching transistor ST1 connected to the data line DL connected to the source node Ns, and It has substantially the same configuration except for further including second and third switching transistors ST2 and ST3. Therefore, a detailed description of the same configuration will be omitted.

도 5b 및 도 6에 도시된 제1 스위칭 트랜지스터(ST1)은 제1 스캔 라인(SL1)에 접속된 게이트 전극(152)과, 데이터 라인(DL)에 접속된 드레인 전극(158)과, 소스 노드(Ns)에 접속된 소스 전극(156)과, 소스 및 드레인 전극(156,158) 사이에 채널을 형성하는 반도체층(154)을 구비한다. 이 제1 스위칭 트랜지스터(ST1)는 제1 스캔 라인(SL1)으로부터의 스캔 제어 신호(SC1)에 응답하여 턴온되어 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 소스 노드(Ns)에 공급한다.5B and 6 , the first switching transistor ST1 includes a gate electrode 152 connected to the first scan line SL1, a drain electrode 158 connected to the data line DL, and a source node. A semiconductor layer 154 forming a channel is provided between a source electrode 156 connected to (Ns) and the source and drain electrodes 156 and 158. The first switching transistor ST1 is turned on in response to the scan control signal SC1 from the first scan line SL1 to supply the data voltage Vdata from the data line DL to the source node Ns. .

제2 스위칭 트랜지스터(ST2)는 제2 스캔 라인(SL2)에 접속된 게이트 전극(GE)과, 레퍼런스 라인(RL)에 접속된 드레인 전극(DE)과, 게이트 노드(Ng)에 접속된 소스 전극(SE)과, 소스 및 드레인 전극(SE,DE) 사이에 채널을 형성하는 반도체층(ACT)을 구비한다. 이 제2 스위칭 트랜지스터(ST2)는 제2 스캔 라인(SL2)으로부터의 스캔 제어 신호(SC2)에 응답하여 턴온되어 레퍼런스 라인(RL)으로부터의 레퍼런스 전압(Vref)을 게이트 노드(Ng)에 공급한다.The second switching transistor ST2 has a gate electrode GE connected to the second scan line SL2, a drain electrode DE connected to the reference line RL, and a source electrode connected to the gate node Ng. (SE) and a semiconductor layer (ACT) forming a channel between the source and drain electrodes (SE and DE). The second switching transistor ST2 is turned on in response to the scan control signal SC2 from the second scan line SL2 to supply the reference voltage Vref from the reference line RL to the gate node Ng. .

제3 스위칭 트랜지스터(ST3)은 발광 제어 라인(EL)에 접속된 게이트 전극(GE)과, 고전위 공급 라인(172)에 접속된 드레인 전극(DE)과, 드레인 노드(Nd)에 접속된 소스 전극(SE), 소스 및 드레인 전극(SE,DE) 사이에 채널을 형성하는 반도체층(ACT)을 구비한다. 이 제3 스위칭 트랜지스터(ST3)는 발광 제어 라인(EL)으로부터의 발광 제어 신호(EN)에 응답하여 턴온되어, 고전위 공급 라인(172)으로부터의 고전위 전압(VDD)을 드레인 노드(Nd)에 공급한다.The third switching transistor ST3 has a gate electrode GE connected to the emission control line EL, a drain electrode DE connected to the high potential supply line 172, and a source connected to the drain node Nd. A semiconductor layer ACT forming a channel is provided between the electrode SE and the source and drain electrodes SE and DE. The third switching transistor ST3 is turned on in response to the light emission control signal EN from the light emission control line EL, and applies the high potential voltage VDD from the high potential supply line 172 to the drain node Nd. supply to

이와 같은 화소 구동 회로에 포함되는 고전위 공급 라인(172) 및 저전위 공급 라인(162) 각각은 적어도 2개의 서브 화소들이 공유하도록 메쉬 형태로 형성된다. 이를 위해, 고전위 공급 라인(172)은 서로 교차하는 제1 및 제2 고전위 공급 라인(172a,172b)을 구비하며, 저전위 공급 라인(162)은 서로 교차하는 제1 및 제2 저전위 공급 라인(162a,162b)을 구비한다.Each of the high-potential supply line 172 and the low-potential supply line 162 included in the pixel driving circuit is formed in a mesh shape so that at least two sub-pixels share it. To this end, the high-potential supply line 172 includes first and second high-potential supply lines 172a and 172b that cross each other, and the low-potential supply line 162 includes first and second low-potential supply lines that cross each other. Supply lines 162a and 162b are provided.

제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b) 각각은 데이터 라인(DL)과 나란하게 배치되며 적어도 2개의 서브 화소 당 하나씩 형성된다. 이 제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b)은 도 5a 및 도 5b에 도시된 바와 같이 좌우로 나란하게 배치되거나, 도 6에 도시된 바와 같이 서로 중첩되도록 상하로 나란하게 배치된다.Each of the second high-potential supply line 172b and the second low-potential supply line 162b is disposed parallel to the data line DL, and is formed for each of at least two sub-pixels. The second high-potential supply line 172b and the second low-potential supply line 162b are disposed side by side side by side as shown in FIGS. 5A and 5B, or vertically overlapping each other as shown in FIG. 6. are placed side by side

제1 고전위 공급 라인(172a)은 제2 고전위 공급 라인(172b)과 전기적으로 접속되며 스캔 라인(SL)과 나란하게 배치된다. 이 제1 고전위 공급 라인(172a)은 제2 고전위 공급 라인들(172b) 사이에서 제2 고전위 공급 라인(172b) 과 교차하도록 제2 고전위 공급 라인(172b) 에서 분기되어 형성된다. 이에 따라, 제1 고전위 공급 라인(172a)은 제2 고전위 공급 라인(172b)의 저항을 보상함으로써 고전위 공급 라인(172)의 전압 강하(IR drop)를 최소화할 수 있다.The first high-potential supply line 172a is electrically connected to the second high-potential supply line 172b and disposed parallel to the scan line SL. The first high-potential supply line 172a is branched from the second high-potential supply line 172b to intersect the second high-potential supply line 172b between the second high-potential supply lines 172b. Accordingly, the first high potential supply line 172a can minimize the voltage drop (IR drop) of the high potential supply line 172 by compensating for the resistance of the second high potential supply line 172b.

제1 저전위 공급 라인(162a)은 제2 저전위 공급 라인(162b) 과 전기적으로 접속되며 스캔 라인(SL)과 나란하게 배치된다. 이 제1 저전위 공급 라인(162a)은 제2 저전위 공급 라인들(162b) 사이에서 제2 저전위 공급 라인(162b) 과 교차하도록 제2 저전위 공급 라인(162b) 에서 분기되어 형성된다. 이에 따라, 제1 저전위 공급 라인(162a)은 제2 저전위 공급 라인(162b)의 저항을 보상함으로써 저전위 공급 라인(162)의 전압 강하(IR drop)를 최소화할 수 있다.The first low potential supply line 162a is electrically connected to the second low potential supply line 162b and disposed parallel to the scan line SL. The first low-potential supply line 162a is branched from the second low-potential supply line 162b to intersect the second low-potential supply line 162b between the second low-potential supply lines 162b. Accordingly, the first low-potential supply line 162a can minimize the voltage drop (IR drop) of the low-potential supply line 162 by compensating for the resistance of the second low-potential supply line 162b.

이와 같이 고전위 공급 라인(172) 및 저전위 공급 라인(162)은 메쉬 형태로 형성되므로 수직 방향으로 배치되는 제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b)의 개수를 저감할 수 있으며, 개수가 저감 된 만큼 더 많은 서브 화소를 배치할 수 있으므로 개구율 및 해상도가 높아진다.As such, since the high potential supply line 172 and the low potential supply line 162 are formed in a mesh shape, the number of the second high potential supply line 172b and the second low potential supply line 162b disposed in the vertical direction is reduced. It can be reduced, and since more sub-pixels can be arranged as the number is reduced, the aperture ratio and resolution increase.

이와 같은 화소 구동 회로에 포함된 다수의 트랜지스터 중 어느 하나의 트랜지스터는 다결정 반도체층을 포함하고, 나머지 트랜지스터는 산화물 반도체층을 포함한다. 도 5a에 도시된 화소 구동 회로의 스위칭 트랜지스터(ST)는 도 7에 도시된 바와 같이 다결정 반도체층(154)을 가지는 제1 박막트랜지스터(150)로 형성되고, 구동트랜지스터(DT)는 산화물 반도체층(104)을 가지는 제2 박막트랜지스터(100)로 형성된다. 그리고, 도 5b 및 도 6에 도시된 화소 구동 회로의 제 1 및 제3 스위칭 트랜지스터(ST1,ST3)는 다결정 반도체층(154)을 가지는 1 박막트랜지스터(150)로 형성되고, 제2 스위칭 트랜지스터(ST2) 및 구동트랜지스터(DT)는 산화물 반도체층(104)을 가지는 제2 박막트랜지스터(100)로 형성된다. 이와 같이, 본 발명에서는 산화물 반도체층(104)을 가지는 제2 박막트랜지스터(100)를 각 서브화소의 구동 트랜지스터(DT)에 적용하고, 다결정 반도체층(154)을 가지는 제1 박막트랜지스터(150)를 각 서브 화소의 스위칭 소자(ST)로 적용함으로써 소비전력을 감소시킬 수 있다.Among the plurality of transistors included in the pixel driving circuit, one transistor includes a polycrystalline semiconductor layer, and the other transistors include an oxide semiconductor layer. The switching transistor ST of the pixel driving circuit shown in FIG. 5A is formed of the first thin film transistor 150 having the polycrystalline semiconductor layer 154 as shown in FIG. 7 , and the driving transistor DT is an oxide semiconductor layer. It is formed of the second thin film transistor 100 having (104). In addition, the first and third switching transistors ST1 and ST3 of the pixel driving circuit shown in FIGS. 5B and 6 are formed of one thin film transistor 150 having a polycrystalline semiconductor layer 154, and the second switching transistor ( ST2) and the driving transistor DT are formed of the second thin film transistor 100 having the oxide semiconductor layer 104. As described above, in the present invention, the second thin film transistor 100 having the oxide semiconductor layer 104 is applied to the driving transistor DT of each sub-pixel, and the first thin film transistor 150 having the polycrystalline semiconductor layer 154 Power consumption can be reduced by applying to the switching element ST of each sub-pixel.

도 6 및 도 7에 도시된 제1 박막트랜지스터(150)는 다결정 반도체층(154)과, 제1 게이트 전극(152)과, 제1 소스 전극(156)과, 제1 드레인 전극(158)을 구비한다.The first thin film transistor 150 shown in FIGS. 6 and 7 includes a polycrystalline semiconductor layer 154, a first gate electrode 152, a first source electrode 156, and a first drain electrode 158. provide

다결정 반도체층(154)은 하부 버퍼층(112) 상에 형성된다. 이러한 다결정 반도체층(154)은 채널 영역, 소스 영역 및 드레인 영역를 구비한다. 채널 영역은 하부 게이트 절연막(114)을 사이에 두고 제1 게이트 전극(152)과 중첩되어 제1 소스 및 제1 드레인 전극(156,158) 사이의 채널영역을 형성한다. 소스 영역은 제1 소스 전극(156)과 제1 소스 컨택홀(160S)을 통해 전기적으로 접속된다. 드레인 영역은 제1 드레인 전극(158)과 제1 드레인 컨택홀(160D)을 통해 전기적으로 접속된다. 다결정 반도체층(154)은 비정질 반도체층 및 산화물 반도체층(104)보다 이동도가 높아, 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 각 서브 화소의 스위칭 트랜지스터(ST), 스캔 라인(SL)을 구동하는 게이트 구동부(202)에 적용하기에 적합하다. 이러한 다결정 반도체층(154)과 기판(101) 사이에는 멀티 버퍼층(140)과, 하부 버퍼층(112)이 배치된다. 멀티 버퍼층(140)은 기판(101)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킨다. 이 멀티 버퍼층(140)은 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 적어도 1회 교대로 적층되어 이루어진다. 하부 버퍼층(112)은 다결정 반도체층(154)을 보호하며, 기판(101)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행한다. 이 하부 버퍼층(112)는 a-Si, 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등으로 형성될 수 있다.A polycrystalline semiconductor layer 154 is formed on the lower buffer layer 112 . This polycrystalline semiconductor layer 154 includes a channel region, a source region, and a drain region. The channel region overlaps the first gate electrode 152 with the lower gate insulating layer 114 interposed therebetween to form a channel region between the first source and first drain electrodes 156 and 158 . The source region is electrically connected to the first source electrode 156 through the first source contact hole 160S. The drain region is electrically connected to the first drain electrode 158 through the first drain contact hole 160D. Since the polycrystalline semiconductor layer 154 has higher mobility than the amorphous semiconductor layer and the oxide semiconductor layer 104, energy consumption is low and reliability is excellent, the switching transistor ST and the scan line SL of each sub-pixel are driven. suitable for application to the gate driver 202 for A multi-buffer layer 140 and a lower buffer layer 112 are disposed between the polycrystalline semiconductor layer 154 and the substrate 101 . The multi-buffer layer 140 delays diffusion of moisture and/or oxygen penetrating into the substrate 101 . The multi-buffer layer 140 is formed by alternately stacking silicon nitride (SiNx) and silicon oxide (SiOx) at least once. The lower buffer layer 112 protects the polycrystalline semiconductor layer 154 and blocks various types of defects introduced from the substrate 101 . The lower buffer layer 112 may be formed of a-Si, silicon nitride (SiNx), or silicon oxide (SiOx).

제1 게이트 전극(152)은 하부 게이트 절연막(114) 상에 형성된다. 이 제1 게이트 전극(152)은 하부 게이트 절연막(114)을 사이에 두고 다결정 반도체층(154)의 채널 영역과 중첩된다. 제1 게이트 전극(152)은 스토리지 하부 전극(182)과 동일 재질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.The first gate electrode 152 is formed on the lower gate insulating layer 114 . The first gate electrode 152 overlaps the channel region of the polycrystalline semiconductor layer 154 with the lower gate insulating layer 114 interposed therebetween. The first gate electrode 152 is made of the same material as the storage lower electrode 182, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or nickel (Ni). ), neodymium (Nd) and copper (Cu), or may be a single layer or a multi-layer made of any one of these alloys, but is not limited thereto.

다결정 반도체층(154) 상에 위치하는 제1 및 제2 하부 층간 절연막(116,118)은 상부 층간 절연막(124)에 비해 수소 입자 함유량이 높은 무기막으로 형성된다. 예를 들어, 제1 및 제2 하부 층간 절연막(116,118)은 NH3가스를 이용한 증착 공정으로 형성되는 질화 실리콘(SiNx)으로 이루어지고, 상부 층간 절연막(124)은 산화 실리콘(SiOx)로 형성된다. 제1 및 제2 하부 층간 절연막(116,118)에 포함된 수소 입자는 수소화 공정시 다결정 반도체층(154)으로 확산되어 다결정 반도체층(154) 내의 공극을 수소로 채워준다. 이에 따라, 다결정 반도체층(154)은 안정화를 이룰 수 있어 제1 박막트랜지스터(150)의 특성 저하를 방지할 수 있다.The first and second lower interlayer insulating films 116 and 118 positioned on the polycrystalline semiconductor layer 154 are formed of an inorganic film having a higher hydrogen particle content than the upper interlayer insulating film 124 . For example, the first and second lower interlayer insulating films 116 and 118 are made of silicon nitride (SiNx) formed by a deposition process using NH3 gas, and the upper interlayer insulating film 124 is made of silicon oxide (SiOx). Hydrogen particles included in the first and second lower interlayer insulating films 116 and 118 are diffused into the polycrystalline semiconductor layer 154 during the hydrogenation process to fill voids in the polycrystalline semiconductor layer 154 with hydrogen. Accordingly, since the polycrystalline semiconductor layer 154 can be stabilized, degradation of the characteristics of the first thin film transistor 150 can be prevented.

제1 소스 전극(156)은 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)을 관통하는 제1 소스 컨택홀(160S)을 통해 다결정 반도체층(154)의 소스 영역과 접속된다. 제1 드레인 전극(158)은 제1 소스 전극(156)과 마주하며, 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)을 관통하는 제1 드레인 컨택홀(160D)을 통해 다결정 반도체층(154)의 드레인 영역과 접속된다. 이러한 제1 소스 및 제1 드레인 전극(156,158)은 스토리지 공급 라인(186)과 동일 평면 상에 동일 재질로 형성되므로, 제1 소스 및 제1 드레인 전극(156,158)은 스토리지 공급 라인(186)과 동일 마스크 공정으로 동시에 형성 가능하다.The first source electrode 156 includes a first source contact hole 160S penetrating the lower gate insulating layer 114 , the first and second lower interlayer insulating layers 116 and 118 , the upper buffer layer 122 , and the upper interlayer insulating layer 124 . It is connected to the source region of the polycrystalline semiconductor layer 154 through. The first drain electrode 158 faces the first source electrode 156, and includes the lower gate insulating layer 114, the first and second lower interlayer insulating layers 116 and 118, the upper buffer layer 122, and the upper interlayer insulating layer 124. It is connected to the drain region of the polycrystalline semiconductor layer 154 through the first drain contact hole 160D passing through. Since the first source and first drain electrodes 156 and 158 are formed of the same material on the same plane as the storage supply line 186, the first source and first drain electrodes 156 and 158 are the same as the storage supply line 186. It can be formed simultaneously through the mask process.

이러한 제1 박막트랜지스터(150)의 다결정 반도체층(154)의 활성화 및 수소화 공정 이후에 제2 박막트랜지스터(100)의 산화물 반도체층(104)이 형성된다. 즉, 산화물 반도체층(104)은 다결정 반도체층(154) 상부에 위치한다. 이에 따라, 산화물 반도체층(104)은 다결정 반도체층(154)의 활성화 및 수소화 공정의 고온 분위기에 노출되지 않으므로 산화물 반도체층(104)의 손상을 방지할 수 있어 신뢰성이 향상된다.After the process of activating and hydrogenating the polycrystalline semiconductor layer 154 of the first thin film transistor 150, the oxide semiconductor layer 104 of the second thin film transistor 100 is formed. That is, the oxide semiconductor layer 104 is positioned over the polycrystalline semiconductor layer 154 . Accordingly, since the oxide semiconductor layer 104 is not exposed to the high-temperature atmosphere of the activation and hydrogenation process of the polycrystalline semiconductor layer 154, damage to the oxide semiconductor layer 104 can be prevented and reliability is improved.

제2 박막트랜지스터(100)는 제1 박막트랜지스터(150)와 이격되도록 상부 버퍼층(122) 상에 배치된다. 이러한 제2 박막트랜지스터(100)는 제2 게이트 전극(102)과, 산화물 반도체층(104)과, 제2 소스 전극(106)과, 제2 드레인 전극(108)을 구비한다.The second thin film transistor 100 is disposed on the upper buffer layer 122 to be spaced apart from the first thin film transistor 150 . The second thin film transistor 100 includes a second gate electrode 102 , an oxide semiconductor layer 104 , a second source electrode 106 , and a second drain electrode 108 .

제2 게이트 전극(102)은 상부 게이트 절연 패턴(146)을 사이에 두고 산화물 반도체층(104)과 중첩된다. 이러한 제2 게이트 전극(102)은 제1 고전압 공급 라인(172a)과 동일 평면인 상부 게이트 절연 패턴(146) 상에서 제1 고전압 공급 라인(172a) 동일 재질로 형성된다. 이에 따라, 제2 게이트 전극(102) 및 제1 고전압 공급 라인(172a)은 동일 마스크 공정으로 형성 가능하므로 마스크 공정을 저감할 수 있다.The second gate electrode 102 overlaps the oxide semiconductor layer 104 with the upper gate insulating pattern 146 therebetween. The second gate electrode 102 is formed of the same material as the first high voltage supply line 172a on the upper gate insulating pattern 146 on the same plane as the first high voltage supply line 172a. Accordingly, since the second gate electrode 102 and the first high voltage supply line 172a can be formed through the same mask process, the mask process can be reduced.

산화물 반도체층(104)은 상부 버퍼층(122) 상에 제2 게이트 전극(102)과 중첩되게 형성되어 제2 소스 및 제2 드레인 전극(106,108) 사이에 채널을 형성한다. 이 산화물 반도체층(104)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이러한 산화물 반도체층(104)을 포함하는 제2 박막 트랜지스터(100)는 다결정 반도체층(154)을 포함하는 제1 박막 트랜지스터(150)보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 가지므로 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 및 구동 박막트랜지스터(ST,DT)에 적용하는 것이 바람직하다.The oxide semiconductor layer 104 is formed on the upper buffer layer 122 to overlap the second gate electrode 102 to form a channel between the second source and second drain electrodes 106 and 108 . The oxide semiconductor layer 104 is formed of an oxide containing at least one metal selected from among Zn, Cd, Ga, In, Sn, Hf, and Zr. Since the second thin film transistor 100 including the oxide semiconductor layer 104 has higher charge mobility and lower leakage current characteristics than the first thin film transistor 150 including the polycrystalline semiconductor layer 154, it is turned on. It is preferable to apply to switching and driving thin film transistors (ST, DT) that maintain a short on time and a long off time.

이러한 산화물 반도체층(104)의 상부 및 하부와 인접한 상부 층간 절연막(124) 및 상부 버퍼층(122)은 하부 층간 절연막(116,118)에 비해 수소 입자 함유량이 낮은 무기막으로 형성된다. 예를 들어, 상부 층간 절연막(124) 및 상부 버퍼층(122)은 산화 실리콘(SiOx)로 형성되고 하부 층간 절연막(116,118)은 질화실리콘(SiNx)로 형성된다. 이에 따라, 산화물 반도체층(104)의 열처리 공정시 하부 층간 절연막(116,118) 내의 수소 및 다결정 반도체층(154)의 수소들이 산화물 반도체층(104)으로 확산되는 것을 방지할 수 있다.The upper interlayer insulating film 124 and the upper buffer layer 122 adjacent to the upper and lower portions of the oxide semiconductor layer 104 are formed of an inorganic film having a lower content of hydrogen particles than the lower interlayer insulating films 116 and 118 . For example, the upper interlayer insulating film 124 and the upper buffer layer 122 are formed of silicon oxide (SiOx), and the lower interlayer insulating films 116 and 118 are formed of silicon nitride (SiNx). Accordingly, diffusion of hydrogen in the lower interlayer insulating films 116 and 118 and hydrogen in the polycrystalline semiconductor layer 154 into the oxide semiconductor layer 104 during the heat treatment process of the oxide semiconductor layer 104 can be prevented.

제2 소스 및 제2 드레인 전극(106,108)은 상부 층간 절연막(124) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.The second source and second drain electrodes 106 and 108 are formed of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), It may be a single layer or multiple layers made of any one of neodymium (Nd) and copper (Cu) or an alloy thereof, but is not limited thereto.

제2 소스 전극(106)은 상부 층간 절연막(124)을 관통하는 제2 소스 컨택홀(110S)을 통해 산화물 반도체층(104)의 소스 영역과 접속되며, 제2 드레인 전극(108)은 상부 층간 절연막(124)을 관통하는 제2 드레인 컨택홀(110D)을 통해 산화물 반도체층(104)의 드레인 영역과 접속된다. 그리고, 제2 소스 및 제2 드레인 전극(106,108)은 산화물 반도체층(104)의 채널영역을 사이에 두고 서로 마주보도록 형성된다.The second source electrode 106 is connected to the source region of the oxide semiconductor layer 104 through the second source contact hole 110S passing through the upper interlayer insulating film 124, and the second drain electrode 108 is connected to the upper interlayer interlayer. It is connected to the drain region of the oxide semiconductor layer 104 through the second drain contact hole 110D passing through the insulating layer 124 . The second source and second drain electrodes 106 and 108 are formed to face each other with the channel region of the oxide semiconductor layer 104 therebetween.

스토리지 커패시터(Cst,180)는 도 7에 도시된 바와 같이 제1 하부 층간 절연막(116)을 사이에 두고 스토리지 하부 전극(182)과 스토리지 상부 전극(184)이 중첩됨으로써 형성된다.As shown in FIG. 7 , the storage capacitor Cst 180 is formed by overlapping the lower storage electrode 182 and the upper storage electrode 184 with the first lower interlayer insulating layer 116 interposed therebetween.

스토리지 하부 전극(182)은 구동 트랜지스터(DT)의 제2 게이트 전극(102) 및 구동 트랜지스터(DT)의 제2 소스 전극(106) 중 어느 하나에 접속된다. 이 스토리지 하부 전극(182)은 하부 게이트 절연막(114) 상에 위치하며, 제1 게이트 전극(152)과 동일층에 동일 재질로 형성된다.The storage lower electrode 182 is connected to either one of the second gate electrode 102 of the driving transistor DT and the second source electrode 106 of the driving transistor DT. The storage lower electrode 182 is positioned on the lower gate insulating layer 114 and is formed on the same layer as the first gate electrode 152 and made of the same material.

스토리지 상부 전극(184)은 스토리지 공급 라인(186)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(102) 및 구동 트랜지스터(DT)의 제2 소스 전극(106) 중 나머지 하나에 접속된다. 이 스토리지 상부 전극(184)은 제1 하부 층간 절연막(116) 상에 위치한다. 스토리지 상부 전극(184)은 차광층(178) 및 제1 저전위 공급 라인(162a)과 동일층에 동일 재질로 형성된다. 이러한 스토리지 상부 전극(184)은 제2 하부 층간 절연막(118), 상부 버퍼층(122) 및 상부 층간 절연막(124)을 관통하는 스토리지 컨택홀(188)을 통해 노출되어 스토리지 공급 라인(186)과 접속된다. 한편, 스토리지 상부 전극(184)은 도 7에 도시된 바와 같이 차광층(178)과 이격되어 있으나, 서로 연결된 일체형으로 형성될 수도 있다.The storage upper electrode 184 is connected to the other one of the second gate electrode 102 of the driving transistor DT and the second source electrode 106 of the driving transistor DT through the storage supply line 186 . The storage upper electrode 184 is positioned on the first lower interlayer insulating layer 116 . The storage upper electrode 184 is formed of the same material on the same layer as the light blocking layer 178 and the first low potential supply line 162a. The storage upper electrode 184 is exposed through the storage contact hole 188 penetrating the second lower interlayer insulating film 118, the upper buffer layer 122, and the upper interlayer insulating film 124, and is connected to the storage supply line 186. do. Meanwhile, the storage upper electrode 184 is spaced apart from the light blocking layer 178 as shown in FIG. 7 , but may be integrally connected to each other.

이러한 스토리지 하부 전극(182) 및 스토리지 상부 전극(184) 사이에 배치되는 제1 하부 층간 절연막(116)은 SiOx 또는 SiNx와 같은 무기 절연 물질로 형성된다. 제1 하부 층간 절연막(116)은 SiOx보다 유전율이 높은 SiNx로 형성되는 것이 바람직하다. 이에 따라, 스토리지 하부 전극(182) 및 스토리지 상부 전극(184)은 유전율이 높은 SiNx로 형성되는 제1 하부 층간 절연막(116)을 사이에 두고 중첩됨으로써 유전율에 비례하는 스토리지 커패시터(Cst)의 용량값은 증가하게 된다. The first lower interlayer insulating layer 116 disposed between the storage lower electrode 182 and the storage upper electrode 184 is formed of an inorganic insulating material such as SiOx or SiNx. The first lower interlayer insulating film 116 is preferably formed of SiNx having a higher dielectric constant than SiOx. Accordingly, the storage lower electrode 182 and the storage upper electrode 184 are overlapped with the first lower interlayer insulating layer 116 formed of SiNx having a high permittivity interposed therebetween, so that the capacitance value of the storage capacitor Cst is proportional to the permittivity. will increase

발광 소자(130)는 제2 박막 트랜지스터(150)의 제2 소스 전극(106)과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형성되는 적어도 하나의 발광 스택(134)과, 발광 스택(134) 위에 형성된 캐소드 전극(136)을 구비한다.The light emitting element 130 includes an anode electrode 132 connected to the second source electrode 106 of the second thin film transistor 150, at least one light emitting stack 134 formed on the anode electrode 132, A cathode electrode 136 formed on the light emitting stack 134 is provided.

애노드 전극(132)은 제2 평탄화층(128)을 관통하는 제2 화소 컨택홀(144)을 통해 노출된 화소 연결 전극(142)과 접속된다. 여기서, 화소 연결 전극(142)은 보호막(166) 및 제1 평탄화층(126)을 관통하는 제1 화소 컨택홀(120)을 통해 노출된 제2 소스 전극(106)과 접속된다.The anode electrode 132 is connected to the exposed pixel connection electrode 142 through the second pixel contact hole 144 penetrating the second planarization layer 128 . Here, the pixel connection electrode 142 is connected to the exposed second source electrode 106 through the first pixel contact hole 120 penetrating the passivation layer 166 and the first planarization layer 126 .

애노드 전극(132)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성된다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어진다. 예를 들어, 애노드 전극(132)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성된다. 이러한 애노드 전극(132)은 뱅크(138)에 의해 마련된 발광 영역뿐만 아니라 제1 및 제2 트랜지스터(100,150)와 스토리지 커패시터(180,Cst)가 배치된 회로 영역과 중첩되도록 제2 평탄화층(128) 상에 배치됨으로써 발광 면적이 증가된다.The anode electrode 132 is formed in a multilayer structure including a transparent conductive film and an opaque conductive film having high reflective efficiency. The transparent conductive film is made of a material having a relatively large work function value such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), and the opaque conductive film is Al, Ag, Cu, Pb, Mo, It consists of a single-layer or multi-layer structure containing Ti or alloys thereof. For example, the anode electrode 132 has a structure in which a transparent conductive film, an opaque conductive film, and a transparent conductive film are sequentially stacked, or a transparent conductive film and an opaque conductive film are sequentially stacked. The anode electrode 132 is formed by the second planarization layer 128 so as to overlap not only the emission area provided by the bank 138 but also the circuit area where the first and second transistors 100 and 150 and the storage capacitor 180 (Cst) are disposed. By being placed on the light emitting area is increased.

발광 스택(134)은 애노드 전극(132) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다. 이외에도 발광 스택(134)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 유기 발광층은 청색광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 유기 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색광이 생성된다. 이 발광스택(134)에서 생성된 백색광은 발광 스택(134) 상부에 위치하는 컬러 필터(도시하지 않음)에 입사되므로 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 스택(134)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 스택(134)은 적색광을, 녹색(G) 서브 화소의 발광 스택(134)은 녹색광을, 청색(B) 서브 화소의 발광 스택(134)은 청색광을 생성할 수도 있다.The light emitting stack 134 is formed by stacking a hole related layer, an organic light emitting layer, and an electron related layer on the anode electrode 132 in the order or reverse order. In addition, the light emitting stack 134 may include first and second light emitting stacks facing each other with a charge generating layer interposed therebetween. In this case, one organic light emitting layer of the first and second light emitting stacks generates blue light, and the other organic light emitting layer of the first and second light emitting stacks generates yellow-green light, thereby generating the first and second light emitting stacks. White light is generated through Since the white light generated by the light emitting stack 134 is incident on a color filter (not shown) positioned above the light emitting stack 134, a color image can be implemented. In addition, a color image may be implemented by generating color light corresponding to each sub-pixel in each light emitting stack 134 without a separate color filter. That is, the emission stack 134 of the red (R) sub-pixel emits red light, the emission stack 134 of the green (G) sub-pixel emits green light, and the emission stack 134 of the blue (B) sub-pixel emits blue light. You may.

뱅크(138)는 애노드 전극(132)을 노출시키도록 형성된다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크(138)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다.The bank 138 is formed to expose the anode electrode 132. The bank 138 may be formed of an opaque material (eg, black) to prevent light interference between adjacent sub-pixels. In this case, the bank 138 includes a light blocking material made of at least one of color pigments, organic black, and carbon.

캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 발광 스택(134)의 상부면 및 측면 상에 형성된다. 이 캐소드 전극(136)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어진다.The cathode electrode 136 is formed on the upper and side surfaces of the light emitting stack 134 to face the anode electrode 132 with the light emitting stack 134 interposed therebetween. The cathode electrode 136 is made of a transparent conductive layer such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) when applied to a top emission type organic light emitting display.

이러한 캐소드 전극(136)은 저전압 공급 라인(162)과 전기적으로 접속된다. 저전압 공급 라인(162)은 도 5b 및 도 6에 도시된 바와 같이 서로 교차하는 제1 및 제2 저전위 공급 라인(162a,162b)을 구비한다. 제1 저전위 공급 라인(162a)은 도 7에 도시된 바와 같이 스토리지 상부 전극(184)과 동일층인 제1 하부 층간 절연막(116) 상에, 스토리지 상부 전극(184)과 동일 재질로 형성된다. 제2 저전위 공급 라인(162b)은 화소 연결 전극(142)과 동일층인 제1 평탄화층(126) 상에, 화소 연결 전극(142)과 동일 재질로 형성된다. 이 제2 저전위 공급 라인(162b)은 제2 하부 층간 절연막(118), 상부 버퍼층(122), 상부 층간 절연막(124), 보호막(166) 및 제1 평탄화층(126)을 관통하도록 형성된 제1 라인 컨택홀(164)을 통해 노출된 제1 저전위 공급 라인(162a)과 전기적으로 접속된다.This cathode electrode 136 is electrically connected to the low voltage supply line 162. The low voltage supply line 162 includes first and second low potential supply lines 162a and 162b crossing each other, as shown in FIGS. 5B and 6 . As shown in FIG. 7 , the first low potential supply line 162a is formed of the same material as the upper storage electrode 184 on the first lower interlayer insulating film 116 which is the same layer as the upper storage electrode 184. . The second low potential supply line 162b is formed of the same material as the pixel connection electrode 142 on the first planarization layer 126 which is the same layer as the pixel connection electrode 142 . The second low potential supply line 162b is formed to pass through the second lower interlayer insulating film 118, the upper buffer layer 122, the upper interlayer insulating film 124, the protective film 166, and the first planarization layer 126. It is electrically connected to the first low potential supply line 162a exposed through the 1 line contact hole 164.

이러한 저전압 공급 라인(162)을 통해 공급되는 저전위 전압(VSS)보다 높은 고전위 전압(VDD)을 공급하는 고전압 공급 라인(172)은 도 5b 및 도 6에 도시된 바와 같이 서로 교차하는 제1 및 제2 고전위 공급 라인(172a,172b)을 구비한다. 제1 고전위 공급 라인(172a)은 도 7에 도시된 바와 같이 제2 게이트 전극(102)과 동일층인 상부 게이트 절연 패턴(146) 상에, 제2 게이트 전극(102)과 동일 재질로 형성된다. 제2 고전위 공급 라인(172b)은 제2 소스 및 드레인 전극(106,108)과 동일층인 상부 층간 절연막(124) 상에, 제2 소스 및 드레인 전극(106,108)과 동일 재질로 형성된다. 이 제2 고전위 공급 라인(172b)은 상부 층간 절연막(124)을 관통하도록 형성된 제2 라인 컨택홀(174)을 통해 노출된 제1 고전위 공급 라인(172a)과 전기적으로 접속된다.The high voltage supply lines 172 supplying the high potential voltage VDD higher than the low potential voltage VSS supplied through the low voltage supply line 162 have first crossovers as shown in FIGS. 5B and 6 . and second high potential supply lines 172a and 172b. As shown in FIG. 7 , the first high potential supply line 172a is formed of the same material as the second gate electrode 102 on the upper gate insulating pattern 146 on the same layer as the second gate electrode 102 . do. The second high potential supply line 172b is formed of the same material as the second source and drain electrodes 106 and 108 on the upper interlayer insulating film 124 that is the same layer as the second source and drain electrodes 106 and 108 . The second high potential supply line 172b is electrically connected to the exposed first high potential supply line 172a through the second line contact hole 174 formed to pass through the upper interlayer insulating film 124 .

이와 같이 고전위 공급 라인(172) 및 저전위 공급 라인(162)은 메쉬 형태로 형성되므로 수직 방향으로 배치되는 제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b)은 보호막(166) 및 제1 평탄화층(126)을 사이에 두고 중첩된다. 이 경우, 보호막(166)은 제1 평탄화층(126)에 형성된 핀홀(pin hole)을 통해 제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b)이 쇼트되는 것을 방지할 수 있도록 제1 평탄화층(126) 하부 및 상부 중 어느 하나에, 제1 평탄화층(126)과 접촉하도록 배치된다. 이에 대해, 도 8a 및 도 8b를 결부하여 설명하기로 한다.In this way, since the high potential supply line 172 and the low potential supply line 162 are formed in a mesh shape, the second high potential supply line 172b and the second low potential supply line 162b disposed in the vertical direction are provided with a protective film ( 166) and the first planarization layer 126 interposed therebetween. In this case, the protective film 166 may prevent the second high potential supply line 172b and the second low potential supply line 162b from being shorted through a pin hole formed in the first planarization layer 126. The first planarization layer 126 is disposed so as to contact the first planarization layer 126 on one of the lower and upper portions. This will be described in conjunction with FIGS. 8A and 8B.

도 8a에 도시된 바와 같이 제2 고전위 공급 라인(172b) 상에 제1 평탄화층(126) 도포시 발생되는 미세 기포로 인해 제1 평탄화층(126) 내에 핀 홀(168)이 발생한다. 이러한 핀 홀(168)을 가지는 제1 평탄화층(126) 상에 제2 저전위 공급 라인(162b)을 형성하면, 제2 저전압 공급 라인(162b)이 핀 홀(168)을 채우면서 제2 저전위 공급 라인(162b)과 제2 고전위 공급 라인(172b)이 쇼트(Short)되어 제품 화재 발생 등 신뢰성이 저하된다.As shown in FIG. 8A , pin holes 168 are generated in the first planarization layer 126 due to microbubbles generated when the first planarization layer 126 is applied on the second high potential supply line 172b. When the second low potential supply line 162b is formed on the first planarization layer 126 having the pin hole 168, the second low potential supply line 162b fills the pin hole 168 while the second low potential supply line 162b fills the second low potential supply line 162b. The potential supply line 162b and the second high-potential supply line 172b are shorted, resulting in deterioration in reliability such as occurrence of product fire.

반면에, 도 8b에 도시된 바와 같이 제2 고전위 공급 라인(172b) 상에 무기 절연 재질의 보호막(166)이 형성된다. 이 보호막(166) 상에 제1 평탄화층(126)을 도포하면, 도포시 발생되는 미세 기포로 인해 제1 평탄화층(126) 내에 핀 홀(168)이 발생한다. 이러한 핀 홀(168)을 가지는 제1 평탄화층(126) 상에 제2 저전위 공급 라인(162b)을 형성하면, 제2 저전압 공급 라인(162b)이 핀 홀(168)을 채우게 된다. 이 때, 제2 저전압 공급 라인(162b)이 핀 홀(168)을 채우더라도 보호막(166)에 의해 제2 저전압 공급 라인(162b) 및 제2 고전압 공급 라인(172b)은 절연된다. 이에 따라, 본원 발명은 제2 저전위 공급 라인(162b)과 제2 고전위 공급 라인(172b) 사이에 배치되는 보호막(166)에 의해 제2 저전위 공급 라인(162b)과 제2 고전위 공급 라인(172b)이 쇼트(Short)되는 것을 방지할 수 있다.On the other hand, as shown in FIG. 8B , a protective film 166 made of an inorganic insulating material is formed on the second high-potential supply line 172b. When the first planarization layer 126 is applied on the protective film 166, pin holes 168 are generated in the first planarization layer 126 due to microbubbles generated during application. When the second low potential supply line 162b is formed on the first planarization layer 126 having the pin hole 168, the second low voltage supply line 162b fills the pin hole 168. At this time, even if the second low voltage supply line 162b fills the pin hole 168, the second low voltage supply line 162b and the second high voltage supply line 172b are insulated from each other by the passivation layer 166. Accordingly, the present invention provides the second low potential supply line 162b and the second high potential supply line 162b and the second high potential supply line 162b by the protective film 166 disposed between the second high potential supply line 162b. It is possible to prevent the line 172b from being shorted.

이와 같은 저전위 공급 라인(162), 고전위 공급 라인(172), 데이터 라인(DL), 스캔 라인(SL) 및 발광 제어 라인(EL) 중 적어도 어느 하나와 접속된 신호 링크(176)는 도 7에 도시된 바와 같이 제1 및 제2 개구부(192,194)가 형성된 벤딩 영역(BA)을 가로지르도록 배치된다. 제1 개구부(192)는 상부 층간 절연막(124)의 측면과 상부 버퍼층(122)의 상부면을 노출시킨다. 이 제1 개구부(192)는 제2 소스 컨택홀(110S) 및 제2 드레인 컨택홀(110D) 중 적어도 어느 하나와 동일한 깊이(d1)를 가지도록 형성된다. 제2 개구부(194)는 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 각각의 측면을 노출시키도록 형성된다. 이 제2 개구부(194)는 제1 소스 컨택홀(160S) 및 제1 드레인 컨택홀(160D) 중 적어도 어느 하나보다 더 깊은 깊이(d2)를 가지도록 형성되거나, 동일한 깊이(d2)를 가지도록 형성된다. 이에 따라, 벤딩 영역(BA)에는 제1 및 제2 개구부(192,194)에 의해 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)이 제거된다. 즉, 벤딩 영역(BA)에는 크랙을 유발하는 다수의 무기 절연층(140,112,114,116,118,122,124)이 제거됨으로써 크랙 발생없이 기판(101)을 쉽게 벤딩할 수 있다.A signal link 176 connected to at least one of the low-potential supply line 162, the high-potential supply line 172, the data line DL, the scan line SL, and the emission control line EL is shown in FIG. As shown in FIG. 7, the first and second openings 192 and 194 are disposed to cross the bending area BA. The first opening 192 exposes a side surface of the upper interlayer insulating layer 124 and a top surface of the upper buffer layer 122 . The first opening 192 is formed to have the same depth d1 as at least one of the second source contact hole 110S and the second drain contact hole 110D. The second opening 194 exposes side surfaces of the multi-buffer layer 140, the lower buffer layer 112, the lower gate insulating layer 114, the first and second lower interlayer insulating layers 116 and 118, and the upper buffer layer 122, respectively. is formed The second opening 194 is formed to have a deeper depth d2 than at least one of the first source contact hole 160S and the first drain contact hole 160D, or to have the same depth d2. is formed Accordingly, the multi-buffer layer 140, the lower buffer layer 112, the lower gate insulating layer 114, and the first and second lower interlayer insulating layers 116 and 118 are formed in the bending area BA by the first and second openings 192 and 194. , the upper buffer layer 122 and the upper interlayer insulating film 124 are removed. That is, since the plurality of inorganic insulating layers 140 , 112 , 114 , 116 , 118 , 122 , and 124 that cause cracks are removed from the bending area BA, the substrate 101 can be easily bent without cracks.

벤딩 영역(BA)에 배치되는 신호 링크(176)는 도 7에 도시된 바와 같이 화소 연결 전극(142)와 동일 마스크 공정으로 화소 연결 전극(142)과 함께 형성될 수 있다. 이 경우, 신호 링크(176)는 화소 연결 전극(142)과 동일 재질로 동일 평면, 즉 제1 평탄화층(126) 및 기판(101) 상에 형성된다. 이러한 제1 평탄화층(126) 및 기판(101) 상에 형성된 신호 링크(176)를 덮도록 신호 링크(176) 상에 제2 평탄화층(128)이 배치되거나, 제2 평탄화층(128)없이 봉지 필름, 또는 무기 및 유기 봉지층의 조합으로 이루어진 봉지 스택의 무기 봉지층이 배치된다.As shown in FIG. 7 , the signal link 176 disposed in the bending area BA may be formed together with the pixel connection electrode 142 through the same mask process as the pixel connection electrode 142 . In this case, the signal link 176 is made of the same material as the pixel connection electrode 142 and is formed on the same plane, that is, on the first planarization layer 126 and the substrate 101 . A second planarization layer 128 is disposed on the signal link 176 to cover the first planarization layer 126 and the signal link 176 formed on the substrate 101, or without the second planarization layer 128. An encapsulation film or an inorganic encapsulation layer of an encapsulation stack made of a combination of inorganic and organic encapsulation layers is disposed.

이외에도, 신호 링크(176)는 도 9a 및 도 9b에 도시된 바와 같이 소스 및 드레인 전극(106,156,108,158)과 동일 마스크 공정으로 소스 및 드레인 전극(106,156,108,158)과 함께 형성될 수 있다. 이 경우, 신호 링크(176)는 소스 및 드레인 전극(106,156,108,158)과 동일 재질로 동일 평면, 즉 상부 층간 절연막(124) 상에 형성됨과 아울러 기판(101)과 접촉하도록 기판(101) 상에 형성된다. 이 때, 신호 링크(176)는 제1 개구부(192)에 의해 노출된 상부 층간 절연막(124)의 측면과 상부 버퍼층(122)의 상부면에 형성됨과 아울러 제2 개구부(194)에 의해 노출된 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)의 측면 상에 형성되므로 계단 형상으로 형성된다. 계단 형상으로 형성된 신호 링크(176)를 덮도록, 신호 링크(176) 상에 제1 및 제2 평탄화층(126,128) 중 적어도 하나가 배치되거나, 제1 및 제2 평탄화층(126,128)없이 봉지 필름 또는 무기 및 유기 봉지층의 조합으로 이루어진 봉지 스택의 무기 봉지층이 배치된다.In addition, the signal link 176 may be formed together with the source and drain electrodes 106, 156, 108, and 158 through the same mask process as the source and drain electrodes 106, 156, 108, and 158, as shown in FIGS. 9A and 9B. In this case, the signal link 176 is formed of the same material as the source and drain electrodes 106, 156, 108, and 158 on the same plane, that is, on the upper interlayer insulating film 124, and is formed on the substrate 101 so as to contact the substrate 101. . At this time, the signal link 176 is formed on the side surface of the upper interlayer insulating film 124 exposed by the first opening 192 and the top surface of the upper buffer layer 122 and exposed by the second opening 194. Since it is formed on the side surfaces of the multi-buffer layer 140, the lower buffer layer 112, the lower gate insulating film 114, the first and second lower interlayer insulating films 116 and 118, and the upper buffer layer 122, it is formed in a stepped shape. At least one of the first and second planarization layers 126 and 128 is disposed on the signal link 176 to cover the signal link 176 formed in a stepped shape, or a sealing film without the first and second planarization layers 126 and 128. Alternatively, an inorganic encapsulation layer of an encapsulation stack composed of a combination of inorganic and organic encapsulation layers is disposed.

이외에도 신호 링크(176)는 도 9a 및 도 9b에 도시된 바와 같이 멀티 버퍼층(140) 상에 배치될 수도 있다. 이 때, 신호 링크들(176) 사이에 배치되는 멀티 버퍼층(140)은 크랙 발생없이 벤딩이 용이해지도록 제거됨으로써 신호 링크들(176) 사이에는 기판(101)을 노출시키는 트렌치(196)가 형성된다.In addition, the signal link 176 may be disposed on the multi-buffer layer 140 as shown in FIGS. 9A and 9B. At this time, the multi-buffer layer 140 disposed between the signal links 176 is removed to facilitate bending without cracking, so that a trench 196 exposing the substrate 101 is formed between the signal links 176. do.

도 9a에 도시된 트렌치(196)는 신호 링크들(176) 사이의 멀티 버퍼층(140) 및 기판(101)의 일부를 관통하도록 형성된다. 이러한 신호 링크들(176) 상에는 제2 평탄화층(128)이 배치된다. 도 9b에 도시된 트렌치(196)는 신호 링크들(176) 사이의 보호막(166), 멀티 버퍼층(140) 및 기판(101)의 일부를 관통하도록 형성된다. 이러한 신호 링크들(176) 상에는 보호막(166), 제1 및 제2 평탄화층(126,128)이 배치된다. 한편, 벤딩 영역(BA)에는 제1 및 제2 평탄화층(126,128)을 관통하는 적어도 하나의 수분 차단홀(도시하지 않음)이 배치될 수도 있다. 이 수분 차단홀은 신호 링크들(176) 사이, 및 신호 링크들(176) 상부 중 적어도 어느 하나에 형성된다. 이 수분 차단홀은 외부로부터의 수분이 신호 링크(176) 상에 배치되는 제1 및 제2 평탄화층(126,128) 중 적어도 어느 하나를 통해 액티브 영역(AA) 내부로 침투하는 것을 방지한다. 또한, 검사 공정시 이용되는 검사 라인(도시하지 않음)은 벤딩 영역(BA)에서 도 7, 도 9a 및 도 9b에 도시된 신호 링크(176) 중 어느 하나와 동일 구조로 형성된다.The trench 196 shown in FIG. 9A is formed to pass through a portion of the substrate 101 and the multi-buffer layer 140 between the signal links 176 . A second planarization layer 128 is disposed over these signal links 176 . The trench 196 shown in FIG. 9B is formed to pass through the passivation layer 166 between the signal links 176 , the multi-buffer layer 140 and a portion of the substrate 101 . A passivation layer 166 and first and second planarization layers 126 and 128 are disposed on the signal links 176 . Meanwhile, at least one moisture blocking hole (not shown) passing through the first and second planarization layers 126 and 128 may be disposed in the bending area BA. The moisture blocking hole is formed between the signal links 176 and at least one of the upper portions of the signal links 176 . The moisture blocking hole prevents moisture from outside from penetrating into the active area AA through at least one of the first and second planarization layers 126 and 128 disposed on the signal link 176 . In addition, an inspection line (not shown) used in the inspection process is formed in the bending area BA in the same structure as any one of the signal links 176 shown in FIGS. 7, 9A, and 9B.

이와 같이, 벤딩 영역(BA)에는 제1 및 제2 개구부(192,194)에 의해 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)이 제거된다. 즉, 벤딩 영역(BA)에는 크랙을 유발하는 다수의 무기 절연층(140,112,114,116,118,122,124)이 제거됨으로써 벤딩 영역(BA)은 크랙 발생없이 기판(101)을 쉽게 벤딩할 수 있다.As described above, the multi-buffer layer 140, the lower buffer layer 112, the lower gate insulating film 114, and the first and second lower interlayer insulating films 116 and 118 are formed in the bending area BA by the first and second openings 192 and 194. , the upper buffer layer 122 and the upper interlayer insulating film 124 are removed. That is, since the plurality of inorganic insulating layers 140 , 112 , 114 , 116 , 118 , 122 , and 124 that cause cracks are removed from the bending area BA, the substrate 101 can be easily bent without cracks occurring in the bending area BA.

도 10a 내지 도 10n은 도 7에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.10A to 10N are cross-sectional views illustrating a method of manufacturing the organic light emitting diode display shown in FIG. 7 .

도 10a를 참조하면, 기판(101) 상에 멀티 버퍼층(140), 하부 버퍼층(112) 및 다결정 반도체층(154)이 순차적으로 형성된다.Referring to FIG. 10A , a multi-buffer layer 140 , a lower buffer layer 112 , and a polycrystalline semiconductor layer 154 are sequentially formed on a substrate 101 .

구체적으로, 기판(101) 상에 SiOx 및 SiNx이 적어도 1회 교번적으로 적층됨으로써 멀티 버퍼층(140)이 형성된다. 그런 다음, 멀티 버퍼층(140) 상에 SiOx 또는 SiNx이 전면 증착됨으로써 하부 버퍼층(112)이 형성된다. 그런 다음, 하부 버퍼층(112)이 형성된 기판(101) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 비정질 실리콘 박막이 형성된다. 그런 다음, 비정질 실리콘 박막을 결정화함으로써 다결정 실리콘 박막으로 형성된다. 그리고, 다결정 실리콘 박막을 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 다결정 반도체층(154)이 형성된다.Specifically, the multi-buffer layer 140 is formed by alternately stacking SiOx and SiNx on the substrate 101 at least once. Then, the lower buffer layer 112 is formed by depositing SiOx or SiNx on the multi-buffer layer 140 . Then, an amorphous silicon thin film is formed on the substrate 101 on which the lower buffer layer 112 is formed through a method such as low pressure chemical vapor deposition (LPCVD) or plasma enhanced chemical vapor deposition (PECVD). Then, it is formed into a polycrystalline silicon thin film by crystallizing the amorphous silicon thin film. Then, the polycrystalline semiconductor layer 154 is formed by patterning the polycrystalline silicon thin film through a photolithography process and an etching process using a first mask.

도 10b를 참조하면, 다결정 반도체층(154)이 형성된 기판(101) 상에 게이트 절연막(114)이 형성되고, 그 게이트 절연막(114) 상에 제1 게이트 전극(152) 및 스토리지 하부 전극(182)이 형성된다.Referring to FIG. 10B , a gate insulating film 114 is formed on the substrate 101 on which the polycrystalline semiconductor layer 154 is formed, and the first gate electrode 152 and the storage lower electrode 182 are formed on the gate insulating film 114. ) is formed.

구체적으로, 다결정 반도체층(154)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 게이트 절연막(114)이 형성된다. 그런 다음, 게이트 절연막(114) 상에 제1 도전층이 전면 증착된 후 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제1 도전층이 패터닝됨으로써 제1 게이트 전극(152)과 스토리지 하부 전극(182)이 형성된다. 그런 다음, 제1 게이트 전극(152)을 마스크로 이용한 도핑 공정을 통해 다결정 반도체층(154)에 불순물이 도핑됨으로써 제1 게이트 전극(152)과 비중첩되는 소스 및 드레인 영역과, 제1 게이트 전극(152)과 중첩되는 채널 영역이 형성된다.Specifically, the gate insulating film 114 is formed by depositing an inorganic insulating material such as SiNx or SiOx on the entire surface of the substrate 101 on which the polycrystalline semiconductor layer 154 is formed. Then, after the first conductive layer is deposited on the entire surface of the gate insulating film 114, the first conductive layer is patterned through a photolithography process using a second mask and an etching process, thereby forming the first gate electrode 152 and the storage lower electrode. (182) is formed. Then, impurities are doped into the polycrystalline semiconductor layer 154 through a doping process using the first gate electrode 152 as a mask, thereby providing source and drain regions that do not overlap with the first gate electrode 152, and the first gate electrode. A channel region overlapping with (152) is formed.

도 10c를 참조하면, 제1 게이트 전극(152) 및 스토리지 하부 전극(182)이 형성된 기판(101) 상에 적어도 1층의 제1 하부 층간 절연막(116)이 형성되고, 그 제1 하부 층간 절연막(116) 상에 스토리지 상부 전극(184), 차광층(178) 및 제1 저전위 공급 라인(162a)이 형성된다.Referring to FIG. 10C , at least one layer of a first lower interlayer insulating film 116 is formed on the substrate 101 on which the first gate electrode 152 and the storage lower electrode 182 are formed, and the first lower interlayer insulating film is formed. On 116, the storage upper electrode 184, the light blocking layer 178, and the first low potential supply line 162a are formed.

구체적으로, 제1 게이트 전극(152) 및 스토리지 하부 전극(182)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 제1 하부 층간 절연막(116)이 형성된다. 그런 다음, 제1 하부 층간 절연막(116) 상에 제2 도전층이 전면 증착된 후 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제2 도전층이 패터닝됨으로써 스토리지 상부 전극(184), 차광층(178) 및 제1 저전위 공급 라인(162a)이 형성된다.Specifically, an inorganic insulating material such as SiNx or SiOx is deposited on the entire surface of the substrate 101 on which the first gate electrode 152 and the storage lower electrode 182 are formed, thereby forming the first lower interlayer insulating layer 116 . Then, after the second conductive layer is deposited on the entire surface of the first lower interlayer insulating film 116, the second conductive layer is patterned through a photolithography process using a third mask and an etching process, thereby blocking the storage upper electrode 184 and light. A layer 178 and a first low potential supply line 162a are formed.

도 10d를 참조하면, 스토리지 상부 전극(184), 차광층(178) 및 제1 저전위 공급 라인(162a)이 형성된 기판(101) 상에 적어도 1층의 제2 하부 층간 절연막(118) 및 상부 버퍼층(122)이 순차적으로 형성되고, 그 상부 버퍼층(122) 상에 산화물 반도체층(104)이 형성된다.Referring to FIG. 10D , on the substrate 101 on which the storage upper electrode 184, the light blocking layer 178, and the first low potential supply line 162a are formed, at least one layer of the second lower interlayer insulating film 118 and the upper The buffer layer 122 is sequentially formed, and the oxide semiconductor layer 104 is formed on the upper buffer layer 122 .

구체적으로, 스토리지 상부 전극(184), 차광층(178) 및 제1 저전위 공급 라인(162a)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 제2 하부 층간 절연막(118)이 형성된다. 그런 다음, 제1 하부 층간 절연막(118) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 상부 버퍼층(122)이 형성된다. 그런 다음, 상부 버퍼층(122) 상에 산화물 반도체층(104)이 전면 증착된 후 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 패터닝됨으로써 차광층(178)과 중첩되는 산화물 반도체층(104)이 형성된다.Specifically, an inorganic insulating material such as SiNx or SiOx is entirely deposited on the substrate 101 on which the storage upper electrode 184, the light blocking layer 178, and the first low potential supply line 162a are formed, thereby forming a second lower interlayer insulating film. (118) is formed. Then, the upper buffer layer 122 is formed by depositing an inorganic insulating material such as SiNx or SiOx on the entire surface of the first lower interlayer insulating film 118 . Then, the oxide semiconductor layer 104 overlaps with the light blocking layer 178 by depositing the entire surface of the oxide semiconductor layer 104 on the upper buffer layer 122 and then patterning through a photolithography process and an etching process using a fourth mask. is formed

도 10e를 참조하면, 산화물 반도체층(104)이 형성된 기판(101) 상에 상부 게이트 절연 패턴(146), 제2 게이트 전극(102) 및 제1 고전위 공급 라인(172a)이 형성된다.Referring to FIG. 10E , an upper gate insulating pattern 146 , a second gate electrode 102 , and a first high potential supply line 172a are formed on the substrate 101 on which the oxide semiconductor layer 104 is formed.

구체적으로, 산화물 반도체층(104)이 형성된 기판(101) 상에 상부 게이트 절연막이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 제3 도전층이 형성된다. 상부 게이트 절연막으로는 SiOx 또는 SiNx 등과 같은 무기 절연 물질이 이용된다. 제3 도전층으로는 Mo, Ti, Cu, AlNd, Al 또는 Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제3 도전층 및 상부 게이트 절연막을 동시에 패터닝함으로써 제2 게이트 전극(102) 및 제1 고전위 공급 라인(172a) 각각과, 그들 각각의 하부에 상부 게이트 절연 패턴(146)이 동일 패턴으로 형성된다. 이 때, 상부 게이트 절연막의 건식 식각시 제2 게이트 전극(102)과 비중첩되는 산화물 반도체층(104)은 플라즈마에 의해 노출되며, 플라즈마에 의해 노출된 산화물 반도체층(104) 내의 산소는 플라즈마 가스와 반응하여 제거된다. 이에 따라, 제2 게이트 전극(102)과 비중첩되는 산화물 반도체층(104)은 도체화되어 소스 및 드레인 영역으로 형성된다.Specifically, an upper gate insulating film is formed on the substrate 101 on which the oxide semiconductor layer 104 is formed, and a third conductive layer is formed thereon by a deposition method such as sputtering. An inorganic insulating material such as SiOx or SiNx is used as the upper gate insulating layer. As the third conductive layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof is used as a single layer or as a multilayer structure using these materials. Then, each of the second gate electrode 102 and the first high-potential supply line 172a and each of them are respectively patterned by simultaneously patterning the third conductive layer and the upper gate insulating film through a photolithography process and an etching process using a fifth mask. An upper gate insulating pattern 146 is formed under the same pattern. At this time, when the upper gate insulating film is dry etched, the oxide semiconductor layer 104 that does not overlap with the second gate electrode 102 is exposed by plasma, and oxygen in the oxide semiconductor layer 104 exposed by the plasma is a plasma gas. reacts with and is eliminated. Accordingly, the oxide semiconductor layer 104 that does not overlap with the second gate electrode 102 is conductive and formed as source and drain regions.

도 10f를 참조하면, 상부 게이트 절연 패턴(146), 제2 게이트 전극(102) 및 제1 고전위 공급 라인(172a)이 형성된 기판(101) 상에 제1 개구부(192) 및 제1 및 제2 소스 컨택홀(160S,110S), 제1 및 제2 드레인 컨택홀(160D,110D), 제1 스토리지 컨택홀(188), 제1 및 제2 라인 컨택홀(164,174)을 가지는 상부 층간 절연막(124)이 형성된다.Referring to FIG. 10F , a first opening 192 and first and second openings 192 are formed on the substrate 101 on which the upper gate insulating pattern 146, the second gate electrode 102, and the first high potential supply line 172a are formed. An upper interlayer insulating layer having 2 source contact holes 160S and 110S, first and second drain contact holes 160D and 110D, a first storage contact hole 188, and first and second line contact holes 164 and 174 ( 124) is formed.

구체적으로, 상부 게이트 절연 패턴(146), 제2 게이트 전극(102) 및 제1 고전위 공급 라인(172)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 상부 층간 절연막(124)이 형성된다. 그런 다음, 상부 층간 절연막(124)이 제6 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 패터닝됨으로써 제1 및 제2 소스 컨택홀(160S,110S), 제1 및 제2 드레인 컨택홀(160D,110D), 제1 스토리지 컨택홀(188), 제1 및 제2 라인 컨택홀(164,174)이 형성됨과 아울러 벤딩 영역(BA)의 상부 층간 절연막(124)이 제거됨으로써 제1 개구부(192)가 형성된다. 이 때, 제1 및 제2 소스 컨택홀(160S,110S), 제1 및 제2 드레인 컨택홀(160D,110D), 제1 스토리지 컨택홀(188), 제1 및 제2 라인 컨택홀(164,174) 및 제1 개구부(192)는 상부 층간 절연막(124)을 관통하도록 형성된다.Specifically, an inorganic insulating material such as SiNx or SiOx is deposited over the substrate 101 on which the upper gate insulating pattern 146, the second gate electrode 102, and the first high potential supply line 172 are formed, so that the upper interlayer interlayer An insulating film 124 is formed. Then, the upper interlayer insulating layer 124 is patterned through a photolithography process and an etching process using a sixth mask, thereby forming first and second source contact holes 160S and 110S, first and second drain contact holes 160D, 110D), the first storage contact hole 188, and the first and second line contact holes 164 and 174 are formed, and the upper interlayer insulating layer 124 of the bending area BA is removed, thereby forming the first opening 192. do. In this case, the first and second source contact holes 160S and 110S, the first and second drain contact holes 160D and 110D, the first storage contact hole 188, and the first and second line contact holes 164 and 174 ) and the first opening 192 are formed to pass through the upper interlayer insulating layer 124 .

도 10g를 참조하면, 상부 층간 절연막(124)이 형성된 기판(101) 상에서 벤딩 영역(BA)에 제2 개구부(194)가 형성됨과 아울러 제1 소스 컨택홀(160S), 제1 드레인 컨택홀(160D), 제1 스토리지 컨택홀(188), 제2 라인 컨택홀(174) 내의 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)이 제거된다.Referring to FIG. 10G , a second opening 194 is formed in the bending area BA on the substrate 101 on which the upper interlayer insulating film 124 is formed, and the first source contact hole 160S and the first drain contact hole ( 160D), the first storage contact hole 188, the gate insulating layer 114 in the second line contact hole 174, the first and second lower interlayer insulating layers 116 and 118, and the upper buffer layer 122 are removed.

구체적으로, 상부 층간 절연막(124)이 형성된 기판(101) 상에 제7 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 식각 공정을 통해 제1 소스 컨택홀(160S), 제1 드레인 컨택홀(160D), 제1 스토리지 컨택홀(188), 제2 라인 컨택홀(174) 내의 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)이 제거된다. 이와 동시에 벤딩 영역(BA)의 멀티 버퍼층(140), 하부 버퍼층(112), 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)이 제거됨으로써 제2 개구부(194)가 형성된다. 한편, 제2 개구부(194) 형성시 기판(101)의 일부도 제거될 수 있다.Specifically, on the substrate 101 on which the upper interlayer insulating film 124 is formed, the first source contact hole 160S and the first drain are formed through an etching process using a photoresist pattern formed by a photolithography process using a seventh mask as a mask. The gate insulating layer 114, the first and second lower interlayer insulating layers 116 and 118, and the upper buffer layer 122 in the contact hole 160D, the first storage contact hole 188, and the second line contact hole 174 are removed. . At the same time, the multi-buffer layer 140, the lower buffer layer 112, the gate insulating film 114, the first and second lower interlayer insulating films 116 and 118, and the upper buffer layer 122 of the bending area BA are removed, thereby opening the second opening ( 194) is formed. Meanwhile, when the second opening 194 is formed, a portion of the substrate 101 may also be removed.

도 10h를 참조하면, 제2 개구부(194)가 형성된 기판(101) 상에 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108), 스토리지 공급 라인(186) 및 제2 고전위 공급 라인(172b)이 형성된다.Referring to FIG. 10H , first and second source electrodes 156 and 106 , first and second drain electrodes 158 and 108 , a storage supply line 186 and a second opening 194 are formed on the substrate 101 . 2 high potential supply lines 172b are formed.

구체적으로, 제2 개구부(194)가 형성된 기판(101) 상에 Mo, Ti, Cu, AlNd, Al 또는 Cr 또는 이들의 합금과 같은 제4 도전층이 전면 증착된다. 그런 다음, 제8 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제4 도전층이 패터닝됨으로써 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108), 스토리지 공급 라인(186) 및 제2 고전위 공급 라인(172b)이 형성된다.Specifically, a fourth conductive layer such as Mo, Ti, Cu, AlNd, Al, Cr or an alloy thereof is deposited on the entire surface of the substrate 101 on which the second opening 194 is formed. Then, the fourth conductive layer is patterned through a photolithography process and an etching process using an eighth mask, thereby forming the first and second source electrodes 156 and 106 , the first and second drain electrodes 158 and 108 , and the storage supply line 186 . ) and the second high potential supply line 172b are formed.

도 10i를 참조하면, 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108), 스토리지 공급 라인(186) 및 제2 고전위 공급 라인(172b)이 형성된 기판(101) 상에 제1 화소 컨택홀(120)을 가지는 보호막(166)이 형성된다.Referring to FIG. 10I, the substrate 101 on which the first and second source electrodes 156 and 106, the first and second drain electrodes 158 and 108, the storage supply line 186, and the second high-potential supply line 172b are formed. A passivation layer 166 having a first pixel contact hole 120 is formed thereon.

구체적으로, 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108), 스토리지 공급 라인(186) 및 제2 고전위 공급 라인(172b)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 보호막(166)이 형성된다. 그런 다음, 제9 마스크를 이용한 포토리소그래피 공정을 통해 보호막(166)이 패터닝됨으로써 보호막(166)을 관통하는 제1 화소 컨택홀(120)이 형성됨과 아울러 제1 라인 컨택홀(164)이 제1 평탄화층(126)을 관통하도록 형성된다.Specifically, SiNx is formed on the substrate 101 on which the first and second source electrodes 156 and 106, the first and second drain electrodes 158 and 108, the storage supply line 186, and the second high-potential supply line 172b are formed. Alternatively, the protective layer 166 is formed by depositing an inorganic insulating material such as SiOx on the entire surface. Then, the passivation layer 166 is patterned through a photolithography process using a ninth mask, thereby forming a first pixel contact hole 120 penetrating the passivation layer 166 and also forming a first line contact hole 164 in a first line contact hole 164. It is formed to pass through the planarization layer 126 .

도 10j를 참조하면, 보호막(166)이 형성된 기판(101) 상에 제1 평탄화층(126)이 형성된다.Referring to FIG. 10J , a first planarization layer 126 is formed on the substrate 101 on which the protective film 166 is formed.

구체적으로, 보호막(166)이 형성된 기판(101) 상에 아크릴계 수지와 같은 유기 절연 물질이 전면 도포됨으로써 제1 평탄화층(126)이 형성된다. 그런 다음, 제10 마스크를 이용한 포토리소그래피 공정을 통해 제1 평탄화층(126)이 패터닝됨으로써 제1 화소 컨택홀(120) 및 제1 라인 컨택홀(164)이 제1 평탄화층(126)을 관통하도록 형성된다.Specifically, the first planarization layer 126 is formed by coating an organic insulating material such as an acrylic resin on the entire surface of the substrate 101 on which the protective film 166 is formed. Then, the first planarization layer 126 is patterned through a photolithography process using a tenth mask, so that the first pixel contact hole 120 and the first line contact hole 164 pass through the first planarization layer 126. is formed to

도 10k를 참조하면, 제1 화소 컨택홀(120)을 가지는 제1 평탄화층(126)이 형성된 기판(101) 상에 화소 연결 전극(142) 및 제2 저전위 공급 라인(162b)과 신호 링크(176)가 형성된다.Referring to FIG. 10K , a signal link between a pixel connection electrode 142 and a second low potential supply line 162b is formed on a substrate 101 on which a first planarization layer 126 having a first pixel contact hole 120 is formed. (176) is formed.

구체적으로, 제1 화소 컨택홀(120)을 가지는 제1 평탄화층(126)이 형성된 기판(101) 상에 Mo, Ti, Cu, AlNd, Al 또는 Cr 또는 이들의 합금과 같은 제5 도전층이 전면 증착된다. 그런 다음, 제11 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제5 도전층이 패터닝됨으로써 화소 연결 전극(142) 및 제2 저전위 공급 라인(162b)과 신호 링크(176)가 형성된다.Specifically, a fifth conductive layer such as Mo, Ti, Cu, AlNd, Al, Cr or an alloy thereof is formed on the substrate 101 on which the first planarization layer 126 having the first pixel contact hole 120 is formed. deposited on the front Then, the fifth conductive layer is patterned through a photolithography process and an etching process using an eleventh mask, thereby forming the pixel connection electrode 142, the second low potential supply line 162b, and the signal link 176.

도 10l을 참조하면, 신호 링크(176), 화소 연결 전극(142) 및 제2 저전위 공급 라인(162b)이 형성된 기판(101) 상에 제2 화소 컨택홀(144)을 가지는 제2 평탄화층(128)이 형성된다.Referring to FIG. 10L, a second planarization layer having a second pixel contact hole 144 on the substrate 101 on which the signal link 176, the pixel connection electrode 142, and the second low potential supply line 162b are formed. (128) is formed.

구체적으로, 신호 링크(176), 화소 연결 전극(142) 및 제2 저전위 공급 라인(162b)이 형성된 기판(101) 상에 아크릴계 수지와 같은 유기 절연 물질이 전면 증착됨으로써 제2 평탄화층(128)이 형성된다. 그런 다음, 제12 마스크를 이용한 포토리소그래피 공정을 통해 제2 평탄화층(128)이 패터닝됨으로써 제2 화소 컨택홀(144)이 형성된다.Specifically, an organic insulating material such as acrylic resin is deposited on the entire surface of the substrate 101 on which the signal link 176, the pixel connection electrode 142, and the second low potential supply line 162b are formed, thereby forming the second planarization layer 128. ) is formed. Then, the second planarization layer 128 is patterned through a photolithography process using a twelfth mask to form a second pixel contact hole 144 .

도 10m을 참조하면, 제2 화소 컨택홀(144)을 가지는 제2 평탄화층(128)이 형성된 기판(101) 상에 애노드 전극(132)이 형성된다.Referring to FIG. 10M , an anode electrode 132 is formed on the substrate 101 on which the second planarization layer 128 having the second pixel contact hole 144 is formed.

구체적으로, 제2 화소 컨택홀(144)을 가지는 제2 평탄화층(128)이 형성된 기판(101) 상에 제5 도전층이 전면 증착된다. 제5 도전층으로는 투명 도전막 및 불투명 도전막이 이용된다. 그런 다음, 제13 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 제6 도전층이 패터닝됨으로써 애노드 전극(132)이 형성된다. Specifically, a fifth conductive layer is entirely deposited on the substrate 101 on which the second planarization layer 128 having the second pixel contact hole 144 is formed. A transparent conductive film and an opaque conductive film are used as the fifth conductive layer. Then, the anode electrode 132 is formed by patterning the sixth conductive layer through a photolithography process and an etching process using a thirteenth mask.

도 10n을 참조하면, 애노드 전극(132)이 형성된 기판(101) 상에 뱅크(138), 유기 발광 스택(134) 및 캐소드 전극(136)이 순차적으로 형성된다.Referring to FIG. 10N , a bank 138, an organic light emitting stack 134, and a cathode electrode 136 are sequentially formed on the substrate 101 on which the anode electrode 132 is formed.

구체적으로, 애노드 전극(132)이 형성된 기판(101) 상에 뱅크용 감광막을 전면 도포한 다음, 그 뱅크용 감광막을 제14 마스크를 이용한 포토리소그래피 공정을 통해 패터닝함으로써 뱅크(138)가 형성된다. 그런 다음, 새도우마스크를 이용한 증착 공정을 통해 비표시 영역(NA)을 제외한 표시 영역(AA)에 발광 스택(134) 및 캐소드 전극(136)이 순차적으로 형성된다.Specifically, the bank 138 is formed by coating the entire surface of a photoresist film for banks on the substrate 101 on which the anode electrode 132 is formed, and then patterning the photoresist film for banks through a photolithography process using a 14th mask. Then, the light emitting stack 134 and the cathode electrode 136 are sequentially formed in the display area AA except for the non-display area NA through a deposition process using a shadow mask.

이와 같이, 본 발명에서는 벤딩 영역의 제1 개구부(192)와, 제2 소스 및 드레인 컨택홀(110S,110D)이 동일한 하나의 마스크 공정을 통해 형성되고, 벤딩 영역의 제2 개구부(194)와, 제1 소스 및 드레인 컨택홀(160S,160D)이 동일한 하나의 마스크 공정을 통해 형성되고, 제1 소스 및 제1 드레인 전극(156,158)과, 제2 소스 및 제2 드레인 전극(106,108)이 동일한 하나의 마스크 공정을 통해 형성되고, 스토리지 컨택홀(188)을 제1 소스 및 드레인 컨택홀(160S,160D)과 동일한 하나의 마스크 공정을 통해 형성되므로 종래에 비해 최소 4마스크 공정을 줄일 수 있다. 이에 따라, 본 발명에 따른 유기 발광 표시 장치는 종래보다 적어도 4회의 마스크 공정 수를 저감할 수 있어 구조 및 제조 공정을 단순화할 수 있으므로 생산성을 향상시킬 수 있다.As described above, in the present invention, the first opening 192 of the bending region and the second source and drain contact holes 110S and 110D are formed through the same mask process, and the second opening 194 and , the first source and drain contact holes 160S and 160D are formed through the same single mask process, and the first source and first drain electrodes 156 and 158 and the second source and second drain electrodes 106 and 108 are the same. Since the storage contact hole 188 is formed through one mask process, and the storage contact hole 188 is formed through the same mask process as the first source and drain contact holes 160S and 160D, at least four mask processes can be reduced compared to the related art. Accordingly, the organic light emitting diode display according to the present invention can reduce the number of mask processes by at least four times compared to the prior art, thereby simplifying the structure and manufacturing process, thereby improving productivity.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The above description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the technical spirit of the present invention. Therefore, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed by the claims below, and all techniques within the scope equivalent thereto should be construed as being included in the scope of the present invention.

102, 152 : 게이트 전극 104 : 산화물 반도체층
106,156 : 소스 전극 108,110 : 드레인 전극
130 : 발광 소자 154 : 다결정 반도체층
162 : 저전위 공급 라인 172 : 고전위 공급 라인
176, LK : 신호 링크 180 : 스토리지 커패시터
192,194 : 개구부
102, 152: gate electrode 104: oxide semiconductor layer
106,156: source electrode 108,110: drain electrode
130: light emitting element 154: polycrystalline semiconductor layer
162: low potential supply line 172: high potential supply line
176, LK: signal link 180: storage capacitor
192,194: opening

Claims (16)

기판의 액티브 영역에 배치되며, 제1 게이트 절연막과, 다결정 반도체층과, 제1 게이트 전극과, 상기 다결정 반도체층과 접촉하는 제1 소스 전극 및 제1 드레인 전극을 가지는 제1 박막트랜지스터를 형성하는 단계와;
상기 제1 게이트 전극을 포함한 상기 제1 게이트 절연막 상부에 차례로 배치되는 제1 하부 층간 절연막, 제2 하부 층간 절연막 및 상부 버퍼층을 형성하는 단계와;
상기 액티브 영역의 상기 상부 버퍼층상에 배치되며, 산화물 반도체층과, 제2 게이트 절연막과, 제2 게이트 전극과, 상기 산화물 반도체층과 접촉하는 제2 소스 전극 및 제2 드레인 전극을 가지는 제2 박막트랜지스터를 형성하는 단계와;
상기 산화물 반도체층과 상기 제1 하부 층간 절연막 사이에 배치되는 차광층을 형성하는 단계와;
상기 제1 게이트 절연막의 상부에 배치되는 스토리지 하부 전극과 상기 제1 하부 층간 절연막의 상부에 배치되는 스토리지 상부 전극을 형성하는 단계와;
상기 제1 및 제2 박막트랜지스터들의 상부에 배치되는 제1 평탄화층과, 상기 제1 평탄화층 상에 배치되는 제2 평탄화층을 형성하는 단계를 포함하고,
상기 스토리지 하부 전극과 상기 스토리지 상부 전극은 상기 제1 하부 층간 절연막을 사이에 두고 중첩되도록 배치되고,
상기 차광층은 상기 스토리지 상부 전극과 동일 평면 상에 동일 재질로 이루어지고,
상기 기판의 액티브 영역 주위의 벤딩 영역에서 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 및 상기 상부 버퍼층을 제거하여 개구부를 형성하는 단계를 더 포함하고,
상기 벤딩 영역에서, 상기 제1 평탄화층은 상기 개구부에 의해 노출된 상기 기판의 상부면과 접촉하는 표시 장치의 제조 방법.
Forming a first thin film transistor disposed in an active region of a substrate and having a first gate insulating layer, a polycrystalline semiconductor layer, a first gate electrode, and a first source electrode and a first drain electrode contacting the polycrystalline semiconductor layer step;
forming a first lower interlayer insulating film, a second lower interlayer insulating film, and an upper buffer layer sequentially disposed on an upper portion of the first gate insulating film including the first gate electrode;
A second thin film disposed on the upper buffer layer of the active region and having an oxide semiconductor layer, a second gate insulating film, a second gate electrode, and a second source electrode and a second drain electrode contacting the oxide semiconductor layer. forming a transistor;
forming a light blocking layer disposed between the oxide semiconductor layer and the first lower interlayer insulating film;
forming a lower storage electrode disposed on the first gate insulating layer and an upper storage electrode disposed on the upper portion of the first lower interlayer insulating layer;
forming a first planarization layer disposed on the first and second thin film transistors and a second planarization layer disposed on the first planarization layer;
The lower storage electrode and the upper storage electrode are disposed to overlap each other with the first lower interlayer insulating layer interposed therebetween;
The light blocking layer is made of the same material on the same plane as the storage upper electrode,
forming an opening by removing the first lower interlayer insulating film, the second lower interlayer insulating film, and the upper buffer layer in a bending region around an active region of the substrate;
In the bending region, the first planarization layer contacts the upper surface of the substrate exposed by the opening.
제 1 항에 있어서,
상기 제1 게이트 전극과 상기 스토리지 하부 전극은 동일 평면 상에 동일 재질로 이루어진 표시 장치의 제조 방법.
According to claim 1,
The first gate electrode and the storage lower electrode are formed of the same material on the same plane.
제 1 항에 있어서,
상기 스토리지 상부 전극과 스토리지 컨택홀을 통해 연결되는 스토리지 공급라인을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
According to claim 1,
The method of manufacturing the display device further comprising forming a storage supply line connected to the storage upper electrode through a storage contact hole.
제 3 항에 있어서,
상기 스토리지 공급라인은 상기 제1 소스 전극과 상기 제1 드레인 전극과 동일 평면 상에 동일 재질로 이루어진 표시 장치의 제조 방법.
According to claim 3,
The storage supply line is formed of the same material on the same plane as the first source electrode and the first drain electrode.
제 1 항에 있어서,
상기 스토리지 하부 전극과 상기 스토리지 상부 전극 사이에 배치되는 제1 하부 층간 절연막은 SiOx 또는 SiNx로 이루어진 표시 장치의 제조 방법.
According to claim 1,
The first lower interlayer insulating layer disposed between the storage lower electrode and the storage upper electrode is made of SiOx or SiNx.
제 1 항에 있어서,
상기 벤딩 영역에서, 상기 개구부는 상기 제1 하부 층간 절연막의 측면과 상기 제2 하부 층간 절연막의 측면과 상기 상부 버퍼층의 측면을 더 노출시키고,
상기 개구부는, 상기 제1 소스 전극이 위치하는 제1 소스 컨택홀 및 상기 제1 드레인 전극이 위치하는 제1 드레인 컨택홀 각각보다 깊은 깊이를 가지며,
상기 제1 평탄화층은 상기 개구부에 의해 노출된 상기 제1 하부 층간 절연막의 측면과 상기 제2 하부 층간 절연막의 측면과 상기 상부 버퍼층의 측면과 접촉하는 표시 장치의 제조 방법.
According to claim 1,
In the bending region, the opening further exposes a side surface of the first lower interlayer insulating film, a side surface of the second lower interlayer insulating film, and a side surface of the upper buffer layer,
The opening has a depth greater than a first source contact hole where the first source electrode is located and a first drain contact hole where the first drain electrode is located, respectively;
The first planarization layer contacts a side surface of the first lower interlayer insulating film, a side surface of the second lower interlayer insulating film, and a side surface of the upper buffer layer exposed by the opening.
삭제delete 제 1 항에 있어서,
상기 기판과 상기 제1 게이트 절연막 사이에 배치되는 멀티 버퍼층을 형성하는 단계를 더 포함하고,
상기 벤딩 영역에서, 상기 개구부는 상기 멀티 버퍼층의 측면을 더 노출시키고,
상기 벤딩 영역에서, 상기 제1 평탄화층은 상기 개구부에 의해 노출된 상기 멀티 버퍼층의 측면과 더 접촉하는 표시 장치의 제조 방법.
According to claim 1,
Further comprising forming a multi-buffer layer disposed between the substrate and the first gate insulating layer,
In the bending region, the opening further exposes a side surface of the multi-buffer layer,
In the bending region, the first planarization layer further contacts a side surface of the multi-buffer layer exposed by the opening.
제 1 항에 있어서,
상기 제1 및 제2 평탄화층 사이에 배치되는 다수의 신호 링크들을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
According to claim 1,
The method of manufacturing a display device further comprising forming a plurality of signal links disposed between the first and second planarization layers.
제 9 항에 있어서,
상기 다수의 신호 링크들 각각의 하부면은 상기 제1 평탄화층과 접촉하며,
상기 다수의 신호 링크들 각각의 상부면 및 측면은 상기 제2 평탄화층과 접촉하는 표시 장치의 제조 방법.
According to claim 9,
A lower surface of each of the plurality of signal links is in contact with the first planarization layer;
A top surface and a side surface of each of the plurality of signal links contact the second planarization layer.
제 9 항에 있어서,
상기 다수의 신호 링크들 사이로 노출되는 상기 제1 평탄화층은 상기 제2 평탄화층과 접촉하는 표시 장치의 제조 방법.
According to claim 9,
The first planarization layer exposed between the plurality of signal links contacts the second planarization layer.
제 8 항에 있어서,
상기 기판의 두께는 상기 액티브 영역보다 상기 벤딩 영역에서 더 얇으며,
상기 제1 평탄화층은 상기 두께가 얇은 상기 벤딩 영역의 기판의 상부면과 접촉하는 표시 장치의 제조 방법.
According to claim 8,
the thickness of the substrate is thinner in the bending region than in the active region;
The first planarization layer contacts the upper surface of the substrate in the bending region having the thin thickness.
제 8 항에 있어서,
상기 제1 평탄화층은 상기 멀티 버퍼층과 상기 제1 하부 층간 절연막, 제2 하부 층간 절연막 및 상부 버퍼층보다 상기 벤딩 영역으로 더 신장되는 표시 장치의 제조 방법.
According to claim 8,
The first planarization layer extends further into the bending region than the multi-buffer layer, the first lower interlayer insulating film, the second lower interlayer insulating film, and the upper buffer layer.
제 8 항에 있어서,
상기 멀티 버퍼층과 상기 제1 하부 층간 절연막, 제2 하부 층간 절연막 및 상부 버퍼층은 무기 절연 재질로 이루어지며,
상기 제1 평탄화층은 유기 절연 재질로 이루어지는 표시 장치의 제조 방법.
According to claim 8,
The multi-buffer layer, the first lower interlayer insulating film, the second lower interlayer insulating film, and the upper buffer layer are made of an inorganic insulating material,
The method of claim 1 , wherein the first planarization layer is made of an organic insulating material.
제 8 항에 있어서,
상기 제1 평탄화층의 아래에 배치되어 상기 제1 평탄화층에 의해 덮혀지는 다수의 신호 링크들을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
According to claim 8,
The method of manufacturing a display device further comprising forming a plurality of signal links disposed under the first planarization layer and covered by the first planarization layer.
제 15 항에 있어서,
상기 벤딩 영역에서, 상기 다수의 신호 링크들은 상기 제1 하부 층간 절연막의 측면과 상기 제2 하부 층간 절연막의 측면과 상기 상부 버퍼층의 측면과 접촉하는 표시 장치의 제조 방법.
According to claim 15,
In the bending region, the plurality of signal links contact side surfaces of the first lower interlayer insulating film, side surfaces of the second lower interlayer insulating film, and side surfaces of the upper buffer layer.
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