KR102495632B1 - 아날로그 신호를 확률 신호로 변환하는 역치 변환 소자 기반의 아날로그-확률 변환 장치 - Google Patents

아날로그 신호를 확률 신호로 변환하는 역치 변환 소자 기반의 아날로그-확률 변환 장치 Download PDF

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Abstract

아날로그 전압 신호를 이에 대응하는 확률을 가지는 펄스 신호로 변환하는 아날로그-확률 변환 장치가 개시된다. 이는 역치 변환 소자와 간단한 로직 회로를 이용하여 아날로그-확률 변환 장치를 구현함으로서, 아날로그-확률 변환 장치의 크기를 감소시킬 수 있으며, 저전력 동작이 가능하다. 또한, 가중치 업데이트를 위해 상술한 아날로그-확률 변환 장치를 이용하여 아날로그 신호 대신 확률 신호를 인가함으로서, 교차 구조의 시냅스 소자 어레이 에서 완전히 평행(fully-parallel)한 가중치 업데이트가 가능하다. 따라서, 가중치 업데이트를 위한 시간을 단축시킬 수 있다.

Description

아날로그 신호를 확률 신호로 변환하는 역치 변환 소자 기반의 아날로그-확률 변환 장치{Analog-Probability Conversion Device that converts an analog signal into a probability signal using threshold switching device}
본 발명은 아날로그-확률 변환 장치에 관한 것으로, 더욱 상세하게는 역치 변환 소자를 이용하여 아날로그 전압 신호를 이에 대응하는 확률을 가지는 펄스 신호로 변환하여 출력하는 아날로그-확률 변환 장치에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 인간의 뇌의 구조를 모사한 신경망 소자는 뉴런 동작을 모사한 뉴런 소자와 시냅스 동작을 모사한 시냅스 소자로 구분된다.
한편, 시냅스 소자를 프로그래밍하기 위해서는 컬럼 단위 형태(column-by-column) 또는 로우 단위 형태(row-by-row)로 소자들을 프로그래밍 한다.
도 1은 종래의 가중치를 업데이트 하는 방법을 나타낸 도면이다.
도 1을 참조하면, 종래의 가중치를 업데이트 하는 방법은 가중치의 변화값 △Wij를 외부에서 계산한 후 계산된 값을 시냅스 어레이로 전송하는 방식이다. 상기 시냅스 어레이로 전송하는 방식은 하프 바이어스 방식(half-bias scheme)을 사용하는데, 하프 바이어스 방식은 시냅스 소자에 프로그램 전압 Vpgm을 인가할 때는 가중치 값이 변하지만, 프로그램 전압 Vpgm의 하프 바이어스 Vpgm/2을 인가하면 가중치가 변하지 않는 성질을 이용한 가중치 업데이트 방법이다. 즉, 타겟 컬럼(Target Column) 라인에만 하프 바이어스 Vpgm/2을 인가하고, 나머지 컬럼 라인에는 0의 바이어스를 인가한다. 이때, 로우 라인의 입력 신호로 하프 바이어스 Vpgm/2을 인가하면 타겟 컬럼의 시냅스들에는 Vpgm이 인가되어 가중치가 변하게 되고, 나머지 컬럼 라인들에는 Vpgm/2이 인가되어 가중치가 변하지 않게 된다.
일예로, 도 1에서와 같이 j번째 컬럼 라인을 업데이트 하는 경우, 하프 바이어스 방식을 사용하기 위해 j번째 컬럼 라인에는 시냅스 Vpgm/2의 크기를 가지는 펄스를 인가하고, j번째 컬럼 라인을 제외한 나머지 컬럼 라인에는 바이어스를 0으로 인가한다. 이후, 로우 라인에는 역전파 알고리즘(back-propagation algorithm)에 의해 계산된 △Wij 값에 비례하는 Vpgm/2의 크기를 가지는 프로그래밍 펄스를 인가한다. 예컨대, △W1j=0.5으로 계산되었을 경우 1번째 로우 라인에 5개의 프로그래밍 펄스를 인가하고, △W2j=0.3으로 계산되었을 경우 2번째 로우 라인에 3개의 프로그래밍 펄스를 인가한다. 이때 j번째 컬럼 라인의 시냅스는 로우 라인에서 인가되는 펄스와 컬럼 라인에서 인가되는 펄스와 겹치는 경우, 총 Vpgm 크기의 펄스가 인가되어 시냅스의 가중치가 변경되게 된다. 한편, j번째 컬럼 라인을 제외한 나머지 컬럼 라인의 시냅스 소자들은 Vpgm/2 크기의 펄스만이 인가되기 때문에 업데이트가 진행되지 않는다.
상술한 종래의 가중치 업데이트 방식은 컬럼 단위 형태(column-by-column) 또는 로우 단위 형태(row-by-row)로 진행되기 때문에 사용되는 시냅스 어레이의 크기가 커지게 되면 가중치 업데이트에 필요한 시간도 증가되는 문제점을 갖는다.
한국특허공개 10-2019-0133532
본 발명이 이루고자 하는 기술적 과제는 역치 변환 소자의 확률적인 특성을 이용하여 가중치를 업데이트하기 위해 아날로그 전압 신호를 이에 대응하는 확률을 가지는 펄스 신호로 변환하는 아날로그-확률 변환 장치를 제공하는데 있다.
상술한 과제를 해결하기 위해 본 발명의 아날로그-확률 변환기는 아날로그 신호에 대응되는 펄스 신호를 입력받고, 상기 입력된 펄스 신호에 따라 턴온되어 턴온 신호를 출력하는 역치 변환 소자 및 상기 역치 변환 소자에서 출력되는 상기 턴온 신호를 감지하고, 감지된 신호를 이용하여 확률 신호로 변환하는 확률 변환 회로를 포함한다.
상기 펄스 신호의 진폭에 따라 상기 확률 신호가 결정될 수 있다.
상기 펄스 신호의 진폭이 커질수록 상기 확률 신호의 확률은 커지고, 상기 펄스 신호의 진폭이 작아질수록 상기 확률 신호의 확률은 작아질 수 있다.
상기 역치 변환 소자의 출력단에 연결된 저항을 더 포함할 수 있다.
상기 확률 변환 회로는, 상기 턴온 신호와 클럭 신호를 입력받고, 상기 확률 신호를 출력하는 D플립플롭을 포함할 수 있다.
상기 턴온 신호와 상기 클럭 신호에 따라 상기 확률 신호가 결정될 수 있다.
상기 펄스 신호 대비 상기 클럭 신호가 입력되는 타이밍에 따라 상기 확률 신호가 결정될 수 있다.
상기 확률 변환 회로는, 상기 턴온 신호를 입력받고, 게이트에 샘플 신호가 인가되는 트랜지스터, 상기 트랜지스터와 연결되고, 상기 턴온 신호를 저장하는 커패시터 및 상기 커패시터에 저장된 저장 신호와 셀렉트(select) 신호를 입력받고, 상기 확률 신호를 출력하는 AND 게이트를 포함할 수 있다.
상기 턴온 신호는 상기 샘플 신호에 의해 상기 트랜지스터가 턴온되는 동안 상기 커패시터에 저장될 수 있다.
상기 확률 신호는 상기 저장 신호와 상기 셀렉트 신호에 의해 결정될 수 있다.
상기 펄스 신호 대비 상기 샘플 신호가 입력되는 타이밍에 따라 상기 확률 신호가 결정될 수 있다.
상기 확률 변환 회로는, 상기 턴온 신호를 입력받고, 게이트에 샘플 신호가 인가되는 트랜지스터, 상기 트랜지스터와 연결되고, 상기 턴온 신호를 저장하는 커패시터, 상기 커패시터에 저장된 저장 신호를 입력받고, 상기 저장 신호를 반전하여 반전 신호를 출력하는 NOT 게이트 및 상기 반전 신호와 상기 펄스 신호를 입력받고, 상기 확률 신호를 출력하는 NOR 게이트를 포함할 수 있다.
상기 확률 신호는 상기 반전 신호와 상기 펄스 신호에 의해 결정될 수 있다.
상기 펄스 신호 대비 상기 샘플 신호가 입력되는 타이밍에 따라 상기 확률 신호가 결정될 수 있다.
상기 펄스 신호는, 상기 턴온 신호를 감지하는 감지(detect) 구간 및 상기 감지 구간에서 감지된 감지 결과를 시냅스 소자로 발화(fire) 하는 발화 동작을 수행하는 프로그램(PGM) 구간을 포함할 수 있다.
상술한 본 발명에 따르면, 역치 변환 소자와 간단한 로직 회로를 이용하여 아날로그-확률 변환 장치를 구현함으로서, 아날로그-확률 변환 장치의 크기를 감소시킬 수 있으며, 저전력 동작이 가능하다.
또한, 가중치 업데이트를 위해 상술한 아날로그-확률 변환 장치를 이용하여 아날로그 신호 대신 확률 신호를 인가함으로서, 교차 구조의 시냅스 소자 어레이 에서 완전히 평행(fully-parallel)한 가중치 업데이트가 가능하다. 따라서, 가중치 업데이트를 위한 시간을 단축시킬 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 가중치를 업데이트 방법을 나타낸 도면이다.
도 2는 확률을 가지는 펄스 신호를 이용하여 완전히 평행(fully-parallel)한 가중치 업데이트 방법을 나타낸 도면이다.
도 3은 도 2에 도시한 가중치 업데이트 방법을 설명하기 위한 도면이다.
도 4는 도 2에 도시한 가중치 업데이트 방법을 적용하기 위해 인가되는 확률 신호를 나타낸 도면이다.
도 5는 아날로그 신호를 확률 신호로 변경하는 과정을 나타낸 도면이다.
도 6은 본 발명의 아날로그 신호를 확률 신호로 변경하기 위한 역치 변환 소자의 연결 구성을 나타낸 도면이다.
도 7은 도 6에 도시한 역치 변환 소자의 입력 신호에 따른 출력 신호를 나타낸 그래프이다.
도 8은 도 6에 도시한 역치 변환 소자의 입력 전압 진폭에 따른 지연시간(delay time) 변화를 나타낸 그래프이다.
도 9는 도 6에 도시한 역치 변환 소자의 입력 전압 진폭 변화에 따른 역치 변환 소자의 턴온 확률을 나타낸 그래프이다.
도 10은 도 6에 도시한 역치 변환 소자의 입력 전압 펄스폭 변화에 따른 역치 변환 소자의 턴온 확률을 나타낸 그래프이다.
도 11은 본 발명의 아날로그-확률 변환 장치를 나타낸 도면이다.
도 12는 본 발명의 아날로그-확률 변환 장치의 제1 실시예를 나타낸 도면이다.
도 13은 도 12에 도시한 아날로그-확률 변환 장치의 입력 전압 진폭에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
도 14는 도 12에 도시한 아날로그-확률 변환 장치의 인가되는 클럭 신호 변화에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 아날로그-확률 변환 장치의 제2 실시예를 나타낸 도면이다.
도 16은 도 15에 도시한 아날로그-확률 변환 장치의 입력 전압 진폭에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
도 17은 도 15에 도시한 아날로그-확률 변환 장치의 샘플링 신호 변화에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 아날로그-확률 변환 장치의 제3 실시예를 나타낸 도면이다.
도 19는 도 18에 도시한 아날로그-확률 변환 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 확률을 가지는 펄스 신호를 이용하여 완전히 평행(fully-parallel)한 가중치 업데이트 방법을 나타낸 도면이다.
도 2를 참조하면, 확률을 가지는 펄스 신호를 이용하여 가중치를 업데이트 하는 방법은 도 1에 도시한 컬럼 단위 형태(column-by-column) 또는 로우 단위 형태(row-by-row)로 업데이트 하는 방식과는 달리 완전히 평행(fully-parallel)한 가중치 업데이트 방법을 이용한다. 즉, 로우 라인(R)과 컬럼 라인(C)에 하프 바이어스 방식(half-bias scheme)을 이용하여 신호를 인가하되, 모든 로우 라인(R) 및 모든 컬럼 라인(C)에 프로그래밍 펄스가 동시에 인가될 수 있다.
또한, 도 1의 가중치 업데이트 방식은 가중치의 변화값 △Wij를 외부에서 계산한 후 계산된 값을 시냅스 어레이로 전송하는 방식을 이용하나, 도 2에 도시한 확률을 가지는 펄스 신호를 이용하는 가중치 업데이트 방식은 로우 라인(R)과 컬럼 라인(C)에 펄스 신호를 인가할 때, △Wij에 비례한 프로그래밍 펄스가 시냅스 소자에 인가되도록 한다.
즉, 각각의 로우 라인(R) 및 컬럼 라인(C)에는 확률을 가지는 펄스 신호가 V/2, -V2의 진폭을 갖도록 인가되고, 로우 라인(R)과 컬럼 라인(C)이 교차되는 가중치 소자에 전체 V의 전압이 인가되어 가중치가 업데이트 된다. 이때, 교차되는 가중치 소자의 교차 확률은 로우 라인(R)에서 인가되는 확률 신호와 컬럼 라인(C)에서 인가되는 확률 신호를 곱한 확률 신호를 가질 수 있다.
도 3은 도 2에 도시한 가중치 업데이트 방법을 설명하기 위한 도면이다.
도 4는 도 2에 도시한 가중치 업데이트 방법을 적용하기 위해 인가되는 확률 신호를 나타낸 도면이다.
도 3 및 도 4를 참조하면, 로우 라인(R)에 진폭 V/2와 확률 Pxi=6/8을 가지는 확률 신호가 인가되고, 컬럼 라인(C)에 진폭 -V/2와 Pδj=4/8을 가지는 확률 신호가 인가될 경우, 각각의 확률 신호가 교차되는 시냅스 소자에는 총 V의 전압이 인가되어 가중치가 업데이트 되고, 두 확률 신호에 의한 교차 확률은 Pxi=6/8와 Pδj=4/8의 곱인 Pxi*δj=3/8의 확률을 가질 수 있다.
따라서, 확률을 가지는 펄스 신호를 이용하는 가중치 업데이트 방식에 의한 가중치 변화값 △Wij은 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112020127778491-pat00001
여기서, η는 러닝 레이트(learning rate), Pxi는 i번째 로우 라인(R)에 인가되는 확률 신호, Pδj는 j번째 컬럼 라인(C)에 인가되는 확률 신호를 나타낸다.
상기한 바와 같이, 모든 로우 라인(R)과 컬럼 라인(C)에 확률을 가지는 확률 신호를 동시에 인가함으로서 모든 시냅스 소자를 완전히 평행(fully-parallel)하게 업데이트 할 수 있다. 따라서, 종래의 가중치 업데이트 방식보다 빠른 가중치 업데이트 동작을 구현할 수 있다.
이러한 로우 라인(R)과 컬럼 라인(C)에 확률 신호를 인가하기 위해, 로우 라인(R)과 컬럼 라인(C)에 인가되는 아날로그 신호를 확률 신호로 변환하는 과정이 필요하다.
도 5는 아날로그 신호를 확률 신호로 변경하는 과정을 나타낸 도면이다.
도 5를 참조하면, 아날로그 신호를 확률을 가지는 펄스 신호로 변경하기 위해서는 아날로그-확률 변환 장치(Analog-Stochastic Converter, ASC)가 필요하다.
일예로, 도 5에 도시한 바와 같이, 0.3의 아날로그 신호를 아날로그-확률 변환 장치를 통해 확률 신호로 변경하면 3개의 펄스폭을 갖는 확률 신호로 변경될 수 있고, 0.1의 아날로그 신호는 1개의 펄스폭을 갖는 확률 신호로, 0.4의 아날로그 신호는 4개의 펄스폭을 갖는 확률 신호로 변경될 수 있다. 이러한 아날로그-확률 변환 장치에 의해 모든 로우 라인(R) 및 모든 컬럼 라인(C)에는 확률을 가지는 펄스 신호로 변경된 확률 신호가 인가될 수 있고, 로우 라인(R)과 컬럼 라인(C)에 인가된 확률 신호를 곱한 확률 신호에 비례하는 만큼의 가중치를 업데이트 할 수 있다.
도 6은 본 발명의 아날로그 신호를 확률 신호로 변경하기 위한 역치 변환 소자의 연결 구성을 나타낸 도면이다.
도 6을 참조하면, 아날로그 신호가 입력되는 역치 변환(Threshold Switching) 소자(100)는 출력단에 저항(Rs)과 직렬 연결된다.
여기서, 역치 변환 소자(100)는 특정 전압에서 급격한 저항의 변화를 나타내는 스위칭 소자로서 역치 전압(threshold voltage) 이상의 동작 전압이 인가되면, 형성되는 전도성 필라멘트에 의해 턴온 상태로 전환되고, 역치 전압 이하의 동작 전압이 인가되면 형성된 전도성 필라멘트가 끊어짐으로서 턴오프 상태를 갖는다. 일예로, 역치 변환 소자(100)는 오보닉 역치 변환 소자(Ovonic Threshold Switching, OTS) 등이 사용될 수 있다.
역치 변환 소자(100)는 도 6에서와 같이 입력단을 통해 아날로그 신호에 대응되는 펄스 신호 Vx를 입력받고, 입력되는 펄스 신호 Vx에 따라 역치 변환 소자(100)의 턴온에 의한 출력 신호 VTS가 결정된다.
도 7은 도 6에 도시한 역치 변환 소자의 입력 신호에 따른 출력 신호를 나타낸 그래프이다.
도 8은 도 6에 도시한 역치 변환 소자의 입력 전압 진폭에 따른 지연시간(delay time) 변화를 나타낸 그래프이다.
도 7 및 도 8을 참조하면, 역치 변환 소자(100)의 입력단에 도 7과 같이 펄스 신호 Vx가 인가되면, 역치 변환 소자(100)에 전압이 인가되어 지연시간(delay time, τd)후에 역치 변환 소자(100)가 턴온된다. 즉, 역치 변환 소자(100)는 입력되는 펄스 신호 Vx에 따라 지연시간 τd을 갖는 출력 신호 VTS가 출력된다.
또한, 도 8에서와 같이, 역치 변환 소자(100)에 인가되는 펄스 신호 Vx의 진폭을 변경하면 인가되는 펄스 신호 Vx의 진폭에 따라 지연시간이 변경되는 것을 확인할 수 있다. 즉, 펄스 신호 Vx의 진폭이 커질수록 지연시간 τd가 짧아지는 것을 확인할 수 있다. 도 8에 도시한 그래프에서와 같이, 펄스 신호에 따른 지연시간 τd 변화에 의해 지연시간 τd가 확률적인(stochastic) 특성을 갖는 것을 확인할 수 있다.
도 9는 도 6에 도시한 역치 변환 소자의 입력 전압 진폭 변화에 따른 역치 변환 소자의 턴온 확률을 나타낸 그래프이다.
도 10은 도 6에 도시한 역치 변환 소자의 입력 전압 펄스폭 변화에 따른 역치 변환 소자의 턴온 확률을 나타낸 그래프이다.
우선, 도 9는 펄스 신호 Vx의 펄스폭을 10μm로 제한했을 때 역치 변환 소자(100)가 입력 전압 펄스에 의해 턴온될 확률을 나타낸다. 도 9를 참조하면, 펄스 신호 Vx가 증가될수록 진폭 10μm 이내로 역치 변화 소자가 턴온될 확률이 증가되는 것을 확인할 수 있다.
또한, 도 10은 펄스 신호 Vx의 Vx값을 0.96V로 고정시킨 후, 펄스 신호 Vx의 펄스폭(pulse width), 즉 펄스 지속 시간(pulse duration time)에 따른 역치 변환 소자(100)의 턴온될 확률을 나타낸다. 도 10을 참조하면, 펄스 신호 Vx의 펄스폭이 증가될수록 역치 변환 소자(100)가 턴온될 확률이 증가되는 것을 확인할 수 있다.
즉, 도 9 및 도 10에서와 같이, 인가되는 펄스 신호 Vx의 진폭 또는 펄스폭을 변경함으로서 역치 변환 소자(100)가 턴온될 확률이 제어됨을 확인할 수 있으며, 역치 변환 소자(100)를 사용하여 아날로그 신호를 확률을 가지는 펄스 신호인 확률 신호로 변환이 가능함을 확인할 수 있다.
도 11은 본 발명의 아날로그-확률 변환 장치를 나타내 도면이다.
도 11을 참조하면, 본 발명에 따른 아날로그-확률 변환 장치는 아날로그 신호를 확률 신호로 변경하기 위해 역치 변환 소자(100), 저항(Rs) 및 확률 변환 회로(200)를 포함한다.
여기서, 역치 변환 소자(100)의 출력단은 저항(Rs) 및 확률 변환 회로(200)와 연결될 수 있다. 즉, 역치 변환 소자(100)와 저항(Rs)은 도 6과 동일한 연결 형태를 가지되, 확률 변환 회로(200)가 역치 변환 소자(100)의 출력단에 연결될 수 있다.
확률 변환 회로(200)는 역치 변환 소자(100)에서 출력되는 출력 신호 VTS를 입력받고, 확률 변환 회로(200)에 의해 변경되는 확률 신호를 출력할 수 있다. 즉, 확률 변환 회로(200)는 역치 변환 소자(100)에서 출력되는 턴온 신호를 감지하고, 감지된 신호를 이용하여 확률을 가지는 펄스 신호로 변환된 확률 신호를 출력할 수 있다. 이러한 확률 변환 회로(200)는 로직 회로를 이용하여 다양하게 구현될 수 있다.
도 12는 본 발명의 아날로그-확률 변환 장치의 제1 실시예를 나타낸 도면이다.
도 12를 참조하면, 본 발명의 제1 실시예에 따른 아날로그-확률 변환 장치는 역치 변환 소자(100), 저항(Rs) 및 D플립플롭(210)을 포함할 수 있다.
역치 변환 소자(100) 및 저항(Rs)은 도 11에 도시된 아날로그-확률 변환 장치와 동일한 구성을 가지되, 확률 변환 회로(200)는 D플립플롭(210)을 포함할 수 있다.
즉, 입력되는 아날로그 신호인 펄스 신호 Vx가 역치 변환 소자(100)에 입력되고, D플립플롭(210)은 역치 변환 소자(100)에 의해 출력되는 출력 신호 VTS를 입력받는다. D플립플롭(210)은 입력된 신호 VTS와 인가되는 클럭 신호 CLK에 따라 확률 신호를 출력한다. 이때, D플립플롭(210)에 의해 출력되는 확률 신호는 입력되는 펄스 신호 Vx의 진폭 또는 인가되는 클럭 신호 CLK의 타이밍에 따라 결정될 수 있다.
도 13은 도 12에 도시한 아날로그-확률 변환 장치의 입력 전압 진폭에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
즉, 도 13에 도시한 타이밍도는 역치 변환 소자(100)에 인가되는 펄스 신호 Vx의 진폭 변화에 따른 확률 신호 변화를 나타낸다.
우선, 도 13(a)를 참조하면, 역치 변환 소자(100)에 펄스 신호 Vx가 인가되면 역치 변환 소자(100)는 펄스 신호 Vx에 따라 VTS 신호를 출력한다. 또한, D플립플롭(210)은 출력신호 VTS를 감지하여 VTS 신호에 따라 확률 신호를 출력한다. 즉, 펄스 신호 Vx의 펄스폭 이내로 역치 변환 소자(100)가 턴온되어 VTS 신호가 1의 값을 가질 경우, D플립플롭(210)은 클럭 신호 CLK의 상승 에지 구간에서 VTS 신호의 1을 감지하여, 출력 신호 Vout를 1로 출력한다. 반면, 펄스 신호 Vx의 펄스폭 이내로 역치 변호나 소자가 턴온되지 못해 VTS 신호가 0의 값을 가질 경우, D플립플롭(210)은 상승 에지 구간에서 VTS 신호의 1을 감지하지 못하기 때문에 출력 신호 Vout를 0으로 출력한다.
일예로, 도 13(a)에서와 같이, 펄스 신호 Vx의 펄스폭 이내로 역치 변환 소자(100)가 턴온된 t1,t3,t5 구간에서는 VTS 신호가 1의 값을 갖고, 턴온 되지 못한 t7 구간에서는 VTS 신호는 0의 값을 출력한다.
D플립플롭(210)은 역치 변환 소자(100)에서 출력된 상기 VTS 신호와 클럭 신호 CLK를 입력받고, VTS 신호와 클럭 신호 CLK에 따라 출력 신호를 결정한다. 예컨대, 클럭 신호 CLK의 상승 에지 구간에서 1이 감지된 t2, t4, t6 구간에서 Vout은 1의 값을 갖고, 클럭 신호 CLK의 상승 에지 구간에서 1이 감지되지 않은 t8 구간에서는 0의 값을 갖는다. 따라서, 도 13(a)에 의해 변환되는 확률 신호는 P=3/4의 확률 신호를 가질 수 있다.
계속해서, 도 13(b)를 참조하면, 도 13(b)에서 역치 변환 소자(100)에 인가되는 펄스 신호 Vx의 진폭은 도 13(a)에서 인가되는 펄스 신호 Vx의 진폭보다 작은 크기의 진폭을 가질 수 있다.
즉, 감소된 진폭에 의해 펄스 신호 Vx의 펄스폭 이내로 턴온되는 VTS 신호는 감소될 수 있다.
일예로, 펄스 신호 Vx의 펄스폭 이내로 턴온된 t1,t5 구간에서는 VTS 신호가 1의 값을 갖고, 턴온 되지 못한 t3, t7 구간에서는 VTS 신호는 0의 값을 갖는다. 즉, 클럭 신호 CLK의 상승 에지 구간에서 1이 감지된 t2, t6 구간에서 Vout은 1의 값을 갖고, 클럭 신호 CLK의 상승 에지 구간에서 1이 감지되지 않은 t8 구간에서는 0의 값을 갖는다. 따라서, D플립플롭(210)의 출력 신호 Vout에 의해 도 13(b)에서 변환되는 확률 신호는 P=2/4의 확률 신호를 가질 수 있다.
즉, 도 13(a),(b)에서와 같이 역치 변환 소자(100)에 입력되는 펄스 신호 Vx의 진폭이 증가되면, 출력되는 확률 신호의 확률값이 증가되는 것을 확인할 수 있다. 이는, 도 9에 도시한 펄스의 진폭이 증가될수록 턴온될 확률이 증가되는 것의 일예로서 설명될 수 있다.
도 14는 도 12에 도시한 아날로그-확률 변환 장치의 인가되는 클럭 신호 CLK 변화에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
우선, 도 14(a)를 참조하면, 역치 변환 소자(100)는 펄스 신호 Vx에 따라 VTS 신호를 출력한다. 이때, D플립플롭(210)에 클럭 신호 CLK가 인가되는 타이밍을 조절함으로서 D플립플롭(210)이 역치 변환 소자(100)의 턴온 신호를 감지하는 감지 시간을 조절할 수 있다.
일예로, 도 14(a)에서 D플립플롭(210)에 입력되는 클럭 신호 CLK의 펄스는 입력되는 펄스 신호 Vx보다 3/4 파장 늦게 입력될 수 있다. 이는, 클럭 신호 CLK의 상승 에지에서 1이 감지된 t1, t3, t5 구간에서는 Vout이 1의 값을 갖도록 하고, 클럭 신호 CLK의 상승 에지에서 1이 감지되지 않은 t7 구간에서는 0의 값을 갖도록 한다. 따라서, D플립플롭(210)의 출력 신호 Vout에 의해 도 14(a)에서 변환되는 확률 신호는 P=3/4의 확률 신호를 가질 수 있다.
계속해서, 도 14(b)를 참조하면, 도 14(b)에서 클럭 신호 CLK의 펄스는 입력되는 펄스 신호 Vx보다 2/4 파장 늦게 입력될 수 있다. 즉, 도 14(b)에서 인가되는 클럭 신호 CLK는 도 14(a)에 인가되는 클럭 신호 CLK보다 지연되는 클럭 신호 CLK의 펄스폭이 작을 수 있다.
이는, 클럭 신호 CLK의 상승 에지에서 1이 감지된 t1, t3 구간에서는 Vout이 1의 값을 갖도록 하고, 클럭 신호 CLK의 상승 에지 구간에서 1이 감지되지 않은 t5, t7 구간에서는 0의 값을 갖도록 한다. 따라서, D플립플롭(210)의 출력 신호 Vout에 의해 도 14(b)에서 변환되는 확률 신호는 P=2/4의 확률 신호를 가질 수 있다.
즉, 도 14(a),(b)에서와 같이 입력되는 펄스 신호 Vx 대비 지연되는 클럭 신호 CLK의 펄스폭이 증가되면, 출력되는 확률 신호의 확률값이 증가되는 것을 확인할 수 있다. 이는, 도 10에 도시한 펄스폭이 증가될수록 턴온될 확률이 증가되는 것의 일예로서 설명될 수 있다.
도 15는 본 발명의 아날로그-확률 변환 장치의 제2 실시예를 나타낸 도면이다.
도 15를 참조하면, 본 발명의 제2 실시예에 따른 아날로그-확률 변환 장치는 역치 변환 소자(100), 저항(Rs), 트랜지스터(220), 커패시터(230) 및 AND 게이트(240)를 포함할 수 있다.
역치 변환 소자(100) 및 저항(Rs)은 도 11에 도시된 아날로그-확률 변환 장치와 동일한 구성을 가지되, 확률 변환 회로(200)는 트랜지스터(220), 커패시터(230) 및 AND 게이트(240)를 포함할 수 있다.
즉, 아날로그 신호에 대응되는 펄스 신호 Vx가 역치 변환 소자(100)에 입력되고, 역치 변환 소자(100)에서 출력된 출력 신호 VTS는 트랜지스터(220)의 게이트에 인가되는 샘플 신호 Vsample에 의해 커패시터(230)에 저장된다. AND 게이트(240)에는 커패시터(230)에 저장된 저장 신호 Vc와 셀렉트 신호 Vsel가 입력되고, 저장 신호 Vc와 셀렉트 신호 Vsel를 이용하여 확률 신호를 출력한다.
도 16은 도 15에 도시한 아날로그-확률 변환 장치의 입력 전압 진폭에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
도 16을 참조하면, 역치 변환 소자(100)에 다양한 진폭을 갖는 펄스 신호 Vx가 인가되면 역치 변환 소자(100)는 펄스 신호 Vx에 따라 VTS 신호를 출력한다. 이때, 트랜지스터(220)는 VTS 신호를 입력받고, 트랜지스터(220)의 게이트에 샘플신호 Vsample를 인가하여 트랜지스터(220)가 턴온되는 시간 동안 출력신호 VTS를 커패시터(230)에 저장한다. 저장된 신호 Vc는 셀렉트 신호 Vsel와 함께 AND 게이트(240)로 입력되고, AND 게이트(240)는 입력된 저장된 신호 Vc와 셀렉트 신호 Vsel를 이용하여 출력되는 확률 신호를 결정한다. 만약, 역치 변환 소자(100)가 턴온되어 커패시터(230)에 저장된 신호 Vc가 1인 경우, 셀렉트 신호 Vsel에 의해 출력 신호 Vout은 1의 값을 갖는다. 또한, 커패시터(230)에 저장된 신호 Vc가 0인 경우에는 셀렉트 신호 Vsel에 의해 출력 신호 Vout은 0의 값을 갖는다.
일예로, 도 16에서와 같이, 입력되는 펄스 신호 Vx에 따라 t1, t3, t7 구간에서 VTS 신호가 1의 값을 가지면, 트랜지스터(220)의 게이트에 인가되는 샘플신호 Vsample에 의해 VTS 신호는 커패시터(230)에 저장된다. 커패시터(230)에 저장된 신호 Vc는 AND 게이트(240)에 입력되고, AND 게이트(240)에 입력되는 셀렉트 신호 Vsel에 의해 t2, t4, t8 구간에서 Vout은 1의 값을 갖는다. 또한, 셀렉트 신호 Vsel가 인가되는 동안 저장된 신호 Vc가 감지되지 않은 t6 구간에서 Vout은 0의 값을 갖는다. 따라서, 도 16에 의해 변환되는 확률 신호는 P=3/4의 확률 신호를 가질 수 있다.
도 17은 도 15에 도시한 아날로그-확률 변환 장치의 샘플링 신호 변화에 따른 확률 신호 변환 동작을 설명하기 위한 타이밍도이다.
도 17을 참조하면, 역치 변환 소자(100)는 펄스 신호 Vx에 따라 VTS 신호를 출력한다. 이때, 샘플신호 Vsample가 인가되는 타이밍을 조절함으로서 역치 변환 소자(100)의 턴온을 감지하는 감지 시간을 조절할 수 있다.
일예로, 도 17에서와 같이, 샘플 신호 Vsample의 상승 펄스와 펄스 신호 Vx가 겹치는 시간에 있어서, 상승 펄스의 3/4만큼 펄스 신호 Vx와 겹치도록 샘플 신호 Vsample를 인가하면, t2, t4, t8 구간에서 Vout은 1의 값을 갖고, t6 구간에서 Vout은 0의 값을 갖는다. 따라서, 도 17에 의해 변환되는 확률 신호는 P=3/4의 확률 신호를 가질 수 있다.
도 18은 본 발명의 아날로그-확률 변환 장치의 제3 실시예를 나타낸 도면이다.
도 18을 참조하면, 본 발명의 제3 실시예에 따른 아날로그-확률 변환 장치는 역치 변환 소자(100), 저항(Rs), 트랜지스터(220), 커패시터(230), NOT 게이트(250) 및 NOR 게이트(260)를 포함할 수 있다.
역치 변환 소자(100), 저항(Rs), 트랜지스터(220) 및 커패시터(230)는 도 15에 도시된 제2 실시예에서와 동일한 구성을 가질 수 있다. 허나, 제2 실시예의 AND 게이트(240) 대신 NOT 게이트(250) 및 NOR 게이트(260)가 포함될 수 있다. 이는, 제2 실시예의 AND 게이트(240)에 인가되는 별도의 셀렉트 신호 Vsel 없이 입력되는 펄스 신호 Vx 만을 사용하여 동작되도록 하기 위함이다.
즉, 입력되는 펄스 신호 Vx가 역치 변환 소자(100)에 입력되고, 역치 변환 소자(100)에서 출력된 출력 신호 VTS는 트랜지스터(220)의 게이트에 인가되는 샘플 신호 Vsample에 의해 커패시터(230)에 저장된다. 커패시터(230)에 저장된 저장 신호 Vhold는 NOT 게이트(250)에 인가되고, NOT 게이트(250)에서 출력되는 출력 신호 Vhold'와 펄스 신호 Vx가 NOR 게이트(260)로 인가된다. NOR 게이트(260)는 입력된 출력 신호 Vhold'와 펄스 신호 Vx를 이용하여 확률 신호를 결정한다. 일예로, 펄스 신호 Vx가 0이고, Vhold'가 0인 경우에만 Vout 1을 출력한다.
이때, 펄스 신호 Vx는 감지(detect) 구간과 프로그램(PGM) 구간을 구분한다. 일예로, 펄스 신호 Vx가 1인 구간은 출력신호 VTS를 감지하는 구간이고, 펄스 신호 Vx가 0인 구간은 감지한 결과를 시냅스 소자로 발화(fire)하는 동작을 수행하는 구간이다.
도 19는 도 18에 도시한 아날로그-확률 변환 장치의 동작을 설명하기 위한 타이밍도이다.
도 19를 참조하면, 입력되는 펄스 신호 Vx에 따라 t1, t3, t5, t7 구간에서 VTS 신호가 1의 값을 가지면, 트랜지스터(220)의 게이트에 인가되는 샘플신호 Vsample에 의해 VTS 신호는 커패시터(230)에 저장된다. 이때, 샘플신호 Vsample의 펄스폭은 펄스 신호 Vx의 펄스폭 대비 3/4 펄스폭을 갖도록 인가될 수 있다. 샘플신호 Vsample에 따라 커패시터(230)에 저장된 저장 신호 Vhold는 NOT 게이트(250)로 입력되고, NOT 게이트(250)에 의해 반전되어 출력된 출력 신호 Vhold'는 펄스 신호 Vx와 함께 NOR 게이트(260)로 인가된다. NOR 게이트(260)로 인가된 출력 신호 Vhold'와 펄스 신호 Vx에 의해 t2, t4, t6 구간에서 Vout은 1의 값을 갖고, t8 구간에서 Vout은 0의 값을 갖는다. 따라서, 도 19에 의해 변환되는 확률 신호는 P=3/4의 확률 신호를 가질 수 있다.
상술한 바와 같이, 역치 변환 소자(100)와 간단한 로직 회로를 이용하여 아날로그-확률 변환 장치를 구현함으로서, 아날로그-확률 변환 장치의 크기를 감소시킬 수 있으며, 저전력 동작이 가능하다. 또한, 가중치 업데이트를 위해 상술한 아날로그-확률 변환 장치를 이용하여 아날로그 신호 대신 확률 신호를 인가함으로서, 교차 구조의 시냅스 소자 어레이에서 완전히 평행(fully-parallel)한 가중치 업데이트가 가능하다. 따라서, 가중치 업데이트를 위한 시간을 단축시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 역치 변환 소자 200 : 확률 변환 회로
210 : D플립플롭 220 : 트랜지스터
230 : 캐패시터 240 : AND 게이트
250 : NOT 게이트 260 : NOR 게이트

Claims (15)

  1. 아날로그 신호에 대응되는 펄스 신호를 입력받고, 상기 입력된 펄스 신호에 따라 턴온 상태 또는 턴오프 상태를 갖는 펄스 신호 형태의 턴온 신호를 출력하는 역치 변환 소자; 및
    상기 역치 변환 소자에서 출력되는 상기 턴온 신호를 감지하고, 감지된 신호를 이용하여 시냅스의 가중치를 업데이트 하기 위한 확률을 갖는 확률 신호로 변환하는 확률 변환 회로를 포함하고,
    상기 확률 변환 회로는,
    상기 턴온 신호를 입력받고, 게이트에 샘플 신호가 인가되는 트랜지스터;
    상기 트랜지스터와 연결되고, 상기 턴온 신호를 저장하는 커패시터;
    상기 커패시터에 저장된 저장 신호를 입력받고, 상기 저장 신호를 반전하여 반전 신호를 출력하는 NOT 게이트; 및
    상기 반전 신호와 상기 펄스 신호를 입력받고, 상기 확률 신호를 출력하는 NOR 게이트를 포함하는 아날로그-확률 변환기.
  2. 제1항에 있어서,
    상기 역치 변환 소자의 턴온 상태는 입력되는 펄스 신호에 따라 지연되어 턴온되는 지연시간을 가지며,
    상기 지연시간은 상기 펄스 신호의 진폭의 크기에 따라 변경되고, 상기 확률 신호의 확률값은 상기 변경되는 지연시간에 의해 결정되는 것인 아날로그-확률 변환기.
  3. 제2항에 있어서,
    상기 펄스 신호의 진폭이 커질수록 상기 확률 신호의 확률값은 커지고, 상기 펄스 신호의 진폭이 작아질수록 상기 확률 신호의 확률값은 작아지는 것인 아날로그-확률 변환기.
  4. 제1항에 있어서,
    일단이 상기 역치 변환 소자의 출력단에 연결되고, 타단이 접지에 연결되는 저항을 더 포함하는 아날로그-확률 변환기.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 확률 신호는 상기 반전 신호와 상기 펄스 신호에 의해 결정되는 것인 아날로그-확률 변환기.
  14. 제1항에 있어서,
    상기 펄스 신호 대비 상기 샘플 신호가 입력되는 타이밍에 따라 상기 확률 신호가 결정되는 것인 아날로그-확률 변환기.
  15. 제1항에 있어서, 상기 펄스 신호는,
    상기 턴온 신호의 턴온 상태를 감지하는 감지(detect) 구간; 및
    상기 감지 구간에서 감지된 감지 결과를 시냅스 소자로 발화(fire) 하는 발화 동작을 수행하는 프로그램(PGM) 구간을 포함하는 것인 아날로그-확률 변환기.
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