KR102494122B1 - Semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 기판 상의 제1 반도체막, 상기 제1 반도체막은 비정질 산화물 반도체를 포함하고; 상기 제1 반도체막 상에 제공되어 상기 제1 반도체막의 활성 패턴을 정의하는 소자 분리막, 상기 활성 패턴은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고; 및 상기 활성 패턴의 상기 제2 부분을 가로지르며 연장되는 게이트 전극을 포함한다. 상기 제1 부분의 산소의 농도는 상기 제2 부분의 산소의 농도보다 더 낮다.The present invention relates to a semiconductor device, and more particularly, to a first semiconductor film on a substrate, the first semiconductor film including an amorphous oxide semiconductor; an element isolation film provided on the first semiconductor film to define an active pattern of the first semiconductor film, the active pattern including a first portion and a second portion on the first portion; and a gate electrode extending across the second portion of the active pattern. The concentration of oxygen in the first portion is lower than the concentration of oxygen in the second portion.
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 정보 저장 요소를 포함하는 반도체 소자에 관한 것이다.The present invention relates to semiconductor devices, and more particularly to semiconductor devices including information storage elements.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.Due to characteristics such as miniaturization, multifunctionality, and/or low manufacturing cost, semiconductor devices are in the limelight as an important element in the electronic industry. Among semiconductor elements, an information storage element may store logic data. With the development of the electronic industry, information storage devices are becoming more highly integrated. As a result, line widths of elements constituting the information storage element are reduced.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.In addition, along with the high integration of information storage elements, high reliability of information storage elements is required. However, due to high integration, the reliability of the information storage device may deteriorate. Therefore, many studies are being conducted to improve the reliability of information storage devices.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.An object of the present invention is to provide a semiconductor device having improved electrical characteristics.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 반도체막, 상기 제1 반도체막은 비정질 산화물 반도체를 포함하고; 상기 제1 반도체막 상에 제공되어 상기 제1 반도체막의 활성 패턴을 정의하는 소자 분리막, 상기 활성 패턴은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고; 및 상기 활성 패턴의 상기 제2 부분을 가로지르며 연장되는 게이트 전극을 포함할 수 있다. 상기 제1 부분의 산소의 농도는 상기 제2 부분의 산소의 농도보다 더 낮을 수 있다.According to the concept of the present invention, a semiconductor device includes: a first semiconductor film on a substrate, the first semiconductor film including an amorphous oxide semiconductor; an element isolation film provided on the first semiconductor film to define an active pattern of the first semiconductor film, the active pattern including a first portion and a second portion on the first portion; and a gate electrode extending across the second portion of the active pattern. A concentration of oxygen in the first portion may be lower than a concentration of oxygen in the second portion.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 및 상기 활성 패턴을 가로지르는 게이트 전극을 포함할 수 있다. 상기 활성 패턴은 IGZO(Indium Gallium Zinc Oxide)를 포함하며, 상기 활성 패턴의 소스/드레인 영역의 산소의 농도는, 상기 활성 패턴의 채널 영역의 산소의 농도와 다를 수 있다.According to another concept of the present invention, a semiconductor device includes an active pattern on a substrate; and a gate electrode crossing the active pattern. The active pattern includes indium gallium zinc oxide (IGZO), and an oxygen concentration in a source/drain region of the active pattern may be different from an oxygen concentration in a channel region of the active pattern.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 및 상기 활성 패턴을 가로지르는 게이트 전극을 포함할 수 있다. 상기 활성 패턴은 IGZO(Indium Gallium Zinc Oxide)를 포함하며, 상기 활성 패턴은 도판트로 수소를 더 포함하고, 상기 활성 패턴의 소스/드레인 영역의 수소의 농도는, 상기 활성 패턴의 채널 영역의 수소의 농도와 다를 수 있다.According to another concept of the present invention, a semiconductor device includes an active pattern on a substrate; and a gate electrode crossing the active pattern. The active pattern includes IGZO (Indium Gallium Zinc Oxide), the active pattern further includes hydrogen as a dopant, and the concentration of hydrogen in the source/drain region of the active pattern is the amount of hydrogen in the channel region of the active pattern. concentration may be different.
본 발명에 따른 반도체 소자는, 활성 패턴이 비정질 산화물 반도체로 구성될 수 있다. 활성 패턴의 내부에 산소 농도를 변화시킴으로써 전류의 누출을 방지하고 전류 부스팅 효과를 발생시켜, 반도체 소자의 전기적 특성을 향상시킬 수 있다.In the semiconductor device according to the present invention, an active pattern may be composed of an amorphous oxide semiconductor. By changing the oxygen concentration inside the active pattern, leakage of current is prevented and a current boosting effect is generated, thereby improving electrical characteristics of the semiconductor device.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a, 도 2b 및 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3은 본 실시예에 따른 활성 패턴의 깊이에 따른 산소 농도를 나타낸 그래프이다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 5, 도 7a, 도 9a, 도 11a, 도 13a 및 도 15a는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b, 도 11b, 도 13b 및 도 15b는 각각 도 6, 도 8, 도 10, 도 12 및 도 14의 B-B'선에 따른 단면도들이다.
도 7c, 도 9c, 도 11c, 도 13c 및 도 15c는 각각 도 6, 도 8, 도 10, 도 12 및 도 14의 C-C'선에 따른 단면도들이다.
도 16은 본 실시예에 따른 활성 패턴의 깊이에 따른 산소 농도를 나타낸 그래프이다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선에 따른 단면도이다.
도 20a 내지 도 20c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 23은 도 22의 메모리 소자의 단위 셀을 확대한 사시도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 25a 내지 도 25c는 각각 도 24의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.1 is a plan view illustrating a semiconductor device according to example embodiments.
2A, 2B, and 2C are cross-sectional views taken along lines A-A', B-B', and C-C' of FIG. 1, respectively.
3 is a graph showing the oxygen concentration according to the depth of the active pattern according to the present embodiment.
4, 6, 8, 10, 12, and 14 are plan views illustrating a method of manufacturing a semiconductor device according to example embodiments.
5, 7a, 9a, 11a, 13a, and 15a are cross-sectional views taken along line AA′ of FIGS. 4, 6, 8, 10, 12, and 14, respectively.
7B, 9B, 11B, 13B, and 15B are cross-sectional views taken along line BB′ of FIGS. 6, 8, 10, 12, and 14, respectively.
7c, 9c, 11c, 13c, and 15c are cross-sectional views taken along line C-C′ of FIGS. 6, 8, 10, 12, and 14, respectively.
16 is a graph showing oxygen concentration according to the depth of the active pattern according to the present embodiment.
17A and 17B are cross-sectional views taken along lines B-B' and C-C' of FIG. 1 to describe a semiconductor device according to example embodiments.
18 and 19 are cross-sectional views taken along the line AA′ of FIG. 1 to describe a semiconductor device according to example embodiments.
20A to 20C are cross-sectional views taken along lines A-A', B-B', and C-C' of FIG. 1 to describe a semiconductor device according to example embodiments.
21 is a simplified circuit diagram illustrating a cell array of a 3D semiconductor memory device according to example embodiments.
22 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
FIG. 23 is an enlarged perspective view of a unit cell of the memory device of FIG. 22 .
24 is a plan view for explaining a semiconductor device according to example embodiments.
25A to 25C are cross-sectional views taken along lines A-A', B-B', and C-C' of FIG. 24, respectively.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a, 도 2b 및 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 3은 본 실시예에 따른 활성 패턴의 깊이에 따른 산소 농도를 나타낸 그래프이다. 1 is a plan view illustrating a semiconductor device according to example embodiments. 2A, 2B, and 2C are cross-sectional views taken along lines A-A', B-B', and C-C' of FIG. 1, respectively. 3 is a graph showing the oxygen concentration according to the depth of the active pattern according to the present embodiment.
도 1, 도 2a 내지 도 2c, 및 도 3을 참조하면, 기판(100) 상에 제1 반도체막(110)이 제공될 수 있다. 제1 반도체막(110)은 비정질 산화물 반도체(Amorphous Oxide Semiconductor, AOS)를 포함할 수 있다. 제1 반도체막(110)은, 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 두 개의 금속 및 산소(O)의 화합물을 포함할 수 있다. 일 예로, 제1 반도체막(110)은 IGZO(Indium Gallium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)를 포함할 수 있다. 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다.Referring to FIGS. 1 , 2A to 2C , and 3 , a
제1 반도체막(110) 상에 활성 패턴들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 활성 패턴들(ACT)은 제1 반도체막(110)의 상부가 패터닝되어 형성된 것일 수 있다. 따라서, 활성 패턴들(ACT)은 제1 반도체막(110)과 동일한 비정질 산화물 반도체를 포함할 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다. 활성 패턴들(ACT)은 2차원 적으로 배열될 수 있다.An element isolation layer ST defining active patterns ACT may be provided on the
활성 패턴들(ACT) 각각은, 기판(100)의 상면에 수직한 방향(즉, 제4 방향(D4))으로 갈수록 그의 폭이 줄어들 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 바닥면으로부터 멀어질수록 그의 폭이 줄어들 수 있다.A width of each of the active patterns ACT may decrease in a direction perpendicular to the upper surface of the substrate 100 (ie, in the fourth direction D4 ). The width of each of the active patterns ACT may decrease as the distance from the bottom surface of the
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 소자 분리막(ST)은 활성 패턴들(ACT) 사이의 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다. First and second trenches TR1 and TR2 may be defined between the active patterns ACT. The device isolation layer ST may fill the first and second trenches TR1 and TR2 between the active patterns ACT. A first trench TR1 may be defined between a pair of active patterns ACT adjacent to each other in the second direction D2 . A second trench TR2 may be defined between a pair of active patterns ACT adjacent to each other in the third direction D3.
제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리는 제1 거리(L1)일 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리는 제2 거리(L2)일 수 있다. 제2 거리(L2)는 제1 거리(L1)보다 더 클 수 있다. 이로써, 활성 패턴들(ACT)의 상면들을 기준으로 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 바닥은 제1 트렌치(TR1)의 바닥보다 더 낮을 수 있다.A distance between a pair of active patterns ACT adjacent to each other in the second direction D2 may be a first distance L1. A distance between a pair of active patterns ACT adjacent to each other in the third direction D3 may be a second distance L2. The second distance L2 may be greater than the first distance L1. Accordingly, the second trench TR2 may be deeper than the first trench TR1 based on the top surfaces of the active patterns ACT. In other words, the bottom of the second trench TR2 may be lower than the bottom of the first trench TR1.
각각의 활성 패턴들(ACT)은 제1 부분(LP) 및 제1 부분(LP) 상의 제2 부분(UP)을 포함할 수 있다. 다시 말하면, 제1 부분(LP)은 활성 패턴(ACT)의 하부일 수 있고, 제2 부분(UP)은 활성 패턴(ACT)의 상부일 수 있다.Each of the active patterns ACT may include a first part LP and a second part UP on the first part LP. In other words, the first portion LP may be below the active pattern ACT, and the second portion UP may be above the active pattern ACT.
제1 부분(LP)의 산소의 농도는 제2 부분(UP)의 산소의 농도보다 더 낮을 수 있다. 도 3을 다시 참조하면, 제2 부분(UP)의 상면은 제1 레벨(LV1)에 위치할 수 있고, 제1 부분(LP)과 제2 부분(UP) 사이의 경계는 제2 레벨(LV2)에 위치할 수 있으며, 제2 부분(UP)의 바닥은 제3 레벨(LV3)에 위치할 수 있다. 활성 패턴(ACT) 내의 산소의 농도는, 제1 레벨(LV1)에서 제3 레벨(LV3)로 갈수록 감소할 수 있다. 특히, 제2 레벨(LV2)에서 산소의 농도는 급격히 감소할 수 있다. The concentration of oxygen in the first part LP may be lower than the concentration of oxygen in the second part UP. Referring back to FIG. 3 , the upper surface of the second part UP may be located at the first level LV1, and the boundary between the first part LP and the second part UP may be at the second level LV2. ), and the bottom of the second part UP may be located at the third level LV3. The concentration of oxygen in the active pattern ACT may decrease from the first level LV1 to the third level LV3. In particular, the concentration of oxygen at the second level LV2 may rapidly decrease.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 각각의 활성 패턴들(ACT)은 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 다시 말하면, 활성 패턴(ACT)의 제2 부분(UP)은 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제1 소스/드레인 영역(SD1)은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 위치할 수 있다.Referring back to FIGS. 1 and 2A to 2C , each of the active patterns ACT may include a first source/drain area SD1 and a pair of second source/drain areas SD2. . In other words, the second part UP of the active pattern ACT may include a first source/drain area SD1 and a pair of second source/drain areas SD2. The first source/drain area SD1 may be positioned between the pair of second source/drain areas SD2.
각각의 활성 패턴들(ACT)에 한 쌍의 제3 트렌치들(TR3)이 정의될 수 있다. 각각의 제3 트렌치들(TR3)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 정의될 수 있다. 제3 트렌치(TR3)는 활성 패턴(ACT)의 제2 부분(UP)을 관통하면서, 활성 패턴(ACT)의 상면으로부터 기판(100)을 향해 아래로 연장될 수 있다. 제3 트렌치(TR3)의 바닥은 제1 및 제2 트렌치들(TR1, TR2)의 바닥들보다 더 높을 수 있다. A pair of third trenches TR3 may be defined in each of the active patterns ACT. Each of the third trenches TR3 may be defined between the first source/drain region SD1 and the second source/drain region SD2. The third trench TR3 may extend downward from the upper surface of the active pattern ACT toward the
각각의 활성 패턴들(ACT)은 한 쌍의 채널 영역들(CH)을 더 포함할 수 있다. 다시 말하면, 활성 패턴(ACT)의 제1 부분(LP)은 한 쌍의 채널 영역들(CH)을 포함할 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 제3 트렌치(TR3)의 아래에 위치할 수 있다. 따라서, 채널 영역(CH)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)보다 더 낮게 위치할 수 있다. Each of the active patterns ACT may further include a pair of channel regions CH. In other words, the first part LP of the active pattern ACT may include a pair of channel regions CH. When viewed from a plan view, the channel region CH may be interposed between the first source/drain region SD1 and the second source/drain region SD2. The channel region CH may be positioned below the third trench TR3. Accordingly, the channel region CH may be located lower than the first and second source/drain regions SD1 and SD2.
활성 패턴들(ACT) 및 소자 분리막(ST)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제3 트렌치들(TR3) 내에 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 활성 패턴들(ACT) 각각의 한 쌍의 채널 영역들(CH) 상에 한 쌍의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)의 상면은 활성 패턴(ACT)의 상면(예를 들어, 제1 소스/드레인 영역(SD1)의 상면 또는 제2 소스/드레인 영역(SD2)의 상면)보다 더 낮을 수 있다. Gate electrodes GE may be provided to cross the active patterns ACT and the device isolation layer ST. Gate electrodes GE may be provided in the third trenches TR3. The gate electrodes GE may extend parallel to each other in the second direction D2 . A pair of gate electrodes GE may be provided on the pair of channel regions CH of each of the active patterns ACT. A top surface of the gate electrode GE may be lower than a top surface of the active pattern ACT (eg, a top surface of the first source/drain region SD1 or a top surface of the second source/drain region SD2).
도 2c를 다시 참조하면, 게이트 전극(GE)의 상부는 활성 패턴(ACT)의 제2 부분(UP)과 인접할 수 있다. 게이트 전극(GE)의 하부는 활성 패턴(ACT)의 제1 부분(LP)과 인접할 수 있다. 다시 말하면, 게이트 전극(GE)의 하부는 채널 영역(CH)과 인접할 수 있다.Referring back to FIG. 2C , an upper portion of the gate electrode GE may be adjacent to the second portion UP of the active pattern ACT. A lower portion of the gate electrode GE may be adjacent to the first portion LP of the active pattern ACT. In other words, a lower portion of the gate electrode GE may be adjacent to the channel region CH.
활성 패턴(ACT)을 구성하는 비정질 산화물 반도체는, 그의 내부의 산소의 농도가 증가함에 따라 트랜지스터의 문턱 전압이 증가될 수 있다. 일 예로, 제1 산소 농도를 갖는 제1 비정질 산화물 반도체를 액티브로 하는 트랜지스터를 구성하고, 상기 트랜지스터의 문턱 전압이 제1 문턱 전압으로 측정되었을 때, 상기 제1 비정질 산화물 반도체는 상기 제1 문턱 전압을 갖는다고 정의될 수 있다. 제2 산소 농도를 갖는 제2 비정질 산화물 반도체를 액티브로 하는 트랜지스터를 구성하고, 상기 트랜지스터의 문턱 전압이 제2 문턱 전압으로 측정되었을 때, 상기 제2 비정질 산화물 반도체는 상기 제2 문턱 전압을 갖는다고 정의될 수 있다. 상기 제2 산소 농도가 상기 제1 산소 농도보다 더 높을 경우, 상기 제2 문턱 전압은 상기 제1 문턱 전압보다 더 클 수 있다. As the concentration of oxygen in the amorphous oxide semiconductor constituting the active pattern ACT increases, the threshold voltage of the transistor may increase. For example, a transistor for activating a first amorphous oxide semiconductor having a first oxygen concentration is configured, and when the threshold voltage of the transistor is measured as the first threshold voltage, the first amorphous oxide semiconductor is the first threshold voltage. can be defined as having A transistor for activating a second amorphous oxide semiconductor having a second oxygen concentration is configured, and when a threshold voltage of the transistor is measured as the second threshold voltage, the second amorphous oxide semiconductor has the second threshold voltage. can be defined When the second oxygen concentration is higher than the first oxygen concentration, the second threshold voltage may be greater than the first threshold voltage.
비정질 산화물 반도체의 산소의 농도가 증가함에 따라 그의 저항 역시 증가될 수 있다. 반대로 비정질 산화물 반도체의 산소의 농도가 감소함에 따라 트랜지스터의 문턱 전압이 감소될 수 있고 저항이 감소될 수 있다. As the oxygen concentration of the amorphous oxide semiconductor increases, its resistance may also increase. Conversely, as the concentration of oxygen in the amorphous oxide semiconductor decreases, the threshold voltage and resistance of the transistor may decrease.
본 발명의 실시예들에 따르면, 활성 패턴(ACT)의 제2 부분(UP)의 산소의 농도가 상대적으로 높을 수 있다. 산소의 농도가 증가하여 문턱 전압이 증가될 경우, 전류의 누출(leakage)이 줄어들 수 있다. 제2 부분(UP)은 상대적으로 높은 문턱 전압을 가질 수 있고, 결과적으로 게이트 전극(GE)의 상부에 인접하는 제2 부분(UP)에서의 전류의 누출이 방지될 수 있다.According to example embodiments, the concentration of oxygen in the second portion UP of the active pattern ACT may be relatively high. When the threshold voltage is increased due to an increase in oxygen concentration, current leakage may be reduced. The second portion UP may have a relatively high threshold voltage, and as a result, leakage of current in the second portion UP adjacent to the upper portion of the gate electrode GE may be prevented.
본 발명의 실시예들에 따르면, 활성 패턴(ACT)의 제1 부분(LP)의 산소의 농도가 상대적으로 낮을 수 있다. 산소의 농도가 감소하여 문턱 전압이 감소될 경우, 저항이 낮아지며 전류가 잘 흐를 수 있다. 제1 부분(LP)은 상대적으로 낮은 문턱 전압을 가질 수 있고, 이로써 제1 부분(LP)의 채널 영역(CH)에서 전류 부스팅(current boosting) 효과가 발생될 수 있다. 다시 말하면, 일정 게이트 전압 하에서 채널 영역(CH)에 상대적으로 큰 전류가 흐를수 있다. According to example embodiments, the concentration of oxygen in the first part LP of the active pattern ACT may be relatively low. When the threshold voltage is reduced due to the decrease in the concentration of oxygen, the resistance is lowered and the current can flow smoothly. The first part LP may have a relatively low threshold voltage, and thus a current boosting effect may be generated in the channel region CH of the first part LP. In other words, a relatively large current may flow through the channel region CH under a certain gate voltage.
도 2b를 다시 참조하면, 게이트 전극(GE) 아래의 채널 영역(CH)은 게이트 전극(GE) 아래의 소자 분리막(ST)에 대해 수직하게 돌출될 수 있다. 다시 말하면, 게이트 전극(GE) 아래의 채널 영역(CH)은 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면보다 더 높은 레벨에 위치할 수 있다. 게이트 전극(GE) 아래의 채널 영역(CH)은 핀 형태를 가질 수 있다. 소자 분리막(ST) 상의 게이트 전극(GE)의 제1 바닥면(BS1)은, 채널 영역(CH) 상의 게이트 전극(GE)의 제2 바닥면(BS2)보다 더 낮을 수 있다.Referring back to FIG. 2B , the channel region CH under the gate electrode GE may protrude perpendicularly to the device isolation layer ST under the gate electrode GE. In other words, the channel region CH under the gate electrode GE may be positioned at a higher level than the upper surface of the device isolation layer ST under the gate electrode GE. The channel region CH under the gate electrode GE may have a fin shape. A first bottom surface BS1 of the gate electrode GE on the device isolation layer ST may be lower than a second bottom surface BS2 of the gate electrode GE on the channel region CH.
제2 방향(D2)으로 서로 인접하는 한 쌍의 채널 영역들(CH) 사이에 게이트 전극(GE)의 적어도 일부(PO)가 개재될 수 있다. 게이트 전극(GE)의 일부(PO)는, 제1 트렌치(TR1)를 채우는 소자 분리막(ST) 상에 위치할 수 있다. 게이트 전극(GE)이 채널 영역(CH)의 상면 및 양 측벽들을 감싸게 되므로, 트랜지스터의 전기적 특성이 향상될 수 있다.At least a portion PO of the gate electrode GE may be interposed between a pair of channel regions CH adjacent to each other in the second direction D2 . A portion PO of the gate electrode GE may be positioned on the device isolation layer ST filling the first trench TR1 . Since the gate electrode GE covers the upper surface and both sidewalls of the channel region CH, electrical characteristics of the transistor may be improved.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 게이트 전극(GE)과 활성 패턴(ACT) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다.Referring back to FIGS. 1 and 2A to 2C , a gate dielectric layer GI may be interposed between the gate electrode GE and the active pattern ACT. A gate capping layer GP may be provided on the gate electrode GE. The gate capping layer GP may cover the upper surface of the gate electrode GE. A top surface of the gate capping layer GP may be coplanar with a top surface of the active pattern ACT.
게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 게이트 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.The gate electrode GE may include a conductive metal nitride (eg, titanium nitride or tantalum nitride) and/or a metal material (eg, titanium, tantalum, tungsten, copper, or aluminum). The gate dielectric layer GI may include a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and/or a high-k material. For example, the high-k material may include hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, aluminum oxide, lead scandium tantalum oxide, lead zinc niobate, or combinations thereof. The gate capping layer GP may include a silicon oxide layer, a silicon nitride layer, and/or a silicon oxynitride layer.
기판(100) 상에 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)을 포함할 수 있다.A first interlayer insulating layer IL1 may be provided on the
제1 층간 절연막(IL1) 상에 제1 방향(D1)으로 연장되는 라인 구조체들(LST)이 제공될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 라인 구조체들(LST)은 게이트 전극들(GE)과 교차할 수 있다. 라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 제공될 수 있다. 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.Line structures LST extending in the first direction D1 may be provided on the first interlayer insulating layer IL1 . The line structures LST may be spaced apart from each other in the second direction D2. When viewed in plan view, the line structures LST may cross the gate electrodes GE. A pair of spacers SP may be provided on both sidewalls of each of the line structures LST. The spacers SP may include a silicon oxide layer, a silicon nitride layer, and/or a silicon oxynitride layer.
각각의 라인 구조체들(LST)은 순차적으로 적층된 도전 패턴(CP), 배리어 패턴(BP), 비트 라인(BL), 및 마스크 패턴(MP)을 포함할 수 있다. 도전 패턴(CP)은 제1 콘택홀(CNH1)을 채우며 제1 소스/드레인 영역(SD1)과 접촉하는 콘택부(CNP)를 포함할 수 있다. 배리어 패턴(BP)은 비트 라인(BL) 내의 금속 물질이 도전 패턴(CP)으로 확산되는 것을 억제할 수 있다. 비트 라인(BL)은 배리어 패턴(BP) 및 도전 패턴(CP)을 통하여 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다. Each of the line structures LST may include a conductive pattern CP, a barrier pattern BP, a bit line BL, and a mask pattern MP sequentially stacked. The conductive pattern CP may include a contact portion CNP that contacts the first source/drain region SD1 while filling the first contact hole CNH1. The barrier pattern BP may suppress diffusion of a metal material in the bit line BL to the conductive pattern CP. The bit line BL may be electrically connected to the first source/drain region SD1 through the barrier pattern BP and the conductive pattern CP.
도전 패턴(CP)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 및 금속-반도체 화합물(예를 들면, 텅스텐 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드) 중 어느 하나를 포함할 수 있다. 배리어 패턴(BP)은 도전성 금속질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물)을 포함할 수 있다. 비트 라인(BL)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.The conductive pattern CP may be formed of a doped semiconductor material (eg, doped silicon, doped germanium, etc.), a metal material (eg, titanium, tantalum, tungsten, copper, or aluminum), and a metal-semiconductor compound (eg, tungsten silicide, cobalt silicide or titanium silicide). The barrier pattern BP may include a conductive metal nitride (eg, titanium nitride or tantalum nitride). The bit line BL may include a metal material (eg, titanium, tantalum, tungsten, copper, or aluminum).
제1 층간 절연막(IL1) 상에 제2 층간 절연막(IL2)이 제공될 수 있다. 제2 층간 절연막(IL2)은 스페이서들(SP)을 덮을 수 있다. 제2 층간 절연막(IL2) 및 제1 층간 절연막(IL1)을 관통하여 제2 소스/드레인 영역들(SD2)을 노출하는 제2 콘택홀들(CNH2)이 제공될 수 있다.A second interlayer insulating layer IL2 may be provided on the first interlayer insulating layer IL1. The second interlayer insulating layer IL2 may cover the spacers SP. Second contact holes CNH2 may be provided through the second interlayer insulating layer IL2 and the first interlayer insulating layer IL1 to expose the second source/drain regions SD2 .
제2 콘택홀들(CNH2) 내에 콘택들(CNT)이 제공될 수 있다. 콘택들(CNT)은 제2 소스/드레인 영역들(SD2)과 접촉할 수 있다. 콘택들(CNT)은 스페이서들(SP)에 의해 비트 라인들(BL)과 이격될 수 있다. 콘택들(CNT)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.Contacts CNT may be provided in the second contact holes CNH2 . The contacts CNT may contact the second source/drain regions SD2 . The contacts CNT may be spaced apart from the bit lines BL by spacers SP. The contacts CNT may include a conductive metal nitride (eg, titanium nitride or tantalum nitride) and/or a metal material (eg, titanium, tantalum, tungsten, copper, or aluminum).
각각의 콘택들(CNT) 상에 정보 저장 요소(DS)가 제공될 수 있다. 정보 저장 요소(DS)는, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 정보 저장 요소(DS)는 캐패시터일 수 있다.An information storage element DS may be provided on each of the contacts CNT. The information storage element DS may be a memory element using a capacitor, a memory element using a magnetic tunnel junction pattern, or a memory element using a variable resistor including a phase change material. For example, the information storage element DS may be a capacitor.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 5, 도 7a, 도 9a, 도 11a, 도 13a 및 도 15a는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b, 도 11b, 도 13b 및 도 15b는 각각 도 6, 도 8, 도 10, 도 12 및 도 14의 B-B'선에 따른 단면도들이다. 도 7c, 도 9c, 도 11c, 도 13c 및 도 15c는 각각 도 6, 도 8, 도 10, 도 12 및 도 14의 C-C'선에 따른 단면도들이다.4, 6, 8, 10, 12, and 14 are plan views illustrating a method of manufacturing a semiconductor device according to example embodiments. 5, 7a, 9a, 11a, 13a, and 15a are cross-sectional views taken along line AA′ of FIGS. 4, 6, 8, 10, 12, and 14, respectively. 7B, 9B, 11B, 13B, and 15B are cross-sectional views taken along line BB′ of FIGS. 6, 8, 10, 12, and 14, respectively. 7c, 9c, 11c, 13c, and 15c are cross-sectional views taken along line C-C′ of FIGS. 6, 8, 10, 12, and 14, respectively.
도 4 및 도 5를 참조하면, 기판(100) 상에 제1 반도체막(110)이 형성될 수 있다. 구체적으로, 스퍼터링 공정을 이용하여 제1 반도체막(110)이 형성될 수 있다. 상기 스퍼터링 공정의 타겟은 비정질 산화물 반도체의 전구체를 포함할 수 있다. 상기 타겟은 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 두 개의 금속을 포함할 수 있다. 결과적으로, 제1 반도체막(110)은 비정질 산화물 반도체(예를 들어, IGZO 또는 ITZO)로 형성될 수 있다. Referring to FIGS. 4 and 5 , a
제1 반도체막(110)을 형성하는 것은, 기판(100) 상에 제1 막(LL)을 형성하는 것 및 제1 막(LL) 상에 제2 막(UL)을 형성하는 것을 포함할 수 있다. 제1 막(LL)을 형성하는 것은, 제1 산소(O2) 분압 하에서 스퍼터링 공정을 수행하는 것을 포함할 수 있다. 제2 막(UL)을 형성하는 것은, 제2 산소(O2) 분압 하에서 스퍼터링 공정을 수행하는 것을 포함할 수 있다. 제2 산소 분압은 제1 산소 분압보다 더 클 수 있다. 이로써, 제2 막(UL)의 산소의 농도는 제1 막(LL)의 산소의 농도보다 더 클 수 있다 (도 3 참조). 일 예로, 제1 막(LL)을 형성하는 것 및 제2 막(UL)을 형성하는 것은, 동일한 챔버 내에서 연속적 및 순차적으로 수행될 수 있다. Forming the
도 6 및 도 7a 내지 도 7c를 참조하면, 제1 반도체막(110)의 상부를 패터닝하여, 활성 패턴들(ACT)이 형성될 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다.Referring to FIGS. 6 and 7A to 7C , active patterns ACT may be formed by patterning an upper portion of the
각각의 활성 패턴들(ACT)은, 제1 막(LL)이 패터닝되어 형성된 제1 부분(LP) 및 제2 막(UL)이 패터닝되어 형성된 제2 부분(UP)을 포함할 수 있다. 제2 부분(UP)은 제1 부분(LP) 상에 형성될 수 있다. 제2 부분(UP)의 산소의 농도는 제1 부분(LP)의 산소의 농도보다 더 클 수 있다.Each of the active patterns ACT may include a first portion LP formed by patterning the first layer LL and a second portion UP formed by patterning the second layer UL. The second part UP may be formed on the first part LP. The concentration of oxygen in the second portion UP may be greater than that in the first portion LP.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다. First and second trenches TR1 and TR2 may be defined between the active patterns ACT. A first trench TR1 may be defined between a pair of active patterns ACT adjacent to each other in the second direction D2 . A second trench TR2 may be defined between a pair of active patterns ACT adjacent to each other in the third direction D3.
도 8 및 도 9a 내지 도 9c를 참조하면, 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 완전히 채우면서 활성 패턴들(ACT)을 덮도록 형성될 수 있다. 활성 패턴들(ACT)의 상면들이 노출될 때까지 소자 분리막(ST)에 평탄화 공정이 수행될 수 있다.Referring to FIGS. 8 and 9A to 9C , an isolation layer ST may be formed to fill the first and second trenches TR1 and TR2 . The device isolation layer ST may be formed to cover the active patterns ACT while completely filling the first and second trenches TR1 and TR2 . A planarization process may be performed on the isolation layer ST until upper surfaces of the active patterns ACT are exposed.
활성 패턴들(ACT) 및 소자 분리막(ST)을 패터닝하여, 제3 트렌치들(TR3)이 형성될 수 있다. 평면적 관점에서, 제3 트렌치들(TR3) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.Third trenches TR3 may be formed by patterning the active patterns ACT and the device isolation layer ST. When viewed from a plan view, each of the third trenches TR3 may have a line shape extending in the second direction D2 .
제3 트렌치들(TR3)을 형성하는 것은, 개구부들을 포함하는 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 노출된 활성 패턴들(ACT) 및 소자 분리막(ST)을 식각하는 것을 포함할 수 있다. 제3 트렌치(TR3)는 제1 트렌치(TR1)보다 얕게 형성될 수 있다.Forming the third trenches TR3 includes forming a hard mask pattern including openings and etching the exposed active patterns ACT and isolation layer ST using the hard mask pattern as an etch mask. may include The third trench TR3 may be formed to be shallower than the first trench TR1.
상기 식각 공정 동안 소자 분리막(ST)이 활성 패턴들(ACT)에 비해 더 많이 식각될 수 있다 (도 9b 참조). 제3 트렌치(TR3) 내의 활성 패턴들(ACT)은 소자 분리막(ST)에 대해 수직하게 돌출될 수 있다. 다시 말하면, 제3 트렌치(TR3) 내의 활성 패턴들(ACT)은 핀 형태를 가질 수 있다. During the etching process, the isolation layer ST may be etched more than the active patterns ACT (see FIG. 9B ). The active patterns ACT in the third trench TR3 may protrude perpendicularly to the device isolation layer ST. In other words, the active patterns ACT in the third trench TR3 may have a fin shape.
도 10 및 도 11a 내지 도 11c를 참조하면, 각각의 제3 트렌치들(TR3) 내에 게이트 유전막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)이 형성될 수 있다. 구체적으로, 각각의 제3 트렌치들(TR3) 내에 게이트 유전막(GI)이 컨포멀하게 형성될 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다.Referring to FIGS. 10 and 11A to 11C , a gate dielectric layer GI, a gate electrode GE, and a gate capping layer GP may be formed in each of the third trenches TR3 . Specifically, the gate dielectric layer GI may be conformally formed in each of the third trenches TR3 . The gate dielectric layer GI may include a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and/or a high-k material.
게이트 유전막(GI) 상에 제3 트렌치들(TR3)을 채우는 도전막을 형성하여, 게이트 전극들(GE)이 형성될 수 있다. 상기 도전막은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.Gate electrodes GE may be formed by forming a conductive layer filling the third trenches TR3 on the gate dielectric layer GI. The conductive layer may include a conductive metal nitride and/or a metal material.
게이트 유전막(GI) 및 게이트 전극(GE)을 리세스하고, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 형성될 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다.The gate dielectric layer GI and the gate electrode GE may be recessed, and a gate capping layer GP may be formed on the recessed gate electrode GE. A top surface of the gate capping layer GP may be coplanar with a top surface of the active pattern ACT.
활성 패턴들(ACT) 상에 도판트 주입 공정이 수행될 수 있다. 상기 도판트는 수소, 인듐 또는 이들의 조합을 포함할 수 있다. A dopant implantation process may be performed on the active patterns ACT. The dopant may include hydrogen, indium, or a combination thereof.
활성 패턴들(ACT) 각각의 상부에 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)이 정의될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2)은 제1 소스/드레인 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다.A first source/drain region SD1 and a pair of second source/drain regions SD2 may be defined on each of the active patterns ACT. The pair of second source/drain regions SD2 may be spaced apart from each other in the third direction D3 with the first source/drain region SD1 interposed therebetween.
게이트 전극(GE)의 아래에 위치하는 활성 패턴(ACT)의 제1 부분(LP)은 채널 영역(CH)으로 정의될 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들 상에 제공될 수 있다.The first part LP of the active pattern ACT positioned under the gate electrode GE may be defined as a channel region CH. When viewed from a plan view, the channel region CH may be interposed between the first source/drain region SD1 and the second source/drain region SD2. The gate electrode GE may be provided on the upper surface and both sidewalls of the channel region CH.
도 12 및 도 13a 내지 도 13를 참조하면, 기판(100)의 전면 상에 제1 층간 절연막(IL1)이 형성될 수 있다. 일 예로, 제1 층간 절연막(IL1)은 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(IL1)을 패터닝하여, 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)이 형성될 수 있다. Referring to FIGS. 12 and 13A to 13 , a first interlayer insulating layer IL1 may be formed on the entire surface of the
제1 층간 절연막(IL1) 상에 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 순차적으로 형성될 수 있다. 제1 도전막(CL1)은 제1 콘택홀들(CNH1)을 채울 수 있다. 다시 말하면, 제1 도전막(CL1)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)과 접촉할 수 있다. 제1 도전막(CL1)은 제1 층간 절연막(IL1)에 의해 활성 패턴들(ACT)의 제2 소스/드레인 영역들(SD2)과는 수직적으로 이격될 수 있다. 제1 도전막(CL1)은 도핑된 반도체 물질, 금속 물질, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. A first conductive layer CL1, a barrier layer BAL, and a second conductive layer CL2 may be sequentially formed on the first interlayer insulating layer IL1. The first conductive layer CL1 may fill the first contact holes CNH1. In other words, the first conductive layer CL1 may contact the first source/drain regions SD1 of the active patterns ACT. The first conductive layer CL1 may be vertically spaced apart from the second source/drain regions SD2 of the active patterns ACT by the first interlayer insulating layer IL1. The first conductive layer CL1 may include any one of a doped semiconductor material, a metal material, and a metal-semiconductor compound.
배리어 막(BAL)은 제1 도전막(CL1)과 제2 도전막(CL2) 사이에 개재되도록 형성될 수 있다. 배리어 막(BAL)은 도전성 금속질화물을 포함할 수 있다. 제2 도전막(CL2)은 금속 물질을 포함할 수 있다. 배리어 막(BAL)은 제2 도전막(CL2) 내의 금속 물질이 제1 도전막(CL1)으로 확산되는 것을 억제할 수 있다.The barrier layer BAL may be formed to be interposed between the first conductive layer CL1 and the second conductive layer CL2. The barrier layer BAL may include a conductive metal nitride. The second conductive layer CL2 may include a metal material. The barrier layer BAL may suppress diffusion of the metal material in the second conductive layer CL2 into the first conductive layer CL1.
도 14 및 도 15a 내지 도 15c를 참조하면, 제1 층간 절연막(IL1) 상에 제1 방향(D1)으로 연장되는 라인 구조체들(LST)이 형성될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)으로 서로 이격될 수 있다.14 and 15A to 15C , line structures LST extending in the first direction D1 may be formed on the first interlayer insulating layer IL1. The line structures LST may be spaced apart from each other in the second direction D2.
구체적으로, 제2 도전막(CL2) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 제1 방향(D1)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 예로, 마스크 패턴들(MP)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.Specifically, mask patterns MP may be formed on the second conductive layer CL2 . The mask patterns MP may be formed to have a line shape extending in the first direction D1 . For example, the mask patterns MP may include a silicon nitride layer or a silicon oxynitride layer.
마스크 패턴들(MP)을 식각 마스크로 제2 도전막(CL2), 배리어 막(BAL) 및 제1 도전막(CL1)을 순차적으로 식각하여, 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)이 각각 형성될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 서로 수직적으로 중첩될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 라인 구조체(LST)를 구성할 수 있다. 평면적 관점에서, 비트 라인들(BL)은 게이트 전극들(GE)과 교차하며 연장될 수 있다. The second conductive layer CL2, the barrier layer BAL, and the first conductive layer CL1 are sequentially etched using the mask patterns MP as an etch mask, so that the bit line BL, the barrier pattern BP and the conductive layer are sequentially etched. Each pattern CP may be formed. The mask pattern MP, bit line BL, barrier pattern BP, and conductive pattern CP may vertically overlap each other. The mask pattern MP, bit line BL, barrier pattern BP, and conductive pattern CP may form a line structure LST. When viewed in plan view, the bit lines BL may extend while crossing the gate electrodes GE.
도전 패턴(CP)은 제1 콘택홀들(CNH1)을 채우는 콘택부들(CNP)을 포함할 수 있다. 도전 패턴(CP)은 콘택부(CNP)를 통해 제1 소스/드레인 영역(SD1)과 연결될 수 있다. 다시 말하면, 비트 라인(BL)은 도전 패턴(CP)을 통해 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다. The conductive pattern CP may include contact portions CNP filling the first contact holes CNH1. The conductive pattern CP may be connected to the first source/drain region SD1 through the contact portion CNP. In other words, the bit line BL may be electrically connected to the first source/drain region SD1 through the conductive pattern CP.
라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 형성될 수 있다. 스페이서들(SP)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 컨포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다.A pair of spacers SP may be formed on both sidewalls of each of the line structures LST. Forming the spacers SP may include conformally forming a spacer layer on the entire surface of the
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 기판(100) 상에 제2 층간 절연막(IL2)이 형성될 수 있다. 일 예로, 제2 층간 절연막(IL2)은 실리콘 산화막을 포함할 수 있다. 마스크 패턴들(MP)의 상면들이 노출될 때까지 제2 층간 절연막(IL2)에 평탄화 공정이 수행될 수 있다. Referring again to FIGS. 1 and 2A to 2C , a second interlayer insulating layer IL2 may be formed on the
제2 층간 절연막(IL2) 및 제1 층간 절연막(IL1)을 패터닝하여, 활성 패턴들(ACT)의 제2 소스/드레인 영역들(SD2)을 노출하는 제2 콘택홀들(CNH2)이 형성될 수 있다. 상기 패터닝 공정 동안 마스크 패턴들(MP) 및 스페이서들(SP)은 식각 마스크로 이용될 수 있기 때문에, 제2 콘택홀들(CNH2)은 자기 정렬적으로 형성될 수 있다. Second contact holes CNH2 exposing the second source/drain regions SD2 of the active patterns ACT are formed by patterning the second interlayer insulating film IL2 and the first interlayer insulating film IL1. can Since the mask patterns MP and the spacers SP may be used as an etching mask during the patterning process, the second contact holes CNH2 may be formed in a self-aligned manner.
제2 콘택홀들(CNH2)에 도전 물질을 채워, 콘택들(CNT)이 형성될 수 있다. 콘택들(CNT)은 제2 소스/드레인 영역들(SD2)과 연결될 수 있다. 각각의 콘택들(CNT) 상에 정보 저장 요소(DS)가 형성될 수 있다. 일 예로, 정보 저장 요소(DS)는 캐패시터일 수 있다.Contacts CNT may be formed by filling the second contact holes CNH2 with a conductive material. The contacts CNT may be connected to the second source/drain regions SD2 . An information storage element DS may be formed on each of the contacts CNT. For example, the information storage element DS may be a capacitor.
도 16은 본 실시예에 따른 활성 패턴의 깊이에 따른 산소 농도를 나타낸 그래프이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.16 is a graph showing oxygen concentration according to the depth of the active pattern according to the present embodiment. In this embodiment, detailed descriptions of technical features overlapping those of the semiconductor device described above with reference to FIGS. 1, 2A to 2C, and 3 will be omitted, and differences will be described in more detail.
도 1, 도 2a 내지 도 2c, 도 3 및 도 16을 참조하면, 활성 패턴(ACT)은 도판트로 수소를 더 포함할 수 있다. 활성 패턴(ACT) 내의 도판트(수소)의 농도는, 제1 레벨(LV1)에서 제3 레벨(LV3)로 갈수록 증가할 수 있다. 특히, 제2 레벨(LV2)에서 수소의 농도는 급격히 증가할 수 있다.Referring to FIGS. 1, 2A to 2C, 3 and 16 , the active pattern ACT may further include hydrogen as a dopant. The concentration of the dopant (hydrogen) in the active pattern ACT may increase gradually from the first level LV1 to the third level LV3. In particular, the concentration of hydrogen at the second level LV2 may rapidly increase.
활성 패턴(ACT)을 구성하는 비정질 산화물 반도체는, 그의 내부의 수소의 농도가 증가함에 따라 문턱 전압이 감소될 수 있다. 반대로 비정질 산화물 반도체의 수소의 농도가 감소함에 따라 문턱 전압이 증가될 수 있다. 다시 말하면, 도판트(수소)의 농도를 조절하여 비정질 산화물 반도체의 문턱 전압을 제어할 수 있다. The threshold voltage of the amorphous oxide semiconductor constituting the active pattern ACT may decrease as the concentration of hydrogen therein increases. Conversely, as the concentration of hydrogen in the amorphous oxide semiconductor decreases, the threshold voltage may increase. In other words, the threshold voltage of the amorphous oxide semiconductor may be controlled by adjusting the concentration of the dopant (hydrogen).
본 발명의 실시예들에 따르면, 활성 패턴(ACT)의 제2 부분(UP)의 수소의 농도가 상대적으로 낮을 수 있다. 수소의 농도가 감소하여 문턱 전압이 증가될 경우, 전류의 누출이 줄어들 수 있다. 결과적으로, 게이트 전극(GE)의 상부에 인접하는 제2 부분(UP)에서의 전류의 누출이 방지될 수 있다.According to example embodiments, the concentration of hydrogen in the second portion UP of the active pattern ACT may be relatively low. When the threshold voltage is increased by decreasing the concentration of hydrogen, leakage of current may be reduced. As a result, leakage of current in the second portion UP adjacent to the upper portion of the gate electrode GE may be prevented.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.17A and 17B are cross-sectional views taken along lines B-B' and C-C' of FIG. 1 to describe a semiconductor device according to example embodiments. In this embodiment, detailed descriptions of technical features overlapping those of the semiconductor device described above with reference to FIGS. 1, 2A to 2C, and 3 will be omitted, and differences will be described in more detail.
도 1, 도 2a, 도 17a 및 도 17b를 참조하면, 각각의 게이트 전극들(GE)은 제1 전극(FM) 및 제1 전극(FM) 상의 제2 전극(WF)을 포함할 수 있다. 제1 전극(FM)은 활성 패턴(ACT)의 제1 부분(LP)과 인접할 수 있다. 제2 전극(WF)은 활성 패턴(ACT)의 제2 부분(UP)과 인접할 수 있다. Referring to FIGS. 1, 2A, 17A, and 17B , each of the gate electrodes GE may include a first electrode FM and a second electrode WF on the first electrode FM. The first electrode FM may be adjacent to the first part LP of the active pattern ACT. The second electrode WF may be adjacent to the second portion UP of the active pattern ACT.
제2 전극(WF)은 제1 전극(FM)과 다른 일함수를 갖는 물질을 포함할 수 있다. 제1 전극(FM)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐 또는 구리)을 포함할 수 있다. 제2 전극(WF)은 도핑된 반도체 물질(예를 들어, 도핑된 n형의 폴리 실리콘) 또는 금속 물질(예를 들면, 알루미늄)을 포함할 수 있다.The second electrode WF may include a material having a work function different from that of the first electrode FM. The first electrode FM may include a metal material (eg, titanium, tantalum, tungsten, or copper). The second electrode WF may include a doped semiconductor material (eg, doped n-type polysilicon) or a metal material (eg, aluminum).
본 발명의 실시예들에 따르면, 제1 전극(FM) 상에 제2 전극(WF)이 적층됨으로써, 제2 전극(WF)과 인접하는 제2 부분(UP)의 문턱 전압이 증가될 수 있다. 결과적으로, 제2 전극(WF)에 인접하는 제2 부분(UP)에서의 전류의 누출이 방지될 수 있다.According to embodiments of the present invention, the threshold voltage of the second portion UP adjacent to the second electrode WF may be increased by stacking the second electrode WF on the first electrode FM. . As a result, leakage of current in the second portion UP adjacent to the second electrode WF may be prevented.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.18 and 19 are cross-sectional views taken along the line AA′ of FIG. 1 to describe a semiconductor device according to example embodiments. In this embodiment, detailed descriptions of technical features overlapping those of the semiconductor device described above with reference to FIGS. 1, 2A to 2C, and 3 will be omitted, and differences will be described in more detail.
도 1 및 도 18을 참조하면, 기판(100)과 제1 반도체막(110) 사이에 절연막(120)이 개재될 수 있다. 다시 말하면, 제1 반도체막(110)은 절연막(120) 상에서 형성될 수 있다. 절연막(120)은 실리콘 산화막을 포함할 수 있다. Referring to FIGS. 1 and 18 , an insulating
도 1 및 도 19를 참조하면, 기판(100)과 제1 반도체막(110) 사이에 절연막(120) 및 시드막(130)이 개재될 수 있다. 다시 말하면, 제1 반도체막(110)은 절연막(120) 상의 시드막(130) 상에서 성장될 수 있다. Referring to FIGS. 1 and 19 , an insulating
도 20a 내지 도 20c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.20A to 20C are cross-sectional views taken along lines A-A', B-B', and C-C' of FIG. 1 to describe a semiconductor device according to example embodiments. In this embodiment, detailed descriptions of technical features overlapping those of the semiconductor device described above with reference to FIGS. 1, 2A to 2C, and 3 will be omitted, and differences will be described in more detail.
도 1 및 도 20a 내지 도 20c를 참조하면, 제1 반도체막(110) 상에 제2 반도체막(115)이 제공될 수 있다. 제2 반도체막(115)은 활성 패턴들(ACT) 각각의 표면을 덮을 수 있다. 제2 반도체막(115)은 활성 패턴들(ACT)과 소자 분리막(ST) 사이에 개재될 수 있다. Referring to FIGS. 1 and 20A to 20C , a
제2 반도체막(115)은 제1 반도체막(110)에 비해 문턱 전압이 더 클 수 있다. 제2 반도체막(115)은 활성 패턴(ACT)을 덮음으로써, 활성 패턴(ACT)에서 발생될 수 있는 전류의 누출(leakage)을 방지할 수 있다.The
일 예로, 제2 반도체막(115)은 제1 반도체막(110)과 동일한 비정질 산화물 반도체를 포함할 수 있다. 제2 반도체막(115)의 산소의 농도는 제1 반도체막(110)의 산소의 농도보다 더 클 수 있다. 다시 말하면, 제2 반도체막(115)의 산소의 농도는 제1 부분(LP)의 산소의 농도보다 더 클 수 있다. 제2 반도체막(115)의 산소의 농도는 제2 부분(UP)의 산소의 농도보다 더 클 수 있다. 제2 반도체막(115)의 수소의 농도는 제1 반도체막(110)의 수소의 농도보다 더 작을 수 있다.For example, the
다른 예로, 제2 반도체막(115)은 제1 반도체막(110)과 다른 비정질 산화물 반도체를 포함할 수 있다. 제1 반도체막(110)은 IGZO를 포함할 수 있고, 제2 반도체막(115)은 ITZO를 포함할 수 있다. 또 다른 예로, 제2 반도체막(115)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. As another example, the
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.21 is a simplified circuit diagram illustrating a cell array of a 3D semiconductor memory device according to example embodiments.
도 21을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다. Referring to FIG. 21 , a cell array of a 3D semiconductor memory device according to example embodiments may include a plurality of sub-cell arrays SCA. The sub cell arrays SCA may be arranged along the second direction D2.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.Each of the sub cell arrays SCA may include a plurality of bit lines BL, a plurality of word lines WL, and a plurality of memory cell transistors MCT. One memory cell transistor MCT may be disposed between one word line WL and one bit line BL.
비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. The bit lines BL may be conductive patterns (eg, metal lines) spaced apart from the substrate and disposed on the substrate. The bit lines BL may extend in the first direction D1. The bit lines BL in one sub-cell array SCA may be spaced apart from each other in a vertical direction (ie, in the third direction D3).
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다. The word lines WL may be conductive patterns (eg, metal lines) extending from the substrate in a direction perpendicular to the substrate (eg, in the third direction D3 ). The word lines WL in one sub-cell array SCA may be spaced apart from each other in the first direction D1.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터에 연결될 수 있다.A gate of the memory cell transistor MCT may be connected to the word line WL, and a source of the memory cell transistor MCT may be connected to the bit line BL. Each of the memory cell transistors MCT may include an information storage element DS. For example, the information storage element DS may be a capacitor, and a drain of the memory cell transistor MCT may be connected to the capacitor.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 23은 도 22의 메모리 소자의 단위 셀을 확대한 사시도이다.22 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. FIG. 23 is an enlarged perspective view of a unit cell of the memory device of FIG. 22 .
도 21, 도 22 및 도 23을 참조하면, 도 1을 참조하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 기판(100) 상에 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 내지 제3 층들(FL1, FL2, FL3)을 포함하는 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(FL1, FL2, FL3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(FL1, FL2, FL3) 각각은 복수개의 활성 패턴들(ACT), 복수개의 정보 저장 요소들(DS) 및 비트 라인(BL)을 포함할 수 있다.Referring to FIGS. 21 , 22 and 23 , one of the plurality of sub cell arrays SCA described with reference to FIG. 1 may be provided on the
활성 패턴들(ACT)은 제1 방향(D1)으로 배열될 수 있다. 활성 패턴들(ACT)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 활성 패턴들(ACT)은 비정질 산화물 반도체를 포함할 수 있다. 일 예로, 활성 패턴들(ACT)은 IGZO(Indium Gallium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)를 포함할 수 있다.The active patterns ACT may be arranged in the first direction D1. The active patterns ACT may have a line shape, a bar shape, or a column shape extending in the second direction D2 . The active patterns ACT may include an amorphous oxide semiconductor. For example, the active patterns ACT may include indium gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
각각의 활성 패턴들(ACT)은 제1 부분(LP) 및 제2 부분(UP)을 포함할 수 있다. 제1 부분(LP) 및 제2 부분(UP)은 제2 방향(D2)으로 서로 인접할 수 있다. 다시 말하면, 제2 부분(UP)은 제1 부분(LP)으로부터 제2 방향(D2)으로 연장될 수 있다. Each of the active patterns ACT may include a first part LP and a second part UP. The first part LP and the second part UP may be adjacent to each other in the second direction D2. In other words, the second portion UP may extend in the second direction D2 from the first portion LP.
제1 부분(LP)의 산소의 농도는 제2 부분(UP)의 산소의 농도보다 더 낮을 수 있다. 이에 대한 구체적인 설명은, 앞서 도 3을 참조하여 설명한 활성 패턴(ACT)의 제1 부분(LP) 및 제2 부분(UP)에 관한 설명과 실질적으로 동일할 수 있다. The concentration of oxygen in the first part LP may be lower than the concentration of oxygen in the second part UP. A detailed description thereof may be substantially the same as that of the first part LP and the second part UP of the active pattern ACT described above with reference to FIG. 3 .
각각의 활성 패턴들(ACT)은 채널 영역(CH), 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이에 개재될 수 있다. 활성 패턴(ACT)의 제1 부분(LP)은 채널 영역(CH) 및 제1 소스/드레인 영역(SD1)을 포함할 수 있다. 활성 패턴(ACT)의 제2 부분(UP)은 제2 소스/드레인 영역(SD2)을 포함할 수 있다. Each of the active patterns ACT may include a channel region CH, a first source/drain region SD1 and a second source/drain region SD2. The channel region CH may be interposed between the first and second source/drain regions SD1 and SD2. The first part LP of the active pattern ACT may include a channel region CH and a first source/drain region SD1. The second portion UP of the active pattern ACT may include a second source/drain area SD2.
활성 패턴(ACT)의 제2 부분(UP)에 정보 저장 요소(DS)가 전기적으로 연결될 수 있다. 활성 패턴(ACT)의 제2 소스/드레인 영역(SD2)에 정보 저장 요소(DS)가 전기적으로 연결될 수 있다. 일 예로, 정보 저장 요소(DS)는 캐패시터일 수 있다.The information storage element DS may be electrically connected to the second part UP of the active pattern ACT. The information storage element DS may be electrically connected to the second source/drain area SD2 of the active pattern ACT. For example, the information storage element DS may be a capacitor.
활성 패턴(ACT)의 제1 부분(LP)에 비트 라인(BL)이 전기적으로 연결될 수 있다. 활성 패턴(ACT)의 제1 소스/드레인 영역(SD1)에 비트 라인(BL)이 전기적으로 연결될 수 있다.The bit line BL may be electrically connected to the first part LP of the active pattern ACT. The bit line BL may be electrically connected to the first source/drain area SD1 of the active pattern ACT.
본 발명의 실시예들에 따르면, 활성 패턴(ACT)의 제2 부분(UP)의 산소의 농도가 상대적으로 높을 수 있다. 제2 부분(UP)의 문턱 전압은 상대적으로 높을 수 있다. 결과적으로, 정보 저장 요소(DS)와 연결되는 제2 부분(UP)에서의 전류의 누출이 방지될 수 있다.According to example embodiments, the concentration of oxygen in the second portion UP of the active pattern ACT may be relatively high. The threshold voltage of the second part UP may be relatively high. As a result, leakage of current in the second part UP connected to the information storage element DS may be prevented.
본 발명의 실시예들에 따르면, 활성 패턴(ACT)의 제1 부분(LP)의 산소의 농도가 상대적으로 낮을 수 있다. 제1 부분(LP)의 문턱 전압은 상대적으로 낮을 수 있다. 이로써, 제1 부분(LP)의 채널 영역(CH)에서 전류 부스팅(current boosting) 효과가 발생될 수 있다. 또한, 제1 부분(LP)과 비트 라인(BL) 사이에서 전류가 원활하게 흐를 수 있다. According to example embodiments, the concentration of oxygen in the first part LP of the active pattern ACT may be relatively low. A threshold voltage of the first part LP may be relatively low. Accordingly, a current boosting effect may be generated in the channel region CH of the first part LP. Also, current may flow smoothly between the first part LP and the bit line BL.
비트 라인들(BL)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 비트 라인들(BL)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. The bit lines BL may have a line shape or a bar shape extending in the first direction D1 . The bit lines BL may be spaced apart from each other and stacked along the third direction D3. The bit lines BL may include a conductive material. For example, the conductive material may include a doped semiconductor material (doped silicon, doped germanium, etc.), a conductive metal nitride (titanium nitride, tantalum nitride, etc.), a metal (tungsten, titanium, tantalum, etc.), and a metal-semiconductor compound (tungsten silicide, cobalt silicide, titanium silicide, etc.).
기판(100) 상에, 적층 구조체(SS)를 관통하는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제3 방향(D3)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 배열될 수 있다. 평면적 관점에서, 각각의 게이트 전극들(GE)은 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제공될 수 있다. 각각의 게이트 전극들(GE)은, 수직적으로 적층된 복수개의 활성 패턴들(ACT)의 측벽들 상에서 수직하게 연장될 수 있다. 게이트 전극들(GE)은 도 21의 워드 라인들(WL)에 대응될 수 있다. On the
일 예로, 어느 하나의 게이트 전극(GE)은, 제1 층(FL1)의 활성 패턴들(ACT) 중 첫 번째 활성 패턴(ACT), 제2 층(FL2)의 활성 패턴들(ACT) 중 첫 번째 활성 패턴(ACT), 및 제3 층(FL3)의 활성 패턴들(ACT) 중 첫 번째 활성 패턴(ACT)과 인접할 수 있다. 다른 하나의 게이트 전극(GE)은, 제1 층(FL1)의 활성 패턴들(ACT) 중 두 번째 활성 패턴(ACT), 제2 층(FL2)의 활성 패턴들(ACT) 중 두 번째 활성 패턴(ACT), 및 제3 층(FL3)의 활성 패턴들(ACT) 중 두 번째 활성 패턴(ACT)과 인접할 수 있다.For example, one gate electrode GE may include a first active pattern ACT of the active patterns ACT of the first layer FL1 and a first of the active patterns ACT of the second layer FL2. It may be adjacent to the first active pattern ACT among the active patterns ACT of the third layer FL3 and the first active pattern ACT. The other gate electrode GE is a second active pattern ACT among the active patterns ACT of the first layer FL1 and a second active pattern among the active patterns ACT of the second layer FL2. It may be adjacent to (ACT) and the second active pattern (ACT) among the active patterns (ACT) of the third layer (FL3).
게이트 전극(GE)은 활성 패턴(ACT)의 채널 영역(CH)에 인접할 수 있다. 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극들(GE)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다.The gate electrode GE may be adjacent to the channel region CH of the active pattern ACT. A gate dielectric layer GI may be interposed between the gate electrode GE and the channel region CH. The gate electrodes GE may include a conductive material, and the conductive material may be any one of a doped semiconductor material, a conductive metal nitride, a metal, and a metal-semiconductor compound. The gate dielectric layer GI may include a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and/or a high-k material.
기판(100) 상에, 적층 구조체(SS)의 일 측면을 따라 제1 방향(D1)으로 연장되는 공통 소스 라인(CSL)이 제공될 수 있다. 활성 패턴(ACT)의 제1 부분(LP)은 공통 소스 라인(CSL)에 접속될 수 있다. 도 1을 참조하여 설명한 메모리 셀 트랜지스터들(MCT) 각각의 바디는 공통 소스 라인(CSL)에 연결될 수 있다. 공통 소스 라인(CSL)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다.A common source line CSL extending in the first direction D1 along one side surface of the stack structure SS may be provided on the
도시되진 않았지만, 적층 구조체(SS)의 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.Although not shown, empty spaces in the stacked structure SS may be filled with an insulating material. For example, the insulating material may include at least one of a silicon oxide layer, a silicon nitride layer, and a silicon oxynitride layer.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 25a 내지 도 25c는 각각 도 24의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.24 is a plan view for explaining a semiconductor device according to example embodiments. 25A to 25C are cross-sectional views taken along lines A-A', B-B', and C-C' of FIG. 24, respectively.
도 24 및 도 25a 내지 도 25c를 참조하면, 로직 셀 영역을 포함하는 기판(100)이 제공될 수 있다. 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 상기 로직 셀 영역에 배치될 수 있다. 기판(100) 상에 제1 반도체막(110)이 제공될 수 있다. 제1 반도체막(110)은 비정질 산화물 반도체를 포함할 수 있다.Referring to FIGS. 24 and 25A to 25C , a
제1 반도체막(110) 상에 활성 패턴들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 활성 패턴들(ACT)에 인접하여 제2 트렌치(TR2)가 정의될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. An element isolation layer ST defining active patterns ACT may be provided on the
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 활성 패턴들(ACT)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 활성 패턴들(ACT)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다.An isolation layer ST may fill the first and second trenches TR1 and TR2 . Upper portions of the active patterns ACT may vertically protrude from the device isolation layer ST. Each of the upper portions of the active patterns ACT may have a fin shape.
각각의 활성 패턴들(ACT)은 제1 부분(LP) 및 제2 부분(UP)을 포함할 수 있다. 일 예로, 제2 부분(UP)의 산소의 농도는 제1 부분(LP)의 산소의 농도보다 더 클 수 있다. 제2 부분(UP)의 문턱 전압은 제1 부분(LP)의 문턱 전압에 비해 높을 수 있다.Each of the active patterns ACT may include a first part LP and a second part UP. For example, the concentration of oxygen in the second portion UP may be higher than that in the first portion LP. The threshold voltage of the second part UP may be higher than that of the first part LP.
활성 패턴들(ACT)의 상부들에 소스/드레인 패턴들(SD)이 제공될 수 있다. 활성 패턴(ACT)의 제2 부분(UP) 상에 소스/드레인 패턴들(SD)이 제공될 수 있다. 소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 한 쌍의 소스/드레인 패턴들(SD) 사이에 채널 영역(CH)이 정의될 수 있다. 활성 패턴(ACT)의 제1 부분(LP)은 채널 영역(CH)을 포함할 수 있다. Source/drain patterns SD may be provided on upper portions of the active patterns ACT. Source/drain patterns SD may be provided on the second part UP of the active pattern ACT. The source/drain patterns SD may be epitaxial patterns formed through a selective epitaxial growth process. A channel region CH may be defined between a pair of source/drain patterns SD. The first part LP of the active pattern ACT may include a channel region CH.
제1 반도체막(110)의 제2 부분(UP)은 제1 반도체막(110)의 제1 부분(LP)에 비해 더 큰 비율을 차지할 수 있다. 제2 부분(UP)은 제1 부분(LP)을 둘러쌀 수 있다. 본 발명의 실시예들에 따르면, 활성 패턴(ACT)의 제2 부분(UP)의 문턱 전압은 상대적으로 높을 수 있다. 이로써, 제2 부분(UP)에 의해 전류의 누출이 방지될 수 있다.The second part UP of the
활성 패턴들(ACT)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 채널 영역들(CH)과 수직적으로 중첩될 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.Gate electrodes GE may be provided that extend in the first direction D1 while crossing the active patterns ACT. The gate electrodes GE may be spaced apart from each other in the second direction D2. The gate electrodes GE may vertically overlap the channel regions CH. For example, the gate electrodes GE may include a conductive metal nitride and/or a metal material.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 게이트 전극(GE)과 활성 패턴(ACT) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 유전막(GI)은 고유전율 물질을 포함할 수 있다. 각각의 게이트 전극들(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.A pair of gate spacers GS may be disposed on both sidewalls of each of the gate electrodes GE. The gate spacers GS may include a silicon oxide layer, a silicon nitride layer, and/or a silicon oxynitride layer. A gate dielectric layer GI may be interposed between the gate electrode GE and the active pattern ACT. The gate dielectric layer GI may include a high-k material. A gate capping layer GP may be provided on each of the gate electrodes GE. The gate capping layer GP may include a silicon oxide layer, a silicon nitride layer, and/or a silicon oxynitride layer.
기판(100) 상에 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 게이트 스페이서들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제1 층간 절연막(IL1) 상에, 제2 층간 절연막(IL2)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(IL1, IL2)은 실리콘 산화막을 포함할 수 있다.A first interlayer insulating layer IL1 may be provided on the
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(IL1, IL2)을 관통하여 소스/드레인 패턴들(SD)과 전기적으로 연결되는 적어도 하나의 콘택(CNT)이 배치될 수 있다. 콘택(CNT)은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.At least one contact CNT electrically connected to the source/drain patterns SD through the first and second interlayer insulating films IL1 and IL2 is disposed between the pair of gate electrodes GE. It can be. The contact CNT may include a conductive metal nitride and/or a metal material.
본 발명의 다른 실시예에 따르면, 제2 부분(UP)의 산소의 농도는 제1 부분(LP)의 산소의 농도보다 더 작을 수 있다. 다시 말하면, 제2 부분(UP)의 문턱 전압은 제1 부분(LP)의 문턱 전압에 비해 낮을 수 있다. 이로써, 제2 부분(UP)에 의해 전류 부스팅 효과가 발생될 수 있다.According to another embodiment of the present invention, the concentration of oxygen in the second portion UP may be smaller than the concentration of oxygen in the first portion LP. In other words, the threshold voltage of the second part UP may be lower than that of the first part LP. Accordingly, a current boosting effect may be generated by the second portion UP.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
Claims (20)
상기 반도체 기판으로부터 돌출된 핀 구조체인 활성 영역, 상기 활성 영역은 변화하는 산소 농도를 갖는 산화물 반도체를 포함하고;
상기 활성 영역 내의 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역의 상기 산화물 반도체는 제1 산소 농도를 가지며;
상기 활성 영역 내의 제2 소스/드레인 영역, 상기 제2 소스/드레인 영역은 상기 제1 소스/드레인 영역으로부터 이격되고;
상기 활성 영역 내에서 상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역, 상기 채널 영역의 상기 산화물 반도체는 제2 산소 농도를 가지며, 상기 제2 산소 농도는 상기 제1 산소 농도보다 낮고; 및
상기 채널 영역 상에 제공되어 상기 제1 및 제2 소스/드레인 영역들 사이의 상기 핀 구조체를 가로지르는 게이트 전극을 포함하는 반도체 소자.
semiconductor substrate;
an active region that is a fin structure protruding from the semiconductor substrate, the active region including an oxide semiconductor having a varying oxygen concentration;
a first source/drain region in the active region, and the oxide semiconductor in the first source/drain region has a first oxygen concentration;
a second source/drain region in the active region, the second source/drain region spaced apart from the first source/drain region;
in a channel region between the first and second source/drain regions in the active region, the oxide semiconductor in the channel region has a second oxygen concentration, the second oxygen concentration being lower than the first oxygen concentration; and
and a gate electrode provided on the channel region and crossing the fin structure between the first and second source/drain regions.
상기 제1 소스/드레인 영역은 상기 제1 산소 농도를 가짐으로써 전류의 누출을 방지하는 반도체 소자.
According to claim 1,
Wherein the first source/drain region has the first oxygen concentration to prevent leakage of current.
상기 제1 및 제2 소스/드레인 영역들, 상기 채널 영역 및 상기 게이트 전극은 DRAM의 트랜지스터를 구성하는 반도체 소자.
According to claim 1,
The first and second source/drain regions, the channel region, and the gate electrode constitute a transistor of a DRAM.
상기 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)를 포함하는 반도체 소자.
According to claim 1,
The oxide semiconductor device includes indium gallium zinc oxide (IGZO).
상기 산화물 반도체는, 아연, 인듐, 갈륨 및 주석으로 이루어진 군에서 선택된 적어도 두 개의 금속 및 산소의 화합물을 포함하는 반도체 소자.
According to claim 1,
The oxide semiconductor includes a compound of oxygen and at least two metals selected from the group consisting of zinc, indium, gallium, and tin.
상기 게이트 전극은:
금속 물질을 포함하는 제1 전극;
상기 제1 전극 상의 제2 전극, 상기 제2 전극은 상기 제1 전극과 다른 일함수를 갖는 도핑된 폴리 실리콘을 포함하며; 및
상기 제2 전극 상의 게이트 캐핑막을 포함하는 반도체 소자.
According to claim 1,
The gate electrode is:
A first electrode comprising a metal material;
a second electrode on the first electrode, the second electrode comprising doped polysilicon having a different work function than the first electrode; and
A semiconductor device including a gate capping layer on the second electrode.
상기 게이트 전극은, 상기 제1 소스/드레인 영역에 인접하는 상기 활성 영역의 트렌치 내에 제공되고,
상기 트렌치는 상기 제1 산소 농도를 갖는 상기 산화물 반도체를 통과하여 상기 제2 산소 농도를 갖는 상기 산화물 반도체까지 연장되는 반도체 소자.
According to claim 1,
The gate electrode is provided in a trench of the active region adjacent to the first source/drain region,
The trench extends through the oxide semiconductor having the first oxygen concentration to the oxide semiconductor having the second oxygen concentration.
상기 게이트 전극은, 상기 제1 소스/드레인 영역에 인접하는 상기 활성 영역의 트렌치 내에 제공되고,
상기 트렌치의 측벽은 상기 제1 산소 농도를 갖는 상기 산화물 반도체에 의해 덮인 반도체 소자.
According to claim 1,
The gate electrode is provided in a trench of the active region adjacent to the first source/drain region,
The semiconductor device of claim 1 , wherein sidewalls of the trench are covered by the oxide semiconductor having the first oxygen concentration.
상기 반도체 기판으로부터 돌출된 활성 핀 구조체, 상기 활성 핀 구조체는 변화하는 산소 농도를 갖는 IGZO(Indium Gallium Zinc Oxide)를 포함하고;
상기 활성 핀 구조체 내의 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역의 IGZO는 제1 산소 농도를 가지며;
상기 활성 핀 구조체 내의 제2 소스/드레인 영역, 상기 제2 소스/드레인 영역은 상기 제1 소스/드레인 영역으로부터 이격되고;
상기 활성 핀 구조체 내에서 상기 제1 및 제2 소스/드레인 영역들 사이에 개재된 채널 영역, 상기 채널 영역의 IGZO는 상기 제1 산소 농도와는 다른 제2 산소 농도를 가지며; 및
상기 활성 핀 구조체의 상기 채널 영역을 가로지르는 게이트 전극을 포함하는 FinFET 반도체 소자.
semiconductor substrate;
an active fin structure protruding from the semiconductor substrate, the active fin structure including IGZO (Indium Gallium Zinc Oxide) having a varying oxygen concentration;
a first source/drain region in the active fin structure, and IGZO in the first source/drain region has a first oxygen concentration;
a second source/drain region in the active fin structure, the second source/drain region spaced apart from the first source/drain region;
a channel region interposed between the first and second source/drain regions in the active fin structure, and IGZO in the channel region has a second oxygen concentration different from the first oxygen concentration; and
A FinFET semiconductor device including a gate electrode crossing the channel region of the active fin structure.
상기 제2 산소 농도는 상기 제1 산소 농도보다 작은 FinFET 반도체 소자.
According to claim 12,
The second oxygen concentration is less than the first oxygen concentration FinFET semiconductor device.
상기 제2 산소 농도는 상기 제1 산소 농도보다 큰 FinFET 반도체 소자.
According to claim 12,
The second oxygen concentration is greater than the first oxygen concentration FinFET semiconductor device.
상기 게이트 전극은:
금속 물질을 포함하는 제1 전극;
상기 제1 전극 상의 제2 전극, 상기 제2 전극은 상기 제1 전극과 다른 일함수를 갖는 도핑된 폴리 실리콘을 포함하며; 및
상기 제2 전극 상의 게이트 캐핑막을 포함하는 FinFET 반도체 소자.
According to claim 12,
The gate electrode is:
A first electrode comprising a metal material;
a second electrode on the first electrode, the second electrode comprising doped polysilicon having a different work function than the first electrode; and
A FinFET semiconductor device including a gate capping layer on the second electrode.
상기 반도체 기판으로부터 돌출된 핀 구조체인 활성 영역, 상기 활성 영역은 변화하는 산소 농도를 갖는 IGZO(Indium Gallium Zinc Oxide)를 포함하고;
상기 활성 영역 내의 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역의 IGZO는 제1 산소 농도를 가지며;
상기 활성 영역내의 제2 소스/드레인 영역, 상기 제2 소스/드레인 영역은 상기 제1 소스/드레인 영역으로부터 이격되고;
상기 활성 영역 내에서 상기 제1 및 제2 소스/드레인 영역들 사이에 개재된 채널 영역, 상기 채널 영역의 IGZO는 상기 제1 산소 농도와는 다른 제2 산소 농도를 가지며; 및
상기 채널 영역 상에서 상기 제1 및 제2 소스/드레인 영역들 사이의 상기 핀 구조체를 가로지르는 게이트 전극을 포함하는 반도체 소자.
semiconductor substrate;
an active region that is a fin structure protruding from the semiconductor substrate, the active region including IGZO (Indium Gallium Zinc Oxide) having a varying oxygen concentration;
the first source/drain region in the active region, IGZO in the first source/drain region has a first oxygen concentration;
a second source/drain region in the active region, the second source/drain region spaced apart from the first source/drain region;
a channel region interposed between the first and second source/drain regions in the active region, wherein IGZO in the channel region has a second oxygen concentration different from the first oxygen concentration; and
A semiconductor device including a gate electrode crossing the fin structure between the first and second source/drain regions on the channel region.
상기 제1 소스/드레인 영역의 IGZO는 상기 제1 산소 농도를 가짐으로써 전류의 누출을 방지하는 반도체 소자.
According to claim 16,
IGZO of the first source/drain region has the first oxygen concentration to prevent leakage of current.
상기 게이트 전극은:
금속 물질을 포함하는 제1 전극;
상기 제1 전극 상의 제2 전극, 상기 제2 전극은 상기 제1 전극과 다른 일함수를 갖는 도핑된 폴리 실리콘을 포함하며; 및
상기 제2 전극 상의 게이트 캐핑막을 포함하는 반도체 소자. According to claim 16,
The gate electrode is:
A first electrode comprising a metal material;
a second electrode on the first electrode, the second electrode comprising doped polysilicon having a different work function than the first electrode; and
A semiconductor device including a gate capping layer on the second electrode.
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