KR102492534B1 - Thin film transistor and display substrate having the same - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 기판은 베이스 기판, 버퍼층, 제1 반도체 활성층을 포함하는 제1 박막 트랜지스터, 게이트 절연막, 제1 층간 절연막, 상기 제1 박막 트랜지스터와 전기적으로 연결되고, 제2 반도체 활성층을 포함하는 제2 박막 트랜지스터, 제2 층간 절연막, 및 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함할 수 있다. 상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 층간 절연막 위에 배치되며, 상기 제1 층간 절연막은 상기 제1 캐패시터 전극을 커버하고, 상기 제2 캐패시터 전극은 상기 제2 층간 절연막 위에 배치될 수 있다. A display substrate according to an embodiment of the present invention is electrically connected to a base substrate, a buffer layer, a first thin film transistor including a first semiconductor active layer, a gate insulating film, a first interlayer insulating film, and the first thin film transistor, and a second semiconductor It may include a second thin film transistor including an active layer, a second interlayer insulating film, and a capacitor including a first capacitor electrode and a second capacitor electrode. The first semiconductor active layer includes a first material, the second semiconductor active layer includes a second material different from the first material, the second semiconductor active layer is disposed on the first interlayer insulating film, and the first An interlayer insulating layer may cover the first capacitor electrode, and the second capacitor electrode may be disposed on the second interlayer insulating layer.

Figure R1020220047784
Figure R1020220047784

Description

박막 트랜지스터 및 이를 구비하는 표시 기판{THIN FILM TRANSISTOR AND DISPLAY SUBSTRATE HAVING THE SAME}Thin film transistor and display substrate having the same {THIN FILM TRANSISTOR AND DISPLAY SUBSTRATE HAVING THE SAME}

본 발명은 박막 트랜지스터 및 이를 구비하는 표시 기판에 관한 것으로, 보다 상세하게는 액티브 타입의 표시 장치에 사용되는 박막 트랜지스터 및 이를 구비하는 표시 기판에 관한 것이다. The present invention relates to a thin film transistor and a display substrate including the same, and more particularly, to a thin film transistor used in an active type display device and a display substrate including the same.

표시 기판은 액정 표시 장치(Liquid Crystal Display)와 유기 발광 표시 장치(Organic Electro-Luminescence Display)와 같은 평판 표시 장치의 경량화 및 박형화를 이루기 위한 것으로서 현재 널리 사용되고 있다.Display substrates are currently widely used to reduce the weight and thickness of flat panel display devices such as liquid crystal displays and organic electro-luminescence displays.

상기 표시 기판은 복수의 화소가 매트릭스(Matrix) 형태로 배치되고, 각 화소에 별도의 전원을 인가하여 화상을 표시한다. 상기 표시 기판은 절연막에 의하여 상호 절연되며, 평면상에서 교차하는 게이트 라인 및 데이터 라인과 같은 신호 라인들을 구비한다. 여기서, 상기 게이트 라인은 화상을 표시하기 위하여 상기 각 화소에 인가되는 전압을 스위칭하기 위하여 박막 트랜지스터를 각 화소에 연결되며, 상기 박막 트랜지스터를 제어하기 위한 신호를 전달한다. 또한, 상기 데이터 라인은 상기 각 화소에 인가될 전압을 전달한다. In the display substrate, a plurality of pixels are arranged in a matrix form, and a separate power is applied to each pixel to display an image. The display substrate is insulated from each other by an insulating film and includes signal lines such as gate lines and data lines that cross each other on a plane. Here, the gate line connects a thin film transistor to each pixel in order to switch a voltage applied to each pixel to display an image, and transmits a signal for controlling the thin film transistor. Also, the data line transmits a voltage to be applied to each pixel.

한편, 상기 박막 트랜지스터의 소스 전극, 드레인 전극과 상기 데이터 라인은 도전 물질로 알루미늄 또는 구리가 주로 사용된다. 그러나, 상기 알루미늄 및 구리는 부식 및 산화에 취약할 수 있다. Meanwhile, aluminum or copper is mainly used as a conductive material for the source electrode, the drain electrode, and the data line of the thin film transistor. However, the aluminum and copper can be susceptible to corrosion and oxidation.

본 발명의 일 목적은 소스 전극 및 드레인 전극의 부식을 방지할 수 있는 박막 트랜지스터를 제공하는 데에 있다. One object of the present invention is to provide a thin film transistor capable of preventing corrosion of a source electrode and a drain electrode.

또한, 본 발명의 다른 목적은 상기 박막 트랜지스터를 구비하는 표시 기판을 제공하는 데에 있다. Another object of the present invention is to provide a display substrate including the thin film transistor.

본 발명의 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 위에 배치되는 제1 반도체 활성층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 상기 베이스 기판 위에 배치되는, 제2 게이트 전극, 제2 반도체 활성층, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 상기 제2 반도체 활성층을 커버하는 층간 절연막, 및 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함하고, 상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 및 상기 제2 캐패시터 전극은 상기 층간 절연막 위에 배치되고, 적어도 하나의 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극은 제1 도전막 및 상기 제1 도전막 위에 배치되고, 상기 제1 도전막과 전기적으로 연결된 제2 도전막을 포함하고, 상기 제2 캐패시터 전극은 상기 제2 소스 전극과 일체로 연속되어 형성되고, 상기 제2 캐패시터 전극은 상기 제1 도전막 또는 상기 제2 도전막으로 형성될 수 있다.
상기 제1 물질은 산화물 반도체를 포함하고, 상기 제2 물질은 다결정 실리콘을 포함할 수 있다.
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함할 수 있다.
상기 제1 물질은 다결정 실리콘을 포함하고, 상기 제2 물질은 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함할 수 있다.
상기 제2 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자를 더 포함할 수 있다.
상기 적어도 하나의 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극은 상기 제2 도전막 위에 배치된 제3 도전막을 더 포함할 수 있다.
적어도 하나의 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 알루미늄 또는 티탄을 포함할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 몰리브덴을 포함할 수 있다.
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각은 몰리브덴을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 위에 배치되는 제1 반도체 활성층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 상기 베이스 기판 위에 배치되는, 제2 게이트 전극, 제2 반도체 활성층, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 상기 제2 반도체 활성층을 커버하는 층간 절연막, 및 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함하고, 상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 제1 캐패시터 전극은 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 사이에 배치되고, 상기 베이스 기판 위에 배치되고, 상기 제2 캐패시터 전극은 상기 제1 캐패시터 전극 위에 배치되고, 평면 상에서 보았을 때, 적어도 일부분이 상기 제1 캐패시터와 중첩할 수 있다.
상기 제1 물질는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함할 수 있다.
상기 제2 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자를 더 포함할 수 있다.
상기 제2 소스 전극은 제1 도전막 및 상기 제1 도전막 위에 배치되는 제2 도전막을 포함하고, 상기 제2 캐패시터 전극은 상기 제1 도전막 또는 상기 제2 도전막으로 형성되고, 상기 적어도 하나의 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극은 상기 제2 도전막 위에 배치된 제3 도전막을 더 포함할 수 있다.
적어도 하나의 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 알루미늄을 포함할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 몰리브덴을 포함할 수 있다. A display substrate according to an embodiment of the present invention includes a base substrate, a first semiconductor active layer disposed on the base substrate, a first thin film transistor including a first gate electrode, a first source electrode, and a first drain electrode; A second thin film transistor including a second gate electrode, a second semiconductor active layer, a second source electrode, and a second drain electrode disposed on a substrate, an interlayer insulating film covering the second semiconductor active layer, and a first capacitor electrode; A capacitor including a second capacitor electrode, wherein the first semiconductor active layer includes a first material, the second semiconductor active layer includes a second material different from the first material, and the first source electrode; The second source electrode, the first drain electrode, the second drain electrode, and the second capacitor electrode are disposed on the interlayer insulating layer, and at least one of the first source electrode, the second source electrode, and the first A drain electrode and the second drain electrode include a first conductive layer and a second conductive layer disposed on the first conductive layer and electrically connected to the first conductive layer, wherein the second capacitor electrode comprises the second source electrode. It is integrally and continuously formed with the electrode, and the second capacitor electrode may be formed of the first conductive layer or the second conductive layer.
The first material may include an oxide semiconductor, and the second material may include polycrystalline silicon.
The oxide semiconductor may include an oxide including at least one of Zn, In, Ga, Sn, and mixtures thereof.
The first material may include polycrystalline silicon, and the second material may include an oxide semiconductor.
The oxide semiconductor may include an oxide including at least one of Zn, In, Ga, Sn, and mixtures thereof.
An organic light emitting device electrically connected to the second thin film transistor may be further included.
The at least one of the first source electrode, the second source electrode, the first drain electrode, and the second drain electrode may further include a third conductive layer disposed on the second conductive layer.
At least one of the first conductive layer, the second conductive layer, and the third conductive layer may include aluminum or titanium.
Each of the first gate electrode and the second gate electrode may include molybdenum.
Each of the first source electrode, the second source electrode, the first drain electrode, and the second drain electrode may include molybdenum.
A display substrate according to an embodiment of the present invention includes a base substrate, a first semiconductor active layer disposed on the base substrate, a first thin film transistor including a first gate electrode, a first source electrode, and a first drain electrode; A second thin film transistor including a second gate electrode, a second semiconductor active layer, a second source electrode, and a second drain electrode disposed on a substrate, an interlayer insulating film covering the second semiconductor active layer, and a first capacitor electrode; A capacitor including a second capacitor electrode, the first semiconductor active layer including a first material, the second semiconductor active layer including a second material different from the first material, the first capacitor electrode comprising: It is disposed between the first thin film transistor and the second thin film transistor, is disposed on the base substrate, and the second capacitor electrode is disposed on the first capacitor electrode, and when viewed from a plane, at least a portion of the first capacitor electrode can overlap with
The first material may include an oxide including at least one of Zn, In, Ga, Sn, and mixtures thereof.
An organic light emitting device electrically connected to the second thin film transistor may be further included.
The second source electrode includes a first conductive film and a second conductive film disposed on the first conductive film, the second capacitor electrode is formed of the first conductive film or the second conductive film, and the at least one The first source electrode, the second source electrode, the first drain electrode, and the second drain electrode of may further include a third conductive layer disposed on the second conductive layer.
At least one of the first conductive layer, the second conductive layer, and the third conductive layer may include aluminum.
The first gate electrode and the second gate electrode may include molybdenum.

상기와 같은 박막 트랜지스터 및 표시 기판은 소스 전극, 드레인 전극 및 데이터 라인이 몰리브덴-니켈 합금을 포함하는 도전막을 구비하여, 상기 소스 전극, 드레인 전극, 및 상기 데이터 패드의 부식 및 산화를 방지할 수 있다. In the thin film transistor and the display substrate as described above, the source electrode, the drain electrode, and the data line may include a conductive film containing a molybdenum-nickel alloy to prevent corrosion and oxidation of the source electrode, the drain electrode, and the data pad. .

도 1은 본 발명의 일 실시예에 따른 표시 기판이 적용된 평판 표시 장치를 설명하기 위한 개념 회로도이다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4는 도 1의 PA 영역의 확대도이다.
도 5는 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이다.
도 9는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이다.
도 12는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다.
도 14는 고온 고습 조건에서, Mo/Al/Mo 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다.
도 15는 고온 고습 조건에서, Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다. 1 is a conceptual circuit diagram illustrating a flat panel display device to which a display substrate according to an exemplary embodiment of the present invention is applied.
FIG. 2 is a plan view illustrating one pixel of FIG. 1 .
FIG. 3 is a cross-sectional view taken along line II' of FIG. 2 .
FIG. 4 is an enlarged view of the PA area of FIG. 1 .
5 is a cross-sectional view taken along line II-II′ of FIG. 4 .
6 is a cross-sectional view illustrating one pixel of a display substrate according to another exemplary embodiment of the present invention.
7 is a cross-sectional view illustrating a pad area of a display substrate according to another exemplary embodiment of the present invention.
8 is a plan view illustrating one pixel of a display substrate according to another exemplary embodiment of the present invention.
9 is a cross-sectional view taken along line II-II' of FIG. 8 .
10 is a cross-sectional view illustrating a pad area of a display substrate according to another exemplary embodiment of the present invention.
11 is a plan view for explaining one pixel of a display substrate according to another exemplary embodiment of the present invention.
FIG. 12 is a cross-sectional view taken along line II-II' of FIG. 8 .
13 is a cross-sectional view illustrating a pad area of a display substrate according to another exemplary embodiment of the present invention.
14 is a view for explaining test results of corrosion and oxidation of a conductive film having a Mo/Al/Mo structure under high temperature and high humidity conditions.
15 is a view for explaining test results of corrosion and oxidation of a conductive film having a Mo-Ni-Ti alloy/Al/Mo-Ni-Ti alloy structure under high temperature and high humidity conditions.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention may have various changes and various forms, specific embodiments are illustrated in the drawings and described in detail in the text. However, it should be understood that this is not intended to limit the present invention to the specific disclosed form, and includes all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Like reference numerals have been used for like elements throughout the description of each figure. In the accompanying drawings, the dimensions of the structures are shown enlarged than actual for clarity of the present invention. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In this application, the terms "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that it does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where it is “directly on” the other part, but also the case where there is another part in the middle. Conversely, when a part such as a layer, film, region, plate, etc. is said to be "under" another part, this includes not only the case where it is "directly below" the other part, but also the case where another part exists in the middle.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시 기판이 적용된 평판 표시 장치를 설명하기 위한 개념 회로도이다. 1 is a conceptual circuit diagram illustrating a flat panel display device to which a display substrate according to an exemplary embodiment of the present invention is applied.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 기판(DS)은 액정 표시 장치 또는 유기 전계 발광 표시 장치와 같은 평판 표시 장치에 사용 가능하다. 본 실시예에서는 상기 표시 기판(DS)이 상기 유기 전계 발광 표시 장치에 적용되는 경우를 예로서 설명한다. Referring to FIG. 1 , the display substrate DS according to an exemplary embodiment of the present invention may be used for a flat panel display such as a liquid crystal display or an organic light emitting display. In this embodiment, a case where the display substrate DS is applied to the organic light emitting display device will be described as an example.

상기 유기 전계 발광 표시 장치는, 영상을 표시하기 위한 표시부(10)을 구비하는 표시 기판(DS), 스캔 드라이브(scan drive, 20) 및 데이터 드라이브(data drive, 30)를 포함할 수 있다.The organic light emitting display device may include a display substrate DS having a display unit 10 for displaying an image, a scan drive 20 and a data drive 30 .

상기 스캔 드라이브(20) 및 상기 데이터 드라이브(30)는 각각 신호 배선들과 접속되어 상기 표시부(10)와 전기적으로 연결될 수 있다. 여기서, 상기 신호 배선은 스캔 라인(SL1, SL2, SLn), 데이터 라인(DL1, DL2, DLm) 및 전원 공급 라인(VL)을 포함하며, 어느 하나의 신호 배선은 타 신호 배선과 교차할 수 있다. The scan drive 20 and the data drive 30 may be electrically connected to the display unit 10 by being connected to signal wires, respectively. Here, the signal wires include scan lines (SL 1 , SL 2 , SLn), data lines (DL 1 , DL 2 , DLm) and a power supply line (VL), and any one signal wire is different from other signal wires. can cross

이를 보다 상세히 설명하면, 상기 스캔 드라이브(20)는 다수의 상기 스캔 라인(SL1, SL2, SLn)들에 의해 상기 표시부(10)와 전기적으로 연결될 수 있다. 상기 스캔 드라이브(20)는 상기 스캔 라인(SL1, SL2, SLn)들을 통해 상기 표시부(10)로 스캔 신호를 보낼 수 있다. 상기 스캔 라인(SL1, SL2, SLn)들은 상기 표시 기판(DS) 상에서 일 방향, 예를 들면, 제1 방향으로 연장될 수 있다. Describing this in more detail, the scan drive 20 may be electrically connected to the display unit 10 through the plurality of scan lines SL 1 , SL 2 , and SLn. The scan driver 20 may transmit a scan signal to the display unit 10 through the scan lines SL 1 , SL 2 , and SLn. The scan lines SL 1 , SL 2 , and SLn may extend in one direction, eg, a first direction, on the display substrate DS.

상기 데이터 드라이브(30)는 상기 표시 기판(DS)의 패드 영역(PA)에 배치되느 패드(미도시)를 통하여 상기 데이터 라인(DL1, DL2, DLm)들에 전기적으로 연결된다. 따라서, 상기 데이터 드라이브(30)는 다수의 상기 데이터 라인(DL1, DL2, DLm)들에 의해 상기 표시부(10)와 전기적으로 연결될 수 있다. 상기 데이터 드라이브(30)는 상기 데이터 라인(DL1, DL2, DLm)들을 통해 상기 표시부(10)로 데이터 신호를 보낼 수 있다. The data drive 30 is electrically connected to the data lines DL 1 , DL 2 , and DLm through pads (not shown) disposed in the pad area PA of the display substrate DS. Accordingly, the data drive 30 may be electrically connected to the display unit 10 through the plurality of data lines DL 1 , DL 2 , and DLm. The data drive 30 may transmit data signals to the display unit 10 through the data lines DL 1 , DL 2 , and DLm.

상기 데이터 라인(DL1, DL2, DLm)들은 상기 스캔 라인(SL1, SL2, SLn)들과 다른 방향, 예를 들면, 제2 방향으로 연장되어 상기 스캔 라인(SL1, SL2, SLn)과 교차할 수 있다. 상기 데이터 라인(DL1, DL2, DLm)들 및 상기 스캔 라인(SL1, SL2, SLn)들은 서로 교차할 수 있다.The data lines DL 1 , DL 2 , and DLm extend in directions different from those of the scan lines SL 1 , SL 2 , and SLn, for example, in a second direction, so that the scan lines SL 1 , SL 2 , SLn) may intersect. The data lines DL 1 , DL 2 , and DLm and the scan lines SL 1 , SL 2 , and SLn may cross each other.

상기 전원 공급 라인(VL)들은 상기 표시부(10)로 전원을 인가할 수 있다. 상기 전원 공급 라인(VL)들은 상기 데이터 라인(DL1, DL2, DLm)들 및 상기 스캔 라인(SL1, SL2, SLn)들과 서로 교차할 수 있다.The power supply lines VL may apply power to the display unit 10 . The power supply lines VL may cross the data lines DL 1 , DL 2 , and DLm and the scan lines SL 1 , SL 2 , and SLn.

상기 표시부(10)는 다수의 화소(PX)들을 포함할 수 있다. 각 화소(PX)는 상기 데이터 라인(DL1, DL2, DLm)들 중 대응되는 데이터 라인, 상기 스캔 라인(SL1, SL2, SLn)들 중 대응되는 스캔 라인, 및 상기 전원 공급 라인(VL)들 중 대응되는 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 캐패시터(C) 및 유기 발광 소자(OLED)를 포함할 수 있다.The display unit 10 may include a plurality of pixels PX. Each pixel PX includes a corresponding data line among the data lines DL 1 , DL 2 , and DLm, a corresponding scan line among the scan lines SL 1 , SL 2 , and SLn, and the power supply line ( VLs may be electrically connected to corresponding power supply lines VL, respectively. Each of the pixels PX may include a switching thin film transistor TRs, a driving thin film transistor TRd, a capacitor C, and an organic light emitting diode OLED.

상기 스위칭 박막 트랜지스터(TRs)는 상기 스캔 라인(SL1, SL2, SLn)들 및 상기 데이터 라인(DL1, DL2, DLm)들 중 대응하는 상기 스캔 라인 및 상기 데이터 라인에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층, 상기 반도체 활성층에 절연된 게이트 전극, 및 상기 반도체 활성층에 접속하는 소스 전극 및 드레인 전극을 구비한다. The switching thin film transistor TRs is connected to the corresponding scan line and the data line among the scan lines SL1 , SL2 , and SLn and the data lines DL1 , DL2 , and DLm. The switching thin film transistor TRs and the driving thin film transistor TRd include a semiconductor active layer, a gate electrode insulated from the semiconductor active layer, and a source electrode and a drain electrode connected to the semiconductor active layer.

한편, 상기 유기 전계 발광 표시 장치의 구동을 간략하게 설명하면, 상기 스캔 드라이브(20)로부터 스캔 신호가, 상기 데이터 드라이브(30)로부터 데이터 신호가 상기 스캔 라인(SL1, SL2, SLn)들 및 상기 데이터 라인(DL1, DL2, DLm)들을 따라 상기 각 화소(PX)로 전달된다. 상기 스캔 신호 및 상기 데이터 신호를 받는 상기 각 화소(PX)의 스위칭 박막 트랜지스터(TRs)는 상기 구동 박막 트랜지스터(TRd)를 온/오프할 수 있다. 상기 구동 박막 트랜지스터(TRd)는 상기 데이터 신호에 따른 구동 전류를 상기 유기 발광 소자(OLED)에 공급한다. 상기 구동 전류를 공급받은 유기 발광 소자(OLED)는 상기 구동 전류를 이용하여 광을 생성할 수 있다. Meanwhile, briefly describing the driving of the organic light emitting display, a scan signal from the scan drive 20 and a data signal from the data drive 30 transmit to the scan lines SL1, SL2, and SLn and It is transmitted to each pixel PX along the data lines DL1 , DL2 , and DLm. The switching thin film transistor TRs of each pixel PX receiving the scan signal and the data signal may turn on/off the driving thin film transistor TRd. The driving thin film transistor TRd supplies a driving current according to the data signal to the organic light emitting diode OLED. The organic light emitting diode (OLED) receiving the driving current may generate light using the driving current.

한편, 상기 데이터 신호를 일정기간 저장하기 위한 캐패시터(C)가 상기 스위칭 박막 트랜지스터(TRs)의 상기 드레인 전극 및 상기 구동 박막 트랜지스터(TRd)의 상기 게이트 전극 사이에 연결되어 위치한다. 상기 캐패시터(C)에 저장된 데이터 신호는 상기 스위칭 박막 트랜지스터(TRs)가 오프된 상태에서도 상기 구동 박막 트랜지스터(TRd)의 상기 게이트 전극에 일정한 데이터 신호를 인가할 수 있다.Meanwhile, a capacitor C for storing the data signal for a certain period of time is connected between the drain electrode of the switching thin film transistor TRs and the gate electrode of the driving thin film transistor TRd. The data signal stored in the capacitor C may apply a constant data signal to the gate electrode of the driving thin film transistor TRd even when the switching thin film transistor TRs is turned off.

상세하게 도시되어 있지는 않지만, 상기 유기 전계 발광 표시 장치는 상기 구동 박막 트랜지스터의 문턱 전압을 보상하기 위하여, 추가적으로 다수의 박막 트랜지스터들 및 캐패시터들을 더 포함할 수 있다.Although not shown in detail, the organic light emitting display device may further include a plurality of thin film transistors and capacitors to compensate for the threshold voltage of the driving thin film transistor.

이하, 도 2 및 도 3을 이용하여 상기 표시 기판(DS)의 구조를 보다 구체적으로 설명하며, 상기 표시 기판(DS)에서 상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 유기 발광 소자(OLED)가 배치되는 방향을 "상부"로 가정하여 설명한다. Hereinafter, the structure of the display substrate DS will be described in more detail with reference to FIGS. 2 and 3 . In the display substrate DS, the switching thin film transistors TRs, the driving thin film transistor TRd and the organic The direction in which the light emitting element OLED is disposed will be described assuming that it is “upper”.

도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이며, 도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다. FIG. 2 is a plan view illustrating one pixel of FIG. 1 , and FIG. 3 is a cross-sectional view taken along line II' of FIG. 2 .

도 2 및 도 3을 참조하면, 상기 표시 기판(DS)의 상기 화소(PX)는 상기 데이터 라인(DL1, DL2, DLm)들 중 대응되는 데이터 라인(DL1), 상기 스캔 라인(SL1, SL2, SLn)들 중 대응되는 스캔 라인(SL1), 및 상기 전원 공급 라인(VL)들 중 대응되는 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 유기 발광 소자(OLED)를 포함할 수 있다.2 and 3 , the pixel PX of the display substrate DS includes a corresponding data line DL 1 of the data lines DL 1 , DL 2 , and DLm, and the scan line SL 1 , SL 2 , and SLn may be electrically connected to a corresponding scan line (SL 1 ) and a corresponding power supply line (VL) among the power supply lines (VL). Also, each of the pixels PX includes a switching thin film transistor TRs, a driving thin film transistor TRd, a capacitor C electrically connected to the switching thin film transistor TRs and the driving thin film transistor TRd, and a capacitor C electrically connected to the switching thin film transistor TRs and the driving thin film transistor TRd. An organic light emitting diode (OLED) may be included.

상기 스위칭 박막 트랜지스터(TRs)는 상기 스캔 라인(SL1) 및 상기 데이터 라인(DL1)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다. The switching thin film transistors TRs are connected to the scan line SL 1 and the data line DL 1 . The switching thin film transistors TRs and the driving thin film transistor TRd include a semiconductor active layer SA, a gate electrode GE insulated from the semiconductor active layer SA, and a source electrode connected to the semiconductor active layer SA ( SE) and a drain electrode DE.

이를 보다 상세히 설명하면, 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 광 투과가 가능한 유리 또는 투명 플라스틱 재질의 베이스 기판(100) 상에 배치된 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다. In more detail, the switching thin film transistors (TRs) and the driving thin film transistor (TRd) include a semiconductor active layer (SA) disposed on a base substrate 100 made of glass or transparent plastic material capable of transmitting light, and the semiconductor active layer A gate electrode GE insulated from (SA), and a source electrode (SE) and a drain electrode (DE) connected to the semiconductor active layer (SA) are provided.

상기 반도체 활성층(SA)은 다결정 실리콘(p-Si) 또는 산화물 반도체를 포함할 수 있다. 또한, 상기 반도체 활성층(SA)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있으며, 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. The semiconductor active layer SA may include polycrystalline silicon (p-Si) or an oxide semiconductor. Further, in the semiconductor active layer SA, a region connected to the source electrode SE and the drain electrode DE may be a source region and a drain region doped or implanted with impurities, and a gap between the source region and the drain region An area of may be a channel area. Here, the oxide semiconductor may include at least one of Zn, In, Ga, Sn, and mixtures thereof. For example, the oxide semiconductor may include indium-gallium-zinc oxide (IGZO).

한편, 도면 상에는 도시하지 않았으나, 상기 반도체 활성층(SA)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체 활성층(SA)의 상부 및 하부에 상기 산화물 반도체 활성층(SA)으로 유입되는 광을 차단하기 위한 광 차단막을 배치할 수도 있다. Meanwhile, although not shown in the drawings, when the semiconductor active layer SA includes an oxide semiconductor, light for blocking light entering the oxide semiconductor active layer SA is placed above and below the oxide semiconductor active layer SA. A barrier may be placed.

한편, 상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 사이에는 버퍼층(110)이 배치될 수 있다. 상기 버퍼층(110)은 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있으며, 상기 실리콘 산화막 및 상기 실리콘 질화막을 포함하는 다중막 구조일 수 있다. 상기 버퍼층(110)은 상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 유기 발광 소자(OLED)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면을 평탄화할 수 있다. Meanwhile, a buffer layer 110 may be disposed between the semiconductor active layer SA and the base substrate 100 . The buffer layer 110 may be any one of a silicon oxide layer and a silicon nitride layer, and may have a multilayer structure including the silicon oxide layer and the silicon nitride layer. The buffer layer 110 prevents diffusion of impurities into the switching thin film transistor TRs, the driving thin film transistor TRd, and the organic light emitting diode OLED, and prevents penetration of moisture and oxygen. In addition, the buffer layer 110 may planarize the surface of the base substrate 100 .

상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 상에는 상기 반도체 활성층(SA)을 커버하여, 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE)을 절연시키는 게이트 절연막(120)이 배치된다. 상기 게이트 절연막(120)은 실리콘 산화물(SiO2) 및/또는 실리콘 질화물(SiNx)을 포함한다. A gate insulating layer 120 is disposed on the semiconductor active layer SA and the base substrate 100 to cover the semiconductor active layer SA and insulate the semiconductor active layer SA from the gate electrode GE. The gate insulating layer 120 includes silicon oxide (SiO 2 ) and/or silicon nitride (SiNx).

상기 게이트 절연막(120)의 상에는 일방향으로 연장된 스캔 라인(SL1)이 배치된다. 상기 스캔 라인(SL1)의 일부는 상기 화소(PX)로 연장되어 상기 반도체 활성층(SA)의 상기 채널 영역과 중첩하는 상기 게이트 전극(GE)일 수 있다. A scan line SL 1 extending in one direction is disposed on the gate insulating layer 120 . A portion of the scan line SL 1 may be the gate electrode GE extending to the pixel PX and overlapping the channel region of the semiconductor active layer SA.

상기 게이트 절연막(120) 및 상기 게이트 전극(GE) 상에는 층간 절연막(130)이 배치될 수 있다. 상기 층간 절연막(130)은 상기 게이트 절연막(120)과 같이 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또한, 상기 층간 절연막(130)은 상기 반도체 활성층(SA)의 상기 소스 영역 및 상기 드레인 영역의 일부를 노출시키는 콘택 홀을 구비한다. An interlayer insulating layer 130 may be disposed on the gate insulating layer 120 and the gate electrode GE. The interlayer insulating layer 130 may include silicon oxide or silicon nitride like the gate insulating layer 120 . In addition, the interlayer insulating layer 130 includes contact holes exposing portions of the source region and the drain region of the semiconductor active layer SA.

상기 층간 절연막(130) 상에는 상기 스캔 라인(SL1)과 절연되어 교차하는 데이터 라인(DL1) 및 전원 공급 라인(VL), 및 상기 게이트 전극(GE)과 절연되는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 콘택 홀을 통하여 상기 소스 영역 및 상기 드레인 영역과 접속한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 도전성 금속 및 도전성 폴리머를 포함할 수 있다. On the interlayer insulating layer 130, a data line DL 1 and a power supply line VL insulated from and crossing the scan line SL 1 , and the source electrode SE insulated from the gate electrode GE, and The drain electrode DE is disposed. The source electrode SE and the drain electrode DE are respectively connected to the source region and the drain region through the contact hole. The source electrode SE and the drain electrode DE may include a conductive metal and a conductive polymer.

상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(130) 상에 배치된 제1 도전막(141) 및 상기 제1 도전막(141) 상에 배치된 제2 도전막(145)을 포함할 수 있다. 여기서, 상기 제2 도전막(145)은 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(141)의 산화 및 부식을 방지할 수 있다. 예를 들면, 상기 제1 도전막(141)는 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나일 수 있다. 또한, 상기 제2 도전막(145)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni) 합금일 수 있으며, 상기 니켈의 함량은 상기 몰리브덴 합금 전체 조성에서 10at% 내지 50at%일 수 있다. The data line DL 1 , the power supply line VL, the source electrode SE and the drain electrode DE include a first conductive layer 141 disposed on the interlayer insulating layer 130 and the first conductive layer 141 disposed on the interlayer insulating layer 130. A second conductive layer 145 disposed on the first conductive layer 141 may be included. Here, the second conductive layer 145 may prevent diffusion of a material included in the first conductive layer 141 to prevent oxidation and corrosion of the first conductive layer 141 . For example, the first conductive layer 141 may be one of copper (Cu), copper alloy (Cu-alloy), aluminum (Al), and aluminum alloy (Al-alloy). Also, the second conductive layer 145 may be a molybdenum alloy (Mo-alloy). The molybdenum alloy may be a molybdenum (Mo)-nickel (Ni) alloy, and the nickel content may be 10at% to 50at% in the total composition of the molybdenum alloy.

한편, 상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다. Meanwhile, the capacitor C includes a first capacitor electrode C 1 and a second capacitor electrode C 2 .

상기 제 1 캐패시터 전극(C1)은 상기 스캔 라인(Sl1, SL2, SLn)들 및 상기 게이트 전극(GE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제1 캐패시터 전극(C1)은 상기 게이트 절연막(120) 상에 배치될 수 있다. The first capacitor electrode C 1 may be made of the same material as the scan lines Sl 1 , SL 2 , and SLn and the gate electrode GE, and may be disposed on the same layer. That is, the first capacitor electrode C 1 may be disposed on the gate insulating layer 120 .

상기 제2 캐패시터 전극(C2)은 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제2 캐패시터 전극(C2)은 상기 층간 절연막(130) 상에 배치되며, 상기 제1 도전막(141) 및 상기 제2 도전막(145)의 이중층 구조일 수 있다. 상기 제2 캐패시터 전극(C2)은 경우에 따라 상기 제1 도전막(141) 및 상기 제2 도전막(145) 중 어느 하나를 생략하는 것이 가능하다. The second capacitor electrode C 2 may be formed of the same material as the data line DL 1 , the power supply line VL, the source electrode SE, and the drain electrode DE, and may be formed on the same layer. can be placed in That is, the second capacitor electrode C 2 is disposed on the interlayer insulating film 130 and may have a double-layer structure of the first conductive film 141 and the second conductive film 145 . In the second capacitor electrode C 2 , it is possible to omit either one of the first conductive layer 141 and the second conductive layer 145 in some cases.

상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 캐패시터(C) 상에는 보호막(150)이 배치될 수 있다. 상기 보호막(150)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(150)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다. A protective layer 150 may be disposed on the switching thin film transistor TRs, the driving thin film transistor TRd, and the capacitor C. The protective layer 150 may include at least one layer. For example, the passivation layer 150 may include an inorganic passivation layer and an organic passivation layer disposed on the inorganic passivation layer. The inorganic passivation layer may include at least one of silicon oxide and silicon nitride. In addition, the organic passivation layer may include any one of acrylic, polyimide (PI), polyamide (PA), and benzocyclobutene (BCB). That is, the organic passivation layer may be a planarization layer that is transparent and has fluidity and can alleviate and flatten the curvature of the lower structure.

상기 유기 발광 소자(OLED)는 상기 보호막(150) 상에 배치된다. 또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다. 여기서, 상기 제1 전극(160) 및 상기 제2 전극(180) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 본 실시예에서는 상기 제1 전극(160)이 애노드 전극이며, 상기 제2 전극(180)이 캐소드 전극인 경우를 예로써 설명한다. The organic light emitting diode OLED is disposed on the passivation layer 150 . In addition, the organic light emitting diode OLED includes a first electrode 160 connected to the drain electrode DE of the driving thin film transistor TRd and a pixel defining layer exposing a part of the first electrode 160 ( PDL), an organic layer 170 disposed on the first electrode 160 exposed by the pixel defining layer PDL, and a second electrode 180 disposed on the organic layer 170. do. Here, one of the first electrode 160 and the second electrode 180 may be an anode electrode, and the other may be a cathode electrode. In this embodiment, a case in which the first electrode 160 is an anode electrode and the second electrode 180 is a cathode electrode will be described as an example.

상기 제1 전극(160)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함할 수 있다. 상기 제1 전극(160)은 상기 유기 발광 소자(OLED)의 발광 효율 향상을 위하여 반투과 반사막(미도시)을 구비할 수도 있다. The first electrode 160 is made of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), gallium doped zinc oxide (GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO). And FTO (fluorine doped tin oxide) may include any one of the transparent conductive oxide. The first electrode 160 may include a transflective film (not shown) to improve light emitting efficiency of the organic light emitting diode OLED.

상기 유기막(170)은 상기 화소 정의막(PDL)에 의하여 노출된 상기 제1 전극(160) 상에 배치된다. 상기 유기막(170)은 적어도 발광층(EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(170)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 빛을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HbL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. The organic layer 170 is disposed on the first electrode 160 exposed by the pixel defining layer PDL. The organic layer 170 includes at least the light emitting layer EML and may generally have a multilayer thin film structure. For example, the organic layer 170 is a hole injection layer (HIL) for injecting holes, has excellent hole transport properties, and suppresses the movement of electrons that are not combined in the light emitting layer (EML) to thereby suppress holes and electrons. A hole transport layer (HTL) for increasing the chance of recombination, the light emitting layer (EML) emitting light by recombination of injected electrons and holes, suppressing the movement of holes that are not combined in the light emitting layer (EML) a hole blocking layer (HbL) for electron transport, an electron transport layer (ETL) for smoothly transporting electrons to the light emitting layer (EML), and an electron injection layer (EIL) for injecting electrons. can be provided

또한, 상기 유기막(170)에서 출사되는 광의 색상은 적색, 녹색, 청색 및 백색 중 하나일 수 있다. 예를 들면, 상기 유기 발광 소자(OLED)의 발광 형태가 RGB 타입인 경우, 상기 각 화소(PX)의 상기 유기막(170)에서 출사되는 광의 색상은 적색, 녹색 및 청색 중 하나일 수 있다. 또한, 상기 유기 발광 소자(OLED)의 발광 형태가 WOLED 타입인 경우, 상기 유기막(170)에서 출사되는 광의 색상은 백색일 수 있다. 한편, 본 실시예에서는 상기 유기막(170)에서 출사되는 광의 색상이 적색, 녹색, 청색 및 백색 중 하나인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 유기막(170)에서 출사되는 광의 색상은 마젠타(Magenta), 시안(Cyan) 또는 옐로(Yellow)일 수도 있다. In addition, the color of light emitted from the organic layer 170 may be one of red, green, blue, and white. For example, when the light emitting type of the organic light emitting diode OLED is an RGB type, the color of light emitted from the organic layer 170 of each pixel PX may be one of red, green, and blue. Also, when the organic light emitting diode OLED is a WOLED type, the color of light emitted from the organic layer 170 may be white. Meanwhile, in this embodiment, a case in which the color of light emitted from the organic layer 170 is one of red, green, blue, and white has been described as an example, but is not limited thereto. For example, the color of light emitted from the organic layer 170 may be magenta, cyan, or yellow.

상기 제2 전극(180)은 광 반사가 가능하며, 상기 제1 전극(160)에 비하여 일함수가 낮은 Mo, MoW, Cr, Al, AlNd 및 Al 합금 중 적어도 하나를 포함할 수 있다. The second electrode 180 may reflect light and may include at least one of Mo, MoW, Cr, Al, AlNd, and an Al alloy having a lower work function than that of the first electrode 160 .

한편 본 실시예에서는 상기 유기막(170)에서 생성된 광이 상기 제1 전극(160) 방향으로 출사되는 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 전극(160)이 상기 유기막(170)에서 생성된 광을 반사시킬 수 있는 반사막(미도시)을 구비하고, 상기 제2 전극(180)이 광을 투과시킬 수 있는 구조로 이루어지는 경우, 상기 유기막(170)에서 생성된 광은 상기 제2 전극(180) 방향으로 출사될 수 있다. Meanwhile, in this embodiment, light generated in the organic layer 170 is emitted toward the first electrode 160 as an example, but is not limited thereto. For example, the first electrode 160 may include a reflective film (not shown) capable of reflecting light generated in the organic layer 170, and the second electrode 180 may transmit light. In the case of the structure, light generated in the organic layer 170 may be emitted toward the second electrode 180 .

도 4는 도 1의 PA 영역의 확대도이며, 도 5는 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다. FIG. 4 is an enlarged view of the PA area of FIG. 1 , and FIG. 5 is a cross-sectional view taken along line II-II′ of FIG. 4 .

도 4 내지 도 5를 참조하면, 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다. 4 to 5 , a data pad PD electrically connected to the data line DL 1 may be disposed in the pad area PA of the display substrate DS.

상기 데이터 패드(PD)는 상기 데이터 라인(DL1)과 동일한 구조를 가질 수 있다. 예를 들면, 상기 데이터 패드(PD)는 층간 절연막(130) 상에 배치된 제1 도전막(141) 및 상기 제1 도전막(141) 상에 배치된 제2 도전막(145)을 포함할 수 있다. 여기서, 상기 제2 도전막(145)은 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(141)의 산화 및 부식을 방지할 수 있다. 예를 들면, 상기 제1 도전막(141)는 구리(Cu) 및 구리 합금(Cu-alloy) 중 하나일 수 있다. 또한, 상기 제2 도전막(145)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni) 합금일 수 있으며, 상기 니켈의 함량은 상기 몰리브덴 합금 전체 조성에서 10at% 내지 50at%일 수 있다. The data pad PD may have the same structure as the data line DL 1 . For example, the data pad PD may include a first conductive layer 141 disposed on the interlayer insulating layer 130 and a second conductive layer 145 disposed on the first conductive layer 141 . can Here, the second conductive layer 145 may prevent diffusion of a material included in the first conductive layer 141 to prevent oxidation and corrosion of the first conductive layer 141 . For example, the first conductive layer 141 may be one of copper (Cu) and a copper alloy (Cu-alloy). Also, the second conductive layer 145 may be a molybdenum alloy (Mo-alloy). The molybdenum alloy may be a molybdenum (Mo)-nickel (Ni) alloy, and the nickel content may be 10at% to 50at% in the total composition of the molybdenum alloy.

이하, 도 6 내지 도 13을 통하여 본 발명의 다른 실시예들을 설명한다. 도 6 내지 도 13에 있어서, 도 1 내지 도 5에 도시된 구성 요소에 대한 구체적인 설명은 생략한다. 또한, 도 6 내지 도 13에서는 중복된 설명을 피하기 위하여, 도 1 내지 도 5와 다른 점을 위주로 설명한다. Hereinafter, other embodiments of the present invention will be described with reference to FIGS. 6 to 13 . In FIGS. 6 to 13 , detailed descriptions of components shown in FIGS. 1 to 5 are omitted. In addition, in FIGS. 6 to 13, in order to avoid redundant description, the description will focus on differences from FIGS. 1 to 5.

도 6은 본 발명의 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 단면도이며, 도 7은 본 발명의 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다. 6 is a cross-sectional view illustrating one pixel of a display substrate according to another embodiment of the present invention, and FIG. 7 is a cross-sectional view illustrating a pad area of the display substrate according to another embodiment of the present invention.

도 6 및 도 7을 설명하면, 표시 기판(DS)의 각 화소는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 유기 발광 소자(OLED)를 포함할 수 있다. 또한, 상기 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다. Referring to FIGS. 6 and 7 , each pixel of the display substrate DS is electrically connected to the switching thin film transistor TRs, the driving thin film transistor TRd, and the switching thin film transistor TRs and the driving thin film transistor TRd. A capacitor C connected thereto and an organic light emitting diode OLED electrically connected to the driving thin film transistor TRd may be included. In addition, a data pad PD electrically connected to the data line DL 1 may be disposed in the pad area PA of the display substrate DS.

상기 스위칭 박막 트랜지스터(TRs)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 접속하고, 상기 구동 박막 트랜지스터(TRd)는 상기 캐패시터(C) 및 전원 공급 라인(VL)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다. The switching thin film transistor TRs is connected to the scan line SL 1 and the data line DL 1 , and the driving thin film transistor TRd is connected to the capacitor C and the power supply line VL. The switching thin film transistors TRs and the driving thin film transistor TRd include a semiconductor active layer SA, a gate electrode GE insulated from the semiconductor active layer SA, and a source electrode connected to the semiconductor active layer SA ( SE) and a drain electrode DE.

상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 데이터 패드(PD)는 상기 층간 절연막(130) 상에 배치된 제1 도전막(141), 상기 제1 도전막(141) 상에 배치된 제2 도전막(145), 및 상기 제1 도전막(141) 하부에 배치되는 제3 도전막(147)을 포함할 수 있다. The data line DL 1 , the power supply line VL, the source electrode SE, the drain electrode DE, and the data pad PD are first disposed on the interlayer insulating layer 130. A conductive layer 141 , a second conductive layer 145 disposed on the first conductive layer 141 , and a third conductive layer 147 disposed under the first conductive layer 141 may be included. there is.

상기 제1 도전막(141)은 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나를 포함할 수 있다. The first conductive layer 141 may include one of copper (Cu), a copper alloy (Cu-alloy), aluminum (Al), and an aluminum alloy (Al-alloy).

상기 제2 도전막(145) 및 상기 제3 도전막(147)은 동일한 물질을 포함할 수 있으며, 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(145)의 산화 및 부식을 방지할 수 있다. 상기 제2 도전막(145) 및 상기 제3 도전막(147)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni)-티탄(Ti) 합금일 수 있다. 상기 몰리브덴 합금 전체 조성에서, 상기 니켈의 함량은 15at% 내지 30at%일 수 있으며, 상기 티탄의 함량은 10at% 내지 20at% 이하일 수 있다. The second conductive layer 145 and the third conductive layer 147 may include the same material, and diffusion of a material included in the first conductive layer 141 is prevented so that the first conductive layer 145 ) to prevent oxidation and corrosion. The second conductive layer 145 and the third conductive layer 147 may be a molybdenum alloy (Mo-alloy). The molybdenum alloy may be a molybdenum (Mo)-nickel (Ni)-titanium (Ti) alloy. In the overall composition of the molybdenum alloy, the nickel content may be 15 at% to 30 at%, and the titanium content may be 10 at% to 20 at% or less.

한편, 상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다. 상기 제 1 캐패시터 전극(C1)은 상기 스캔 라인(Sl1) 및 상기 게이트 전극(GE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. Meanwhile, the capacitor C includes a first capacitor electrode C 1 and a second capacitor electrode C 2 . The first capacitor electrode C 1 may be made of the same material as the scan line Sl 1 and the gate electrode GE, and may be disposed on the same layer.

상기 제2 캐패시터 전극(C2)은 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제2 캐패시터 전극(C2)은 상기 층간 절연막(130) 상에 배치된 상기 제1 도전막(141), 상기 제1 도전막(141) 상에 배치된 상기 제2 도전막(145), 및 상기 제1 도전막(141) 하부에 배치되는 상기 제3 도전막(147)을 포함할 수 있다. The second capacitor electrode C 2 may be formed of the same material as the data line DL 1 , the power supply line VL, the source electrode SE, and the drain electrode DE, and may be formed on the same layer. can be placed in That is, the second capacitor electrode C 2 includes the first conductive layer 141 disposed on the interlayer insulating layer 130 and the second conductive layer 145 disposed on the first conductive layer 141 . ), and the third conductive layer 147 disposed under the first conductive layer 141 .

또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다. In addition, the organic light emitting diode OLED includes a first electrode 160 connected to the drain electrode DE of the driving thin film transistor TRd and a pixel defining layer exposing a part of the first electrode 160 ( PDL), an organic layer 170 disposed on the first electrode 160 exposed by the pixel defining layer PDL, and a second electrode 180 disposed on the organic layer 170. do.

도 8은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이며, 도 9는 도 8의 Ⅱ-Ⅱ' 라인에 따른 단면도이며, 도 10은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다. FIG. 8 is a plan view illustrating one pixel of a display substrate according to another exemplary embodiment of the present invention, FIG. 9 is a cross-sectional view taken along line II-II′ of FIG. 8, and FIG. 10 is another aspect of the present invention. It is a cross-sectional view for explaining the pad area of the display substrate according to the embodiment.

도 8 내지 도 10을 참조하면, 표시 기판(DS)의 각 화소(PX)는 데이터 라인(DL1), 스캔 라인(SL1), 및 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 유기 발광 소자(OLED)를 포함할 수 있다. 또한, 상기 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다. 8 to 10 , each pixel PX of the display substrate DS may be electrically connected to a data line DL 1 , a scan line SL 1 , and a power supply line VL, respectively. Also, each of the pixels PX includes a switching thin film transistor TRs, a driving thin film transistor TRd, a capacitor C electrically connected to the switching thin film transistor TRs and the driving thin film transistor TRd, and a capacitor C electrically connected to the switching thin film transistor TRs and the driving thin film transistor TRd. An organic light emitting diode (OLED) electrically connected to the driving thin film transistor (TRd) may be included. In addition, a data pad PD electrically connected to the data line DL 1 may be disposed in the pad area PA of the display substrate DS.

상기 스위칭 박막 트랜지스터(TRs)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 접속하고, 상기 구동 박막 트랜지스터(TRd)는 상기 캐패시터(C) 및 전원 공급 라인(VL)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd) 중 하나, 예를 들면, 상기 스위칭 박막 트랜지스터(TRs)는 탑 게이트(top gate) 구조의 박막 트랜지스터일 수 있으며, 다른 하나, 예를 들면, 상기 구동 박막 트랜지스터(TRd)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다. The switching thin film transistor TRs is connected to the scan line SL 1 and the data line DL 1 , and the driving thin film transistor TRd is connected to the capacitor C and the power supply line VL. One of the switching thin film transistor TRs and the driving thin film transistor TRd, for example, the switching thin film transistor TRs may be a top gate structured thin film transistor, and the other one, for example, , The driving thin film transistor TRd may be a bottom gate structured thin film transistor.

상기 스위칭 박막 트랜지스터(TRs)는 베이스 기판(100) 상에 배치되는 제1 반도체 활성층(SA1), 상기 제1 반도체 활성층(SA1)에 절연된 제1 게이트 전극(GE1), 및 상기 제1 반도체 활성층(SA1)에 접속하는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 구비한다. The switching thin film transistor TRs includes a first semiconductor active layer SA1 disposed on a base substrate 100, a first gate electrode GE1 insulated from the first semiconductor active layer SA1, and the first semiconductor active layer. A first source electrode SE1 and a first drain electrode DE1 connected to (SA1) are provided.

상기 구동 박막 트랜지스터(TRd)는 상기 게이트 절연막(120) 상에 배치되는 제2 게이트 전극(GE2), 상기 제2 게이트 전극(GE2)에 절연되고 중첩하는 제2 반도체 활성층(SA2), 상기 제2 반도체 활성층(SA2)에 접속하는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 구비한다. The driving thin film transistor TRd includes a second gate electrode GE2 disposed on the gate insulating layer 120, a second semiconductor active layer SA2 insulated from and overlapping the second gate electrode GE2, and the second gate electrode GE2. A second source electrode SE2 and a second drain electrode DE2 connected to the semiconductor active layer SA2 are provided.

상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다. The capacitor (C) includes a first capacitor electrode (C 1 ) and a second capacitor electrode (C 2 ).

이를 보다 상세히 설명하면, 베이스 기판(100) 상에 버퍼층(110)이 배치되고, 상기 버퍼층(110) 상에 제1 반도체 활성층(SA1)이 배치된다. Describing this in more detail, the buffer layer 110 is disposed on the base substrate 100, and the first semiconductor active layer SA1 is disposed on the buffer layer 110.

상기 제1 반도체 활성층(SA1)은 다결정 실리콘(p-Si) 또는 산화물 반도체를 포함할 수 있다. 예를 들면, 상기 제1 반도체 활성층(SA1)은 다결정 실리콘을 포함할 수 있다. The first semiconductor active layer SA1 may include polycrystalline silicon (p-Si) or an oxide semiconductor. For example, the first semiconductor active layer SA1 may include polycrystalline silicon.

상기 제1 반도체 활성층(SA1) 및 상기 버퍼층(110) 상에는 상기 제1 반도체 활성층(SA1)을 커버하여, 상기 제1 반도체 활성층(SA1) 및 상기 제1 게이트 전극(GE1)을 절연시키는 게이트 절연막(120)이 배치된다. A gate insulating layer covering the first semiconductor active layer SA1 and insulating the first semiconductor active layer SA1 and the first gate electrode GE1 on the first semiconductor active layer SA1 and the buffer layer 110 ( 120) is placed.

상기 게이트 절연막(120)의 상에는 일방향으로 연장된 스캔 라인(SL1), 상기 스캔 라인(SL1)에서 상기 화소(PX)로 연장되어 상기 제1 반도체 활성층(SA1)의 채널 영역과 중첩하는 상기 제1 게이트 전극(GE1), 제1 캐패시터 전극(C1) 및 제2 게이트 전극(GE2)이 배치된다. On the gate insulating layer 120, a scan line SL 1 extending in one direction, and extending from the scan line SL 1 to the pixel PX overlapping the channel region of the first semiconductor active layer SA1. A first gate electrode GE1 , a first capacitor electrode C 1 , and a second gate electrode GE2 are disposed.

상기 제1 게이트 전극(GE1), 상기 제1 캐패시터 전극(C1), 상기 제2 게이트 전극(GE2) 및 상기 게이트 절연막(120) 상에는 제1 층간 절연막(131)이 배치된다. A first interlayer insulating layer 131 is disposed on the first gate electrode GE1 , the first capacitor electrode C 1 , the second gate electrode GE2 , and the gate insulating layer 120 .

상기 제1 층간 절연막(131) 상에는 상기 제2 게이트 전극(GE2)과 중첩되는 제2 반도체 활성층(SA2)이 배치된다. 즉, 상기 제1 층간 절연막(131)은 상기 구동 박막 트랜지스터(TRd)의 게이트 절연막으로 작용할 수 있다. 또한, 상기 제2 반도체 활성층(SA2)은 비정질 실리콘(a-Si) 또는 산화물 반도체를 포함할 수 있다. 예를 들면, 상기 제2 반도체 활성층(SA2)은 산화물 반도체를 포함할 수 있으며, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. A second semiconductor active layer SA2 overlapping the second gate electrode GE2 is disposed on the first interlayer insulating layer 131 . That is, the first interlayer insulating layer 131 may serve as a gate insulating layer of the driving thin film transistor TRd. Also, the second semiconductor active layer SA2 may include amorphous silicon (a-Si) or an oxide semiconductor. For example, the second semiconductor active layer SA2 may include an oxide semiconductor, and the oxide semiconductor may include at least one of Zn, In, Ga, Sn, and mixtures thereof.

상기 제2 반도체 활성층(SA2) 및 상기 제1 층간 절연막(131) 상에는 제2 층간 절연막(135)이 형성된다. A second interlayer insulating layer 135 is formed on the second semiconductor active layer SA2 and the first interlayer insulating layer 131 .

상기 제2 층간 절연막(135) 상에는 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 캐패시터 전극(C2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)이 배치된다. On the second interlayer insulating layer 135, the data line DL 1 , the power supply line VL, the first source electrode SE1, the first drain electrode DE1, and the second capacitor electrode C 2 ), the second source electrode SE2 , and the second drain electrode DE2 are disposed.

여기서, 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 캐패시터 전극(C2), 상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 데이터 패드(PD)는 상기 층간 절연막(130) 상에 배치된 제1 도전막(141) 및 상기 제1 도전막(141) 상에 배치된 제2 도전막(145)을 포함할 수 있다. 여기서, 상기 제2 도전막(145)은 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제2 도전막(145)의 산화 및 부식을 방지할 수 있다. 예를 들면, 상기 제1 도전막(141)는 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나일 수 있다. 또한, 상기 제2 도전막(145)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni) 합금일 수 있으며, 상기 니켈의 함량은 상기 몰리브덴 합금 전체 조성에서 10at% 내지 50at%일 수 있다. Here, the first source electrode SE1 , the first drain electrode DE1 , the second capacitor electrode C 2 , the data line DL 1 , the power supply line VL, and the second source The electrode SE2 , the second drain electrode DE2 , and the data pad PD are disposed on the first conductive layer 141 disposed on the interlayer insulating layer 130 and the first conductive layer 141 . The second conductive layer 145 may be included. Here, the second conductive layer 145 may prevent diffusion of a material included in the first conductive layer 141 to prevent oxidation and corrosion of the second conductive layer 145 . For example, the first conductive layer 141 may be one of copper (Cu), copper alloy (Cu-alloy), aluminum (Al), and aluminum alloy (Al-alloy). Also, the second conductive layer 145 may be a molybdenum alloy (Mo-alloy). The molybdenum alloy may be a molybdenum (Mo)-nickel (Ni) alloy, and the nickel content may be 10at% to 50at% in the total composition of the molybdenum alloy.

또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다. In addition, the organic light emitting diode OLED includes a first electrode 160 connected to the drain electrode DE of the driving thin film transistor TRd and a pixel defining layer exposing a part of the first electrode 160 ( PDL), an organic layer 170 disposed on the first electrode 160 exposed by the pixel defining layer PDL, and a second electrode 180 disposed on the organic layer 170. do.

도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 어느 하나의 화소를 설명하기 위한 평면도이며, 도 12는 도 11의 Ⅲ-Ⅲ' 라인에 따른 단면도이며, 도 13은 본 발명의 또 다른 실시예에 따른 표시 기판의 패드 영역을 설명하기 위한 단면도이다. 11 is a plan view illustrating one pixel of a display substrate according to another exemplary embodiment of the present invention, FIG. 12 is a cross-sectional view taken along line III-III′ of FIG. 11, and FIG. It is a cross-sectional view for explaining the pad area of the display substrate according to the embodiment.

도 11 내지 도 13을 참조하면, 표시 기판(DS)의 각 화소(PX)는 데이터 라인(DL1), 스캔 라인(SL1), 및 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 유기 발광 소자(OLED)를 포함할 수 있다. 또한, 상기 표시 기판(DS)의 패드 영역(PA)에는 상기 데이터 라인(DL1)에 전기적으로 연결되는 데이터 패드(PD)가 배치될 수 있다. 11 to 13 , each pixel PX of the display substrate DS may be electrically connected to a data line DL 1 , a scan line SL 1 , and a power supply line VL, respectively. Also, each of the pixels PX includes a switching thin film transistor TRs, a driving thin film transistor TRd, a capacitor C electrically connected to the switching thin film transistor TRs and the driving thin film transistor TRd, and a capacitor C electrically connected to the switching thin film transistor TRs and the driving thin film transistor TRd. An organic light emitting diode (OLED) electrically connected to the driving thin film transistor (TRd) may be included. In addition, a data pad PD electrically connected to the data line DL 1 may be disposed in the pad area PA of the display substrate DS.

상기 스위칭 박막 트랜지스터(TRs)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 접속하고, 상기 구동 박막 트랜지스터(TRd)는 상기 캐패시터(C) 및 전원 공급 라인(VL)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 모두 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다. The switching thin film transistor TRs is connected to the scan line SL 1 and the data line DL 1 , and the driving thin film transistor TRd is connected to the capacitor C and the power supply line VL. Both the switching thin film transistor TRs and the driving thin film transistor TRd may be bottom gate structured thin film transistors.

상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다. The switching thin film transistors TRs and the driving thin film transistor TRd include a semiconductor active layer SA, a gate electrode GE insulated from the semiconductor active layer SA, and a source electrode connected to the semiconductor active layer SA ( SE) and a drain electrode DE.

상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다. The capacitor (C) includes a first capacitor electrode (C 1 ) and a second capacitor electrode (C 2 ).

상기 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 데이터 패드(PD)는 상기 층간 절연막(130) 상에 배치된 제1 도전막(141), 상기 제1 도전막(141) 상에 배치된 제2 도전막(145), 및 상기 제1 도전막(141) 하부에 배치되는 제3 도전막(147)을 포함할 수 있다. The data line DL 1 , the power supply line VL, the source electrode SE, the drain electrode DE, and the data pad PD are first disposed on the interlayer insulating layer 130. A conductive layer 141 , a second conductive layer 145 disposed on the first conductive layer 141 , and a third conductive layer 147 disposed under the first conductive layer 141 may be included. there is.

상기 제1 도전막(141)은 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 하나를 포함할 수 있다. The first conductive layer 141 may include one of copper (Cu), a copper alloy (Cu-alloy), aluminum (Al), and an aluminum alloy (Al-alloy).

상기 제2 도전막(145) 및 상기 제3 도전막(147)은 동일한 물질을 포함할 수 있으며, 상기 제1 도전막(141)에 포함되는 물질의 확산을 저지하여 상기 제1 도전막(145)의 산화 및 부식을 방지할 수 있다. 상기 제2 도전막(145) 및 상기 제3 도전막(147)은 몰리브덴 합금(Mo-alloy)일 수 있다. 상기 몰리브덴 합금은 몰리브덴(Mo)-니켈(Ni)-티탄(Ti) 합금일 수 있다. 상기 몰리브덴 합금 전체 조성에서, 상기 니켈의 함량은 15at% 내지 30at%일 수 있으며, 상기 티탄의 함량은 10at% 내지 20at% 이하일 수 있다. The second conductive layer 145 and the third conductive layer 147 may include the same material, and diffusion of a material included in the first conductive layer 141 is prevented so that the first conductive layer 145 ) to prevent oxidation and corrosion. The second conductive layer 145 and the third conductive layer 147 may be a molybdenum alloy (Mo-alloy). The molybdenum alloy may be a molybdenum (Mo)-nickel (Ni)-titanium (Ti) alloy. In the overall composition of the molybdenum alloy, the nickel content may be 15 at% to 30 at%, and the titanium content may be 10 at% to 20 at% or less.

또한, 상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160), 상기 제1 전극(160)의 일부를 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL)에 의하여 노출되는 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다. In addition, the organic light emitting diode OLED includes a first electrode 160 connected to the drain electrode DE of the driving thin film transistor TRd and a pixel defining layer exposing a part of the first electrode 160 ( PDL), an organic layer 170 disposed on the first electrode 160 exposed by the pixel defining layer PDL, and a second electrode 180 disposed on the organic layer 170. do.

도 14는 고온 고습 조건에서, Mo/Al/Mo 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이며, 도 15는 고온 고습 조건에서, Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막의 부식 및 산화 실험 결과를 설명하기 위한 도면이다. 14 is a diagram for explaining the results of corrosion and oxidation experiments of a conductive film having a Mo/Al/Mo structure under high temperature and high humidity conditions, and FIG. 15 is a Mo-Ni-Ti alloy/Al/Mo-Ni under high temperature and high humidity conditions. -This is a diagram for explaining the results of corrosion and oxidation test of the conductive film having the Ti alloy structure.

우선, 도 14를 참조하면, 온도 85℃, 절대 습도 85%의 조건에서 Mo/Al/Mo 구조를 가지는 도전막을 240시간 동안 방치한 결과, 상기 Mo/Al/Mo 구조를 가지는 도전막에 부식이 발생하였다. First, referring to FIG. 14, as a result of leaving a conductive film having a Mo/Al/Mo structure for 240 hours at a temperature of 85° C. and an absolute humidity of 85%, the conductive film having the Mo/Al/Mo structure is corroded. occurred.

도 15를 참조하면, 온도 85℃, 절대 습도 85%의 조건에서 Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막을 240시간 동안 방치한 결과, 상기 Mo-Ni-Ti 합금/Al/Mo-Ni-Ti 합금 구조를 가지는 도전막에 부식이 발생하지 않았다. Referring to FIG. 15, as a result of leaving a conductive film having a Mo-Ni-Ti alloy/Al/Mo-Ni-Ti alloy structure at a temperature of 85° C. and an absolute humidity of 85% for 240 hours, the Mo-Ni-Ti Corrosion did not occur in the conductive film having the alloy/Al/Mo-Ni-Ti alloy structure.

즉, 상기 Al막 상부 및 하부의 Mo-Ni-Ti 합금이 상기 Al막의 부식 및 산화를 방지함을 알 수 있다. That is, it can be seen that the Mo-Ni-Ti alloy on the upper and lower portions of the Al film prevents corrosion and oxidation of the Al film.

이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다. The foregoing detailed description is intended to illustrate and explain the present invention. In addition, the foregoing merely represents and describes preferred embodiments of the present invention, and as described above, the present invention can be used in various other combinations, modifications, and environments, and the scope of the inventive concept disclosed herein, the writings Changes or modifications are possible within the scope equivalent to the disclosure and / or within the scope of skill or knowledge in the art. Accordingly, the above detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed to cover other embodiments as well.

10; 표시부 20; 스캔 드라이브
30; 데이터 드라이브 100; 베이스 기판
110; 버퍼층 120; 게이트 절연막
130, 131, 135; 층간 절연막 141; 제1 도전막
145; 제2 도전막 147; 제3 도전막
150; 보호막 160; 제1 전극
170; 유기막 180; 제 2 전극
DS; 표시 기판 PX; 화소
SL1, SL2, SLn; 스캔 라인 DL1, DL2, DLm; 데이터 라인
VL; 전원 공급 라인 TRs; 스위칭 박막 트랜지스터
TRd; 구동 박막 트랜지스터 OLED; 유기 발광 소자
C; 캐패시터 C1; 제 1 캐패시터 전극
C2; 제2 캐패시터 전극 SA, SA1, SA2; 반도체 활성층
GE, GE1, GE2; 게이트 전극 SE, SE1, SE2; 소스 전극
DE, DE1, DE2; 드레인 전극10; display unit 20; scan drive
30; data drive 100; base board
110; Buffer layer 120; gate insulation
130, 131, 135; interlayer insulating film 141; 1st conductive film
145; a second conductive layer 147; 3rd conductive film
150; protective film 160; first electrode
170; organic film 180; second electrode
DS; display substrate PX; pixel
SL 1 , SL 2 , SLn; scan lines DL 1 , DL 2 , DLm; data line
VL; power supply line TRs; switching thin film transistor
TRd; drive thin film transistor OLED; organic light emitting device
C; capacitor C 1 ; first capacitor electrode
C 2 ; second capacitor electrodes SA, SA1, SA2; semiconductor active layer
GE, GE1, GE2; gate electrodes SE, SE1, SE2; source electrode
DE, DE1, DE2; drain electrode

Claims (16)

베이스 기판;
상기 베이스 기판 위에 배치되는 제1 반도체 활성층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
상기 베이스 기판 위에 배치되는, 제2 게이트 전극, 제2 반도체 활성층, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
상기 제2 반도체 활성층을 커버하는 층간 절연막; 및
제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함하고,
상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고,
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 및 상기 제2 캐패시터 전극은 상기 층간 절연막 위에 배치되고,
적어도 하나의 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극은,
제1 도전막; 및
상기 제1 도전막 위에 배치되고, 상기 제1 도전막과 전기적으로 연결된 제2 도전막을 포함하고,
상기 제2 캐패시터 전극은 상기 제2 소스 전극과 일체로 연속되어 형성되고,
상기 제2 캐패시터 전극은 상기 제1 도전막 또는 상기 제2 도전막으로 형성되는 표시 기판.base substrate;
a first thin film transistor including a first semiconductor active layer disposed on the base substrate, a first gate electrode, a first source electrode, and a first drain electrode;
a second thin film transistor disposed on the base substrate and including a second gate electrode, a second semiconductor active layer, a second source electrode, and a second drain electrode;
an interlayer insulating film covering the second semiconductor active layer; and
A capacitor comprising a first capacitor electrode and a second capacitor electrode;
The first semiconductor active layer includes a first material, the second semiconductor active layer includes a second material different from the first material,
the first source electrode, the second source electrode, the first drain electrode, the second drain electrode, and the second capacitor electrode are disposed on the interlayer insulating film;
At least one of the first source electrode, the second source electrode, the first drain electrode, and the second drain electrode,
a first conductive film; and
a second conductive film disposed on the first conductive film and electrically connected to the first conductive film;
The second capacitor electrode is integrally and continuously formed with the second source electrode,
The second capacitor electrode is formed of the first conductive layer or the second conductive layer. 제1 항에 있어서,
상기 제1 물질은 산화물 반도체를 포함하고, 상기 제2 물질은 다결정 실리콘을 포함하는 표시 기판.According to claim 1,
The display substrate of claim 1 , wherein the first material includes an oxide semiconductor, and the second material includes polycrystalline silicon. 제2 항에 있어서,
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함하는 표시 기판. According to claim 2,
The oxide semiconductor includes an oxide including at least one of Zn, In, Ga, Sn, and mixtures thereof. 제1 항에 있어서,
상기 제1 물질은 다결정 실리콘을 포함하고, 상기 제2 물질은 산화물 반도체를 포함하는 표시 기판.According to claim 1,
The display substrate of claim 1 , wherein the first material includes polycrystalline silicon, and the second material includes an oxide semiconductor. 제4 항에 있어서,
상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함하는 표시 기판. According to claim 4,
The oxide semiconductor includes an oxide including at least one of Zn, In, Ga, Sn, and mixtures thereof. 제1 항에 있어서,
상기 제2 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자를 더 포함하는 표시 기판.According to claim 1,
The display substrate further comprising an organic light emitting element electrically connected to the second thin film transistor. 제1 항에 있어서,
상기 적어도 하나의 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극은 상기 제2 도전막 위에 배치된 제3 도전막을 더 포함하는 표시 기판.According to claim 1,
The display substrate of claim 1 , wherein the at least one of the first source electrode, the second source electrode, the first drain electrode, and the second drain electrode further includes a third conductive layer disposed on the second conductive layer. 제7 항에 있어서,
적어도 하나의 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 알루미늄 또는 티탄을 포함하는 표시 기판.According to claim 7,
At least one of the first conductive layer, the second conductive layer, and the third conductive layer includes aluminum or titanium. 제1 항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 몰리브덴을 포함하는 표시 기판.According to claim 1,
The display substrate of claim 1 , wherein each of the first gate electrode and the second gate electrode includes molybdenum. 제1 항에 있어서,
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극 각각은 몰리브덴을 포함하는 표시 기판.According to claim 1,
The display substrate of claim 1 , wherein each of the first source electrode, the second source electrode, the first drain electrode, and the second drain electrode includes molybdenum. 베이스 기판;
상기 베이스 기판 위에 배치되는 제1 반도체 활성층, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
상기 베이스 기판 위에 배치되는, 제2 게이트 전극, 제2 반도체 활성층, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
상기 제2 반도체 활성층을 커버하는 층간 절연막; 및
제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 포함하고,
상기 제1 반도체 활성층은 제1 물질을 포함하고, 상기 제2 반도체 활성층은 상기 제1 물질과 상이한 제2 물질을 포함하고,
상기 제1 캐패시터 전극은 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 사이에 배치되고, 상기 베이스 기판 위에 배치되고,
상기 제2 캐패시터 전극은 상기 제1 캐패시터 전극 위에 배치되고, 평면 상에서 보았을 때, 적어도 일부분이 상기 제1 캐패시터와 중첩하는 표시 기판.base substrate;
a first thin film transistor including a first semiconductor active layer disposed on the base substrate, a first gate electrode, a first source electrode, and a first drain electrode;
a second thin film transistor disposed on the base substrate and including a second gate electrode, a second semiconductor active layer, a second source electrode, and a second drain electrode;
an interlayer insulating film covering the second semiconductor active layer; and
A capacitor comprising a first capacitor electrode and a second capacitor electrode;
The first semiconductor active layer includes a first material, the second semiconductor active layer includes a second material different from the first material,
The first capacitor electrode is disposed between the first thin film transistor and the second thin film transistor and is disposed on the base substrate;
The second capacitor electrode is disposed on the first capacitor electrode and at least partially overlaps the first capacitor when viewed from a plan view. 제11 항에 있어서,
상기 제1 물질는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함하는 표시 기판.According to claim 11,
The display substrate of claim 1 , wherein the first material includes an oxide including at least one of Zn, In, Ga, Sn, and mixtures thereof. 제11 항에 있어서,
상기 제2 박막 트랜지스터와 전기적으로 연결된 유기 발광 소자를 더 포함하는 표시 기판.According to claim 11,
The display substrate further comprising an organic light emitting element electrically connected to the second thin film transistor. 제11 항에 있어서,
상기 제2 소스 전극은 제1 도전막 및 상기 제1 도전막 위에 배치되는 제2 도전막을 포함하고,
상기 제2 캐패시터 전극은 상기 제1 도전막 또는 상기 제2 도전막으로 형성되고,
적어도 하나의 상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극, 및 상기 제2 드레인 전극은 상기 제2 도전막 위에 배치된 제3 도전막을 더 포함하는 표시 기판.According to claim 11,
The second source electrode includes a first conductive layer and a second conductive layer disposed on the first conductive layer,
The second capacitor electrode is formed of the first conductive film or the second conductive film,
At least one of the first source electrode, the second source electrode, the first drain electrode, and the second drain electrode further includes a third conductive layer disposed on the second conductive layer. 제14 항에 있어서,
적어도 하나의 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 알루미늄을 포함하는 표시 기판.According to claim 14,
At least one of the first conductive layer, the second conductive layer, and the third conductive layer includes aluminum. 제11 항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 몰리브덴을 포함하는 표시 기판.


According to claim 11,
The first gate electrode and the second gate electrode include molybdenum.
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