KR102486619B1 - 양자화 모델에서의 메모리 사용량과 대역폭 감축을 위한 데이터 저장 방법 및 시스템 - Google Patents

양자화 모델에서의 메모리 사용량과 대역폭 감축을 위한 데이터 저장 방법 및 시스템 Download PDF

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최정욱
권혁성
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Abstract

양자화 모델에서의 메모리 사용량과 대역폭 감축을 위한 데이터 저장 방법 및 시스템을 개시한다. 일실시예에 따른 데이터 저장 방법은 적어도 하나의 프로세서 및 온-칩 메모리(on-chip memory)를 포함하는 컴퓨터 장치에 의해 수행될 수 있으며, 양자화된 모델의 데이터 축적(data accumulation)을 수행한 이후의 출력 데이터에 대해 상기 적어도 하나의 프로세서의 레지스터를 이용하여 재양자화 연산을 처리하는 단계 및 상기 레지스터에서 상기 재양자화 연산에 따라 양자화된 출력 데이터를 패킹한 후에 상기 온-칩 메모리에 저장하는 단계를 포함할 수 있다.

Description

양자화 모델에서의 메모리 사용량과 대역폭 감축을 위한 데이터 저장 방법 및 시스템{DATA STORING METHOD AND SYSTEM FOR REDUCING MEMORY USAGE AND BANDWIDTH IN QUANTIZATION MODEL}
본 발명의 실시예들은 양자화 모델에서의 메모리 사용량과 대역폭 감축을 위한 데이터 저장 방법 및 시스템에 관한 것이다.
딥러닝 워크로드에서 사용되는 DNN(Deep Neural Network) 모델은 과도한 연산량과 메모리 사용량을 가진다. 이를 경량화/가속하는 방법으로 양자화(quantization)를 적용하여 연산할 때에 더 적은 비트를 사용함으로써 연산량과 메모리 사용량을 줄일 수 있다.
[선행문헌번호]
한국등록특허 제10-2082293호
재양자화(requantization)와 데이터 패킹(data packing)을 모두 프로세서의 레지스터를 통해 처리함으로써, 온-칩 메모리로의 부하를 큰 폭으로 감소시킬 수 있는 데이터 저장 방법 및 시스템을 제공한다.
적어도 하나의 프로세서 및 온-칩 메모리(on-chip memory)를 포함하는 컴퓨터 장치에 의해 수행되는 데이터 저장 방법에 있어서, 상기 적어도 하나의 프로세서에 의해, 양자화된 모델의 데이터 축적(data accumulation)을 수행한 이후의 출력 데이터에 대해 상기 적어도 하나의 프로세서의 레지스터를 이용하여 재양자화 연산을 처리하는 단계; 및 상기 적어도 하나의 프로세서에 의해, 상기 레지스터에서 상기 재양자화 연산에 따라 양자화된 출력 데이터를 패킹한 후에 상기 온-칩 메모리에 저장하는 단계를 포함하는 데이터 저장 방법을 제공한다.
일측에 따르면, 상기 온-칩 메모리는 프로그래머가 캐시의 사용을 명시적으로 제어 가능한 사용자-제어 온-칩 메모리(user-controlled on-chip memory)를 포함하는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 양자화된 출력 데이터의 패킹은, 감소 작업(reduction operation)을 통해 SIMD(Single Instruction Multiple Data) 및 SIMT(Single Instruction Multiple Thread) 환경에서 복수의 데이터를 병렬적으로 처리하여 진행되는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 양자화된 출력 데이터의 패킹은, 상기 패킹의 대상이 되는 데이터의 수 p에 대해 log2p의 단계로 상기 패킹의 대상이 되는 데이터를 병렬적으로 처리하여 진행되는 것을 특징으로 할 수 있다.
컴퓨터 장치와 결합되어 상기 방법을 컴퓨터 장치에 실행시키기 위해 컴퓨터 판독 가능한 기록매체에 저장된 컴퓨터 프로그램을 제공한다.
상기 방법을 컴퓨터 장치에 실행시키기 위한 프로그램이 기록되어 있는 컴퓨터 판독 가능한 기록매체를 제공한다.
컴퓨터 장치에서 판독 가능한 명령을 실행하도록 구현되는 적어도 하나의 프로세서; 및 온-칩 메모리(on-chip memory)를 포함하고, 상기 적어도 하나의 프로세서에 의해, 양자화된 모델의 데이터 축적(data accumulation)을 수행한 이후의 출력 데이터에 대해 상기 적어도 하나의 프로세서의 레지스터를 이용하여 재양자화 연산을 처리하고, 상기 레지스터에서 상기 재양자화 연산에 따라 양자화된 출력 데이터를 패킹한 후에 상기 온-칩 메모리에 저장하는 것을 특징으로 하는 컴퓨터 장치를 제공한다.
재양자화(requantization)와 데이터 패킹(data packing)을 모두 프로세서의 레지스터를 통해 처리함으로써, 온-칩 메모리로의 부하를 큰 폭으로 감소시킬 수 있다.
도 1은 8-비트 양자화에서의 재양자화 과정과 데이터 패킹의 예를 도시한 도면이다.
도 2는 4-비트 양자화에서의 재양자화 과정과 데이터 패킹의 예를 도시한 도면이다.
도 3은 본 발명의 일실시예에 있어서, 감소 작업을 이용한 효율적인 병렬 멀티플 데이터 패킹의 예를 도시한 도면이다.
도 4는 종래의 데이터 패킹의 예를 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 데이터 패킹의 예를 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 컴퓨터 장치의 예를 도시한 블록도이다.
도 7은 본 발명의 일실시예에 따른 데이터 저장 방법의 예를 도시한 흐름도이다.
이하, 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
1. 배경
딥러닝 워크로드에서 사용되는 DNN(Deep Neural Network) 모델은 과도한 연산량과 메모리 사용량을 가진다. 이를 경량화/가속하는 방법으로 양자화(quantization)를 적용하여 연산할 때에 더 적은 비트를 사용함으로써 연산량과 메모리 사용량을 줄일 수 있다.
이때, 양자화된 네트워크(Quantized Neural Network)에서 하나의 레이어에 대한 연산을 수행하고 나면, 연산 결과를 저장하기 위한 비트의 수와 네트워크에서 의도한 양자화 비트(quantization bit)의 수에 불일치가 생기게 된다.
이러한 불일치가 생기는 이유는 낮은 비트폭(low-bitwidth) 연산 중에 덧셈이나 곱셈과 같이 값이 증가하는 연산의 경우, 결과값을 표현하기 위한 비트의 수가 증가하기 때문이다. 예를 들어, 15와 13은 각각 4비트로 표현되지만, 두 수를 곱한 결과값인 195를 저장하기 위해서는 8비트의 공간이 필요하다.
하나의 레이어에서 불일치 현상이 반복되면, 레이어에서 필요한 모든 연산이 끝났을 때 그 결과값을 저장하기 위한 비트의 수가 연산 이전과 비교하여 큰 폭으로 증가할 수 있다. 예를 들어, CNN(Convolutional Neural Network), RNN(Recurrent Neural Network), MLP(Multi Layer Perceptron) 그리고 NLP 모델(Natural Language Processing model)에서 빈번하게 사용되는 MMA(Matrix Multiplication and Accumulate) 연산 이후에 그 결과를 저장하는데 필요한 비트의 수가 늘어나는 것을 들 수 있다.
불일치와 같은 연산 특성 때문에 컴퓨터 시스템과 하드웨어 아키텍처는 연산 결과 저장을 위한 비트의 수를 네트워크에서 정의한 양자화 비트의 수보다 더 많이 할당한다. 예를 들어, 엔비디아 파스칼(NVIDIA Pascal) 아키텍쳐 이상에서 지원하는 dp4a 명령어(instruction)는 8-비트 인티저 데이터(8-bit integer data)의 축적(accumulation)을 위해서 32-bit 레지스터(register)를 할당하여 진행하고 있다. 또한, 엔비디아 텐서 코어(NVIDIA tensor core)의 4-비트 행렬 곱 연산을 위한 누산기 레지스터(accumulator register)의 비트 수 또한 32-비트로 두고 있다.
이에 따라, 불일치를 고려하여 양자화된 딥러닝 모델에서는 레이어 마지막에 재양자화(requantization) 연산을 진행하여 다시 기존의 양자화 비트를 얻을 수 있다.
재양자화 연산 작업이 수행된 이후에 필요한 비트 수는 기존에 네트워크에서 정의한 양자화 비트의 수와 같다. 그러나, 컴퓨터 시스템은 재양자화 연산 작업의 수행 이전에 양자화 비트의 수보다 더 많은 비트를 할당하여 낮은-비트 데이터(low-bit data)를 저장해야 한다. 이때, 재양자화 연산 이후에 많은 비트가 0의 값으로 낭비된다. 이때, 비트의 낭비를 막기 위해 컴퓨터 시스템에서 정의한 하나의 워드(word)에 낮은-비트 데이터를 넣은 과정이 요구되는 이것을 데이터 패킹(data packing)이라고 한다.
도 1은 8-비트 양자화에서의 재양자화 과정과 데이터 패킹의 예를 도시한 도면이고, 도 2는 4-비트 양자화에서의 재양자화 과정과 데이터 패킹의 예를 도시한 도면이다. 데이터 패킹 이후에는 언패킹 데이터(unpacked data)에서 0으로 존재했던 더미 비트(dummy bit)가 사라지고 모든 비트가 유용한 데이터를 가지게 된다. 이 과정을 통해 실제 컴퓨터 시스템에서 데이터를 표현하고 처리하는데 필요한 비트의 수가 줄어든다.
한편, 딥러닝 연산을 위한 누산기(accelerator)는 프로그래머가 캐시(cache)의 사용을 명시적으로 제어할 수 있는 메모리(User-controlled on-chip memory)를 가질 수 있다. 이러한 메모리는 메모리 계층 구조(memory hierarchy structure)의 높은 레벨에 속하여 프로세서 칩(processor chip) 바깥에 존재하는 오프-칩 메모리(off-chip memory)보다 빠르지만, 더 작은 용량을 가진다. 예를 들어, GPU(Graphic Processing Unit) 아키텍처의 공유 메모리는 프로그래머가 직접 개입하여 그 사용을 명시적으로 제어할 수 있는 프로그램 작동이 가능한 온-칩 L1 캐시(programmable on-chip L1 cache)이다.
앞서 설명한 바와 같이, 컴퓨터 시스템에서는 연산 저장을 위한 비트의 수를 실제 양자화된 신경망 네트워크에서 필요한 비트(양자화 비트)의 수보다 더 많이 할당하여 연산을 수행한다. 이러한 상황에서 비트의 수를 줄일 수 있는 재양자화와 데이터 패킹이 수행되지 않은 상태로 온-칩 메모리에 접근하게 되면 컴퓨터 시스템이 결정한 데이터 비트가 실제로 네트워크에서 필요한 비트의 수보다 과도하게 큰 메모리 대역폭(bandwidth)과 용량(capacity)을 차지하게 된다.
이처럼, 재양자화와 데이터 패킹이 진행되기 이전의 데이터 비트의 수는 실제 네트워크에서 가정한 비트의 수보다 항상 크기 때문에 재양자화가 수행된 상태로 메모리에 접근하는 것보다 더 많은 데이터 비트를 사용해야 한다.
더 많은 데이터 비트를 메모리에 저장하는 방식은 데이터에 접근할 때에 온-칩 메모리의 대역폭을 과하게 사용하므로 메모리에 큰 부하를 주게 되어 전체적인 연산의 속도가 느려지게 된다.
또한, 이런 연산 방식은 온-칩 메모리의 용량을 낭비하게 된다. 이미 설명한 바와 같이, 온-칩 메모리는 작은 용량을 가지기 때문에 이러한 용량의 낭비는 작은 용량을 가지는 온-칩 메모리에서 더욱 치명적이다.
예를 들어, 엔비디아 GPU의 텐서 코어(Tensor core)를 사용하는 경우를 고려할 수 있다. 엔비디아에서 제공하는 API(Application Programming Interface)를 활용함에 있어서 온-칩 메모리에 접근할 때 패킹이 되지 않은 언패킹 데이터를 그대로 저장하게 된다. 이러한 언패킹 데이터로 양자화된 딥러닝 네트워크 연산을 진행할 때 온-칩 메모리에 필요하지 않은 부하가 생겨 연산의 속도가 느려진다.
2. 본 발명의 실시예들
본 발명의 실시예들에서는 양자화된 정밀도(quantized precision)의 데이터 축적(data accumulation)을 수행한 이후의 출력을 바로 온-칩 메모리에 저장하지 않고 재양자화 작업을 연산기(processor)의 레지스터에서 수행한다. 이를 위해, 재양자화 이후에 양자화된 낮은-비트 데이터를 컴퓨터 시스템의 기본 워드 크기에 맞도록 패킹(packing)해주어 이후 메모리에 저장할 때에 낭비되는 비트가 없도록 해줄 수 있다. 이러한 패킹의 과정은 온-칩 메모리를 거치지 않고 연산기의 레지스터에서 진행될 수 있으며, 프로그래머가 온-칩 메모리를 명시적으로 제어할 수 있는 경우에 구현될 수 있다.
레지스터 단계에서의 효율적인 데이터 패킹을 위해 감소 작업(reduction operation)을 사용할 수 있다. 한 번에 하나의 데이터를 처리하는 기존의 루프-기반 패킹(loop-based packing)과는 다르게, SIMD(Single Instruction Multiple Data)/SIMT(Single Instruction Multiple Thread) 환경에서 여러 낮은-비트 데이터를 병렬적으로 처리하여 패킹을 진행할 수 있다.
도 3은 본 발명의 일실시예에 있어서, 감소 작업을 이용한 효율적인 멀티플 데이터 패킹의 예를 도시한 도면이다. 도 3에 도시된 바와 같이, 컴퓨터 시스템은 여러 데이터에 대해 단계적으로 서로의 데이터를 주고받으며 병렬 패킹을 진행할 수 있으며, 이 방법을 통해 빠르고 효율적인 연산을 진행할 수 있다. 도 3에서는 하나의 데이터에서 0이 아닌 유용한 데이터들을 남긴 후, 이전 데이터로 병합하는 과정이 다수의 데이터들에서 병렬적으로 이루어짐을 나타내고 있다.
본 실시예에서는 패킹의 대상이 되는 데이터의 개수를 p라고 할 때,
Figure 112022056013115-pat00001
단계로 패킹을 진행할 수 있다. 일례로 엔비디아 GPU SIMT 시스템에서 워프 셔플 고유 함수(warp shuffle intrinsic function)를 이용하여 한 워프 안에서 각 스레드가 가지고 있는 데이터를 서로 주고받으며 패킹을 진행할 수 있다. 이는 인텔(Intel) SSE(Streaming SIMD Extensions), AVX(Advanced vector Extensions)와 같은 SIMD 시스템에서도 적용 가능하다.
도 4는 종래의 데이터 패킹의 예를 도시한 도면이고, 도 5는 본 발명의 일실시예에 따른 데이터 패킹의 예를 도시한 도면이다.
도 4에서는 오프-칩 메모리(Off-chip memory, 410)의 패킹 데이터가 프로세서와 같은 연산기(Computational Unit, 420)의 레지스터(Register, 430)에 저장됨을 나타내고 있다. 이때, 연산기(420)는 패킹된 데이터를 언패킹하여 언패킹 데이터를 생성한 후, 연산을 처리하여 레지스터(430)에 저장할 수 있다. 이 경우, 도 4에서는 언패킹된 데이터가 사용자-제어 온-칩 메모리(user-controlled on-chip memory, 440)에 저장되고, 그 후에 재양자화 과정과 데이터 패킹 과정을 거쳐 다시 오프-칩 메모리(410)에 저장됨을 나타내고 있다. 이러한 기존의 양자화된 네트워크(quantized neural network)는 도 4에서와 같이 재양자화 및 데이터 패킹이 온-칩 메모리 단계에서 진행됨에 따라 온-칩 메모리(440)의 용량과 대역폭에 큰 부하를 주었다.
도 5의 실시예에서는 도 4에서와 유사하게 오프-칩 메모리(Off-chip memory, 510)의 패킹 데이터가 프로세서와 같은 연산기(Computational Unit, 520)의 레지스터(Register, 530)에 저장됨을 나타내고 있다. 이때, 도 5의 실시예에서는 도 4에서와 유사하게 연산기(520)는 패킹된 데이터를 언패킹하여 언패킹 데이터를 생성한 후, 연산을 처리하여 레지스터(530)에 저장할 수 있다. 반면, 도 5의 실시예에서는 도 4와 달리 연산기(520)가 레지스터(530)에 저장된 데이터에 대한 재양자화 과정과 데이터 패킹 과정을 처리한 이후에 패킹된 데이터를 사용자-제어 온-칩 메모리(user-controlled on-chip memory, 540)에 저장하며, 이후 패킹된 데이터가 다시 오프-칩 메모리(510)에 저장됩니다. 따라서, 본 실시예에 따른 데이터 저장 방법은 후처리 단계, 재양자화 단계, 그리고 데이터 패킹 단계와 같은 재양자화 및 데이터 패킹을 모두 연산기(520)의 레지스터(530) 단계에서 수행함으로써 온-칩 메모리(540)로의 부하를 큰 폭으로 감소시킬 수 있다.
한편, 본 발명의 실시예들에 따른 데이터 저장 시스템은 적어도 하나의 컴퓨터 장치에 의해 구현될 수 있다. 이때, 컴퓨터 장치에는 본 발명의 일실시예에 따른 컴퓨터 프로그램이 설치 및 구동될 수 있고, 컴퓨터 장치는 구동된 컴퓨터 프로그램의 제어에 따라 본 발명의 실시예들에 따른 데이터 저장 방법을 수행할 수 있다. 상술한 컴퓨터 프로그램은 컴퓨터 장치와 결합되어 데이터 저장 방법을 컴퓨터에 실행시키기 위해 컴퓨터 판독 가능한 기록매체에 저장될 수 있다.
도 6은 본 발명의 일실시예에 따른 컴퓨터 장치의 예를 도시한 블록도이다. 도 6은 본 발명의 일실시예에 따른 컴퓨터 장치의 예를 도시한 블록도이다. 컴퓨터 장치(Computer device, 600)는 앞서 설명한 컴퓨터 시스템에 대응할 수 있으며, 도 6에 도시된 바와 같이, 메모리(Memory, 610), 프로세서(Processor, 620), 통신 인터페이스(Communication interface, 630) 그리고 입출력 인터페이스(I/O interface, 640)를 포함할 수 있다. 메모리(610)는 컴퓨터에서 판독 가능한 기록매체로서, RAM(random access memory), ROM(read only memory) 및 디스크 드라이브와 같은 비소멸성 대용량 기록장치(permanent mass storage device)를 포함할 수 있다. 여기서 ROM과 디스크 드라이브와 같은 비소멸성 대용량 기록장치는 메모리(610)와는 구분되는 별도의 영구 저장 장치로서 컴퓨터 장치(600)에 포함될 수도 있다. 또한, 메모리(610)에는 운영체제와 적어도 하나의 프로그램 코드가 저장될 수 있다. 이러한 소프트웨어 구성요소들은 메모리(610)와는 별도의 컴퓨터에서 판독 가능한 기록매체로부터 메모리(610)로 로딩될 수 있다. 이러한 별도의 컴퓨터에서 판독 가능한 기록매체는 플로피 드라이브, 디스크, 테이프, DVD/CD-ROM 드라이브, 메모리 카드 등의 컴퓨터에서 판독 가능한 기록매체를 포함할 수 있다. 다른 실시예에서 소프트웨어 구성요소들은 컴퓨터에서 판독 가능한 기록 매체가 아닌 통신 인터페이스(630)를 통해 메모리(610)에 로딩될 수도 있다. 예를 들어, 소프트웨어 구성요소들은 네트워크(Network, 660)를 통해 수신되는 파일들에 의해 설치되는 컴퓨터 프로그램에 기반하여 컴퓨터 장치(600)의 메모리(610)에 로딩될 수 있다.
프로세서(620)는 기본적인 산술, 로직 및 입출력 연산을 수행함으로써, 컴퓨터 프로그램의 명령을 처리하도록 구성될 수 있다. 명령은 메모리(610) 또는 통신 인터페이스(630)에 의해 프로세서(620)로 제공될 수 있다. 예를 들어 프로세서(620)는 메모리(610)와 같은 기록 장치에 저장된 프로그램 코드에 따라 수신되는 명령을 실행하도록 구성될 수 있다.
통신 인터페이스(630)는 네트워크(660)를 통해 컴퓨터 장치(600)가 다른 장치와 서로 통신하기 위한 기능을 제공할 수 있다. 일례로, 컴퓨터 장치(600)의 프로세서(620)가 메모리(610)와 같은 기록 장치에 저장된 프로그램 코드에 따라 생성한 요청이나 명령, 데이터, 파일 등이 통신 인터페이스(630)의 제어에 따라 네트워크(660)를 통해 다른 장치들로 전달될 수 있다. 역으로, 다른 장치로부터의 신호나 명령, 데이터, 파일 등이 네트워크(660)를 거쳐 컴퓨터 장치(600)의 통신 인터페이스(630)를 통해 컴퓨터 장치(600)로 수신될 수 있다. 통신 인터페이스(630)를 통해 수신된 신호나 명령, 데이터 등은 프로세서(620)나 메모리(610)로 전달될 수 있고, 파일 등은 컴퓨터 장치(600)가 더 포함할 수 있는 저장 매체(상술한 영구 저장 장치)로 저장될 수 있다.
입출력 인터페이스(640)는 입출력 장치(I/O device, 650)와의 인터페이스를 위한 수단일 수 있다. 예를 들어, 입력 장치는 마이크, 키보드 또는 마우스 등의 장치를, 그리고 출력 장치는 디스플레이, 스피커와 같은 장치를 포함할 수 있다. 다른 예로 입출력 인터페이스(640)는 터치스크린과 같이 입력과 출력을 위한 기능이 하나로 통합된 장치와의 인터페이스를 위한 수단일 수도 있다. 입출력 장치(650)는 컴퓨터 장치(600)와 하나의 장치로 구성될 수도 있다.
또한, 다른 실시예들에서 컴퓨터 장치(600)는 도 6의 구성요소들보다 더 적은 혹은 더 많은 구성요소들을 포함할 수도 있다. 그러나, 대부분의 종래기술적 구성요소들을 명확하게 도시할 필요성은 없다. 예를 들어, 컴퓨터 장치(600)는 상술한 입출력 장치(650) 중 적어도 일부를 포함하도록 구현되거나 또는 트랜시버(transceiver), 데이터베이스 등과 같은 다른 구성요소들을 더 포함할 수도 있다.
도 7은 본 발명의 일실시예에 따른 데이터 저장 방법의 예를 도시한 흐름도이다. 본 실시예에 따른 데이터 저장 방법은 도 6을 통해 설명한 컴퓨터 장치(600)에 의해 수행될 수 있다. 이때, 컴퓨터 장치(600)의 프로세서(620)는 메모리(610)가 포함하는 운영체제의 코드나 적어도 하나의 컴퓨터 프로그램의 코드에 따른 제어 명령(instruction)을 실행하도록 구현될 수 있다. 여기서, 프로세서(620)는 컴퓨터 장치(600)에 저장된 코드가 제공하는 제어 명령에 따라 컴퓨터 장치(600)가 도 7의 방법이 포함하는 단계들(710 내지 730)을 수행하도록 컴퓨터 장치(600)를 제어할 수 있다. 이때, 메모리(610)는 앞서 설명한 온-칩 메모리 및 사용자 제어 온-칩 메모리(user-controlled on-chip memory)를 포함할 수 있다. 또한, 프로세서(620)는 둘 이상의 프로세서들을 포함하도록 구현될 수도 있다.
단계(710)에서 컴퓨터 장치(600)는 양자화된 모델의 데이터 축적을 수행한 이후의 출력(출력 데이터)에 대해 프로세서(620)의 레지스터를 이용하여 재양자화 연산을 처리할 수 있다. 이미 설명한 바와 같이, 불일치에 따른 연산 특성 때문에 컴퓨터 시스템과 하드웨어 아키텍처는 연산 결과 저장을 위한 비트의 수를 네트워크에서 정의한 양자화 비트의 수보다 더 많이 할당하게 되며, 이를 고려하여 양자화된 딥러밍 모델에서는 레이어의 마지막에 재양자화 연산을 진행하여 더 많이 할당된 비트를 다시 기존의 양자화 비트로 돌아오게 만들 수 있다. 이때, 본 실시예에서 컴퓨터 장치(600)는 이러한 재양자화 연산을 온-칩 메모리를 거치지 않고 프로세서(620)의 레지스터에서 진행할 수 있다.
단계(720)에서 컴퓨터 장치(600)는 레지스터에서 상기 재양자화 연산에 따라 양자화된 데이터(양자화된 출력 데이터)를 컴퓨터 장치(600)의 기본 워드 크기에 맞춰 패킹할 수 있다. 이때, 컴퓨터 장치(600)는 온-칩 메모리를 거치지 않고 레지스터에서 패킹을 진행할 수 있다. 이 경우, 온-칩 메모리는 프로그래머가 캐시의 사용을 명시적으로 제어 가능한 사용자-제어 온-칩 메모리(user-controlled on-chip memory)를 포함할 수 있다. 또한, 컴퓨터 장치(600)는 감소 작업(reduction operation)을 통해 SIMD(Single Instruction Multiple Data) 및 SIMT(Single Instruction Multiple Thread) 환경에서 복수의 데이터를 병렬적으로 처리하여 패킹을 진행할 수 있다. 이 경우, 컴퓨터 장치(600)는 패킹의 대상이 되는 데이터의 수 p에 대해 log2p의 단계로 패킹의 대상이 되는 데이터를 병렬적으로 처리하여 패킹을 진행할 수 있다.
단계(730)에서 컴퓨터 장치(600)는 패킹된 데이터를 온-칩 메모리에 저장할 수 있다. 예를 들어, 컴퓨터 장치(600)는 양자화된 출력 데이터를 패킹한 후에 온-칩 메모리에 저장할 수 있다. 이때 앞서 설명한 바와 같이, 재양자화와 데이터 패킹이 모두 프로세서(620)의 레지스터를 통해 이루어지기 때문에, 온-칩 메모리로의 부하를 큰 폭으로 감소시킬 수 있다.
이상에서 설명된 시스템 또는 장치는 하드웨어 구성요소, 또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 매체는 컴퓨터로 실행 가능한 프로그램을 계속 저장하거나, 실행 또는 다운로드를 위해 임시 저장하는 것일 수도 있다. 또한, 매체는 단일 또는 수개 하드웨어가 결합된 형태의 다양한 기록수단 또는 저장수단일 수 있는데, 어떤 컴퓨터 시스템에 직접 접속되는 매체에 한정되지 않고, 네트워크 상에 분산 존재하는 것일 수도 있다. 매체의 예시로는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical medium), 및 ROM, RAM, 플래시 메모리 등을 포함하여 프로그램 명령어가 저장되도록 구성된 것이 있을 수 있다. 또한, 다른 매체의 예시로, 애플리케이션을 유통하는 앱 스토어나 기타 다양한 소프트웨어를 공급 내지 유통하는 사이트, 서버 등에서 관리하는 기록매체 내지 저장매체도 들 수 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.

Claims (10)

  1. 적어도 하나의 프로세서 및 온-칩 메모리(on-chip memory)를 포함하는 컴퓨터 장치에 의해 수행되는 데이터 저장 방법에 있어서,
    상기 적어도 하나의 프로세서에 의해, 양자화된 모델을 이용한 딥러닝 연산의 처리 이후의 상기 양자화된 모델의 출력 데이터에 대해 상기 딥러닝 연산에 따른 비트 수의 불일치를 고려하여 상기 출력 데이터의 비트 수를 양자화 비트 수로 조절하도록, 상기 출력 데이터에 대한 재양자화 연산을 처리하는 단계; 및
    상기 적어도 하나의 프로세서에 의해, 상기 재양자화 연산에 따라 양자화된 출력 데이터를 패킹하는 단계
    를 포함하되,
    상기 재양자화 연산 및 상기 패킹은 상기 적어도 하나의 프로세서의 레지스터에서 수행되고, 상기 패킹된 데이터는 상기 적어도 하나의 프로세서의 온-칩 메모리에 저장되는 것을 특징으로 하는 데이터 저장 방법.
  2. 제1항에 있어서,
    상기 온-칩 메모리는 프로그래머가 캐시의 사용을 명시적으로 제어 가능한 사용자-제어 온-칩 메모리(user-controlled on-chip memory)를 포함하는 것을 특징으로 하는 데이터 저장 방법.
  3. 제1항에 있어서,
    상기 양자화된 출력 데이터의 패킹은,
    감소 작업(reduction operation)을 통해 SIMD(Single Instruction Multiple Data) 및 SIMT(Single Instruction Multiple Thread) 환경에서 복수의 데이터를 병렬적으로 처리하여 진행되는 것을 특징으로 하는 데이터 저장 방법.
  4. 제1항에 있어서,
    상기 양자화된 출력 데이터의 패킹은,
    상기 패킹의 대상이 되는 데이터의 수 p에 대해 log2p의 단계로 상기 패킹의 대상이 되는 데이터를 병렬적으로 처리하여 진행되는 것을 특징으로 하는 데이터 저장 방법.
  5. 컴퓨터 장치와 결합되어 제1항 내지 제4항 중 어느 한 항의 방법을 컴퓨터 장치에 실행시키기 위해 컴퓨터 판독 가능한 기록매체에 저장된 컴퓨터 프로그램.
  6. 제1항 내지 제4항 중 어느 한 항의 방법을 컴퓨터 장치에 실행시키기 위한 프로그램이 기록되어 있는 컴퓨터 판독 가능한 기록매체.
  7. 컴퓨터 장치에서 판독 가능한 명령을 실행하도록 구현되는 적어도 하나의 프로세서; 및
    온-칩 메모리(on-chip memory)
    를 포함하고,
    상기 적어도 하나의 프로세서에 의해,
    양자화된 모델을 이용한 딥러닝 연산의 처리 이후의 출력 데이터에 대해 상기 딥러닝 연산에 따른 비트 수의 불일치를 고려하여 상기 출력 데이터의 비트 수를 양자화 비트 수로 조절하도록, 상기 출력 데이터에 대한 재양자화 연산을 처리하고,
    상기 재양자화 연산에 따라 양자화된 출력 데이터를 패킹하고,
    상기 재양자화 연산 및 상기 패킹은 상기 적어도 하나의 프로세서의 레지스터에서 수행되고, 상기 패킹된 데이터는 상기 적어도 하나의 프로세서의 온-칩 메모리에 저장되는 것
    을 특징으로 하는 컴퓨터 장치.
  8. 제7항에 있어서,
    상기 온-칩 메모리는 프로그래머가 캐시의 사용을 명시적으로 제어 가능한 사용자-제어 온-칩 메모리(user-controlled on-chip memory)를 포함하는 것을 특징으로 하는 컴퓨터 장치.
  9. 제7항에 있어서,
    상기 양자화된 출력 데이터의 패킹은,
    감소 작업(reduction operation)을 통해 SIMD(Single Instruction Multiple Data) 및 SIMT(Single Instruction Multiple Thread) 환경에서 복수의 데이터를 병렬적으로 처리하여 진행되는 것
    을 특징으로 하는 컴퓨터 장치.
  10. 제7항에 있어서,
    상기 양자화된 출력 데이터의 패킹은,
    상기 패킹의 대상이 되는 데이터의 수 p에 대해 log2p의 단계로 상기 패킹의 대상이 되는 데이터를 병렬적으로 처리하여 진행되는 것
    을 특징으로 하는 컴퓨터 장치.
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