KR102478697B1 - 주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기 - Google Patents

주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기 Download PDF

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Abstract

본 발명은 주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기를 개시한다. 본 발명에 따르면, 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기; 상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및 상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되, 디더링에 의한 주파수 오프셋을 보상하기 위해 상기 위상누적기는 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감하는 주파수 오프셋 보상 회로를 포함하는 직접 디지털 주파수 합성기가 제공된다.

Description

주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기{Direct digital frequency synthesizer capable of compensating frequency offset and minimizing spectral leakage}
본 발명은 주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기에 관한 것이다.
비선형 디지털 아날로그 변환기 (Digital to Analog Converter) 기반 직접 디지털 주파수 합성기 (Direct Digital Frequency Synthesizer)는 위상누적기, 디지털 디코더, 비선형 DAC로 이루어져 있다.
이때 출력 주파수를 세밀하게 조절하기 위해서는 위상누적기의 입력인 주파수 제어 워드 (FCW)의 비트수가 많아야 하는데 디지털 디코더는 입력 비트수에 따라 복잡도와 전력소모가 기하급수적으로 증가한다.
따라서 위상누적기의 출력을 절단(truncation)해서 사용하지만 이로 인한 오차가 주기적으로 출력되기 때문에 추가적인 스퍼(spur)가 발생해 직접 디지털 주파수 합성기 성능을 제한할 수 있다.
이를 해결하기 위해 랜덤한 특성을 갖는 의사난수 이진시퀀스 (Pseudo-Random Binary Sequence: PRBS)를 위상누적기의 입력에 더해주는 디더링 (dithering)을 하면 주기적인 성분이 제거되고 직접 디지털 주파수 합성기에서 가장 중요한 성능 중 하나인 SFDR (spurious free dynamic range)을 향상시킬 수 있다.
위상누적기의 입력인 주파수 제어 워드는 직접 디지털 주파수 합성기의 출력 주파수를 결정하는 역할을 한다. 그런데 디더링을 위해 의사난수 이진시퀀스를 주파수 제어 워드에 더해주면 원하는 주파수에 오프셋 (offset)이 발생하는 문제점이 있다.
또한 의사난수 이진시퀀스가 더해지기 때문에 출력에 주파수 누설 현상이 발생하고 SNDR (signal-to-noise and distortion ratio)을 저해시킨다. 이 현상은 의사난수 이진시퀀스가 더해지는 비트의 위치와 의사난수 이진시퀀스의 길이에 매우 큰 영향을 받는다. 하지만 기존 연구에서는 스퍼의 해결만을 위해 의사난수 이진시퀀스가 더해졌기 때문에 주파수 오프셋과 SNDR 성능이 고려되지 않아 고성능의 직접 디지털 주파수 합성기를 설계하는데 한계가 있다.
미국등록특허공보 제4,806,881호
상기한 종래기술의 문제점을 해결하기 위해, 본 발명은 디더링에 의한 주파수 오프셋을 보상하고, 주파수 누설을 최소화할 수 있는 직접 디지털 주파수 합성기를 제안하고자 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기; 상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및 상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되, 디더링에 의한 주파수 오프셋을 보상하기 위해 상기 위상누적기는 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감하는 주파수 오프셋 보상 회로를 포함하는 직접 디지털 주파수 합성기가 제공된다.
상기 주파수 오프셋 보상 회로는 새로운 주파수 제어 워드가 입력될 때에만 동작할 수 있다.
상기 위상누적기는 상기 의사난수 이진시퀀스가 더해지는 경우 발생하는 오차가 상기 직접 디지털 주파수 합성기의 최소 주파수 조절 단위 이하가 되도록 하기 위해 아래의 수학식을 만족하도록 설정될 수 있다.
[수학식]
Figure 112021000958021-pat00001
여기서,
Figure 112021000958021-pat00002
는 직접 디지털 주파수 합성기의 동작 주파수, L은 의사난수 이진시퀀스의 길이, N은 위상누적기의 입력 비트수, A는 의사난수 이진시퀀스가 더해지는 비트의 위치임
본 발명의 다른 측면에 따르면, 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기; 상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및 상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되, 상기 위상누적기는 상기 주파수 제어 워드의 A 비트에 의사난수 이진시퀀스를 더하는 디더링 회로를 포함하는 직접 디지털 주파수 합성기가 제공된다.
본 발명에 따르면, 위상누적기에 주파수 오프셋 보상 회로를 제공하여 디더링에 의해 발생하는 주파수 오프셋을 보상할 수 있고, 의사난수 이진시퀀스 삽입 비트(A)를 결정하고, 의사난수 이진시퀀스의 길이를 결정하여 주파수 누설을 최소화할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 블록 다이어그램을 도시한 도면이다.
도 2는 본 실시예에 따른 주파수 오프셋 보상 회로 및 디더링 회로가 적용된 위상누적기의 블록 다이어그램을 도시한 도면이다.
도 3은 길이가 7인 의사난수 이진시퀀스를 나타낸 도면이다.
도 4는 의사난수 이진시퀀스를 삽입할 위치와 길이를 설정하는 방법을 설명하기 위한 도면이다.
도 5는 디더링이 있는 경우와 없는 경우의 주파수 스펙트럼 차이를 나타낸 것이다.
도 6은 L이 17 인 5 개의 후보에 대한 SNDR 결과를 도시한 도면이다.
도 7은 본 실시예에 따른 직접 디지털 주파수 합성기와 다른 장치를 비교한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 블록 다이어그램을 도시한 도면이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 직접 디지털 주파수 합성기는 위상누적기(PACC, 100), 디지털 디코더(102) 및 비선형 디지털 아날로그 변환기(NL weighted DAC, 104)를 포함할 수 있다.
위상누적기(100)는 주파수 제어 단어 (FCW)라고 하는 디지털 입력을 누적하여 위상 정보를 생성한다. 위상누적기(100)는 주파수 제어 단어에 따라 원하는 주파수 출력을 생성하는데, 주파수 제어 단어가 클수록 위상이 더 빨리 누적되고 출력 주파수가 높아진다.
디지털 디코더(102)는 위상누적기(100)에서 출력하는 위상 정보를 사인파의 진폭으로 변환하고, 비선형 DAC(104)는 디지털 디코더(102)에서 변환한 디지털 신호를 아날로그 신호로 변환하여 출력한다.
도 1에 도시된 바와 같이, 디지털 디코더(102)는 제1 및 제2 컴플리멘터(110,112), 코스 써모(Coarse themo, 114), 파인 써모(Fine thermo, 116), 플립플롭(118), 하프 로직(120) 및 오프 로직(122)을 포함할 수 있다.
본 실시예에 따른 직접 디지털 주파수 합성기에서는 정현파 전체를 로직으로 구현하는 대신 1/4만 디코딩하고 대칭시켜서 사용하는 quarter sine-wave technique(QST)를 사용한다. 이때 각 사분면의 정보를 MSB 상위 2bit으로 입력받아 제1 및 제2 컴플리멘터(110, 112)를 사용해 sine-wave를 미러링시킨다.
그런데 QST에서는 MSB shift를 위해 MSB shift DAC를 사용하는데 여기서 오프셋이 발생하면 SFDR 성능을 크게 저하시킨다. 따라서 영향이 큰 MSB part에는 QST 대신 Half sine-wave technique (HST)를 사용한다. 이때 하프 로직(120)을 통해 절반의 sine-wave를 합성하게 된다.
코스 써모(114) 및 파인 써모(116)는 DAC의 단조성을 보장해주기 위해 이진 데이터를 써모미터 데이터로 변환시켜주는데 사용된다.
오프 로직(122)은 비선형 기반 직접 디지털 주파수 합성기에서 미리 계산된 sine wave의 amplitude 정보를 변환하는데 사용된다.
주파수 제어 워드(FCW)의 A 비트에 의사난수 이진시퀀스(PRBS)를 삽입하면 출력 주파수의 오프셋 foffset은 다음과 같이 표현할 수 있다.
Figure 112021000958021-pat00003
여기서 E(PRBS)는 의사난수 이진시퀀스의 평균, Fclk는 직접 디지털 주파수 합성기의 동작 주파수이다. 수학식 1에 따르면 foffset은 E(PRBS)가 거의 0.5이기 때문에
Figure 112021000958021-pat00004
로 계산할 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 도 1의 위상누적기(100)에 주파수 오프셋 보상 회로가 포함된다.
도 2는 본 실시예에 따른 주파수 오프셋 보상 회로 및 디더링 회로가 적용된 위상누적기의 블록 다이어그램을 도시한 도면이다.
도 2를 참조하면, 본 실시예에 따른 주파수 오프셋 보상 회로(200)는 의사난수 이진시퀀스의 평균이 거의 0.5라는 사실에 착안하여 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감한다.
주파수 오프셋 보상 회로(200)는 2개의 A 비트 가산기를 통해 E(PRBS)와 동일한 가중치를
Figure 112021000958021-pat00005
를 빼서 foffset을 보상한다. 여기서 각 가산기는 의사난수 이진시퀀스를 주파수 제어 워드의 A 비트에 삽입하고 A+1 비트에서 1을 차감한다.
이로 인해 디더링 효과는 유지되면서 주파수 제어 워드로 입력한 주파수가 정확하게 출력된다.
도 2는 주파수 오프셋 보상 회로(200)가 18 비트로 설계된 경우를 도시한 도면이고, 첫 번째 1이 삽입된 비트 아래에서만 동작한다. 예를 들어 도 2에서 IN <18>이 1이면 1 비트 가산기만 동작한다.
이처럼 본 실시예에 따른 주파수 오프셋 보상 회로(200)는 새로운 주파수 제어 워드가 입력될 때에만 동작하기 때문에 추가적인 전력소모 없이 동작할 수 있는 장점이 있다.
앞서, 의사난수 이진시쿼스의 평균이 0.5라 하였지만 실제로는 홀수의 길이를 갖기 때문에 정확히 0.5가 될 수 없다
예를 들어, 도 3에 도시된 바와 같이, 27-1의 의사난수 이진시퀀스를 사용한다면 64개의 "1"과 63개의 "0"이 반복되기 때문에 실제 평균은 0.504이다. 따라서, 주파수 오프셋 보상 회로(200)를 적용하여 0.5의 오프셋을 해결하더라도 0.04라는 오차가 발생하기 때문에 의사난수 이진시퀀스의 길이 또한 신중하게 결정되어야 한다.
여기서, 의사난수 이진시퀀스의 오류는 PRBSerror로 정의되며 다음과 같이 표현할 수 있다.
Figure 112021000958021-pat00006
여기서, L은 의사난수 이진시퀀스의 길이이다.
의사난수 이진시퀀스 오류로 인한 주파수 오프셋은 주파수 분해능(최소 주파수 조절 단위)보다 작아야하므로 주파수 튜닝 분해능 (Fout / FCW)은 다음과 같이 표현된다.
즉, 직접 디지털 주파수 합성기의 동작 주파수를
Figure 112021000958021-pat00007
, 의사난수 이진시퀀스의 길이를 L, 위상누적기의 입력 비트수를 N, 의사난수 이진시퀀스가 더해지는 비트의 위치를 A라고 하면, 직접 디지털 주파수 합성기의 최소 주파수 조절 단위 이하로 오차를 줄이기 위해서는 아래의 수학식을 만족시켜야 한다.
Figure 112021000958021-pat00008
Figure 112021000958021-pat00009
상기한 수학식을 참조하면 주파수 제어 워드 N = 32 비트이고 A = 16 비트 인 경우 L은 16 이상이어야 한다.
도 4는 의사난수 이진시퀀스를 삽입할 위치와 길이를 설정하는 방법을 설명하기 위한 도면이다.
도 4에서는 L과 A가 다른 SFDR 성능을 비교하기 위해 10 비트 절단 출력 위상누적기의 출력을 도시한다.
도 4에서 점선은 절단되지 않은(non-truncated) 위상누적기, 비 이상적으로 작동하는 디지털 디코더 및 디지털 아날로그 변환기를 기반으로 하는 기준 성능을 나타낸다.
나머지는 10 비트 절단 출력 위상누적기 (P = 10)로 설정되며 위상누적기에만 집중하도록 디지털 디코더 및 디지털 아날로그 변환기는 이상적으로 동작하는 것으로 가정한 것이다. 여기서 기준 성능은 의사난수 이진시퀀스 조건에 관계없이 67.3dBc의 고정 SFDR을 의미한다.
즉, 위상누적기가 직접 디지털 주파수 합성기 성능을 제한하지 않도록 절단된 위상누적기의 SFDR은 67.3dBc보다 높아야 한다. 절단된 위상누적기의 SFDR이 67.3dBc보다 높으면 SFDR의 높이는 무의미해진다. 또한 도 4는 의사난수 이진시퀀스 길이가 217-1을 초과 할 때 성능 차이가 없음을 보여준다.
도 4에 도시된 바와 같이, 저전력 직접 디지털 주파수 합성기의 SFDR 성능을 만족하는 5 개의 후보 (검은 색 점선 원)가 있다. 이전에 보고된 디더링 방법을 사용하는 경우 SFDR 성능만 고려하여 5 가지 중 하나를 선택할 수 있다. 그러나 선택된 후보에 따라 주파수 스펙트럼 누출로 인해 결과 SNDR이 달라질 수 있다.
보다 구체적으로, 의사난수 이진시퀀스를 주파수 제어 워드에 추가해도 전체 평균 주파수는 변경되지 않지만 순간 위상은 지터가 있는 것처럼 변경될 수 있다.
도 5는 디더링이 있는 경우와 없는 경우의 주파수 스펙트럼 차이를 나타낸 것이다.
도 6은 L이 17 인 5 개의 후보에 대한 SNDR 결과를 도시한 도면이다.
도 6에서 A가 높을수록 디더링 효과가 더 좋고 주파수 누설이 더 심해진다.
도 6을 참조하면 A = 16 일 때 SNDR이 최고가 된다. 따라서 16 번째 주파수 제어 워드 입력 (A = 16)에 대한 의사난수 이진시퀀스는 그 길이가 217-1 (L = 17)이 되도록 선택된다.
이러한 조건은 i) 직접 디지털 주파수 합성기의 SFDR 성능이 위상누적기의 절단(truncation)에 의해 결정되지 않을만큼 스퍼가 디더링 되고, ii) 주파수 오프셋이 주파수 튜닝 해상도보다 작아지고, iii) SNDR 저하가 최소화되는 것을 보장한다.
즉, 본 실시예에 따르면, 디더링으로 인한 스퍼 저감 효과를 유지하면서 주파수 누설을 최소화하기 위해 아래와 같은 조건 갖는 설계 방법을 제안하며, 여기서, 1)에서 3)으로 갈수록 우선순위가 높다.
1) 직접 디지털 주파수 합성기의 SFDR 성능이 위상누적기의 절단(truncation)에 의해 결정되지 않을만큼 스퍼가 디더링이 되어야 한다.
2) 주파수 누설을 최소화하기 위해 가장 낮은 위치에서 의사난수 이진시퀀스를 주파수 제어 워드에 더해주어야 한다.
3) 전력소모와 회로의 복잡도를 줄이기 위해 의사난수 이진시퀀스의 길이는 최소한으로 사용한다.
도 7은 본 실시예에 따른 직접 디지털 주파수 합성기와 다른 장치를 비교한 도면이다.
도 7에서, ①은 본 실시예에 따른 회로와 설계방법을 도입한 DDS, ②는 Dithering을 사용하지 않은 10-bit으로 truncation이 된 DDS, 그리고 ③은 truncation spur를 완화하기 위해 11-bit으로 truncation이 된 DDS를 비교 시뮬레이션이다. 제안된 주파수 오프셋 보상 회로는 기존 ② 회로 대비 1.2%인 0.7mW 밖에 더 사용하지 않았다. 반면 ③ 회로는 더 큰 3.8mW의 추가 전력을 소모하면서도 제안된 설계방법보다 2.2dB 낮은 성능을 보였다. 결과적으로 SFDR, 전력소모, 동작 주파수 성능을 고려한 Firgure of Merit (FoM)지표에서 제안된 설계 방법과 회로가 가장 우수한 성능을 보였다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기;
    상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및
    상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되,
    디더링에 의한 주파수 오프셋을 보상하기 위해 상기 위상누적기는 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감하는 주파수 오프셋 보상 회로를 포함하되,
    상기 주파수 오프셋 보상 회로는 새로운 주파수 제어 워드가 입력될 때에만 동작하는 직접 디지털 주파수 합성기.
  2. 삭제
  3. 제1항에 있어서,
    상기 위상누적기는 상기 의사난수 이진시퀀스가 더해지는 경우 발생하는 오차가 상기 직접 디지털 주파수 합성기의 최소 주파수 조절 단위 이하가 되도록 하기 위해 아래의 수학식을 만족하도록 설정되는 직접 디지털 주파수 합성기.
    [수학식]
    Figure 112021000958021-pat00010

    여기서,
    Figure 112021000958021-pat00011
    는 직접 디지털 주파수 합성기의 동작 주파수, L은 의사난수 이진시퀀스의 길이, N은 위상누적기의 입력 비트수, A는 의사난수 이진시퀀스가 더해지는 비트의 위치임
  4. 주파수 제어 워드를 누적하여 위상 정보를 생성하는 위상누적기;
    상기 위상누적기가 출력하는 위상 정보를 사인파의 진폭으로 변환하는 디지털 디코더; 및
    상기 디지털 디코더가 변환한 진폭을 아날로그 신호로 변환하여 출력하는 비선형 디지털 아날로그 변환기를 포함하되,
    상기 위상누적기는 상기 주파수 제어 워드의 A 비트에 의사난수 이진시퀀스를 더하는 디더링 회로를 포함하고,
    디더링에 의한 주파수 오프셋을 보상하기 위해 상기 위상누적기는 상기 의사난수 이진시퀀스가 더해지는 비트의 1/2 비중을 갖는 한 단계 하위 비트에서 1을 차감하는 주파수 오프셋 보상 회로를 포함하고, 상기 주파수 오프셋 보상 회로는 새로운 주파수 제어 워드가 입력될 때에만 동작하는 직접 디지털 주파수 합성기.
KR1020210000856A 2021-01-05 2021-01-05 주파수 오프셋 보상 및 주파수 누설 최소화가 가능한 직접 디지털 주파수 합성기 KR102478697B1 (ko)

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