KR102476494B1 - 주파수 필터 회로 - Google Patents
주파수 필터 회로 Download PDFInfo
- Publication number
- KR102476494B1 KR102476494B1 KR1020200107277A KR20200107277A KR102476494B1 KR 102476494 B1 KR102476494 B1 KR 102476494B1 KR 1020200107277 A KR1020200107277 A KR 1020200107277A KR 20200107277 A KR20200107277 A KR 20200107277A KR 102476494 B1 KR102476494 B1 KR 102476494B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- inductor
- capacitor
- frequency filter
- resistor
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/46—Networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/20—Frequency-selective devices, e.g. filters
Landscapes
- Filters And Equalizers (AREA)
- Inverter Devices (AREA)
Abstract
주파수 필터 회로가 개시된다. 상기 주파수 필터 회로는 제1 인덕터 및 상기 제1 인덕터와 병렬 연결된 제1 저항을 포함하는 제1 부분 회로, 상기 제1 부분 회로와 병렬 연결된 제1 인버터, 상기 제1 인버터에 직렬 연결된 제3 부분 회로를 포함하되, 상기 제3 부분 회로는 제3 인덕터 및 상기 제1 인버터 및 상기 제3 인덕터 사이의 분기 라인에 형성된 제3 저항을 포함할 수 있다.
Description
본 발명은 주파수 필터 회로에 관한 것이다.
주파수 필터 회로(여파기, wave filter 또는 frequency filter)란, 전기적 신호를 처리함에 있어서 신호의 주파수에 따라서 특정한 주파수 대역의 신호는 통과시키고 그 외의 대역의 신호는 저지하여 통과시키지 않거나 또는 부분적으로만 통과시킬 수 있도록 소정의 회로 소자를 이용하여 구현된 필터 회로이다. 주파수 필터 회로는 전기적 신호의 처리가 필요한 다양한 전자 장치, 기계 장치 등에서 이용되며, 무선 통신 시스템, 관제 시스템이나 레이더 시스템 등과 같은 통신 장치나 시스템에서도 이용될 수 있다. 이들 통신 장치나 시스템은 임의의 주파수의 신호를 수신하면, 프로세서나 통신 모듈 등에 마련되거나 별도로 내장된 주파수 필터 회로를 이용하여 특정 대역 이외의 주파수를 걸러내 일정 대역의 주파수를 획득하고, 획득한 일정 대역 주파수를 기반으로 통신 등과 같이 예정된 동작을 수행한다.
통신 장치 등에서 이용되는 주파수 필터로는, 저주파수의 신호만을 통과시키는 저역 통과 필터(LPF: low pass filter), 특정 대역 주파수의 신호를 통과시키는 대역 통과 필터(band pass filter), 특정 대역 주파수의 신호를 차단하는 대역 저지 필터(BSF: band-stop filter) 및 고주파수의 신호만을 통과시키는 고역 통과 필터(HPF: high pass filter) 등이 존재한다. 이들 주파수 필터, 일례로 라디오 주파수(RF: Radio Frequency) 신호나 초고주파(microwave) 신호에 대한 필터 등은, 신호를 통과시키는 통과 대역과 신호의 통과를 저지하는 저지 대역을 갖는다.
종래의 주파수 필터 설계 방법에 따르면, 주파수 필터 회로는 보통 통과 대역에서는 임피던스 정합(impedance matching) 성능이 우수하고, 저지 대역에서의 임피던스 정합은 차단하도록 설계되었다. 그러나, 이와 같이 필터 회로를 설계한 경우, 저지 대역에서의 입력 신호가 반사되는 문제가 발생한다. 신호의 반사는, 회로, 회로가 설치된 장치, 시스템 등에 악영향을 미치기 쉽기 때문에, 신호의 반사를 방지하기 위해 회로에 아이솔레이터(isolator)를 추가적으로 부가하였다. 그러나, 아이솔레이터를 부가하면, 장치나 시스템의 부피가 전반적으로 증가하는 문제점이 있었다. 또한, 설사 아이솔레이터를 사용하지 않도록 무반사형 필터 회로를 설계한다고 하더라도, 신호가 입력되는 포트(port)에 따라 전기적 응답 특성이 달라지거나 구현 가능한 응답 특성이 제한적이라는 문제점도 존재하였다.
Tae-Hak Lee, Boyoung Lee, and Juseop Lee, "First-order reflectionless lumped-element lowpass filter (LPF) and bandpass filter (BPF) design", in IEEE MTT-S Int. Microw. Symp. Dig, (San Francisco, CA, USA), May. 2016.
M. Khalaj-Amirhosseini and M. Taskhiri, "Twofold reflectionless filters of inverse-Chebyshev response with arbitrary attenuation", in IEEE Trans. Microw, Theory Techn, vol. 65, pp. 4616-4620, Nov. 2017.
M. A. Morgan, Reflectionless filters, Norwood, MA, USA: Artech House Publishers, 2017.
M. A. Morgan, W. M. Groves, and T. Boyd, "Reflectionless filter topologies supporting arbitrary low-pass ladder prototypes", IEEE Trans. Circuit. Theory Systems., vol. 66, pp. 594-604, Feb. 2019.
Wenzel. R, "Exact design of TEM microwave networks using quarter-wave lines", IEEE Trans. Microw. Theory Techn, pp. 94-111, Jan, 1964.
본 발명은 다양한 응답 특성을 갖는 일반화된 범용의 무반사형 주파수 필터 회로를 제공하는 것을 해결하고자 하는 과제로 한다.
본 발명의 일 실시예에 따른 주파수 필터 회로는, 제1 인덕터 및 상기 제1 인덕터와 병렬 연결된 제1 저항을 포함하는 제1 부분 회로, 상기 제1 부분 회로와 병렬 연결된 제1 인버터, 상기 제1 인버터에 직렬 연결된 제3 부분 회로를 포함하되, 상기 제3 부분 회로는 제3 인덕터 및 상기 제1 인버터 및 상기 제3 인덕터 사이의 분기 라인에 형성된 제3 저항을 포함할 수 있다.
본 발명의 다른 실시예에 따른 주파수 필터 회로는, 제1 인덕터, 상기 제1 인덕터와 병렬 연결된 제1 커패시터 및 상기 제1 커패시터와 직렬 연결된 제1 저항을 포함하는 제1 부분 회로, 상기 제1 부분 회로에 병렬 연결된 제3 커패시터, 상기 제3 커패시터에 직렬 연결된 제1 인버터, 상기 제1 인버터에 직렬 연결된 다른 제3 커패시터 및 상기 다른 제3 커패시터와 직렬 연결된 제3 저항을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 주파수 필터 회로는, 상호 병렬 연결된 제1 인덕터 및 제1 저항을 포함한 제1 회로 및 상기 제1 회로와 병렬 연결되고, 상호 직렬 연결된 제2 커패시터 및 제2 저항 및 변환기를 포함하는 제2 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 주파수 필터 회로는, 제1 인덕터, 상기 제1 인덕터와 병렬 연결된 제1 커패시터, 상기 제1 커패시터와 직렬 연결된 제2 인덕터, 상기 제1 커패시터와 직렬 연결되고 상기 제2 인덕터와 병렬 연결된 제2 저항, 상기 제2 저항에 직렬 연결된 변환기, 상기 제2 인덕터, 상기 제2 저항 및 상기 변환기와 병렬 연결된 제1 저항 및 상기 제1 저항 및 상기 변환기와 직렬 연결된 제2 커패시터를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 주파수 필터 회로는, 제1 포트 및 제2 포트 사이에 형성된 제1 스터브, 상기 제1 포트 및 상기 제1 스터브 사이에서 연장된 분기 라인에 인접하여 형성된 제2 스터브, 상기 제2 포트 및 상기 제1 스터브 사이에서 연장된 분기 라인에 인접하여 형성된 제3 스터브, 상기 제2 스터브 및 제3 스터브 사이에 형성된 제1 저항, 상기 제1 저항에 병렬로 연결된 제4 스터브 및 상기 제4 스터브에 직렬 연결된 제5 전송선로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 주파수 필터 회로는, 각각 포트와 연결된 두 개의 전송선로 및 상기 두 개의 전송선로를 연결하는 적어도 하나의 전송선로를 포함하는 제1 부분 및 상기 제1 부분의 두 개의 전송선로 각각에 인접하여 배치되는 두 개의 전송선로를 포함하는 제2 부분을 포함하되, 상기 제2 부분은, 상기 제2 부분의 두 개의 전송선로를 연결하는 적어도 하나의 전송선로 및 제2 부분의 적어도 하나의 전송선로에 병렬 연결된 저항을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 주파수 필터 회로는, 상기 제1 부분의 적어도 하나의 전송선로 중 적어도 하나에 인접하여 형성된 다른 전송선로 및 상기 제2 부분의 적어도 하나의 전송선로 중 적어도 하나에 인접하여 형성된 또 다른 전송선로 중 적어도 하나를 더 포함할 수 있다.
상술한 주파수 필터 회로에 의하면, 종래의 필터 회로 및 이를 기반으로 하는 필터 구조들보다 더욱 다양한 응답 특성을 구현하는 무반사형 주파수 필터 회로를 구현할 수 있다.
또한, 쳬비셰프 필터(Chebyshev filter)와 같이 통과 대역에 리플이 존재하는 응답 특성을 갖는 회로의 구현이 가능하며, 타원 필터(Eliptic filter)와 같이 통과 대역과 저지 대역 모두에 리플이 존재하는 응답 특성을 갖는 회로의 구현이 가능하다.
또한, 수치 해석 및 최적화 과정 없이도 분석적 방법을 이용하여 구현하고자 하는 필터의 응답 특성으로부터 소자 값을 도출할 수 있고, 일반적인 비정규화 과정을 이용하여 비정규화된 무반사형 필터를 설계할 수 있다.
또한, 임피던스 스케일링을 이용하여 입출력단의 임피던스가 1이 아닌 무반사형 필터를 설계하거나 또는 주파수 스케일링을 적용하여 차단 주파수가 1이 아닌 무반사형 저역 통과 필터를 설계할 수 있고, 주파수 변환 과정을 이용하여 저주파 대역 이외의 다른 대역 주파수의 신호를 통과시키는 대역 통과 필터나 고역 통과 필터를 설계할 수도 있고, 또한 특정 대역 주파수의 신호 전달을 차단하는 대역 저지 필터를 설계할 수 있다.
또한, 집중 소자(lumped element)뿐만 아니라 전송선로(transmission line) 등과 같은 분산 소자(distributed element)를 기반으로도 필터 구현이 가능해지는 효과를 얻을 수 있다.
또한, 아이솔레이터를 사용하지 않거나 최소로 사용하면서도 저주파수 대역에서의 입력 신호의 반사를 저지 또는 최소화할 수 있는 무반사형 필터 회로를 구현할 수 있게 되므로 필터 회로의 전체적인 부피를 절감하고 복잡도를 개선할 수 있게 되고, 이에 따라 필터 회로 제작에서의 비용 및 설계, 제작 기간을 절감하여 회로 또는 장치의 생산에서의 경제성 향상을 도모할 수 있는 효과도 얻을 수 있다.
도 1은 주파수 필터 회로의 일 실시예에 대한 블록도이다.
도 2는 주파수 필터 회로의 일 실시예를 설명하기 위한 도면이다.
도 3은 주파수 필터 회로의 제1 실시예에 대한 회로도이다.
도 4는 제1 실시예에 따른 주파수 필터 회로의 우수 모드(even mode)를 설명하기 위한 도면이다.
도 5는 우수 모드 회로의 일 실시예를 도시한 회로도이다.
도 6은 일 실시예에 따른 주파수 필터 회로의 기수 모드(odd mode)를 설명하기 위한 도면이다.
도 7은 기수 모드 회로의 일 실시예를 도시한 회로도이다.
도 8은 주파수 필터 회로의 제2 실시예에 대한 회로도이다.
도 9는 주파수 필터 회로의 제3 실시예에 대한 회로도이다.
도 10은 주파수 필터 회로의 제4 실시예에 대한 회로도이다.
도 11은 주파수 필터 회로의 제5 실시예에 대한 회로도이다.
도 12는 주파수 필터 회로의 제6 실시예에 대한 회로도이다.
도 13은 적어도 둘의 이미턴스 인버터를 가진 제2 회로와 등가인 회로를 설명하기 위한 도면이다.
도 14는 주파수 필터 회로의 제7 실시예로 제1 실시예와 등가인 필터 회로에 대한 회로도이다
도 15는 주파수 필터 회로의 제8 실시예로 제2 실시예와 등가인 필터 회로에 대한 회로도이다.
도 16은 주파수 필터 회로의 제9 실시예로 제3 실시예와 등가인 필터 회로에 대한 회로도이다.
도 17은 주파수 필터 회로의 제10 실시예로 제4 실시예와 등가인 필터 회로에 대한 회로도이다.
도 18은 주파수 필터 회로의 제11 실시예로 제5 실시예 또는 제6 실시예와 등가인 필터 회로에 대한 회로도이다.
도 19는 주파수 필터 회로의 제12 실시예로 3차 버터워스 저역 통과 필터(Butterworth Low Pass Filter)의 일례에 대한 회로도이다.
도 20은 3차 버터워스 저역 통과 필터의 주파수 응답 특성을 도시한 그래프 도면이다.
도 21은 주파수 필터 회로의 제13 실시예로 역 체비셰프(inverse Chebyshev) 저역 통과 필터의 일례를 도시한 회로도이다.
도 22는 역 체비셰프 저역 통과 필터의 주파수 응답 특성을 도시한 그래프 도면이다.
도 23은 주파수 필터 회로의 제14 실시예로 역 체비셰프 대역 통과 필터의 일례를 도시한 회로도이다.
도 24는 역 체비셰프 대역 통과 필터의 주파수 응답 특성에 관한 그래프 도면이다.
도 25는 집중 소자를 이용하는 주파수 필터 회로의 제15 실시예를 도시한 회로도이다.
도 26은 분산 소자를 이용하여 구현한 제16 실시예의 주파수 필터 회로에 대한 회로도이다.
도 27은 분산 소자를 이용하여 구현한 제17 실시예의 주파수 필터 회로에 대한 회로도이다.
도 28은 제17 실시예의 주파수 필터 회로의 응답 특성에 따른 측정 결과를 도시한 그래프 도면이다.
도 2는 주파수 필터 회로의 일 실시예를 설명하기 위한 도면이다.
도 3은 주파수 필터 회로의 제1 실시예에 대한 회로도이다.
도 4는 제1 실시예에 따른 주파수 필터 회로의 우수 모드(even mode)를 설명하기 위한 도면이다.
도 5는 우수 모드 회로의 일 실시예를 도시한 회로도이다.
도 6은 일 실시예에 따른 주파수 필터 회로의 기수 모드(odd mode)를 설명하기 위한 도면이다.
도 7은 기수 모드 회로의 일 실시예를 도시한 회로도이다.
도 8은 주파수 필터 회로의 제2 실시예에 대한 회로도이다.
도 9는 주파수 필터 회로의 제3 실시예에 대한 회로도이다.
도 10은 주파수 필터 회로의 제4 실시예에 대한 회로도이다.
도 11은 주파수 필터 회로의 제5 실시예에 대한 회로도이다.
도 12는 주파수 필터 회로의 제6 실시예에 대한 회로도이다.
도 13은 적어도 둘의 이미턴스 인버터를 가진 제2 회로와 등가인 회로를 설명하기 위한 도면이다.
도 14는 주파수 필터 회로의 제7 실시예로 제1 실시예와 등가인 필터 회로에 대한 회로도이다
도 15는 주파수 필터 회로의 제8 실시예로 제2 실시예와 등가인 필터 회로에 대한 회로도이다.
도 16은 주파수 필터 회로의 제9 실시예로 제3 실시예와 등가인 필터 회로에 대한 회로도이다.
도 17은 주파수 필터 회로의 제10 실시예로 제4 실시예와 등가인 필터 회로에 대한 회로도이다.
도 18은 주파수 필터 회로의 제11 실시예로 제5 실시예 또는 제6 실시예와 등가인 필터 회로에 대한 회로도이다.
도 19는 주파수 필터 회로의 제12 실시예로 3차 버터워스 저역 통과 필터(Butterworth Low Pass Filter)의 일례에 대한 회로도이다.
도 20은 3차 버터워스 저역 통과 필터의 주파수 응답 특성을 도시한 그래프 도면이다.
도 21은 주파수 필터 회로의 제13 실시예로 역 체비셰프(inverse Chebyshev) 저역 통과 필터의 일례를 도시한 회로도이다.
도 22는 역 체비셰프 저역 통과 필터의 주파수 응답 특성을 도시한 그래프 도면이다.
도 23은 주파수 필터 회로의 제14 실시예로 역 체비셰프 대역 통과 필터의 일례를 도시한 회로도이다.
도 24는 역 체비셰프 대역 통과 필터의 주파수 응답 특성에 관한 그래프 도면이다.
도 25는 집중 소자를 이용하는 주파수 필터 회로의 제15 실시예를 도시한 회로도이다.
도 26은 분산 소자를 이용하여 구현한 제16 실시예의 주파수 필터 회로에 대한 회로도이다.
도 27은 분산 소자를 이용하여 구현한 제17 실시예의 주파수 필터 회로에 대한 회로도이다.
도 28은 제17 실시예의 주파수 필터 회로의 응답 특성에 따른 측정 결과를 도시한 그래프 도면이다.
이하 명세서 전체에서 동일 참조 부호는 특별한 사정이 없는 한 동일 구성요소를 지칭한다. 명세서 전체에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 어떤 부분과 다른 부분에 따라서 물리적 연결을 의미할 수도 있고, 또는 전기적으로 연결된 것을 의미할 수도 있다.
어떤 부분이 다른 부분을 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 부분 이외의 또 다른 부분을 제외하는 것이 아니며, 설계자의 선택에 따라서 또 다른 부분을 더 포함할 수 있음을 의미한다.
제 1 또는 제 2 등의 용어는 하나의 부분을 다른 부분으로부터 구별하기 위해 사용되는 것으로, 특별한 기재가 없는 이상 이들이 순차적인 표현을 의미하는 것은 아니다.
또한, 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함할 수 있다.
이하, 도 1 내지 도 28을 참조하여 주파수 필터 회로의 여러 실시예에 대해서 설명하도록 한다.
도 1은 주파수 필터 회로의 일 실시예에 대한 블록도이다.
도 1에 도시된 바에 의하면, 주파수 필터 회로(10)는 일 실시예에 있어서, 제1 회로(100) 및 제2 회로(200)를 포함하되, 제1 회로(100) 및 제2 회로(200)는 각각 적어도 두 개의 포트(1, 2, 이하 각각 제1 포트 및 제2 포트로 지칭함)와 연결되어 있을 수 있다. 제1 회로(100)는 두 개의 포트(1, 2)와 순차적으로 직렬로 배열되고 및/또는 제2 회로(100)도 두 개의 포트(1, 2)와 순차적으로 직렬로 배열될 수 있다. 제1 회로(100) 및 제2 회로(200)는 상호 병렬로 배치된 것일 수 있다.
적어도 두 개의 포트(1, 2)는 각각 동일 또는 상이한 외부의 장치와 연결된 것일 수 있다. 실시예에 따라서 두 개의 포트(1, 2)는 양자 모두 외부로부터 전기적 신호를 수신하고, 회로(10) 내에서 전달 및 변조된 신호를 외부로 출력하도록 마련된 것일 수도 있고, 또는 두 개의 포트(1, 2) 중 어느 하나, 일례로 제1 포트(1)는 전기적 신호를 수신하고, 다른 하나, 일례로 제2 포트(2)는 회로(10) 내에서 전달 및 변조된 신호를 외부로 출력하도록 마련된 것일 수도 있다. 다시 말해서, 두 개의 포트(1, 2) 양자 모두 입출력 단자로 설계될 수도 있고, 또는 어느 하나는 입력 단자로, 다른 하나는 출력 단자로 설계될 수도 있다.
제1 회로(100) 및 제2 회로(200)는 상호 상이한 회로 구조를 가질 수도 있다. 예를 들어, 제1 회로(100) 및 제2 회로(200) 중 어느 하나는, 다른 하나가 포함하지 않는 회로 소자(일례로 인버터)를 더 포함할 수도 있다. 또한, 제1 회로(100) 및 제2 회로(200)는 동일한 회로 소자를 포함할 수도 있되, 이들 회로 소자는 서로 상이한 방식으로 연결되어 있을 수 있으며, 이에 따라 제1 회로(100) 및 제2 회로(200) 각각은 전체적으로 상이한 회로 구조를 갖도록 설계될 수도 있다. 또한, 제1 회로(100) 및 제2 회로(200) 중 적어도 하나는 접지와 연결되어 있을 수도 있다.
실시예에 따라서, 제1 회로(100) 및 제2 회로(200) 중 적어도 하나는 중심선(p1, p2)을 기준으로 대칭적인 구조를 가질 수도 있다. 중심선(p1, p2)은 제1 회로(100) 또는 제2 회로(200)를 전체적으로 이등분하는 가상의 선을 의미한다. 이때, 중심선(p1, p2)을 기준으로 회로(100, 200)를 이등분한 경우, 이등분한 두 개의 부분 중 어느 하나의 부분은 복수의 포트(1, 2) 중 어느 하나의 포트(1)에 연결되고, 다른 하나의 부분은 다른 하나의 포트(2)에 연결되도록 분할될 수 있다.
이하 각각의 회로(100, 200)의 구체적인 구조를 기반으로 상술한 주파수 필터 회로(10)의 다양한 실시예에 대해 설명한다.
도 2는 주파수 필터 회로의 일 실시예를 설명하기 위한 도면이다.
도 2에 도시된 일 실시예를 참조하면, 주파수 필터 회로(10)의 제1 회로(100)는 적어도 하나의 부분 회로, 일례로 제1 부분 회로(101) 및 제2 부분 회로(102)를 포함할 수 있다. 이 경우, 적어도 하나의 부분 회로(101, 102)는, 상호 대칭적으로 구현된 것일 수 있다. 다시 말해서, 적어도 하나의 부분 회로(101, 102)는 서로 동일한 회로 소자를 포함하되, 각각의 부분 회로(101, 102)의 회로 소자(들)는, 동일하거나 또는 대칭적인 형태로 연결되어 제1 회로(100)가 전체적으로 상호 대칭적이 되도록 할 수 있다. 제1 부분 회로(101)는, 두 개의 포트(1, 2) 중 어느 하나의 포트(1)에 직접 연결되고, 제2 부분 회로(102)는 다른 하나의 포트(2)에 직접 연결되어 있을 수 있다. 도 2에는 제1 회로(100)가 두 개의 부분 회로(101, 102)를 포함하는 일례에 대해 도시되어 있으나, 실시예에 따라서 제1 회로(100)는 셋 이상의 부분 회로를 포함하는 것도 가능하다. 셋 이상의 부분 회로 역시 제1 회로(100)의 전체를 이등분하는 중심선(p1)을 기준으로 대칭형 구조로 구현된 것일 수 있다.
일 실시예에 따르면, 제2 회로(200)는 제1 인버터(201), 제2 인버터(202), 제3 부분 회로(203) 및 제4 부분 회로(204)를 포함할 수 있다. 이 경우, 제1 인버터(201) 및 제3 부분 회로(203)는, 제2 인버터(202) 및 제4 부분 회로(204)와 대칭적인 구조를 갖도록 형성된 것일 수 있으며, 이에 따라 제2 회로(200)는 중심선(p2)을 기준으로 대칭적 형태를 가지게 될 수 있다. 제1 인버터(201)는 제1 회로(100)와 병렬로 연결되고, 어느 하나의 포트(1)와 직렬로 연결되어 마련된다. 제2 인버터(202)는 제1 회로(100)와는 병렬로 연결되되, 다른 하나의 포트(2) 및 제1 인버터(201)와 직렬로 연결되어 마련된다. 일 실시예에 의하면, 제1 인버터(201) 및 제2 인버터(202)는 다양한 인버터를 이용하여 구현될 수 있으며, 예를 들어 이미턴스 인버터(Immittance inverter)를 이용하여 구현될 수 있다. 제3 부분 회로(203) 및 제4 부분 회로(204)는 제1 인버터(201) 및 제2 인버터(202) 사이에 형성되되, 각각 제1 인버터(201) 및 제2 인버터(202) 사이의 일 위치에서 분기되어 형성된 것일 수 있다. 이 경우, 제3 부분 회로(203)는 상대적으로 제1 인버터(201) 측에 분기되어 형성되고, 제4 부분 회로(204)는 상대적으로 제2 인버터(202) 측에 분기되어 형성된 것일 수 있다. 제3 부분 회로(203) 및 제4 부분 회로(204)는 상호 대칭적인 구조를 가질 수 있도록 서로 동일한 회로 소자를 동일하게 또는 대칭적으로 배치하여 포함할 수 있다.
도 3은 주파수 필터 회로의 제1 실시예에 대한 회로도이다.
이하 1차 필터 형태로 구현된 가장 간단한 구조의 주파수 필터 회로의 제1 실시예(11)에 대해 설명하도록 한다.
제1 실시예의 주파수 필터 회로(11)는, 도 3에 도시된 바와 같이 제1 회로(110) 및 제2 회로(210)를 포함할 수 있으며, 제1 회로(110)는 제1 부분 회로(111) 및 제2 부분 회로(112)를 포함하고, 제2 회로(210)는 제1 인버터(201), 제2 인버터(202), 제3 부분 회로(213) 및 제4 부분 회로(214)를 포함할 수 있다. 보다 구체적으로 제1 부분 회로(111)는 서로 병렬로 연결된 제1 인덕터(111-1)와 제1 저항(111-2)을 포함하고, 제2 부분 회로(112)는 서로 병렬로 연결된 제2 인덕터(112-1)와 제2 저항(112-2)을 포함하되, 제1 인덕터(111-1)와 제2 인덕터(112-1)는 직렬로 연결되고, 제1 저항(111-2)과 제2 저항(112-2) 역시 직렬로 연결되어 있을 수 있다.
또한, 제2 회로(210)는 제1 인버터(201)와, 제1 인버터(201)에 연결된 제3 부분 회로(213)와, 제1 인버터(201) 및 제3 부분 회로(213)와 연결된 제4 부분 회로(214)와, 제1 인버터(201), 제3 부분 회로(213) 및 제4 부분 회로(214)와 연결된 제2 인버터(202)를 포함할 수 있다.
제3 부분 회로(213)는, 제1 인버터(201)와 직렬로 각각 연결된 제3 저항(213-2)과 제3 인덕터(213-1)를 포함하되, 제3 저항(213-2) 및 제3 인덕터(213-1)는 제1 인버터(201) 및 제2 인버터(202) 사이에서 적어도 일 지점에서 분기되어 마련된 것일 수 있다. 이 경우, 제3 저항(213-2)이 제1 인버터(201) 및 제3 인덕터(213-1) 사이의 일 지점에 형성된 분기 라인에 형성되었다고 할 수도 있고 또는 반대로 제3 인덕터(213-1)가 제1 인버터(201) 및 제3 저항(213-2) 사이의 일 지점에 형성된 분기 라인에 형성되었다고 할 수도 있다. 또한, 제4 부분 회로(214)는 제2 인버터(202)와 직렬로 각각 연결된 제4 저항(214-2) 및 제4 인덕터(214-1)를 포함하되, 제3 부분 회로(213)와는 대칭적으로 제1 인버터(201) 및 제2 인버터(202) 사이에서 적어도 일 지점에서 분기되어 마련된 것일 수 있다. 제3 인덕터(213-1) 및 제3 저항(213-2) 중 적어도 하나는, 제4 인덕터(214-1) 및 제4 저항(214-2)과 직렬로 연결되어 있을 수 있다. 반대로 제4 인덕터(214-1) 및 제4 저항(214-2) 중 적어도 하나도, 제3 인덕터(213-1) 및 제3 저항(213-2)과 직렬로 연결되어 있을 수 있다. 실시예에 따라, 제3 인덕터(213-1), 제3 저항(213-2), 제4 인덕터(214-1) 및 제4 저항(214-2) 중 적어도 하나의 일단은 다른 소자(201 또는 202 등)와 연결되고, 다른 소자(201 또는 202 등)와 연결되지 않은 타단은 접지되어 있을 수도 있다.
도 4는 제1 실시예에 따른 주파수 필터 회로의 우수 모드(even mode)를 설명하기 위한 도면이고, 도 5는 우수 모드 회로의 일 실시예를 도시한 회로도이다. 도 6은 일 실시예에 따른 주파수 필터 회로의 기수 모드(odd mode)를 설명하기 위한 도면이고, 도 7은 기수 모드 회로의 일 실시예를 도시한 회로도이다.
도 2에 도시된 바와 같이 제1 회로(101) 및 제2 회로(201)는 대칭적 구조를 가지고 있으므로, 회로의 중심선(p1, p2)이 개방 회로(open circuit)와 등가인 우수 모드(even mode)와, 회로의 중심선(p1, p2)이 단락 회로(short circuit)인 기수 모드(odd mode)로 분리될 수 있다. 우수 모드와 기수 모드의 경우, 전체적인 회로는 포트(1 또는 2)가 1개인 회로(들)로 나누어질 수 있다.
우수 모드 회로(E1)의 경우 중심선이 개방 회로와 등가이므로, 이를 이용하여 전체 회로(10)를 이등분하면, 도 4에 도시된 바와 같이, 우수 모드 회로(E1)는 제1 인버터(201) 및 제3 부분 회로(203)를 포함하되, 상세하게는 포트(1), 제1 인버터(201) 및 제3 부분 회로(203)가 순차적으로 직렬로 연결된 회로일 수 있다. 만약 주파수 필터 회로(11)가 도 3에 도시된 바와 같이 주어지면, 일 실시예에 따른 우수 모드 회로(E1-1)는, 도 5에 도시된 바와 같이, 포트(1), 제1 인버터(201), 제3 인덕터(213-1) 및 제3 저항(213-2)을 포함하되, 여기서 포트(1), 제1 인버터(201) 및 제3 인덕터(213-1)는 직렬로 연결되고, 포트(1), 제1 인버터(201) 및 제3 저항(213-2)도 직렬로 연결되되, 제3 인덕터(213-1) 및 제3 저항(213-2)은 서로 병렬로 연결된 회로로 주어질 수 있다.
기수 모드 회로(O1)의 경우, 중심선이 단락 회로와 등가이기 때문에, 이를 기반으로 전체 회로(10)를 이등분하게 되면, 도 6에 도시된 바와 같이, 기수 모드 회로(O1)는 제1 부분 회로(111)를 포함하여 주어질 수 있다. 보다 상세하게 기수 모드 회로(O1)는 포트(1) 및 제1 부분 회로(111)가 직렬로 연결되어 형성된 회로일 수 있다. 만약 주파수 필터 회로(11)가 도 3에 도시된 바와 같은 경우라면, 일 실시예에 따른 기수 모드 회로(O1-1)는, 도 6에 도시된 바와 같이, 포트(1)와는 각각 직렬로 연결되되 서로 간에는 병렬로 연결된 제1 인덕터(111-1) 및 제1 저항(111-2)을 포함하여 구현될 수 있다.
상술한 바와 같이 우수 모드 회로(E1)와 기수 모드 회로(O1)는 각각 하나의 주파수 필터 회로(10) 내의 서로 상이한 회로 소자(210, 213 및 111)를 포함하게 되므로, 우수 모드 회로(E1)와 기수 모드 회로(O1)는 서로 완전히 독립적이 된다. 다시 말해서, 우수 모드 회로(E1)의 반사계수(Γe)와 기수 모드 회로(O1)의 반사 계수(Γo)는 각각 독립적으로 조정이 가능해진다. 이는 우수 모드 회로(E1)의 반사계수(Γe)는 이미턴스 인버터(201)와 제3 부분 회로(203)에 의해서 결정되며, 기수 모드 회로(O1)의 반사 계수(Γo)는 제1 부분 회로(111)에 의해서 결정되기 때문이다. 이와 같이 반사 계수(Γe , Γo)의 독립적 조절이 가능해지면, 각각의 또는 전체적인 반사 계수(Γe , Γo)를 0 또는 이에 근사한 값으로 만들면서도 전달 계수(즉, 후술하는 S12 및 S21)를 임의적으로 구현할 수 있게 된다.
보다 상세하게 전체적으로 대칭 구조를 갖는 주파수 필터 회로(10)의 S-파라미터와, 우수 모드 회로(E1)의 반사 계수(Γe) 및 기수 모드 회로(O1)의 반사 계수(Γo)의 관계는 하기의 수학식 1 및 수학식 2으로 주어질 수 있다.
[수학식 1]
[수학식 2]
여기서, S11은 제1 포트(1)로 입력된 신호가 반사되어 다시 제1 포트(1)로 출력되는 경우에서의 S-파라미터를, S22는 제2 포트(2)로 입력된 신호가 반사되어 다시 제2 포트(2)로 출력되는 경우에서의 S-파라미터를 의미한다. 또한, S12은 제2 포트(2)로 입력된 신호가 제1 포트(1)로 전달되어 출력될 때의 S-파라미터를, S21는 제1 포트(1)로 입력된 신호가 전달되어 제2 포트(2)로 출력될 때의 S-파라미터를 의미한다.
전체 주파수 필터 회로(10)의 반사 계수가 0이 되기 위해서는, 제1 포트(1) 또는 제2 포트(2)로 입력된 후 반사되는 값을 나타내는 S11 및 S22가 0이 되어야 한다. 다시 말해서, 수학식 1이 0의 값을 가져야 한다. 이를 고려하면, 수학식 1로부터 하기의 수학식 3이 도출될 수 있다.
[수학식 3]
반사계수와 입력 어드미턴스의 관계를 이용하면, 수학식 3은 하기의 수학식 4로 표현될 수도 있다.
[수학식 4]
여기서, Ye 및 Yo는 각각 우수 모드 회로 및 기수 모두 회로의 입력 어드미턴스를 의미한다.
수학식 3이 성립하는 경우, 수학식 2로부터 전체 필터 회로(10)의 전달 계수가 도출될 수 있다. 이 경우, 전체 주파수 필터 회로(10)의 전달 계수는 하기의 수학식 5로 주어질 수 있다.
[수학식 5]
상술한 수학식 1 내지 수학식 5에 의하면, 필터의 응답 특성은 우수 모드 회로(E1)의 반사 계수(Γe) 및 기수 모드 회로(O1)의 반사 계수(Γo)에 의해 결정된다. 그러므로, 우수 모드 회로(E1)의 반사 계수(Γe) 및 기수 모드 회로(O1)의 반사 계수(Γo)를 각각 독립적으로 조절할 수 있으면, 반사 계수가 0이 되도록 하면서도 전달 계수(S12=S21)를 다양한 값으로 설정할 수 있게 된다. 예를 들어, 도 3에 도시된 제1 실시예의 주파수 필터 회로(11)는 각각의 소자(111-1, 111-2, 112-1, 112-2, 213-1, 213-2, 214-1, 214-2)의 소자 값에 따라서, 반사 계수가 0을 갖도록 제작될 수 있으며, 이에 따라 무반사형 저역 통과 필터로 이용될 수 있다.
이하 설명의 편의상 입력 어드미턴스가 1로 정규화 되었고, 제1 인버터(201)가 1의 값을 갖는다고 가정한 상황 하에서, 우수 모드 회로(E1)의 반사 계수(Γe), 입력 어드미턴스(YB) 및 우수 모드 회로(E1) 내의 각각의 소자(213-1, 213-2)에 대한 값을 연산하도록 한다. 물론 제1 인버터(201)는 1 이외의 다른 값을 가질 수도 있다. 제1 인버터(201)가 1의 값이 아닌 경우에는 제1 인버터(201)의 값에 대응하여 제3 부분 회로(213)의 소자 값을 스케일링함으로써, 적절한 반사 계수(Γe), 입력 어드미턴스(YB) 및 각 소자(213-1, 231-2)의 소자 값을 획득할 수 있다.
정규화된 1차 저역 통과 필터의 전력 전달비(power transmission ratio)는 하기의 수학식 6과 같이 주어질 수 있다.
[수학식 6]
여기서, Ω는 정규화된 주파수로, 정규화된 각 주파수(normalized angular frequency)일 수 있다. 무반사를 가정한 상황 하에서 우수 모드 회로(E1)의 반사 계수(Γe)는 하기의 수학식 7과 같이 주어질 수 있다.
[수학식 7]
간략화를 위해 우수 모드 회로(E1)의 반사 계수(Γe)를 
라고 정의하면, 기수 모드 회로(O1)의 반사 계수(Γo)는 하기의 수학식 8과 같이 주어진다.
[수학식 8]
입력 어드미턴스가 1로 정규화되었다고 가정하면, 수학식 7 및 수학식 8에 의해, 우수 모드 회로(E1)의 입력 어드미턴스는 하기의 수학식 9와 같이 연산될 수 있다.
[수학식 9]
만약 제1 인버터(201)가 1의 값을 갖는다면, 제3 부분 회로(213)의 입력 어드미턴스(YB)는 수학식 10과 같다.
[수학식 10]
도 5에 도시된 우수 모드 회로(E1)는 수학식 10으로 주어진 입력 어드미턴스에 대응한다. 이 경우, 상술한 수학식들을 기반으로 우수 모드 회로(E1) 내의 인덕터(213-1) 및 저항(213-2) 각각의 소자 값을 계산하면, 각각 0.5 및 1의 값으로 결정될 수 있다.
아울러 수학식 4 및 수학식 10에 따라, 제1 회로(100)의 중심선을 대체하는 단락 회로가 제1 부분 회로(111)에 연결된 구조는 제3 부분 회로(213)과 동일해야 한다. 따라서, 제1 부분 회로(111)가 도 7과 같이 주어져야 하며, 이 경우 제1 부분 회로(111)의 인덕터(111-1) 및 저항(111-2)의 값도 제3 부분 회로(213)의 인덕터(213-1) 및 저항(213-2)와 동일하게 각각 0.5 및 1로 주어진다.
도 3의 제2 부분 회로(112) 및 제4 부분 회로(214)는, 각각 제1 부분 회로(111)과 제3 부분 회로(213)과 대칭적으로 주어지며, 제2 부분 회로(112)의 인덕터(121-1) 및 저항(121-2)의 값은 상술한 바와 동일한 원리로 제1 부분 회로(111)의 인덕터(111-1) 및 저항(111-2)의 값과 동일하게 0.5 및 1로 각각 결정되고, 제4 부분 회로(214)의 인덕터(214-1) 및 저항(214-2)의 값도 제1 부분 회로(111)의 인덕터(111-1) 및 저항(111-2)과 동일하게 또는 제3 부분 회로(213)의 인덕터(213-1) 및 저항(213-2)과 동일하게 주어진다.
도 8은 주파수 필터 회로의 제2 실시예에 대한 회로도이다.
도 3 내지 도 7를 통해 설명한 제1 실시예의 주파수 필터 회로(11)와 동일하게 임의의 응답 특성을 가지는 2 이상의 고차의 필터 회로 구조 및 회로 내의 회로 소자의 값을 연산할 수 있다.
예를 들어, 도 8에 도시된 바를 참조하면, 제2 실시예에 따른 주파수 필터 회로(12)는 상술한 바와 동일하게 제1 부분 회로(121) 및 제2 부분 회로(122)를 포함하는 제1 회로(120)와, 제1 인버터(201), 제2 인버터(202), 제3 부분 회로(223) 및 제4 부분 회로(224)를 포함하는 제2 회로(220)를 포함할 수 있다.
제1 부분 회로(121)는 적어도 하나의 회로 소자(121-1 내지 121-(N+1))가 사다리형으로 배열되어 형성된 회로일 수 있다. 이 경우, 제1 부분 회로(121)는 제1 포트(1)와 직렬로 연결된 제1 인덕터(121-1)와, 제1 인덕터(121-1)와 병렬로 연결된 적어도 하나의 커패시터(121-2)와, 적어도 하나의 커패시터(121-2)(들)과 직렬로 연결된 제1 저항(121-(N+1))을 포함할 수 있다. 실시예에 따라서, 적어도 하나의 커패시터(121-2)와 제1 저항(121-(N+1)) 사이에는 적어도 하나의 분기가 형성될 수 있으며, 각각의 분기마다 적어도 하나의 제1 분기 인덕터(121-3)가 더 설치되어 있을 수도 있다. 적어도 하나의 제1 분기 인덕터(121-3)가 더 설치된 경우, 실시예에 따라, 제1 인덕터(121-1)는 생략될 수도 있다. 또한, 실시예에 따라서, 제1 분기 인덕터(121-3)는 생략 가능하다.
제2 부분 회로(122)는 제1 부분 회로(121)와 대칭으로 형성된 것일 수 있으며, 제1 부분 회로(121)와 동일하게 사다리형 회로일 수도 있다. 제2 부분 회로(122)는 제1 부분 회로(121)와 동일하게 제2 포트(2)와 직렬로 연결된 제2 인덕터(122-1)와, 제2 인덕터(122-2)와 병렬로 연결된 적어도 하나의 커패시터(122-2)와, 적어도 하나의 커패시터(122-2)(들)와 직렬로 연결된 제2 저항(122-(N+1))을 포함할 수 있다. 또한, 적어도 하나의 커패시터(122-2)와 제2 저항(122-(N+1)) 사이에는 적어도 하나의 분기가 형성될 수 있으며, 적어도 하나의 분기 각각에는 적어도 하나의 제2 분기 인덕터(122-3)가 마련되어 있을 수 있다. 제2 분기 인덕터(122-3)가 존재하는 경우, 제2 인덕터(122-1)는 생략될 수도 있다. 실시예에 따라서, 제2 분기 인덕터(122-3)가 생략되는 것도 가능하다.
일 실시예에 의하면, 제1 부분 회로(121) 및 제2 부분 회로(122)의 대응하는 회로 소자는 서로 직렬로 연결되어 있을 수 있다. 예를 들어, 제1 인덕터(121-1)와 제2 인덕터(122-1), 제1 분기 인덕터(121-3)와 제2 분기 인덕터(122-3) 및/또는 제1 저항(121-(N+1))과 제2 저항(122-(N+1)) 각각은 상호 직렬로 연결되어 있을 수 있다.
제3 부분 회로(223)는 제1 인버터(201)와 직렬로 연결된 제3 인덕터(223-1)와, 제1 인버터(201)와 직렬로 연결된 적어도 하나의 커패시터(223-2)와, 적어도 하나의 커패시터(223-2)와 직렬로 연결된 제3 저항(223-(N+1))을 포함할 수 있다. 이 경우, 제3 인덕터(223-1)와 어느 하나의 커패시터(223-2)는 제1 인버터(201) 및 제2 인버터(202) 사이에서 적어도 일 지점에서 분기된 라인에 형성되되, 제1 인버터(201) 및 제3 저항(223-(N+1)) 사이에 배치된 것일 수 있다. 제3 부분 회로(223)는, 적어도 하나의 커패시터(223-2)와 제3 저항(223-(N+1)) 사이에 형성된 적어도 하나의 분기에 형성된 각각 적어도 하나의 제3 분기 인덕터(223-3)를 더 포함할 수도 있다. 실시예에 따라, 제3 분기 인덕터(223-3)는 생략 가능하다. 또한, 제3 인덕터(223-1)도, 실시예에 따라서, 생략될 수도 있다. 이 경우, 적어도 하나의 커패시터(223-2) 및 제3 저항(223-(N+1)) 사이에는 적어도 하나의 분기가 형성되고 적어도 하나의 분기에는 제3 분기 인덕터(223-3)가 형성된다.
제4 부분 회로(224)는 제3 부분 회로(223) 및 제2 인버터(202)와 직렬로 연결되어 있으며, 제3 부분 회로(223)와 대칭적으로 소자(224-1 내지 224-(N+1))가 배치되어 있을 수 있다. 구체적으로는 제4 부분 회로(224)는 제2 인버터(202)와 직렬로 연결된 제4 인덕터(224-1)와, 제2 인버터(202)와 직렬로 연결된 적어도 하나의 커패시터(224-2)와, 적어도 하나의 커패시터(224-2)와 직렬로 연결된 제4 저항(224-(N+1))을 포함할 수 있다. 또한, 적어도 하나의 커패시터(224-2)와 제4 저항(224-(N+1)) 사이에는 적어도 하나의 분기가 존재할 수 있으며, 적어도 하나의 분기에는 적어도 하나의 제4 분기 인덕터(224-3)가 배치되어 있을 수 있다. 상술한 바와 동일하게 제4 인덕터(224-2)와 적어도 하나의 커패시터(224-2)는 제1 인버터(201) 및 제2 인버터(202) 사이의 적어도 하나의 지점에서 분기되어 형성된 것일 수 있다. 제4 분기 인덕터(224-3)도 실시예에 따라 생략 가능하다. 일 실시예에 의하면, 적어도 하나의 커패시터(213-2) 및 제3 저항(213-(N+1)) 사이에는 적어도 하나의 분기가 형성되고 적어도 하나의 분기에는 제4 분기 인덕터(224-3)가 설치된 경우, 제4 부분 회로(224)는 제4 인덕터(224-1)를 포함하지 않을 수도 있다.
제1 인버터(201) 및 제2 인버터(202) 중 적어도 하나는, 제1 실시예(11)를 통해 설명한 바와 동일할 수 있다. 실시예에 따라 제1 인버터(201) 및 제2 인버터(202) 중 적어도 하나가 제1 실시예(11)를 통해 설명한 바와 상이한 것도 가능하다.
제2 실시예에 따른 주파수 필터 회로(12)는 저역 통과 필터로 이용될 수 있으며, 버터워스 응답 특성 또는 역체비셰프 응답 특성을 가질 수 있다.
제2 실시예에 따른 주파수 필터 회로(12)의 각 소자(121-1 내지 121-(N+1), 122-1 내지 122-(N+1), 223-1 내지 223-(N+1), 224-1 내지 224-(N+1))는 소정의 값을 갖는 경우, 주파수 필터 회로(12)가 버터워스 응답 특성을 나타낸다. 이들 소자(121-1 내지 121-(N+1), 122-1 내지 122-(N+1), 223-1 내지 223-(N+1), 224-1 내지 224-(N+1)) 각각에 대응한 값은 제1 실시예의 주파수 필터 회로(11)와 동일하게 또는 일부 변형된 방법을 통해 구할 수 있다. 이 경우, 각각의 소자(121-1 내지 121-(N+1), 122-1 내지 122-(N+1), 223-1 내지 223-(N+1), 224-1 내지 224-(N+1))에 대한 정규화된 소자 값은 각 부분 회로(121, 122, 223, 224)가 포함하는 소자(121-1 내지 121-(N+1), 122-1 내지 122-(N+1), 223-1 내지 223-(N+1), 224-1 내지 224-(N+1))의 개수(N+1)에 따라 상이할 수 있다. 구체적으로 예를 들어, N이 2이고, 이에 따라 각 부분 회로(121, 122, 223, 224)가 인덕터(121-1, 122-1, 223-1, 224-1), 커패시터(121-2, 122-2, 223-2, 224-2) 및 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))을 각각 하나씩 갖는 경우에는, 주파수 필터 회로(12)가 버터워스 응답 특성을 갖도록 하기 위해 각각의 인덕터(121-1, 122-1, 223-1, 224-1)는 0.7071의 값으로 주어지고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)는 0.7071의 값으로 주어지며, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 1의 값으로 주어질 수 있다. 또한, N이 3이고, 이에 따라 부분 회로(121, 122, 223, 224)가 두 개의 인덕터(121-1, 121-3, 122-1, 122-3, 223-1, 223-3, 224-1, 224-3)를 갖는 경우, 제1 인덕터 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1)는 1의 값을 가지고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)는 0.5의 값을 가지며, 각각의 분기 인덕터(121-3, 122-3, 223-3, 224-3)는 1의 값을 가지며, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 1의 값을 가질 때, 주파수 필터 회로(12)가 버터워스 응답 특성을 갖는다. N이 4인 경우, 제1 인덕터 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1)는 1.306의 값을 갖고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)는 0.5411의 값을 가지며, 각각의 분기 인덕터(121-3, 122-3, 223-3, 224-3)는 0.5411의 값을 가지고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)에 각각 직렬로 연결된 다른 커패시터(121-4, 122-4, 223-4, 224-4, 미도시)는 1.306의 값을 가지며, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 1의 값을 갖도록 마련될 수 있다. N이 5인 경우, 각각의 부분 회로(121, 122, 223, 224)는 각각 세 개의 인덕터(121-1, 121-3, 121-5, 122-1, 122-3, 122-5, 223-1, 223-3, 223-5, 224-1, 224-3, 224-5) 및 두 개의 커패시터(121-2, 121-4, 122-2, 122-4, 223-2, 223-4, 224-2, 224-4)를 포함할 수 있다. 이 경우, 제1 인덕터 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1)는 1.618의 값을 가지고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)는 0.618의 값을 가지며, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)에 각각 직렬로 연결된 다른 커패시터(121-4, 122-4, 223-4, 224-4)는 0.618의 값을 갖고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2) 및 다른 커패시터(121-4, 122-4, 223-4, 224-4) 사이에서 분기된 분기 인덕터(121-3, 122-3, 223-3, 224-3)는 0.5의 값을 가지며, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 1의 값을 갖고, 다른 커패시터(121-4, 122-4, 223-4, 224-4) 및 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1)) 사이의 일 지점에서 분기된 분기 인덕터(121-5, 122-5, 223-5, 224-5)는 1.618의 값을 갖고, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 1의 값을 가질 수 있다.
또한, 제2 실시예에 따른 주파수 필터 회로(12)가 역체비셰프 응답 특성을 가지도록 하기 위해서는 상술한 바와 동일하게 또는 일부 변형된 방법을 통해 각 소자(121-1 내지 121-(N+1), 122-1 내지 122-(N+1), 223-1 내지 223-(N+1), 224-1 내지 224-(N+1))에 대응하는 값을 결정할 수 있다. 이들 값 역시 N에 따라 상이하게 될 수 있다. 구체적으로 예를 들어, N이 2인 경우에는, 주파수 필터 회로(12)가 20dB의 역체비셰프 응답 특성을 나타내기 위해서는, 각 인덕터(121-1, 122-1, 223-1, 224-1)의 정규화된 소자 값은 1.504의 값으로 주어지고, 각 커패시터(121-2, 122-2, 223-2, 224-2)의 소자 값은 1.836의 값으로 주어지며, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))의 소자 값은 0.819의 값으로 주어질 수 있다. 또한, N이 3인 경우에는, 제1 인덕터 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1)의 정규화된 소자 값은 1.174로 주어지고, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)의 정규화된 소자 값은 0.9064로 주어지며, 각각의 분기 인덕터(121-3, 122-3, 223-3, 224-3)의 정규화된 소자 값은 1.174로 주어지고, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))의 정규화된 소자 값은 1로 주어진 경우, 제2 실시예에 따른 주파수 필터 회로(12)는 20dB의 역체비셰프 응답 특성을 나타낼 수 있다. 마찬가지로 N이 4인 경우, 제1 인덕터 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1)는 1.073, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)는 0.7739, 각각의 분기 인덕터(121-3, 122-3, 223-3, 224-3)는 0.6339, 각각의 커패시터(121-2, 122-2, 223-2, 224-2)에 연결된 다른 커패시터(121-4, 122-4, 223-4, 224-4)는 1.311, 각각의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 0.819를 정규화된 소자 값으로 가지면, 20dB의 역체비셰프 응답 특성이 나타날 수 있다. 또한, N이 5인 경우, 역체비셰프 응답 특성을 위해, 제1 인덕터 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1), 각각의 커패시터(121-2, 122-2, 223-2, 224-2), 분기 인덕터(121-3, 122-3, 223-3, 224-3), 다른 커패시터(121-4, 122-4, 223-4, 224-4), 다른 분기 인덕터(121-5, 122-5, 223-5, 224-5) 및 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))은 각각 순차적으로 1.029, 0.7288, 0.5551, 0.7288, 1.029 및 1을 정규화된 소자 값으로 가질 수 있다.
도 9는 주파수 필터 회로의 제3 실시예에 대한 회로도이다.
도 9에 도시된 바를 참조하면, 제3 실시예에 따른 주파수 필터 회로(13)는 제1 회로(130)와 제2 회로(230)를 포함하되, 제1 회로(130)는 제1 부분 회로(131) 및 제2 부분 회로(132)를 포함하고, 제2 회로(230)는 제1 인버터(201), 제2 인버터(202), 제3 부분 회로(233) 및 제4 부분 회로(234)를 포함할 수 있다.
제2 실시예(12)의 경우와 동일하게, 제1 부분 회로(131)는 각각의 회로 소자(131-1 내지 131-(N+1))가 사다리형으로 배열된 회로일 수 있다. 구체적으로 제1 부분 회로(131)는 제1 포트(1)와 직렬로 연결된 제1 인덕터(131-1)와, 제1 포트(1)와 직렬로 연결되고 제1 인덕터(131-1)와 병렬로 연결된 적어도 하나의 제1 커패시터(131-2)와, 제1 포트(1)와 직렬로 연결되고 적어도 하나의 제1 커패시터(131-2)에 대응하여 설치되되 적어도 하나의 제1 커패시터(131-2)와 병렬로 연결된 적어도 하나의 제1 병렬 연결 인덕터(131-2a)와, 적어도 하나의 제1 커패시터(131-2)(들) 및 적어도 하나의 병렬 연결 인덕터(131-2a)(들)와 직렬로 연결된 제1 저항(131-(N+1))과, 적어도 하나의 제1 커패시터(131-2)에서 연장된 라인 및 적어도 하나의 제1 병렬 연결 인덕터(131-2a)에서 연장된 라인이 합류하는 지점과 제1 저항(131-(N+1)) 사이에서 분기된 라인에 형성된 적어도 하나의 제1 분기 인덕터(131-3)를 포함할 수 있다. 이 경우, 실시예에 따라서, 제1 분기 인덕터(131-3)는 생략될 수도 있다.
제2 부분 회로(132)는 제1 부분 회로(131)와 대칭적인 구조를 가지는 회로일 수 있으며, 제1 부분 회로(131)와 동일하게 사다리형 회로일 수 있다. 제2 부분 회로(132)는 제2 포트(2)와 직렬로 연결되고 제2 인덕터(132-1)와 병렬로 연결된 적어도 하나의 커 제2 패시터(132-2)와, 제2 포트(2)와 직렬로 연결되고 적어도 하나의 제2 커패시터(132-2)에 대응하여 설치되되 적어도 하나의 제2 커패시터(132-2)와 병렬로 연결된 적어도 하나의 제2 병렬 연결 인덕터(132-2a)와, 적어도 하나의 제2 커패시터(132-2)(들) 및 적어도 하나의 병렬 연결 인덕터(132-2a)(들)와 직렬로 연결된 제2 저항(132-(N+1))과, 적어도 하나의 제2 커패시터(132-2)와 제1 저항(132-(N+1))의 사이에서 분기된 라인에 형성되거나 또는 적어도 하나의 제2 병렬 연결 인덕터(132-2a)와 제1 저항(132-(N+1)) 사이에서 분기된 라인에 형성된 적어도 하나의 제2 분기 인덕터(132-3)를 포함할 수 있다. 실시예에 따라, 제2 분기 인덕터(132-3)는 생략 가능하다.
상술한 실시예(11, 12)와 동일하게, 제1 부분 회로(131) 및 제2 부분 회로(132)의 대응하는 회로 소자는 직렬 연결되어 있을 수 있다. 예를 들어, 제1 인덕터(131-1)와 제2 인덕터(132-1), 제1 분기 인덕터(131-3)와 제2 분기 인덕터(132-3) 및/또는 제1 저항(131-(N+1))과 제2 저항(132-(N+1)) 각각은 상호 직렬로 연결되어 있을 수 있다.
제3 부분 회로(233)는 제1 인버터(201)와 직렬로 연결된 제3 인덕터(233-1)와, 제1 인버터(201)와 직렬로 연결된 적어도 하나의 제3 커패시터(233-2)와, 적어도 하나의 제3 커패시터(233-2)에 대응하여 마련되되 제1 인버터(201)와는 직렬로 연결되고 대응하는 제3 커패시터(233-2)와는 병렬로 연결된 적어도 하나의 제3 병렬 연결 인덕터(233-2a)와, 적어도 하나의 제3 커패시터(233-2)(들) 또는 적어도 하나의 제3 병렬 연결 인덕터(233-2a)와 직렬로 연결된 제3 저항(233-(N+1))과, 적어도 하나의 제3 커패시터(233-2)(들) 및 적어도 하나의 제3 병렬 연결 인덕터(233-2a) 각각과 연결된 라인이 만나는 지점 및 제3 저항(233-(N+1)) 사이의 일 지점에서 분기된 라인에 형성된 제3 분기 인덕터(233-3)를 포함할 수 있다. 실시예에 따라, 제3 분기 인덕터(233-3)는 생략 가능하다.
제4 부분 회로(234)는 제3 부분 회로(233) 및 제2 인버터(202)와 직렬로 연결되어 있으며, 제3 부분 회로(233)와 대칭적으로 배치된 각각의 회로 소자(234-1 내지 234-(N+1))를 포함할 수 있다. 구체적으로는 제4 부분 회로(234)는 제2 인버터(202)와 연결된 제4 인덕터(234-1)와, 제2 인버터(202)와 직렬로 연결된 적어도 하나의 제4 커패시터(234-2)와, 적어도 하나의 제4 커패시터(234-2)에 대응하여 마련되되 제2 인버터(202)와는 직렬로 연결되고 제4 커패시터(233-2)와는 병렬로 연결된 적어도 하나의 제4 병렬 연결 인덕터(234-2a)와, 적어도 하나의 제4 커패시터(233-2)(들)과 직렬로 연결되고 적어도 하나의 제4 병렬 연결 인덕터(233-2a)와도 직렬로 연결된 제4 저항(234-(N+1))과, 적어도 하나의 제4 커패시터(234-2)(들)에서 연장된 라인 및 적어도 하나의 제4 병렬 연결 인덕터(234-2a)에서 연장된 라인이 만나는 지점과 제4 저항(233-(N+1))의 사이의 일 지점에서 분기된 라인에 형성된 제4 분기 인덕터(234-3)를 포함할 수 있다. 실시예에 따라, 제4 분기 인덕터(234-3)는 생략 가능하다.
제1 인버터(201) 또는 제2 인버터(202)는, 상술한 실시예(11, 12)를 통해 설명한 바와 동일할 수도 있고 상이할 수도 있다.
제3 실시예의 주파수 필터 회로(13)는, 도 8에 도시된 제2 실시예의 주파수 필터 회로(12)와는 상이하게 체비셰프(Chebyshev) 응답 특성이나 타원(elliptic) 응답 특성도 구현할 수 있다. 구체적으로 제2 실시예의 주파수 필터 회로(12)와 같이 제1 부분 회로(121) 및 제3 부분 회로(123)가 적어도 하나의 인덕터(121-1, 121-3, 223-1, 223-3, 즉 션트(shunt) 방향의 소자) 및 적어도 하나의 커패시터(121-2, 223-2, 즉, 직렬 방향의 소자)가 상호 교대로 설치되어 전체적으로 사다리 형태를 갖는 경우, 주파수 필터 회로(12)가 나타내는 버터워스 응답 특성과 역체비셰프 응답 특성은 필터 회로(12) 통과 대역의 차단 주파수에 가까워질수록 그 전력 전달비(S12, S21)가 리플(ripple)을 생성하지 않으면서 대체적으로 감소하는 경향을 보인다. 그러나, 이와 같은 주파수 필터 회로(12)로는 체비셰프 응답 특성이나 타원 응답 특성의 구현하는 경우에 있어서 통과 대역에서의 전력 전달비에 리플이 발생하게끔 구현할 수 없다. 반면에, 도 9에 도시된 제3 실시예의 주파수 필터 회로(13)처럼 각 부분 회로(131, 132, 233, 234) 각각에 제1 내지 제4 커패시터(131-2, 132-2, 233-2, 234-2) 각각과 병렬로 연결된 제1 내지 제4 병렬 연결 인덕터(131-2a, 132-2a, 233-2a, 234-2a)가 추가로 설치되면, 필터 회로(13)가 체비셰프 응답 특성이나 타원 응답 특성도 적절하게 구현할 수 있게 된다.
도 10은 주파수 필터 회로의 제4 실시예에 대한 회로도이다.
도 10에 도시된 바를 참조하면, 제4 실시예에 따른 주파수 필터 회로(14)는 상술한 바와 같이 제1 부분 회로(141) 및 제2 부분 회로(142)를 포함하는 제1 회로(140)와, 제1 인버터(201), 제2 인버터(202), 제3 부분 회로(243) 및 제4 부분 회로(244)를 포함하는 제2 회로(240)를 포함할 수 있다.
제1 부분 회로(141)는 제1 포트(1)와 연결된 제1 인덕터(141-1)와, 제1 인덕터(141-1)와 병렬로 연결된 제1 저항(141-(N+1))을 포함하되, 제1 포트(1) 및 제1 저항(141-(N+1)) 사이에는 두 개의 제1 커패시터(141-2, 141-4)와, 제1 커패시터(141-2, 141-4) 각각에 대응하여 제1 커패시터(141-2, 141-4)에 병렬로 연결된 두 개의 제1 병렬 연결 인덕터(141-2a, 141-4a)를 더 포함할 수 있다. 구체적으로 어느 하나의 제1 커패시터(141-2) 및 이에 대응하는 어느 하나의 제1 병렬 연결 인덕터(141-2a)가 병렬 연결되고, 다른 하나의 제1 커패시터(141-4) 및 이에 대응하는 다른 하나의 제1 병렬 연결 인덕터(141-4a)가 병렬 연결되며, 이들 각각의 병렬 연결은 서로 직렬로 연결될 수 있다. 또한, 각각의 병렬 연결 사이의 일 지점에서는 분기 라인이 연결되고 분기 라인에는 제1 분기 인덕터(141-3)이 설치된다. 또한, 다른 하나의 제1 커패시터(141-4) 및 다른 하나의 제1 병렬 연결 인덕터(141-4a)는 제2 저항(142-(N+1))과 직렬로 연결되되, 이들(141-4, 141-4a, 142-(N+1)) 사이의 일 지점에는 분기 라인이 존재하며, 분기 라인에는 적어도 하나의 분기 인덕터(141-5)가 더 설치될 수 있다. 분기 라인에 설치된 분기 인덕터(141-5)는 제2 저항(142-(N+1))과 병렬로 연결된다. 제2 부분 회로(142)는 제1 부분 회로(141)에 대칭적인 구조를 갖도록 형성되되, 구체적으로 제2 포트(2)에 직렬로 연결된 제2 인덕터(142-1)와, 제2 포트(2)에 직렬로 연결되고 제2 인덕터(141-1)에 병렬로 연결된 제2 저항(142-(N+1))과, 제2 포트(2) 및 제2 저항(142-(N+1)) 사이에 형성되고 상호 병렬로 연결된 제2 커패시터(142-2) 및 이에 대응하는 제2 병렬 연결 인덕터(142-2a)와, 제2 커패시터(142-2) 및 제2 병렬 연결 인덕터(142-2a) 사이의 병렬 연결과는 직렬로 연결되되 상호 간에는 병렬로 연결된 다른 제2 커패시터(142-4) 및 이에 대응하는 다른 제2 병렬 연결 인덕터(142-4a)와, 제2 커패시터(142-2) 및 제2 병렬 연결 인덕터(142-2a)에 의한 병렬 연결과 다른 제2 커패시터(142-4) 및 다른 제2 병렬 연결 인덕터(144-2a)에 의한 또 다른 병렬 연결 사이에 형성된 분기에 마련된 제2 분기 인덕터(142-3)와, 다른 제2 커패시터(142-4) 및 다른 제2 병렬 연결 인덕터(144-2a)에 의한 병렬 연결과 제2 저항(142-(N+1)) 사이의 일 지점에서 분기된 라인에 형성된 다른 제2 분기 인덕터(142-5)를 포함할 수 있다. 여기서, 제1 인덕터(141-1)와 제2 인덕터(142-1), 제1 분기 인덕터(141-3)와 제2 분기 인덕터(142-3), 다른 제1 분기 인덕터(141-5)와 다른 제2 분기 인덕터(142-5) 및 제1 저항(141-(N+1))와 제2 저항(142-(N+1))은 각각 상호 간에 직렬로 연결되어 있을 수 있다.
제3 부분 회로(243)는 제1 인버터(201)와 연결된 제3 인덕터(243-1)와, 제1 인버터(201)와 직렬로 연결된 제3 저항(243-(N+1))과, 제1 인버터(201)와 제3 저항(243-(N+1)) 사이의 복수의 분기점 각각에서 연장된 복수의 분기 라인 각각에 형성된 복수의 제3 분기 인버터(243-3, 243-5)와, 제1 인버터(201)와 어느 하나의 분기점 사이에 직렬로 설치되되 상호 간에 병렬로 설치되는 제3 커패시터(243-2) 및 제3 병렬 연결 인덕터(243-2a)와, 복수의 분기점 사이에 직렬로 설치되되 상호 간에 병렬로 설치되는 다른 제3 커패시터(243-4) 및 다른 제3 병렬 연결 인덕터(243-4a)를 포함할 수 있다. 동일하게 제4 부분 회로(244) 역시 제3 부분 회로(243)와 대칭적인 구조를 가지며, 구체적으로 제2 인버터(202)와 연결된 제4 인덕터(244-1)와, 제1 인버터(201)와 직렬로 연결된 제4 저항(244-(N+1))과, 제1 인버터(201)와 제4 저항(244-(N+1)) 사이의 형성된 복수의 분기 라인 각각에 형성된 복수의 제4 분기 인버터(244-3, 244-5)와, 제2 인버터(202)와 어느 하나의 분기 라인이 형성된 분기점 사이에 직렬로 설치되되 상호 간에 병렬로 설치되는 제4 커패시터(244-2) 및 제4 병렬 연결 인덕터(244-2a)와, 복수의 분기점 사이에 설치되고 상호 간에 병렬 연결된 다른 제4 커패시터(244-4) 및 다른 제4 병렬 연결 인덕터(244-4a)를 포함할 수 있다.
이와 같이 형성된 제4 실시예에 따른 주파수 필터 회로(14)에는 2개의 전달 영점(transmission zero)가 형성될 수 있으며, 타원 응답 특성을 갖는 5차 저역 통과 필터로 이용될 수 있다.
도 11은 주파수 필터 회로의 제5 실시예에 대한 회로도이고, 도 12는 주파수 필터 회로의 제6 실시예에 대한 회로도이다.
도 8에 도시된 바와 같은 제3 실시예의 주파수 필터 회로(13)에서 N이 2인 경우의 주파수 필터 회로(15)는 도 11에 도시된 제5 실시예의 주파수 필터 회로(15)와 같이 마련된다. 구체적으로, 제1 회로(150)의 제1 부분 회로(151)는 제1 인버터(151-1), 제1 커패시터(151-2) 및 제1 저항(151-3)을 포함하되, 제1 포트(1)에 직렬로 연결된 제1 인버터(151-1)는 다른 회로 소자(151-2, 151-3)과는 병렬로 연결될 수 있다. 또한, 제2 부분 회로(151)는 제1 부분 회로(151)와 대칭적으로 형성되되, 보다 구체적으로 제2 포트(2)에 직렬 연결된 제2 인덕터(151-2)와, 제2 인덕터(151-2)와 병렬로 연결되고 상호간에 직렬 연결된 제2 커패시터(152-2) 및 제2 저항(152-3)을 포함할 수 있다. 마찬가지로 제2 회로(250)는 제1 인버터(201), 제2 인버터(202), 일단은 제1 인버터(201)와 연결되고 타단은 접지된 제3 인덕터(253-1)와, 제1 인버터(201) 및 제3 인덕터(253-1) 사이의 일 분기점에서 연장된 분기 라인에 연결된 제3 커패시터(253-2)와, 일단은 제3 커패시터(253-3)와 직렬 연결되고 타단은 접지된 제3 저항(253-3)을 포함하는 제3 부분 회로(253)를 포함할 수 있다. 또한, 제2 회로(250)는 일단은 제2 인버터(202)와 연결되고 타단은 접지된 제4 인덕터(254-1)와, 제2 인버터(202) 및 제4 인덕터(254-1) 사이의 일 분기점에서 형성된 분기 라인에 연결된 제4 커패시터(254-2)와, 일단은 제4 커패시터(254-2)와 직렬 연결되고 타단은 접지된 제4 저항(254-3)을 포함하는 제4 부분 회로(254)를 포함할 수 있다.
이와 같은 주파수 필터 회로(15)는 2차 무반사형 버터워스 저역 통과 필터로 이용될 수 있으며, 이 경우 인덕터(151-1, 152-1, 253-1, 254-1), 커패시터(151-2, 152-2, 253-2, 254-2) 및 저항(151-3, 152-3, 253-3, 254-3) 각각의 정규화된 값은 순차적으로 0.7071, 0.7071 및 1로 주어진다.
주파수 필터 회로(15)에는 2개의 인버터(201, 202)가 존재하기 때문에, 제5 실시예의 주파수 필터 회로(15)는 도 12에 도시된 바와 같은 등가 회로(16)를 갖는다. 구체적으로 제6 실시예에 따른 주파수 필터 회로(16)는, 제1 부분 회로(161) 및 제2 부분 회로(162)를 포함하는 제1 회로(160)와, 제3 부분 회로(263) 및 제4 부분 회로(264)를 포함하는 제2 회로(260)를 포함하되, 제1 부분 회로(161)는 제1 포트(1)와 연결된 제1 인덕터(161-1)와, 제1 인덕터(161-1)와 병렬 연결된 제1 커패시터(161-2)와, 제1 인덕터(161-1)와 병렬로 연결되고, 제1 커패시터(161-2)와 직렬로 연결된 제1 저항(161-3)을 포함하며, 제2 부분 회로(162)는 제2 포트(2)와 연결된 제2 인덕터(162-1)와, 제2 인덕터(162-1)와 병렬 연결된 제2 커패시터(162-2)와, 제2 인덕터(162-1)와 병렬로 연결되고, 제2 커패시터(162-2)와 직렬로 연결된 제2 저항(162-3)을 포함할 수 있다. 한편, 제2 회로(260)의 제3 부분 회로(263)는 순차적으로 직렬로 연결된 제3 커패시터(263-1), 제1 인버터(201), 다른 제3 커패시터(263-2) 및 제3 저항(263-3)을 포함하되, 제3 커패시터(263-1)은 제1 포트(1)와 연결되어 마련된다. 또한, 제1 인버터(201)와 제1 인버터(201)와 직렬 연결된 다른 제3 커패시터(263-2)의 일 지점에는 분기 라인이 형성되고, 분리 라인은 제4 부분 회로(264)의 제2 인버터(202) 및 다른 제3 커패시터(264-2) 사이의 일 지점에 연결된다. 제4 부분 회로(264)는 제3 부분 회로(263)와 대칭적으로 설계되되, 순차적으로 직렬 연결된 제4 커패시터(264-1), 제2 인버터(202), 다른 제4 커패시터(264-2) 및 제4 저항(264-3)을 포함하여 설계된 것일 수 있다. 이 경우, 제4 커패시터(264-1)가 제2 포트(2)에 직접 직렬로 연결된다. 또한, 상술한 바와 같이 제2 인버터(202) 및 다른 제4 커패시터(264-2) 사이의 일 지점에는 분기 라인이 형성되며, 분기 라인은 제3 부분 회로(263)의 일 지점, 일례로 제1 인버터(201)와 다른 제3 커패시터(263-2)의 일 지점에 연결되어 있을 수 있다. 여기서, 제1 커패시터(161-2) 및 제2 커패시터(162-2)의 소자 값은 동일할 수 있으며, 제3 커패시터(263-1) 및 제4 커패시터(264-1)의 소자 값도 동일할 수도 있다. 또한, 제1 커패시터(161-2) 및 제2 커패시터(162-2) 중 적어도 하나의 소자 값은, 제3 커패시터(263-1) 및 제4 커패시터(264-1) 중 적어도 하나의 소자 값과 동일할 수도 있다. 제6 실시예에 따른 주파수 필터 회로(16)도 무반사형 버터워스 저역 통과 필터로 이용될 수 있다.
도 13은 적어도 둘의 이미턴스 인버터를 가진 제2 회로와 등가인 회로를 설명하기 위한 도면이다.
도 13에 도시된 바를 참조하면, 서로 직렬로 연결된 두 개의 인버터(91, 92) 및 두 개의 인버터(91, 92) 사이의 일 지점에 형성된 분기 라인에 연결된 어드미턴스(93)를 포함하는 회로(90)는, 직렬 연결된 임피던스(94) 및 변환기(95, transformer)를 포함하는 회로(99)와 등가이다. 따라서, 이와 같이 두 개의 회로(90, 99)가 등가임을 이용하면, 상술한 제1 실시예 내지 제6 실시예에 따른 주파수 필터 회로(11 내지 16)는 더 적은 개수의 회로 소자를 포함하는 보다 간단한 회로(도 14 내지 19의 21 내지 26)로 변환될 수 있다.
도 14는 주파수 필터 회로의 제7 실시예로 제1 실시예와 등가인 필터 회로에 대한 회로도이다.
일 실시예에 의하면, 도 14에 도시된 바와 같이 제1 실시예의 주파수 필터 회로(11)와 등가인 제7 실시예의 주파수 필터 회로(21)는 두 개의 포트(1, 2)와 각각 연결되되, 서로 병렬 연결된 제1 회로(310) 및 제2 회로(410)를 포함할 수 있다. 여기서 제1 회로(310)는 서로 병렬로 연결된 제1 인덕터(311) 및 제1 저항(312)를 포함할 수 있다. 이 경우, 제1 회로(310)의 제1 인덕터(311)의 정규화된 소자 값은 제1 실시예의 주파수 필터 회로(11)의 제1 내지 제4 인덕터(111-1, 112-1, 213-1, 214-1)의 정규화된 소자 값의 2배로 주어질 수 있고, 제1 저항(312)의 정규화된 소자 값은 제1 실시예의 주파수 필터 회로(11)의 저항(111-2)의 정규화된 소자 값의 절반(1/2)으로 주어질 수 있다. 또한, 제2 회로(410)는 순차적으로 직렬로 연결된 커패시터(411)와, 제2 저항(412)과, 변환기(413)를 포함할 수 있다. 여기서, 커패시터(411)의 정규화된 소자 값은, 제1 실시예의 주파수 필터 회로(11)의 제1 내지 제4 인덕터(111-1, 112-1, 213-1, 214-1)의 정규화된 소자 값의 절반(1/2)으로 주어질 수 있으며, 제2 저항(412)의 정규화된 소자 값은 제1 실시예의 주파수 필터 회로(11)의 저항(111-2)의 정규화된 소자 값의 2배로 주어질 수 있다. 즉, 제1 인덕터(311)의 정규화된 소자 값은 커패시터(411)의 정규화된 소자 값의 4배로 주어질 수도 있고, 또한 제1 저항(311)의 정규화된 소자 값은 제2 저항(412)의 1/4배로 주어질 수도 있다. 이와 같이 각각 소자 값을 갖는 경우, 제7 실시예의 주파수 필터 회로(21)는 제1 실시예의 주파수 필터 회로(11)와 동일하게 무반사형 저역 통과 필터 회로로 이용될 수 있다.
도 15는 주파수 필터 회로의 제8 실시예로 제2 실시예와 등가인 필터 회로에 대한 회로도이다.
또한, 도 8에 도시된 제2 실시예에 따른 주파수 필터 회로(12)는, 도 13의 등가 회로(90, 99)를 이용하면 도 15에 도시된 바와 같이 보다 간략화된 제8 실시예의 주파수 필터 회로(22)로 변환될 수 있다. 이 경우에도 상술한 바와 동일하게 주파수 필터 회로(22)는 제1 회로(320) 및 제2 회로(420)를 포함하되, 제1 회로(320)는 제1 포트(1)와 직렬로 연결된 제1 인덕터(321), 제1 인덕터(321)와 병렬 연결된 제1 커패시터(322), 제1 커패시터(322)와 직렬 연결된 다른 제1 인덕터(323) 및 제1 커패시터(322)와 직렬로 연결되고 다른 제1 인덕터(323)와는 병렬로 연결되는 제1 저항(324)을 포함할 수 있다. 제2 회로(420)는 제1 포트(1)와 직렬로 연결되는 제2 커패시터(421), 제2 커패시터(421)와 직렬로 연결된 제2 인덕터(422), 제2 인덕터(422)와 병렬로 연결된 다른 제2 커패시터(423), 다른 제2 커패시터(423)과 병렬 연결되는 제2 저항(44) 및 제2 포트(2)와 직렬로 연결되고 제2 인덕터(422) 및 제2 저항(424) 등이 합류되는 일 지점에서 연장된 라인에 형성되는 변환기(425)를 포함할 수 있다. 이 경우, 일 실시예에 따르면, 제1 인덕터(321)는 제2 실시예에 따른 주파수 필터 회로(12)의 제1 내지 제4 인덕터(121-1, 122-1, 223-1, 224-1)보다 두 배의 소자 값을 가질 수 있고, 제1 커패서티(322)는 제2 실시예에 따른 주파수 필터 회로(12)의 제1 내지 제4 커패시터(121-2, 122-2, 223-2, 224-2)보다 2분의 1 배의 소자 값을 가질 수 있으며, 다른 제1 인덕터(323)는 제2 실시예에 따른 주파수 필터 회로(12)의 분기 인덕터(121-3, 122-3, 223-3, 224-3)의 2배의 소자 값을 가질 수 있다. 제1 저항(324)의 소자 값은 회로 내의 소자의 개수(N)가 짝수인지 또는 홀수인지 여부에 따라서 그 값이 상이할 수 있다. 구체적으로 소자의 개수(N)가 짝수라면, 제1 저항(324)의 소자 값은 제2 실시예에 따른 주파수 필터 회로(12)의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))의 소자 값의 2배의 값을 가질 수 있고, 소자의 개수(N)가 홀수라면, 제1 저항(324)의 소자 값은 제2 실시예에 따른 주파수 필터 회로(12)의 저항(121-(N+1), 122-(N+1), 223-(N+1), 224-(N+1))에 대한 소자 값의 1/2배의 값을 가질 수 있다. 또한, 제2 커패시터(421)의 소자 값은 제2 실시예에 따른 주파수 필터 회로(12)의 인덕터(223-1, 224-1 등)의 소자 값의 1/2배, 제2 인덕터(422)의 소자 값은 제2 실시예에 따른 주파수 필터 회로(12)의 커패시터(223-2, 224-2 등)의 소자 값의 2배, 다른 제2 커패시터(423)의 소자 값은, 제2 실시예에 따른 주파수 필터 회로(12)의 분기 인덕터(223-3, 224-3 등)의 2배의 값을 가질 수 있다. 제2 저항(424)의 소자 값은 회로 소자의 개수에 따라 상이할 수 있으며, 만약 회로 소자의 개수가 짝수라면, 제2 저항(424)의 소자 값은 제2 실시예에 따른 주파수 필터 회로(12)의 저항(223-(N+1), 224-(N+1) 등)의 1/2배로 주어지고, 반대로 회로 소자의 개수가 홀수라면, 제2 저항(424)의 소자 값은 제2 실시예에 따른 주파수 필터 회로(12)의 저항(223-(N+1), 224-(N+1) 등)의 2배로 주어질 수 있다. 이와 같이 소자 값이 주어진 경우, 제8 실시예의 주파수 필터 회로(22)는 제2 실시예에 따른 주파수 필터 회로(12)와 동일하게 버터워스 응답 특성 또는 역체비셰프 응답 특성을 보이게 된다.
도 16은 주파수 필터 회로의 제9 실시예로 제3 실시예와 등가인 필터 회로에 대한 회로도이다.
도 9에 도시된 제3 실시예에 따른 주파수 필터 회로(13)를 상술한 바와 동일하게 도 13을 이용하여 변환하면, 도 16에 도시된 바와 같이 제3 실시예의 주파수 필터 회로(13)와 등가인 제9 실시예의 주파수 필터 회로(23)를 획득할 수 있다.
제9 실시예에 따르면, 주파수 필터 회로(23)는 제1 회로(330)와, 제1 회로(330)와 병렬로 연결된 제2 회로(430)를 포함할 수 있다. 제1 회로(330)는 제1 포트(1) 및 제2 포트(2)와 직렬로 연결된 제1 인덕터(331), 제1 인덕터(331)와 병렬로 연결되고 상호 간에도 병렬 연결된 제1 커패시터(332)와 제1 인덕터(332a), 제1 커패시터(332)와 제1 인덕터(332a) 간의 병렬 연결에 직렬로 연결되고 상호 간에는 병렬 연결된 또 다른 제1 인덕터(333) 및 제1 저항(334)을 포함할 수 있다. 제2 회로(430)는 제1 포트(1)와 직렬로 연결된 제2 커패시터(431)와, 상호 직렬로 연결된 제2 인덕터(432) 및 또 다른 제2 커패서티(432a)와, 상호 직렬로 연결된 다른 제2 커패시터(433) 및 제2 저항(434)를 포함하되, 제2 인덕터(432) 및 또 다른 제2 커패서티(432a)는 다른 제2 커패시터(433) 및 제2 저항(434)와 병렬로 연결되어 있을 수 있다. 또한, 제2 회로(430)는 이들(432, 432a, 433, 434) 간의 병렬 연결에 직렬로 연결되고 또한 제2 포트(2)와도 직렬로 연결된 변환기(435)를 포함할 수 있다. 여기서, 제9 실시예의 주파수 필터 회로(23)는, 상술한 바와 같이 체비셰프 응답 특성이나 타원 응답 특성을 나타내기 위해서 각각의 소자(331 내지 334, 431 내지 434)가 소정의 소자 값을 가지도록 설계될 수도 있다. 예를 들어, 제1 인덕터(331)의 소자 값은 제3 실시예에 따른 주파수 필터 회로(13)의 제1 내지 제4 인덕터(131-1, 132-1, 233-1, 234-1)의 소자 값의 2배로 주어지고, 제1 커패서티(332)의 소자 값은 제3 실시예에 따른 주파수 필터 회로(13)의 제1 내지 제4 커패시터(131-2, 132-2, 233-2, 234-2)의 소자 값의 2분의 1로 주어지며, 다른 제1 인덕터(332a)는 제3 실시예에 따른 주파수 필터 회로(13)의 제1 내지 제4 병렬 연결 인덕터(131-2a, 132-2a, 233-2a, 234-2a)의 소자 값의 2배로 주어지고, 또 다른 인덕터(333)는 제3 실시예에 따른 주파수 필터 회로(13)의 분기 인덕터(131-3, 132-3, 233-3, 234-3)의 2배의 값으로 주어지고, 제1 저항(334)의 소자 값은 제3 실시예에 따른 주파수 필터 회로(13)의 제1 저항(131-(N+1), 132-(N+1), 233-(N+1), 234-(N+1))의 소자 값의 2분의 1로 주어질 수 있다. 또한, 제2 회로(430)의 제2 커패시터(431)의 소자 값은 제3 실시예에 따른 주파수 필터 회로(13)의 제1 내지 제4 인덕터(131-1, 132-1, 233-1, 234-1)의 소자 값의 1/2배의 값을 갖고, 제2 인덕터(432)의 소자 값은 제3 실시예에 따른 주파수 필터 회로(13)의 제1 내지 제4 커패시터(131-2, 132-2, 233-2, 234-2)의 소자 값의 2배의 값을 갖고, 다른 제2 커패서티(432a)의 소자 값은 제3 실시예에 따른 주파수 필터 회로(13)의 제1 내지 제4 병렬 연결 인덕터(131-2a, 132-2a, 233-2a, 234-2a)의 소자 값의 1/2배의 값을 갖을 수 있다. 또 다른 제2 커패시터(433)의 소자 값은 분기 인덕터(131-3, 132-3, 233-3, 234-3)의 소자 값의 1/2배의 값을 갖고, 제2 저항(434)의 소자 값은 제1 저항(131-(N+1), 132-(N+1), 233-(N+1), 234-(N+1))의 소자 값의 2배의 값을 가질 수 있다.
도 17은 주파수 필터 회로의 제10 실시예로 제4 실시예와 등가인 필터 회로에 대한 회로도이다.
제4 실시예의 주파수 필터 회로(14)도, 상술한 바와 동일하게 간단한 등가 회로(24), 즉 제10 실시예의 주파수 필터 회로(24)로 변환될 수 있다.
제10 실시예의 주파수 필터 회로(24)는, 도 17에 도시된 바와 같이, 상호 병렬 연결된 제1 회로(340)와 제2 회로(440)를 포함할 수 있다. 제1 회로(340)는 다른 회로 소자들(342 내지 346)와 병렬로 연결된 제1 인덕터(341)와, 제1 인덕터(341)와 병렬로 연결되면서 상호 간에 병렬 연결된 제1 커패시터(342) 및 다른 제1 인덕터(342a)와, 제1 커패시터(342) 및 다른 제1 인덕터(342a)의 병렬 연결과 직렬로 연결된 또 다른 제1 인덕터(343)와, 또 다른 제1 인덕터(343)와 병렬로 연결되면서 동시에 상호 간에 병렬 연결된 다른 제1 커패시터(344) 및 또 다른 제1 인덕터(344a)와, 다른 제1 커패시터(344) 및 또 다른 제1 인덕터(344a) 간의 병렬 연결에 직렬로 연결되되 상호 간에는 병렬로 연결된 또 다른 제2 인덕터(345) 및 제1 저항(346)을 포함할 수 있다. 이 경우, 제10 실시예의 주파수 필터 회로(24)가 제4 실시예의 주파수 필터 회로(14)와 동일하게 2개의 전달 영점이 형성되면서 타원 응답 특성을 갖는 5차 저역 통과 필터로 이용되기 위해서는, 제1 인덕터(341)는, 예를 들어, 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 인덕터(141-1, 142-1, 243-1, 244-1)의 2배의 값을 정규화된 소자 값으로 가지고, 제1 커패시터(342)는 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 커패시터(141-2, 142-2, 243-2, 244-2)의 1/2배의 값을 소자 값으로 가지며, 다른 제1 인덕터(342a)는 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 병렬 연결 인덕터(141-2a, 142-2a, 243-2a, 244-2a)의 2배의 값을 소자 값으로 갖을 수 있다. 또한, 또 다른 제1 인덕터(343)는 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 분기 인덕터(141-3, 142-3, 243-3, 244-3)의 2배의 값을 소자 값으로 갖고, 다른 제1 커패시터(344)는 제4 실시예의 주파수 필터 회로(14)의 다른 제1 내지 제4 커패시터(141-4, 142-4, 243-4, 244-4)의 1/2배의 값을 소자 값으로 가지며, 또 다른 제1 인덕터(344a)는 제4 실시예의 주파수 필터 회로(14)의 다른 제1 내지 제4 병렬 연결 인덕터(141-4a, 142-4a, 243-4a, 244-4a)의 2배의 값을 소자 값으로 갖을 수 있다. 제1 저항(346)과 병렬로 연결된 또 다른 제2 인덕터(345)는 제4 실시예의 주파수 필터 회로(14)의 다른 분기 인덕터들(141-5, 142-5, 243-5, 244-5)의 2배의 값을 소자 값으로 갖고, 제1 저항(346)은 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 저항(141-(N+1), 142-(N+1), 243-(N+1), 244-(N+1))의 1/2배의 값을 소자 값으로 가질 수 있다. 또한, 제2 회로(440)는 제2 커패시터(441)와, 제2 커패시터(441)와 직렬로 연결되고 상호 간에도 직렬로 연결된 제2 인덕터(442) 및 다른 제2 커패시터(442a)와, 제2 인덕터(442) 및 다른 제2 커패시터(442a)와 병렬 연결된 또 다른 제2 커패시터(443)와, 또 다른 제2 커패시터(443)과 직렬로 연결되고 상호 간에도 직렬로 연결된 다른 제2 인덕터(444) 및 또 다른 제2 커패시터(444a)와, 다른 제2 인덕터(444) 및 또 다른 제2 커패시터(444a)와 병렬 연결되고 상호 간에는 직렬 연결된 또 다른 제2 커패시터(445) 및 제2 저항(446)을 포함할 수 있다. 제2 회로(440)는, 일 말단은 다른 제2 커패시터(442a), 또 다른 제2 커패시터(444a) 및 제2 저항(446)과 직렬로 연결되고 타 말단은 제2 포트(2)와 연결된 변환기(447)를 더 포함할 수도 있다. 여기서, 타원 응답 특성을 갖는 5차 저역 통과 필터로 이용되기 위해서 제2 커패시터(441)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 인덕터(141-1, 142-1, 243-1, 244-1)의 1/2배의 값을 정규화된 소자 값으로 가지고, 제2 인덕터(442)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 커패시터(141-2, 142-2, 243-2, 244-2)의 2배의 값을 소자 값으로 가지며, 다른 제2 커패시터(442a)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 병렬 연결 인덕터(141-2a, 142-2a, 243-2a, 244-2a)의 1/2배의 값을 소자 값으로 갖도록 설계될 수 있다. 또 다른 제2 커패시터(443)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 분기 인덕터(141-3, 142-3, 243-3, 244-3)의 1/2배의 값을 소자 값으로 갖고, 다른 제2 인덕터(444)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 다른 제1 내지 제4 커패시터(141-4, 142-4, 243-4, 244-4)의 2배의 값을 소자 값으로 가질 수 있다. 또 다른 제2 커패시터(444a)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 다른 제1 내지 제4 병렬 연결 인덕터(141-4a, 142-4a, 243-4a, 244-4a)의 1/2배의 값을 소자 값으로 갖을 수 있으며, 또 다른 제2 커패시터(445)는 소자 값으로 제4 실시예의 주파수 필터 회로(14)의 다른 분기 인덕터들(141-5, 142-5, 243-5, 244-5)의 1/2배의 값을 소자 값으로 갖고, 제2 저항(446)은 제4 실시예의 주파수 필터 회로(14)의 제1 내지 제4 저항(141-(N+1), 142-(N+1), 243-(N+1), 244-(N+1))의 2배의 값을 소자 값으로 가질 수 있다.
도 18은 주파수 필터 회로의 제11 실시예로, 제5 실시예 또는 6 실시예와 등가인 필터 회로에 대한 회로도이다.
도 12의 제5 실시예에 따른 주파수 필터 회로(15) 또는 제6 실시예에 따른 주파수 필터 회로(16) 역시 상술한 바와 동일하게 도 18에 도시된 바와 같은 등가의 제11 실시예에 따른 주파수 필터 회로(25)로 변환될 수 있다. 이 경우, 제11 실시예에 따른 주파수 필터 회로(25)는 제1 포트(1) 및 제2 포트(2) 사이에서 각각의 포트(1, 2)에 직렬로 연결되는 제1 인덕터(351)와, 제1 인덕터(351)에 병렬 연결된 제1 커패시터(352) 및 제2 커패시터(353)와, 제1 커패시터(352) 및 제2 커패시터(353)를 연결하는 라인의 일 위치에 배치되고 제1 커패시터(352) 및 제2 커패시터(353)와 직렬로 연결된 제1 저항(354)과, 제1 저항과 병렬로 연결된 제2 인덕터(355), 제2 저항(356) 및 변환기(357)를 포함할 수 있다. 여기서 제2 인덕터(355) 및 제2 저항(356)은 상호 병렬 연결되고, 변환기(357)는 일 말단이 이들(355, 356)의 병렬 연결에 직렬 연결되고 타 말단이 제2 커패시터(353)에 직렬 연결되도록 마련될 수 있다. 이 경우, 제11 실시예에 따른 주파수 필터 회로(25)가 2차 무반사형 버터워스 저역 통과 필터로 이용되기 위해서, 제1 인덕터(351)는, 예를 들어, 제5 실시예 또는 제6 실시예에 따른 주파수 필터 회로(15, 16)의 인덕터(151-1, 152-1, 253-1, 254-1, 161-1, 162-1, 263-1, 264-1)의 2배의 값이 소자 값으로 주어지고, 제1 커패시터(352) 및 제2 커패시터(353) 각각은 제5 실시예 또는 제6 실시예에 따른 주파수 필터 회로(15, 16)의 커패시터(151-2, 152-2, 253-2, 254-2, 161-2, 162-2, 263-2, 264-2)와 동일한 값이 소자 값으로 주어지며, 제1 저항(354)은 제5 실시예 또는 제6 실시예에 따른 주파수 필터 회로(15, 16)의 저항(151-3, 152-3, 253-3, 254-3, 161-3, 162-3, 263-3, 264-3)의 2배의 값이 소자 값으로 주어질 수 있다. 또한, 제2 인덕터(355)는 제5 실시예 또는 제6 실시예에 따른 주파수 필터 회로(15, 16)의 커패시터(151-2, 152-2, 253-2, 254-2, 161-2, 162-2, 263-2, 264-2)의 2배 값이, 제2 저항(356)는 제5 실시예 또는 제6 실시예에 따른 주파수 필터 회로(15, 16)의 저항(151-3, 152-3, 253-3, 254-3, 161-3, 162-3, 263-3, 264-3)의 1/2배의 값이 소자 값으로 주어질 수 있다.
도 19는 주파수 필터 회로의 제12 실시예로 3차 버터워스 저역 통과 필터(Butterworth Low Pass Filter)의 일례에 대한 회로도이고, 도 20은 3차 버터워스 전역 통과 필터의 주파수 응답 특성을 도시한 그래프 도면이다.
상술한 바와 같이 정규화된 저역 통과 필터의 구조와 정규화된 소자 값에 임피던스 스케일링(impedance scaling)을 적용하면 입출력단(1,2)의 임피던스가 1이 아닌 필터를 설계할 수 있다. 또한, 정규화된 저역 통과 필터의 구조와 정규화된 소자 값에 주파수 스케일링(frequency scaling)을 적용하면, 차단 주파수가 1이 아닌 저역 통과 필터를 구현하는 것도 가능해진다. 뿐만 아니라, 주파수 변환(frequency transformation)을 이용하면, 대역 통과 필터, 대역 저지 필터 및 고역 통과 필터 중 적어도 하나도 설계가 가능해진다.
구체적으로 예를 들어, 입출력단 임피던스가 50Ω이고, 차단 주파수가 10MHz인 3차 버터워스 저역 통과 필터는, 도 19에 도시된 제12 실시예의 주파수 필터 회로(26)와 같이 주어질 수 있다. 구체적으로 제12 실시예의 주파수 필터 회로(26)는, 상호 병렬로 연결된 제1 회로(360) 및 제2 회로(460)를 포함할 수 있다. 여기서, 제1 회로(360)는 제1 인덕터(361)와, 제1 인덕터(361)와 병렬로 연결된 제1 커패시터(362)와, 제1 커패시터(362)와 직렬 연결되되 상호 간에 병렬로 연결된 다른 제1 인덕터(363) 및 제1 저항(364)을 포함할 수 있다. 또한, 제2 회로(410)는 제1 포트(1)에 직렬로 연결된 제2 커패시터(461)와, 제2 커패시터(461)와 직렬로 연결된 제2 인덕터(462)와, 제2 인덕터(462)와 병렬로 연결되되 상호 간에는 직렬로 연결된 다른 제2 커패시터(463) 및 제2 저항(464)과, 제2 인덕터(462) 및 제2 저항(464)과 직렬로 연결된 변환기(465)를 포함할 수 있다. 이 경우, 제12 실시예의 주파수 필터 회로(26)가 3차 버터워스 저역 통과 필터로 동작 가능하도록, 제1 인덕터(361), 제1 커패시터(362), 다른 제1 인덕터(363) 및 제1 저항(364) 각각의 정규화된 소자 값은 순서대로 1.59uH, 79.6pF, 1.59uH 및 100Ω으로 주어질 수 있고, 제2 커패시터(461), 제2 인덕터(462), 다른 제2 커패시터(463) 및 제2 저항(464) 각각의 정규화된 소자 값은 순서대로 159pF, 796nH, 159pF 및 100Ω으로 주어질 수 있다. 도 20에 도시된 신호의 전달에 관한 S-파라미터(S12 및 S21)를 참조하면, 제12 실시예의 주파수 필터 회로(26)는 3차 버터워스 저역 통과 응답 특성을 보임을 알 수 있다. 이 경우, 반사에 관한 S-파라미터(S11 및 S22)는 0이기 때문에 dB 단위로는 음의 무한대 값을 가지게 된다.
도 21은 주파수 필터 회로의 제13 실시예로 역 체비셰프(inverse Chebyshev) 저역 통과 필터의 일례를 도시한 회로도이고, 도 22는 역 체비셰프 저역 통과 필터의 주파수 응답 특성을 도시한 그래프 도면이다.
다른 예를 들어, 입출력단 임피던스가 50Ω이고, 저지 대역에서의 리플이 시작하는 주파수(차단 주파수)가 10MHz인 4차 20dB 역체비셰프 저역 통과 필터는, 도 21에 도시된 제13 실시예의 주파수 필터 회로(27)와 같이 주어질 수 있다. 구체적으로 제13 실시예의 주파수 필터 회로(27)는, 상호 병렬로 연결된 제1 회로(370) 및 제2 회로(470)를 포함하되, 제1 회로(370)는 제1 포트(1)에 직렬 연결된 제1 인덕터(371)와, 제1 인덕터(316)와 병렬로 연결된 제1 커패시터(372)와, 제1 커패시터(372)와 직렬 연결된 다른 제1 인덕터(373)와, 제1 인덕터(373)와 병렬로 연결되되 상호 간에는 직렬로 연결된 다른 제1 커패시터(374)와 제1 저항(375)을 포함하고, 제2 회로(410)는 제1 포트(1)에 직렬 연결된 제2 커패시터(471)와, 제2 커패시터(471)와 직렬로 연결된 제2 인덕터(472)와, 제2 인덕터(472)와 병렬로 연결된 다른 제2 커패시터(473)와, 제2 커패시터(473)와 직렬 연결되되 상호 간에는 병렬 연결된 다른 제2 인덕터(474) 및 제2 저항(475)과, 제2 인덕터(472), 다른 제2 인덕터(474) 및 제2 저항(475)과 직렬 연결된 변환기(476)를 포함할 수 있다. 이 경우, 제13 실시예의 주파수 필터 회로(27)가 4차 역체비셰프 저역 통과 필터로 동작 가능하기 위해선 각각의 소자는 소정의 소자 값을 가진다. 이 경우, 제1 회로(370)의 제1 인덕터(371), 제1 커패시터(372), 다른 제1 인덕터(373), 다른 제1 커패시터(374) 및 제1 저항(375) 각각에 대한 정규화된 소자 값은 순서대로 1.71uH, 123pF, 1.01uH, 209pF 및 81.9Ω일 수 있다. 또한, 제2 회로(470)의 제2 커패시터(471), 제2 인덕터(472), 다른 제2 커패시터(473), 또 다른 인덕터(474) 및 제2 저항(475) 각각에 대한 정규화된 소자 값은 순차적으로 171pF, 1.23uH, 101pF, 2.09uH 및 122.1Ω일 수 있다. 도 22에 도시된 바를 참조하면, 신호의 전달에 관한 S-파라미터(S12 및 S21)는 역체비셰프 저역 통과 응답 특성을 보이고 있고, 반사에 관한 S-파라미터(S11 및 S22)는 음의 무한대 값을 가진다. 따라서, 도 21에 도시된 제13 실시예의 주파수 필터 회로(27)는 역체비셰프 저역 통과 필터로 이용 가능함을 알 수 있다.
도 23은 주파수 필터 회로의 제14 실시예로 역 체비셰프 대역 통과 필터의 일례를 도시한 회로도이고, 도 24는 역 체비셰프 대역 통과 필터의 주파수 응답 특성에 관한 그래프 도면이다.
또 다른 예를 들어, 상술한 주파수 필터 회로의 구성 방법을 기반으로 도 23에 도시된 바와 같은 역체비셰프 대역 통과 필터(28)를 설계할 수도 있다. 도 23은 입출력단 임피던스가 50Ω이고, 중심 주파수가 100MHz이며, 양쪽 저지 대역 리플이 시작하는 주파수를 기준으로 대역폭이 60MHz인 상황 하에서 구현한 2차 20dB 역체비셰프 대역 통과 필터의 일 실시예(즉, 제14 실시예의 주파수 필터 회로(28))를 도시한 것이다. 도 23에 도시된 바를 참조하면, 제14 실시예의 주파수 필터 회로(28)는, 상호 병렬로 연결된 제1 회로(380) 및 제2 회로(480)를 포함하되, 제1 회로(380)는 제1 포트(1)에 직렬 연결된 제1 인덕터(381)와, 제1 인덕터(381)와 직렬 연결된 제1 커패시터(381a)와, 상호 병렬 연결된 다른 제1 커패시터(382) 및 다른 제1 인덕터(382a)와, 다른 제1 커패시터(382) 및 다른 제1 인덕터(382a)의 병렬 연결에 직렬로 연결된 저항(383)을 포함하되, 제1 인덕터(381) 및 제1 커패시터(381a)는 다른 제1 커패시터(382), 다른 제1 인덕터(382a) 및 저항(383)과 병렬로 연결되어 있을 수 있다. 제2 회로(410)는 제1 포트(1)에 직렬 연결된 제2 커패시터(481)와, 제2 커패시터(481)와 병렬로 연결된 제2 인덕터(481a)와, 상호 간에 직렬로 연결된 다른 제2 인덕터(482) 및 다른 제2 커패시터(482a)와, 다른 제2 인덕터(482) 및 다른 제2 커패시터(482a)와 병렬 연결된 저항(483)과, 다른 제2 커패시터(482a) 및 제2 저항(483)과 직렬 연결된 변환기(484)를 포함할 수 있다. 여기서, 다른 제2 인덕터(482)는 제2 커패시터(481) 및 제2 인덕터(481a) 방향에 제2 커패시터(481) 및 제2 인덕터(481a) 각각과 직렬로 연결되어 설치되고 다른 제2 커패시터(482a)는 변환기(484) 방향에 변환기(484)와 직렬로 연결되어 설치된 것일 수 있다.
역체비셰프 대역 통과 필터로 동작 가능하도록, 제14 실시예의 주파수 필터 회로(28)의 각 회로 소자는 소정의 소자 값을 가질 수 있다. 구체적으로 예를 들어, 제1 회로(380)의 제1 인덕터(381), 제1 커패시터(381a), 다른 제1 커패시터(382), 다른 제1 인덕터(382a) 및 제1 저항(384) 각각은 순차적으로 399nH, 6.35pF, 48.72pF, 52nH 및 81.9Ω을 정규화된 소자 값으로 가질 수도 있다. 또한, 제2 회로(480)의 제2 커패시터(481), 제2 인덕터(481a), 다른 제2 인덕터(482), 다른 제2 커패시터(482a) 및 제2 저항(485)은 각각 순차적으로 39.9pF, 63.48nH, 487.2nH, 5.2pF 및 122.1Ω을 정규화된 소자 값으로 가질 수 있다. 도 23에 도시된 주파수 응답 특성을 참조하면, 신호의 전달에 관한 S-파라미터(S12 및 S21)는 20dB 역체비셰프 대역 통과 응답 특성을 보이고 있음을 알 수 있다. 다시 말해서, 제14 실시예의 주파수 필터 회로(28)는 역체비셰프 대역 통과 필터로 이용 가능함을 알 수 있다. 상술한 바와 마찬가지로 반사에 관한 S-파라미터(S11 및 S22)는 도 23에 도시된 바와 같이 음의 무한대 값을 가지고 있다.
도 25는 집중 소자를 이용하는 주파수 필터 회로의 제15 실시예를 도시한 회로도이고, 도 26은 분산 소자를 이용하여 구현한 제16 실시예의 주파수 필터 회로에 대한 회로도이다. 도 26에서 이중 선분의 사각형은 1/2 파장 길이(λ)의 전송선로를 나타내고, 단일 선분의 사각형은 1/4 λ의 스터브(Stub)를 나타낸다.
상술한 바와 같이 정규화된 무반사형 저역 통과 필터 토폴로지 및 정규화된 소자값에 비정규화 과정에 의하면, 인덕터, 커패시터 및/또는 저항과 같은 집중 소자를 이용하여 반사가 없거나 극히 적으면서도 원하는 응답 특성을 나타내는 주파수 필터 회로를 구현할 수 있다. 이외에도 이와 같은 방법을 이용하면 마이크로 스트립(microstrip) 등과 같은 분산 소자를 이용해서도 무반사형 필터 회로를 구현할 수 있다.
예를 들어, 상술한 임피던스 스케일링과 주파수 변환 과정을 적용하면, 주파수 필터 회로의 제15 실시예로, 도 25에 도시된 바와 같이 50Ω의 입출력단 임피던스를 가지면서 버터워스 대역 저지 응답 특성을 갖는 비정규화된 2차 필터 회로(29)를 얻을 수 있다. 비정규화된 2차 대역 저지 필터 회로(29)는 적어도 하나의 집중 소자(391l 내지 394l, 391c 내지 394c)를 배치 및 연결하여 구현된 것일 수 있다. 구체적으로 예를 들어, 비정규화된 2차 대역 저지 필터 회로(29)는, 도 25에 도시된 바와 같이, 상호 병렬 연결된 제1 인덕터(391l) 및 제1 커패시터(391c)와, 제1 인덕터(391l) 및 제1 커패시터(391c)의 병렬 연결에 대해 병렬로 연결되고 상호 간에는 직렬로 연결된 제2 인덕터(392l) 및 제2 커패시터(392c)와, 제2 커패시터(392c)에 직렬 연결된 제1 저항(392r)과, 제1 저항(393)에 순차적으로 직렬 연결된 제3 커패시터(393c) 및 제3 인덕터(393l)와, 제1 저항(383)에 병렬로 연결된 제4 인덕터(394l), 제4 커패시터(394c) 및 제2 저항(394r)을 포함하되, 제4 인덕터(394l), 제4 커패시터(394c) 및 제2 저항(394r)은 상호 간에 병렬로 연결될 수 있다. 또한, 비정규화된 2차 대역 저지 필터 회로(29)는 제4 인덕터(394l), 제4 커패시터(394c) 및 제2 저항(394r)의 병렬 연결과 제2 커패시터(393c)에 직렬로 연결되고 제1 저항(392r)에 병렬로 연결된 변환기(395)를 더 포함할 수 있다.
도 25와 같이 집중 소자를 포함하여 형성된 제15 실시예의 필터 회로(29)는, 등가 회로를 이용하면, 도 26에 도시된 바와 같은 분산 소자를 포함하는 회로(30)로 구현될 수 있다. 구체적으로 일방이 단락된 1/4 λ의 스터브(transmission-line stub)은 병렬 공진기와 등가이고, 일방이 개방된 1/4 λ의 스터브는 직렬 공진기와 등가이며, 1/2 λ의 전송선로는 1:-1 변환기와 등가이다. 그러므로, 도 25의 필터 회로(29)의 모든 또는 적어도 하나의 집중소자(391l 내지 394l, 391c 내지 394c)를 스터브로 대체하고, 변환기(395)를 1/2 λ의 전송선로(스터브)으로 대체하면, 도 26에 도시된 바와 같은 제16 실시예의 주파수 필터 회로(30)를 얻을 수 있게 된다. 구체적으로 제16 실시예의 주파수 필터 회로(30)는, 예를 들어, 양 포트(1, 2)에 연결된 제1 스터브(501)과, 제1 포트(1)와 제1 스터브(501) 사이에서 분기된 라인에 인접하여 형성된 제2 스터브(502)과, 제2 스터브(502)에 연결된 제1 저항(503)과, 제1 저항(503)에 연결되고 제2 포트(2)와 제1 스터브(501) 사이에서 분기된 라인에 인접 배치되는 제3 스터브(504)과, 제2 스터브(502)과 제1 저항(503) 사이에서 분기된 라인에 형성된 제4 스터브(505)과, 제4 스터브(505)에 병렬 연결된 제2 저항(506)과, 제4 스터브(505) 및 제2 저항(506)과 연결된 제5 전송선로(507)를 포함하되, 제1 내지 제4 스터브(501, 502, 504, 505)은 1/4 λ의 스터브고, 제5 전송선로(507)는 1/2 λ의 전송선로일 수 있다. 이와 같이 상술한 필터 회로(11 내지 16, 21 내지 29)는 등가 회로를 이용하여 분산 소자를 갖는 회로(30)로 구현될 수 있다.
도 27은 분산 소자를 이용하여 구현한 제17 실시예의 주파수 필터 회로에 대한 회로도이고, 도 28은 제17 실시예의 주파수 필터 회로의 응답 특성에 따른 측정 결과를 도시한 그래프 도면으로, 중심 주파수가 2 GHz이고 대역폭이 8%인 마이크로 스트립 라인을 이용하여 구현된 필터 회로에 대한 측정 결과를 도시한 도면이다.
일 실시예에 의하면, 도 26에 도시된 필터 회로(30)로부터, 도 27에 도시된 바와 같은 다른 등가 회로(즉, 제17 실시예의 주파수 필터 회로(31))를 획득할 수도 있다. 이 경우, 예를 들어, 중심 주파수 인근 주파수 대역에서 회로의 응답 특성에 영향을 주지 않는 회로 소자를 추가함으로써 제16 실시예의 주파수 필터 회로(30)에 대응하는 제17 실시예의 주파수 필터 회로(31)를 획득할 수도 있다. 보다 상세하게 예를 들어, 도 26의 필터 회로(30) 내의 소정의 임피던스를 갖는 스터브 양 방향에 1/2 λ의 스터브를 더 부가하고, 다른 임피던스를 갖는 스터브의 일 방향에 1:n 변환기 및 n:1 변환기를 추가하고, 이에 대한 등가 회로를 적용하면, 도 27에 도시된 바와 같은 제17 실시예의 주파수 필터 회로(31)가 획득될 수 있다. 제17 실시예의 주파수 필터 회로(31)는 분산 소자인 개별 전송 선로와 결합 전송 선로를 이용하여 구현되어 있으므로, 상대적으로 보다 용이하게 구현될 수 있다.
보다 구체적으로 제17 실시예의 주파수 필터 회로(31)는 제1 포트(1)와 연결된 제1 전송선로(511), 제1 전송선로(511)에서 연장된 제2 전송선로(512), 제2 전송선로(512)에서 연장 형성된 제3 전송선로(513) 및 제3 전송선로(513)에서 연장되고 제2 포트(2)와 연결된 제4 전송선로(514)를 포함하되, 제2 전송선로(512)에는 인접하여 제5 전송선로(515)가 형성될 수 있다. 제1 전송선로 내지 제4 전송선로(511 내지 514)는 순차적으로 배치된 것일 수 있다. 일 실시예에 의하면, 제1 전송선로 내지 제4 전송선로(511 내지 514) 각각은 만곡되어 대체적으로 U자 또는 반원의 형태를 갖도록 순차적으로 배치된 것일 수도 있다. 또한, 제17 실시예의 주파수 필터 회로(31)는 제1 전송선로(511)에 인접하여 형성된 제6 전송선로(516)를 포함할 수 있다. 제6 전송선로(516)는 실시예에 따라 제1 전송선로(511)을 기준으로 제1 포트(1)에 대향하여 마련될 수도 있다. 또한, 제17 실시예의 주파수 필터 회로(31)는 제6 전송선로(516)에 연결된 제7 전송선로(517)와, 제7 전송선로(517)에서 연장되어 형성된 제8 전송선로(518), 제8 전송선로(518)에서 연장되어 형성되고 제4 전송선로(514)에 인접하여 배치되는 제9 전송선로(519)를 포함할 수도 있다. 이 경우, 제9 전송선로(519)는 제4 전송선로(514)를 기준으로 제2 포트(2)에 대항하여 배치되는 것도 가능하다. 제6 내지 제9 전송선로(516 내지 519)는 상호 순차적으로 배치되되, 만곡되어 전체적으로 대략 U자 또는 반원의 형상으로 배치되는 것도 가능하다. 이 경우, 제6 내지 제9 전송선로(516 내지 519)가 이루는 U자 또는 반원의 형상은 제1 전송선로 내지 제4 전송선로(511 내지 514)가 이루는 U자 또는 반원의 형상과 상하 대칭을 이룰 수도 있다. 또한, 필요에 따라 제6 내지 제9 전송선로(516 내지 519)가 이루는 U자의 형상은 제6 전송선로(516)가 제1 전송선로(511)에 인접하고 제9 전송선로(519)가 제4 전송선로(514)에 인접하되, 제1 전송선로(511) 및 제4 전송선로(514) 사이에 위치하도록 배치될 수도 있다. 또한, 제7 전송선로(517) 또는 제8 전송선로(518)에 인접하여 제10 전송선로(520)가 더 배치될 수도 있다. 제10 전송선로(520)의 일 말단 등에는 제1 저항(521)이 배치될 수도 있다. 또한, 제6 전송선로(516) 및 제9 전송선로(519)의 사이에는, 제6 전송선로(516) 및 제9 전송선로(519) 각각에 연결된 제2 저항(522)이 더 배치되어 있을 수도 있다. 상술한 제17 실시예의 주파수 필터 회로(31)의 전송선로(511 내지 520) 및/또는 저항(521, 522)의 배치 형태는 예시적인 것으로, 설계자의 선택이나 실시예 등에 따라서 이들(511 내지 520, 521, 522)은 이와 상이한 다양한 형태로 배치 설계될 수도 있다. 제17 실시예의 주파수 필터 회로(31)에 대한 응답 특성은 도 28에 도시된 바와 같이 나타난다. 도 28에 도시된 바에 따르면, 제6 실시예의 주파수 필터 회로(31) 역시 반사가 거의 없이 원하는 응답 특성을 나타낼 수 있음을 보여주고 있다. 도 25 내지 도 28는 2차 버터워스 대역 저지 필터를 일례로 들어 설명한 것이다. 그러나, 도 25 내지 도 28에 도시된 실시예 이외에도, 설계자나 사용자 등은 이와 동일하게 또는 일부 변형된 방법을 이용하여 분산 소자를 포함하면서 임의의 차수 및 임의의 응답 특성을 가지는 필터 회로를 구현할 수도 있다.
상술한 주파수 필터 회로(10 내지 16, 21 내지 31) 중 적어도 하나는 신호의 처리를 수행하기 위한 집적 회로 및/또는 이와 같은 신호 처리가 필요한 다양한 전자 장치 등에서 이용될 수 있다. 예를 들어, 상술한 주파수 필터 회로(10 내지 16, 21 내지 31)는 외부의 다른 장치와 통신을 수행할 수 있는 통신 장치나 시스템 등에 이용될 수 있다. 보다 구체적으로 예를 들어, 주파수 필터 회로(10 내지 16, 21 내지 31)는 무선 통신 모듈, 무선 통신 모듈이나 이에 대응하는 집적 회로를 포함하는 전자 장치(예를 들어, 무선 통신 장치) 및/또는 이(들)를 포함하는 무선 통신 시스템에 이용될 수도 있고, 또는 유선 통신 모듈, 유선 통신 모듈이나 이에 대응하는 집적 회로를 포함하는 유선 통신 장치 및/또는 유선 통신 시스템 등에 이용될 수도 있다. 이 경우, 주파수 필터 회로(10 내지 16, 21 내지 31)는 무선 통신 모듈이나 유선 통신 모듈의 집적 회로 내에 일체형으로 형성되어 이용될 수도 있고, 프로세서 등의 집적 회로 내에 일체형으로 형성되어 이용될 수도 있으며, 및/또는 별도로 모듈화된 후 프로세서, 무선 통신 모듈 또는 유선 통신 모듈에 추가적으로 장착되어 이용될 수도 있다. 또한, 이들 장치는 주파수 필터 회로(10 내지 16, 21 내지 31) 중 하나만을 이용할 수도 있고, 둘 이상의 주파수 필터 회로(10 내지 16, 21 내지 31)를 이용할 수도 있다. 여기서, 통신 장치나 통신 시스템은, 예를 들어, 레이더 장치, 이동 통신 기지국, 무선 공유기, 차량, 비행체(유인 비행체 또는 드론 등과 같은 무인 비행체 등을 포함 가능함), 인공 위성, 인공 위성의 운용을 위한 위성 통신 시스템, 위성 통신을 위한 지상파 기지국, 각종 관제 장치(일례로 레이더 접근 관제 장치 등), 스마트폰, 셀룰러 폰, 랩톱 컴퓨터, 데스크톱 컴퓨터, 태블릿 피씨, 셋톱박스, 로봇, 기계장치, 의료기기 및/또는 건설 기계 등 다양한 장치 또는 시스템을 포함할 수 있으나, 이에 한정되는 것은 아니다. 통신 장치나 시스템 외에도 주파수 필터 회로(10 내지 16, 21 내지 31)는 텍스트, 영상 및/또는 음향 등의 처리를 위한 데이터 처리 장치 또는 시스템과 같이 다른 다양한 장치나 시스템에 의해서도 이용될 수 있다.
이상 여러 실시예를 들어 주파수 필터 회로에 대해 설명하였으나, 주파수 필터 회로는 오직 상술한 실시예에 한정되는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자가 상술한 실시예를 기초로 수정 및 변형하여 구현 가능한 다양한 회로나 장치 역시 상술한 주파수 필터 회로의 일례가 될 수 있다. 예를 들어, 설명된 회로나 장치의 각각의 회로나 구성 요소들이 설명된 예시들과 다른 형태로 배치, 결합 또는 조합되거나, 또는 다른 등가 회로, 다른 구성 요소나 균등물에 의하여 대치 또는 치환되더라도 이들은 상술한 주파수 필터 회로의 일 실시예가 될 수 있다.
1: 제1 포트 2: 제2 포트
10: 주파수 필터 회로 100: 제1 회로
101: 제1 부분 회로 102: 제2 부분 회로
200: 제2 회로 201: 제1 인버터
202: 제2 인버터 203: 제3 부분 회로
204: 제4 부분 회로
10: 주파수 필터 회로 100: 제1 회로
101: 제1 부분 회로 102: 제2 부분 회로
200: 제2 회로 201: 제1 인버터
202: 제2 인버터 203: 제3 부분 회로
204: 제4 부분 회로
Claims (22)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 상호 병렬 연결된 제1 인덕터 및 제1 저항을 포함한 제1 회로; 및
상기 제1 회로와 병렬 연결되고, 상호 직렬 연결된 제2 커패시터 및 제2 저항 및 변환기를 포함하는 제2 회로를 포함하고,
상기 제1 회로는,
상기 제1 인덕터와 병렬 연결되고, 상기 제1 저항과는 직렬 연결된 제1 커패시터; 및
상기 제1 커패시터와 직렬 연결되고 상기 제1 저항과 병렬 연결된 다른 제1 인덕터를 더 포함하는,
주파수 필터 회로. - 삭제
- 제12항에 있어서,
상기 제1 회로는,
상기 제1 커패시터와 병렬 연결되고, 상기 제1 저항과 직렬 연결된 제1 병렬 연결 인덕터;를 더 포함하는 주파수 필터 회로. - 제12항에 있어서,
상기 제2 회로는,
상기 제1 커패시터 및 상기 제2 저항과 직렬 연결된 다른 제2 커패시터; 및
상기 다른 제2 커패시터 및 상기 제2 저항과 병렬 연결된 제2 인덕터;를 더 포함하는 주파수 필터 회로. - 제15항에 있어서,
상기 제2 회로는, 상기 제2 인덕터와 직렬 연결된 또 다른 제2 커패시터;를 더 포함하는 주파수 필터 회로. - 제12항에 있어서,
상기 제1 인덕터의 정규화된 소자 값은 상기 제2 커패시터의 정규화된 소자 값의 4배이고, 상기 제1 저항의 정규화된 소자 값은 상기 제2 저항의 정규화된 소자 값의 1/4배인 주파수 필터 회로. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/015,217 US11381214B2 (en) | 2019-09-10 | 2020-09-09 | Frequency filter circuit |
| KR1020220062334A KR102593446B1 (ko) | 2019-09-10 | 2022-05-20 | 주파수 필터 회로 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190111995 | 2019-09-10 | ||
| KR20190111995 | 2019-09-10 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220062334A Division KR102593446B1 (ko) | 2019-09-10 | 2022-05-20 | 주파수 필터 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210030864A KR20210030864A (ko) | 2021-03-18 |
| KR102476494B1 true KR102476494B1 (ko) | 2022-12-13 |
Family
ID=75232459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200107277A KR102476494B1 (ko) | 2019-09-10 | 2020-08-25 | 주파수 필터 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102476494B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113507279B (zh) * | 2021-06-11 | 2024-05-03 | 西安空间无线电技术研究所 | 一种高精度星间距离观测数据的降速率滤波方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101919317B1 (ko) | 2017-09-07 | 2018-11-16 | 고려대학교 산학협력단 | 가변 λ/4 전송선로를 이용한 다중대역 SPNT 스위치, 상기 스위치를 포함하는 스위치 매트릭스, 및 송수신 시스템 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3539950A1 (de) * | 1985-11-11 | 1987-05-14 | Siemens Ag | Hochpass einer filteranordnung fuer ein mit umrichtern verbundenes drehstromnetz |
| US5659464A (en) * | 1996-03-22 | 1997-08-19 | General Electric Company | Filter for pulse width modulating inverter |
| KR20140146764A (ko) * | 2013-06-18 | 2014-12-29 | 한국전자통신연구원 | 전력 분배기 |
-
2020
- 2020-08-25 KR KR1020200107277A patent/KR102476494B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101919317B1 (ko) | 2017-09-07 | 2018-11-16 | 고려대학교 산학협력단 | 가변 λ/4 전송선로를 이용한 다중대역 SPNT 스위치, 상기 스위치를 포함하는 스위치 매트릭스, 및 송수신 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20210030864A (ko) | 2021-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10079414B2 (en) | Switched multiplexer with flat group delay and channelized limiting | |
| CN109831176B (zh) | 一种压电声波滤波器及双工器 | |
| US8392495B2 (en) | Reflectionless filters | |
| KR102476494B1 (ko) | 주파수 필터 회로 | |
| US8552782B1 (en) | Quadrature phase network | |
| Yu et al. | Unified extracted pole filter synthesis: Bridging the gap between EM and circuit simulations | |
| US9859599B2 (en) | Bandstop filters with minimum through-line length | |
| KR102593446B1 (ko) | 주파수 필터 회로 | |
| CN203895576U (zh) | 一种微波四频带通滤波器 | |
| Guyette et al. | Exact synthesis of microwave filters with nonuniform dissipation | |
| CN109687086B (zh) | 一种耦合线级联的切比雪夫滤波型威尔金森功率分配器 | |
| Chang et al. | Wide-band equal-ripple filters in nonuniform transmission lines | |
| US9755292B2 (en) | Same-band combiner for co-sited base stations | |
| Leong et al. | A new class of dual-band waveguide filters based on Chebyshev polynomials of the second kind | |
| Evdokimova et al. | Synthesis of ladder-type acoustic filters in the band-pass domain | |
| US20160365841A1 (en) | Ultra broadband network of fixed or switched frequency selective filters | |
| Macchiarella | Synthesis of prototype filters with triplet sections starting from source and load | |
| CN105322263B (zh) | 微波一分n功率分配器 | |
| Skaik | Novel star-junction coupled-resonator multiplexer structures | |
| Cheab et al. | Parallel connected dual-mode filter | |
| Zhou et al. | Novel lossy microstrip filter with extracted-pole technique | |
| Acosta et al. | Synthesis guidelines for acoustic wave standalone ladder filters with dual-band responses | |
| CN103618515A (zh) | 一种低通滤波器 | |
| Kuo et al. | Explicit solution to exact synthesis of cross-coupled quadruplet filter with a real-frequency zero pair | |
| Zhao et al. | Iterative synthesis of equi-ripple dual-band filtering functions with one additional transmission zero |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |