KR102473579B1 - A Weighting Cell and Using Method thereof - Google Patents
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Abstract
본 발명은 뇌신경망모사 소자(Neuromorphic Device)에서 시냅스(synapse) 특성을 갖는 가중치 소자(Weighting Cell)에 관한 것으로, 더욱 자세하게는, 두 개의 트랜지스터를 이용한 가중치 소자 및 이의 동작 방법에 대한 것이다. 선택 트랜지스터에 인가되는 워드라인 전압에 의해 가중치 소자의 전기적 연결 또는 개방이 가능하고, 저장 트랜지스터에 인가되는 제2 전압과 비트라인 전압의 입력-펄스에 의해 상기 저장 트랜지스터의 전하저장층에 멀티-레벨 특성을 갖는 가중치 값이 저장된다. 저장 트랜지스터는 공핍형 전계 효과 트랜지스터의 특성을 가지고 있어, 저장 트랜지스터에 인가되는 기준 전압이 0V일 때에도 가중치 값을 읽을 수 있다.The present invention relates to a weighting cell having synapse characteristics in a neuromorphic device, and more particularly, to a weighting cell using two transistors and an operating method thereof. The weight element can be electrically connected or opened by the word line voltage applied to the selection transistor, and the multi-level charge storage layer of the storage transistor can be electrically connected by the input pulse of the second voltage and the bit line voltage applied to the storage transistor. A weight value having a characteristic is stored. The storage transistor has the characteristics of a depletion type field effect transistor, so that a weight value can be read even when a reference voltage applied to the storage transistor is 0V.
Description
본 발명은 시냅스(synapse) 특성을 갖는 가중치 소자(Weighting Cell)에 관한 것으로, 더욱 자세하게는, 선택 트랜지스터 및 저장 트랜지스터(1S-1T)를 이용하여 멀티-레벨의 랜덤-액세스가 가능한 가중치 소자 및 이의 작동방법에 관한 것이다.The present invention relates to a weighting cell having synapse characteristics, and more particularly, to a weighting cell capable of multi-level random-access using a selection transistor and a storage transistor (1S-1T), and a weighting cell thereof It's about how it works.
최근, 알파고로 대중의 주목을 받은 인공지능 기술은, 뇌신경망의 구조적, 기능적 모사를 통한 인지 및 인식 소프트웨어 분야에 의해 급격히 발전하여 왔다. 이러한 인공지능을 사용해 실생활에서 지능형 서비스를 실현하기 위한 기술 개발이 요구되고 있다. 인공지능 서비스를 위한 학습은 컴퓨터, 서버 상에서 수행되는 경우와 휴대용 단말기에서 직접 수행되는 방식으로 나누어진다. 휴대용 단말기에서 인공지능 서비스를 위한 학습이 직접 수행되는 경우에 휴대성이 요구되어, 소프트웨어 기반 보다는 하드웨어 기반의 인공지능 학습 수행 방법의 개발이 필요하다.Recently, artificial intelligence technology, which has attracted public attention with AlphaGo, has been rapidly developed in the field of cognition and recognition software through structural and functional simulation of brain neural networks. There is a demand for technology development to realize intelligent services in real life using artificial intelligence. Learning for artificial intelligence services is divided into a case where it is performed on a computer or server, and a method where it is performed directly on a portable terminal. Portability is required when learning for artificial intelligence services is directly performed in a portable terminal, so it is necessary to develop a hardware-based artificial intelligence learning method rather than a software-based one.
뇌에 있는 신경세포로 알려진 뉴런(neuron)은, 소마(soma)로 일컫는 세포체, 수상돌기(dendrite), 및 축삭(axon)으로 구성된다. 뉴런은 시냅스(synapse)에 의해 축삭과 수상돌기를 연결하여 네트워크 구조를 형성한다. 성인의 뇌에는 약 1011개의 뉴런이 존재하며, 하나의 뉴런은 103-104개의 시냅스를 통해서 다른 뉴런들과 연결을 하고 있다. 이러한 네트워크를 통해 뇌는 약 20W 수준의 저전력으로, 병렬적 정보처리를 통한 학습을 하고 있다. 이러한 거대규모의 뉴런세포에 의한 병렬적 정보처리를 모사한 뇌신경망모사 컴퓨팅에 있어서, 연산과 메모리가 분리되어 있어 매 연산시스템마다 메모리로부터 값을 불러오는 종래의 폰-노이만 구조는 비효율적이다. 종래의 CPU 및 GPU 기술로는 에너지 효율성의 한계에 다다른 것으로 예측되고 있어, 뇌신경망모사 컴퓨팅을 위한 새로운 아키텍쳐(architecture)의 지능형 반도체 기술이 요구되고 있다.A neuron, known as a nerve cell in the brain, is composed of a cell body called a soma, a dendrite, and an axon. Neurons form a network structure by connecting axons and dendrites through synapses. There are about 10 11 neurons in the adult brain, and one neuron connects with other neurons through 10 3 -10 4 synapses. Through this network, the brain learns through parallel information processing with low power of about 20W. In brain neural network simulation computing that simulates parallel information processing by such large-scale neuron cells, the conventional von-Neumann structure in which calculation and memory are separated and values are loaded from memory for each calculation system is inefficient. Conventional CPU and GPU technologies are expected to reach the limit of energy efficiency, and intelligent semiconductor technology of a new architecture for neural network simulation computing is required.
뉴런은 하나의 세포에 아날로그와 디지털 신호 처리 기능을 가지고 있을 뿐 아니라, 메모리 저장의 기능을 가지고 있다. 한 뉴런에서 다른 뉴런으로 자극이 가해지면 이 자극이 누적되면서 누적된 값이 어느 임계치를 넘을 때 그 다음 뉴런으로 자극이 전달된다. 자극이 전달되는 뉴런과 뉴런 사이의 공간을 시냅스라 한다. 이와 같은 시냅스의 기능을 모사하기 위해, 시냅스의 민감도에 대응하는 가중치(weight)를 저장하기 위한 소자의 연구가 계속되고 있다. 가중치 소자는 인가되는 신호를 축적하기 위해 불휘발성 메모리 소자여야 한다.Neurons not only have analog and digital signal processing functions in one cell, but also have memory storage functions. When stimulation is applied from one neuron to another, the stimulation is accumulated and when the accumulated value exceeds a certain threshold, the stimulation is transmitted to the next neuron. The space between neurons and neurons through which stimuli are transmitted is called synapse. In order to mimic the functions of synapses, research on devices for storing weights corresponding to synaptic sensitivities is ongoing. The weighting element must be a non-volatile memory element to accumulate applied signals.
대한민국 공개특허 10-2015-0014577는 채널과 게이트 전극 사이에 이온종 이동층을 구비한 멀티-레벨 특성의 비휘발성 메모리 트랜지스터를 이용한 시냅스 모사 소자에 관한 발명이다. 상기 비휘발성 메모리 트랜지스터는 16레벨 이상의 멀티-레벨 특성을 갖고 있으나, 16레벨 이상의 멀티-레벨 특성의 트랜지스터는 10년 이상의 메모리 보유 기간(retention time)을 보장할 수 없고, 이온종 이동에 걸리는 시간이 상당하다는 문제가 있다.Republic of Korea Patent Publication No. 10-2015-0014577 is an invention related to a synaptic simulating device using a multi-level characteristic non-volatile memory transistor having an ion species transfer layer between a channel and a gate electrode. The non-volatile memory transistor has a multi-level characteristic of 16 levels or more, but a transistor having a multi-level characteristic of 16 levels or more cannot guarantee a memory retention time of 10 years or more, and the time required for ion species to move There is a significant problem.
1984년, IEDM(International Electron Device Meeting )에 게재된 T OSHIBA의 논문(F .Masuoka et al., "A new F lash EEPROM cell using triple poly silicon technology ")에서 최초로 게재된 이후, 가벼우며 대기 시 전력소모가 적고 신뢰성이 뛰어난 플래시 메모리는 디지털 이미지, 음성 정보 저장, 휴대용 통신기기의 정보 저장 등에 이용되면서 큰 시장을 이루고 있다. 플래시 메모리는 비휘발성 메모리로, F-N 터널링(Fowler-Nordheim tunneling) 또는 핫 캐리어 주입(Hot electron injection)에 의해 프로그램 되고, F-N 터널링에 의해 데이터의 소거가 가능하다. 셀의 구조가 단순하고 미세화에 적합하여 집적도가 높고, 대용량화가 가능하다는 장점이 있다. 또한 하나의 셀에 멀티-레벨의 데이터를 저장할 수 있다. 그러나 1개의 트랜지스터로 메모리 셀을 구성하는 1-트랜지스터 플래시 메모리는, 소거 작동 시 블록 단위로만 소거가 가능하다. 블록 단위 소거 시 한번에 다량의 데이터를 소거하기 때문에 시냅스에 부여되는 가중치와 같이 빈번한 업데이트를 필요로 하는 소량의 데이터를 처리하는 데에는 적합하지 않다. 또한 1-트랜지스터 플래시 메모리 셀이 고집적화 되었을 때, 하나의 비트라인에 달린 셀 중 어느 하나가 하드웨어적 또는 소프트웨어적 불량에 의하여 턴 온(Turn On) 되거나 누설전류가 흐르는 상태가 되면 해당 비트 라인의 다른 셀을 읽을 수 없는 과잉 소거 문제가 발생할 수 있다.Since it was first published in T OSHIBA's paper (F.Masuoka et al., "A new Flash EEPROM cell using triple poly silicon technology") published at IEDM (International Electron Device Meeting) in 1984, it has been Flash memory, which consumes less and has excellent reliability, is used for digital image, voice information storage, and information storage of portable communication devices, making up a large market. Flash memory is a non-volatile memory, and is programmed by Fowler-Nordheim tunneling or hot electron injection, and data can be erased by F-N tunneling. The structure of the cell is simple and it is suitable for miniaturization, so the degree of integration is high and the capacity can be increased. Also, multi-level data can be stored in one cell. However, a 1-transistor flash memory comprising a memory cell with one transistor can only be erased in block units during an erase operation. Since a large amount of data is erased at once during block-by-block erasing, it is not suitable for processing small amounts of data that require frequent updates, such as weights assigned to synapses. In addition, when 1-transistor flash memory cells are highly integrated, if one of the cells attached to one bit line is turned on due to hardware or software failure or leakage current flows, the other bit line This can lead to over-erasing problems where cells cannot be read.
휴대용 단말기에서 직접 학습을 수행할 경우, 소프트웨어로 인공지능 학습을 수행하기 위해 가중치와 다층 구조를 제작하면 하드웨어의 부담이 커진다. 종래의 하드웨어 구조로 구성되는 경우 하드웨어 자체가 차지하는 공간과 소모전력이 비현실적으로 커져 휴대가 불가능하다. 따라서 인공지능 학습은 서버나 컴퓨터 상에서 수행하고 학습된 정보를 단말기의 뇌신경모사 프로세서에 프로그래밍 하는 방식에 적합한 가중치 소자가 필요하다.When learning is performed directly on a portable terminal, the burden on hardware increases if weights and a multi-layered structure are created to perform artificial intelligence learning with software. When configured with a conventional hardware structure, the space occupied by the hardware itself and power consumption are unrealistically large, making it impossible to carry. Therefore, artificial intelligence learning is performed on a server or computer, and a weighting element suitable for programming the learned information into a neuron simulation processor of a terminal is required.
본 발명이 이루고자 하는 제1 기술적 과제는 한 개의 선택 트랜지스터와 다른 한 개의 메모리 트랜지스터를 포함하는 1S-1T 가중치 소자를 제공하는데 있다.A first technical problem to be achieved by the present invention is to provide a 1S-1T weighting device including one selection transistor and one other memory transistor.
본 발명이 이루고자 하는 제2 기술적 과제는 상기 가중치 소자의 사용 방법을 제공하는데 있다.A second technical problem to be achieved by the present invention is to provide a method of using the weight element.
상술한 제1 기술적 과제를 달성하기 위해 본 발명은, 반도체 기판, 상기 반도체 기판 상에 형성되어 가중치를 저장하기 위한 저장 트랜지스터 및 상기 반도체 기판 상에 형성되며, 상기 저장 트랜지스터와 비트라인을 전기적으로 연결 또는 개방하는 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터의 턴온에 의해 상기 저장 트랜지스터는 가중치를 저장, 소멸 및 읽기 동작을 수행하는 것을 특징으로 하는 가중치 소자를 제공한다.In order to achieve the above-described first technical problem, the present invention is formed on a semiconductor substrate, a storage transistor formed on the semiconductor substrate to store a weight, and formed on the semiconductor substrate, electrically connecting the storage transistor and a bit line. or a selection transistor that opens, and when the selection transistor is turned on, the storage transistor performs operations of storing, deleting, and reading weights.
상기 선택 트랜지스터는 제1 전압과 연결되어 온/오프 동작을 수행하기 위한 제1 게이트 구조물, 상기 반도체 기판 하부에 매립되어 형성되고, 상기 제1 게이트 구조물의 주변부에 형성되는 비트라인 및 상기 반도체 기판 상에 형성되고, 상기 제1 게이트 구조물의 주변부에 형성되는 제1 도핑 영역을 포함하고, 상기 제1 도핑영역은 상기 저장 트랜지스터와 공유되는 것을 특징으로 한다.The selection transistor is formed on a first gate structure for performing an on/off operation by being connected to a first voltage, a bit line formed by being buried under the semiconductor substrate, and formed around the first gate structure, and on the semiconductor substrate. and a first doped region formed on the periphery of the first gate structure, wherein the first doped region is shared with the storage transistor.
상기 제1 게이트 구조물은 상기 반도체 기판의 트렌치에 형성된 선택 절연막 및 상기 선택 절연막 상에 형성되고, 상기 반도체 기판의 트렌치를 채우는 워드라인을 포함하는 것을 특징으로 한다.The first gate structure may include a selective insulating layer formed in a trench of the semiconductor substrate and a word line formed on the selective insulating layer and filling the trench of the semiconductor substrate.
상기 저장 트랜지스터는, 제2 전압과 연결되고, 가중치의 저장 또는 소멸 동작을 수행하는 제2 게이트 구조물, 상기 반도체 기판 상의 상기 제2 게이트 구조물의 주변부에 형성되고, 상기 선택 트랜지스터와 공유하는 제1 도핑 영역, 상기 제2 게이트 구조물을 중심으로 제1 도핑영역에 대향하는 제2 도핑영역 및 상기 제2 게이트 구조물 하부에 형성되어 상기 제1 도핑 영역과 상기 제2 도핑 영역을 전기적으로 연결하는 저장 트랜지스터 채널을 포함하는 것을 특징으로 한다.The storage transistor includes a second gate structure connected to a second voltage and performing a storage or extinction operation of a weight, a first doping formed around the second gate structure on the semiconductor substrate, and shared with the selection transistor. region, a second doped region facing the first doped region centered on the second gate structure, and a storage transistor channel formed under the second gate structure to electrically connect the first doped region and the second doped region. It is characterized in that it includes.
상기 제2 게이트 구조물은 상기 반도체 기판 상에 형성된 터널절연막층, 상기 터널절연막층 상에 형성되고, 가중치의 저장 또는 소멸 동작에 따라 전하가 저장되거나 배출되는 전하저장층, 상기 전하저장층 상에 형성된 제어절연막층 및 상기 제어절연막층 상에 형성된 제어 게이트 전극을 포함하는 것을 특징으로 한다.The second gate structure is formed on a tunnel insulating film layer formed on the semiconductor substrate, a charge storage layer formed on the tunnel insulating film layer, and in which charges are stored or discharged according to a storage or extinction operation of weights, and a charge storage layer formed on the charge storage layer. It is characterized in that it includes a control insulating film layer and a control gate electrode formed on the control insulating film layer.
상기한 제2 기술적 과제를 달성하기 위해 본 발명은, 반도체 기판, 상기 반도체 기판 상에 형성되어 가중치를 저장하기 위한 저장 트랜지스터 및 상기 반도체 기판 상에 형성되며, 상기 저장 트랜지스터와 비트라인을 전기적으로 연결 또는 개방하는 선택 트랜지스터를 포함하는 가중치 소자의 작동 방법에 있어서, 상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 제2 게이트 구조물에 학습된 가중치를 저장하는 단계 및 상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계를 포함하는 것을 특징으로 하는 가중치 소자의 작동 방법을 제공한다.In order to achieve the second technical problem, the present invention provides a semiconductor substrate, a storage transistor formed on the semiconductor substrate to store a weight, and a storage transistor formed on the semiconductor substrate to electrically connect the storage transistor and a bit line. or a method of operating a weight element including an open selection transistor, the steps of turning on the selection transistor and storing the learned weight in a second gate structure of the storage transistor; turning on the selection transistor; and turning on the storage transistor. It provides a method of operating a weight element comprising the step of applying a reference voltage to and reading the resistance or conductivity of a storage transistor channel formed under the second gate structure.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 제2 게이트 구조물에 학습된 가중치를 저장하는 단계는, 상기 비트라인을 접지하고, 상기 제2 게이트 구조물에 인가되는 제2 전압에 양의 전압을 인가하여 상기 제2 게이트 구조물에 전하를 저장하는 것을 특징으로 한다.Turning on the selection transistor and storing the learned weight in the second gate structure of the storage transistor may include grounding the bit line and applying a positive voltage to a second voltage applied to the second gate structure. It is characterized in that the charge is stored in the second gate structure.
상기 제2 게이트 구조물에 인가되는 제2 전압은 크기, 펄스 폭 및 펄스 레이트 중 어느 하나를 조절하여 멀티-레벨의 전하 저장이 가능한 것을 특징으로 한다.The second voltage applied to the second gate structure may be multi-level charge storage by adjusting any one of a size, a pulse width, and a pulse rate.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 제2 게이트 구조물에 학습된 가중치를 저장하는 단계는, 상기 제2 게이트 구조물을 접지하고, 상기 비트라인에 양의 전압을 인가하여 상기 제2 게이트 구조물에 저장된 전하를 배출하는 것을 특징으로 한다.Turning on the selection transistor and storing the learned weight in the second gate structure of the storage transistor may include grounding the second gate structure and applying a positive voltage to the bit line to the second gate structure. It is characterized by discharging the stored charge.
상기 비트라인에 인가되는 양의 전압의 크기, 펄스 폭 및 펄스 레이트 중 어느 하나를 조절하여 멀티-레벨의 전하 배출이 가능한 것을 특징으로 한다.It is characterized in that multi-level charge discharge is possible by adjusting any one of the size, pulse width, and pulse rate of the positive voltage applied to the bit line.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계는, 상기 제2 게이트 구조물에 기준 전압을 인가하고, 상기 비트라인에 읽기 전압을 인가하고, 상기 저장 트랜지스터의 드레인 영역을 형성하는 제2 도핑 영역에 아날로그-디지탈 변환 회로를 연결하여 멀티-레벨의 가중치 값을 디지털 신호로 읽는 것을 특징으로 한다.Turning on the selection transistor and applying a reference voltage to the storage transistor to read resistance or conductivity of a storage transistor channel formed under a second gate structure includes applying a reference voltage to the second gate structure and applying a reference voltage to the bit line. A read voltage is applied to and a multi-level weight value is read as a digital signal by connecting an analog-to-digital conversion circuit to a second doped region forming a drain region of the storage transistor.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계는, 상기 제2 게이트 구조물에 기준 전압을 인가하고, 상기 저장 트랜지스터의 드레인 영역을 형성하는 제2 도핑 영역에 읽기 전압을 인가하고, 상기 비트라인에 아날로그-디지탈 변환 회로를 연결하여 멀티-레벨의 가중치 값을 디지털 신호로 읽는 것을 특징으로 한다.The step of turning on the selection transistor and applying a reference voltage to the storage transistor to read resistance or conductivity of a storage transistor channel formed under a second gate structure includes applying a reference voltage to the second gate structure and the storage transistor. It is characterized in that a read voltage is applied to a second doped region forming a drain region of , and a multi-level weight value is read as a digital signal by connecting an analog-to-digital conversion circuit to the bit line.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계의 기준 전압은 0V인 것을 특징으로 한다.In the step of turning on the selection transistor and applying a reference voltage to the storage transistor to read resistance or conductivity of a storage transistor channel formed under the second gate structure, the reference voltage may be 0V.
상술한 본 발명에 따르면, 가중치 소자는 선택 트랜지스터의 온/오프 상태에 따라 전기적으로 연결/개방되어 랜덤-액세스가 가능하다.According to the present invention described above, the weight element is electrically connected/opened according to the on/off state of the selection transistor so that random access is possible.
저장 트랜지스터는 공핍형 전계효과 트랜지스터의 특성을 가지고 있어, 저장 트랜지스터의 제어 게이트 전극에 인가되는 기준 전압이 0V일 때에도 저장 트랜지스터에 저장된 가중치 값을 읽을 수 있다.The storage transistor has the characteristics of a depletion type field effect transistor, so that a weight value stored in the storage transistor can be read even when a reference voltage applied to a control gate electrode of the storage transistor is 0V.
또한 입력-펄스의 전압, 펄스 폭, 펄스 레이트를 조절함으로써 보다 정밀하게 제어되며 신뢰도가 높은 멀티-레벨의 가중치 저장, 소멸을 가능하게 한다.In addition, by adjusting the input-pulse voltage, pulse width, and pulse rate, it is more precisely controlled and enables highly reliable multi-level weight storage and extinction.
도 1은 본 발명의 실시예에 따른 1S-1T 트랜지스터 가중치 소자를 도시하는 단면도이다.
도 2는 본 발명의 실시예에 따른 가중치를 증가시키는 가중치 소자의 동작 방법을 도시하는 단면도이다.
도 3은 본 발명의 실시예에 따른 가중치를 감소시키는 가중치 소자의 동작 방법을 도시하는 단면도이다.
도 4는 본 발명의 실시예에 따른 가중치를 읽는 가중치 소자의 동작 방법을 도시하는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 가중치를 읽는 가중치 소자의 동작 방법을 도시하는 단면도이다.
도6은 본 발명의 가중치 소자를 사용하는 바람직한 인공지능 어플리케이션 서비스 개념을 도시하는 모식도이다. 1 is a cross-sectional view showing a 1S-1T transistor weighting element according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a method of operating a weight element for increasing a weight according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a method of operating a weight element for reducing a weight according to an embodiment of the present invention.
4 is a cross-sectional view illustrating an operating method of a weight element for reading a weight according to an embodiment of the present invention.
5 is a cross-sectional view illustrating an operation method of a weight element for reading a weight according to another embodiment of the present invention.
6 is a schematic diagram showing a preferred artificial intelligence application service concept using the weight element of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.Since the present invention may have various changes and various forms, specific embodiments are illustrated in the drawings and described in detail in the text. However, it should be understood that this is not intended to limit the present invention to the specific disclosed form, and includes all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals have been used for like elements throughout the description of each figure.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art to which this invention belongs. Terms such as those defined in should be interpreted as having a meaning consistent with the meaning in the context of the related art, and are not interpreted in an ideal or overly formal sense unless explicitly defined in this application.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명의 1S-1T 트랜지스터 가중치 소자는 N형 또는 P형 트랜지스터 일 수 있다. N형 트랜지스터에서는 가중치가 증가할 때 채널 전류가 감소하며, 가중치가 감소할 때 채널 전류가 증가하는 반면, P형 트랜지스터에서는 가중치가 증가할 때 채널 전류가 증가하고 가중치가 감소할 때 채널 전류가 감소한다. 본 발명에 대한 설명의 편의를 위하여 제1 트랜지스터 및 제2 트랜지스터는 N형 트랜지스터인 것으로 표시하였다. 그러나 상기 트랜지스터들이 N형 트랜지스터에 한정된다는 것을 의미하는 것은 아니다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in more detail. The 1S-1T transistor weight element of the present invention may be an N-type or P-type transistor. In the N-type transistor, the channel current decreases when the weight increases and increases when the weight decreases, whereas in the P-type transistor, the channel current increases when the weight increases and decreases when the weight decreases. do. For convenience of description of the present invention, the first transistor and the second transistor are indicated as N-type transistors. However, this does not mean that the transistors are limited to N-type transistors.
실시예Example
도 1은 본 발명의 실시예에 따른 1S-1T 트랜지스터 가중치 소자를 도시하는 단면도이다.1 is a cross-sectional view showing a 1S-1T transistor weighting element according to an embodiment of the present invention.
도 1을 참조하면, 본 실시예의 가중치 소자는 반도체 기판(100), 상기 반도체 기판(100) 상에 형성된 선택 트랜지스터와 저장 트랜지스터를 포함한다.Referring to FIG. 1 , the weight element of this embodiment includes a
선택 트랜지스터는 반도체 기판(100)의 트렌치(trench)에 형성된 제1 게이트 구조물(200), 제1 게이트 구조물(200)의 주변 영역에 형성된 제1 도핑 영역(130) 및 반도체 기판(100)의 하부에 매립된 비트라인(110)을 포함한다. The selection transistor includes a
제1 게이트 구조물(200)은 반도체 기판(100)의 트렌치에 형성된 선택 절연막(210)과 선택 절연막(210) 상에 형성되어 트렌치를 채우는 워드라인(230)을 포함한다. 워드라인(230)은 제1 전압과 전기적으로 연결된다. 제1 도핑 영역(130)은 반도체 기판(100) 상에 형성되며, 선택 트랜지스터와 저장 트랜지스터를 전기적으로 연결한다. 비트라인(110)은 반도체 기판(100)의 하부에 매립되어 제1 게이트 구조물(200)과 맞닿는다. 비트라인(110)은 반도체 기판(100)과 반대되는 형으로 고농도 도핑 되어 있다.The
저장 트랜지스터는 제2 게이트 구조물(300), 제2 게이트 구조물(300) 주변 영역에 형성된 제1 도핑 영역(130), 제2 게이트 구조물(300)을 중심으로 제1 도핑 영역(130)에 대향하는 위치에 형성된 제2 도핑영역(150) 및 제2 게이트 구조물(300) 하부 제1 도핑 영역(130)과 제2 도핑 영역(150) 사이에 형성된 저장 트랜지스터 채널(101)을 포함한다.The storage transistor includes a
제2 게이트 구조물(300)은 반도체 기판(100) 상에 형성된 터널 절연막(310), 터널 절연막(310) 상에 형성된 전하저장층(330), 전하저장층(330) 상에 형성된 제어 절연막(350) 및 제어 절연막(350) 상에 형성된 제어 게이트 전극(370)을 포함한다. 제어 게이트 전극(370)은 제2 전압과 전기적으로 연결된다. 터널 절연막(310)은 제어 게이트 전극(370)에 인가되는 전압에 따라 전하가 전하저장층(330) 상으로 이동하거나, 전하저장층(330) 상에서 제1 도핑 영역(130)으로 이동할 수 있도록 충분히 얇다. 그러나 제어 게이트 전극(370)에 전압이 인가되지 않은 경우 전하저장층(330)과 반도체 기판(100)을 전기적으로 절연하여 전하의 이동을 차단한다. 전하저장층(330)은 폴리 실리콘, Si3N4, Al2O3, 실리콘 양자점, 금속 나노점 및 비정질 산화막 중 적어도 어느 하나를 포함할 수 있다. 제1 도핑 영역(130)은 제1 게이트 구조물(200)과 제2 게이트 구조물(300) 사이의 영역에 형성된다. 제2 도핑 영역(150)은 제2 게이트 구조물(300)을 중심으로 제1 도핑 영역(130)에 대향하는 위치에 형성된다. 제1 도핑 영역(130)과 제2 도핑 영역(150)은 저장 트랜지스터 채널(101)에 의하여 전기적으로 연결되어 있다.The
제1 게이트 구조물(200)의 워드라인(230)에 전기적으로 연결된 제1 전압이 선택 트랜지스터의 문턱 전압 값 이상이 되면, 선택 절연막(210) 주변의 반도체 기판(100)에 선택 트랜지스터 채널(103)이 형성되어 비트라인(110)과 제1 도핑 영역(130)은 전기적으로 연결된다. 저장 트랜지스터는 선택 트랜지스터와 제1 도핑 영역(130)을 공유하므로, 저장 트랜지스터는 선택 트랜지스터의 턴온에 의해 비트라인(110)과 전기적으로 연결될 수 있다.When the first voltage electrically connected to the word line 230 of the
즉, 선택 트랜지스터에서 제1 전압의 제어를 통해 저장 트랜지스터의 전기적 연결 및 개방을 선택하여 랜덤-액세스(Random Access)를 가능하게 할 수 있다.That is, random access may be enabled by selecting electrical connection and opening of the storage transistor through control of the first voltage in the selection transistor.
도 2는 본 발명의 실시예에 따른 가중치를 증가시키는 가중치 소자의 동작 방법을 도시하는 단면도이다.2 is a cross-sectional view illustrating a method of operating a weight element for increasing a weight according to an embodiment of the present invention.
도 2를 참조하면, 선택 트랜지스터의 문턱 전압 값 이상을 제1 전압에 인가하여 선택 트랜지스터 채널(103)을 형성한다. 워드라인(230)에 선택 트랜지스터의 문턱 전압 이상의 전압을 인가하여 턴온 한다. 저장 트랜지스터는 선택 트랜지스터의 턴온에 의해 비트라인(110)과 전기적으로 연결된다. 비트라인(110)은 접지하고, 제2 도핑 영역(150)은 플로팅(floating)하고, 제어 게이트 전극(370)과 연결된 제2 전압에 높은 양의 전압을 인가한다. 제어 게이트 전극(370)과 반도체 기판(100) 사이의 전압 차이로 인하여 핫 캐리어 주입(Hot carrier injection) 현상이 일어난다. 전하는 터널 절연막(310)을 투과하여 전하저장층(330)으로 이동한다.Referring to FIG. 2 , a
제2 전압에 인가되는 전압의 크기, 펄스 폭(width) 및 펄스 레이트(rate)를 제어하여 전하저장층(330)에 저장되는 전하의 양을 조절할 수 있다. 전압 펄스는 전압의 크기 및/또는 폭이 일정한 스텝만큼 증가하며 반복되는 형태로 인가될 수 있다. 펄스를 인가한 후 검증 단계를 수행하여 패스하지 못한 경우 다시 펄스를 인가함으로써, 저장 트랜지스터의 문턱 전압 분포의 폭을 축소하고 저장되는 가중치 값의 신뢰도를 높일 수 있다.The amount of charge stored in the
전하저장층(330)에 저장된 전하량은 저장 트랜지스터의 문턱 전압값을 변화시킨다. 제2 전압에 인가된 전압에 의해 발생한 전기장에 전하저장층(330)에 저장된 전하가 간섭을 일으키고, 저장 트랜지스터 채널(101)에 도달하는 전기장의 세기가 변하게 된다. 이를 통해 저장하고자 하는 가중치는 제어 가능한 문턱 전압으로 변경된다. The amount of charge stored in the
도 3은 본 발명의 실시예에 따른 가중치를 감소시키는 가중치 소자의 동작 방법을 도시하는 단면도이다.3 is a cross-sectional view illustrating a method of operating a weight element for reducing a weight according to an embodiment of the present invention.
도 3을 참조하면, 선택 트랜지스터의 문턱 전압 값 이상을 제1 전압에 인가하여 선택 트랜지스터 채널(103)을 형성한다. 워드라인(230)에 선택 트랜지스터의 문턱 전압 이상의 전압을 인가하여 턴온 한다. 저장 트랜지스터는 선택 트랜지스터의 턴온에 의해 비트라인(110)과 전기적으로 연결된다. 제2 도핑 영역(150)은 플로팅하고, 제어 게이트 전극(370)은 접지하고, 비트라인(110)에 높은 양의 전압을 인가한다. 제2 게이트 구조물(300)과 반도체 기판(100) 사이의 높은 전압 차이로 인하여 F-N 터널링 현상(Fowler-Nordheim Tunneling)이 일어난다. 전하는 전하저장층(330)으로부터 터널 절연막(310)을 투과하여 비트라인(110)으로 이동한다.Referring to FIG. 3 , a
비트라인(110)에 인가하는 전압의 크기, 펄스 폭, 펄스 레이트를 제어함으로써, 전하저장층(330)에서 반도체 기판(100)으로 이동하는 전하의 양을 정밀하게 제어 가능하다.The amount of charge transferred from the
전하저장층(330)에 남겨진 전하량은 저장 트랜지스터의 문턱 전압을 제어한다. 이를 통해 변경된 가중치는 제어 가능한 문턱 전압으로 저장된다.The amount of charge left in the
저장 트랜지스터는 공핍형 트랜지스터로 제작될 수 있으며, 게이트 전압을 인가하지 않아도 저장 트랜지스터 채널(101)에 의해 가중치를 읽을 수 있다.The storage transistor may be made of a depletion type transistor, and the weight may be read through the
도 4는 본 발명의 실시예에 따른 가중치를 읽는 가중치 소자의 동작 방법을 도시하는 단면도이다.4 is a cross-sectional view illustrating an operating method of a weight element for reading a weight according to an embodiment of the present invention.
도 4를 참조하면, 선택 트랜지스터의 문턱 전압 값 이상을 제1 전압에 인가하여 선택 트랜지스터 채널(103)을 형성한다. 워드라인(230)에 선택 트랜지스터의 문턱 전압 이상의 전압을 인가하여 턴온 한다. 저장 트랜지스터는 선택 트랜지스터의 턴온에 의해 비트라인(110)과 전기적으로 연결된다. 비트라인(110)에 읽기 전압을 인가하고, 제어 게이트 전극(370)에 기준 전압을 인가한다. 전하저장층(330)에 저장된 전하량에 따라 저장 트랜지스터 채널(101)의 채널 저항 및 전도도가 결정된다. 저장 트랜지스터 채널(101)은 이온 주입 등의 방법으로 미리 형성된 채널로, 제어 게이트 전극(370)에 인가되는 기준 전압이 0V인 경우에도 저장 트랜지스터 채널(101)의 전기적 연결이 유지되어 가중치 값을 읽을 수 있다. 제2 도핑 영역(150)의 연결 단자에 아날로그-디지털 변환 회로를 연결하여 비트라인(110)으로부터 제2 도핑 영역(150)으로 흐르는 전류의 값을 디지털 신호로 변환하여 읽을 수 있다.Referring to FIG. 4 , a
도 5는 본 발명의 또 다른 실시예에 따른 가중치를 읽는 가중치 소자의 동작 방법을 도시하는 단면도이다.5 is a cross-sectional view illustrating an operation method of a weight element for reading a weight according to another embodiment of the present invention.
도 5를 참조하면, 선택 트랜지스터의 문턱 전압 값 이상을 제1 전압에 인가하여 선택 트랜지스터 채널(103)을 형성한다. 워드라인(230)에 선택 트랜지스터의 문턱 전압 이상의 전압을 인가하여 턴온 한다. 저장 트랜지스터는 선택 트랜지스터의 턴온에 의해 비트라인(110)과 전기적으로 연결된다. 제어 게이트 전극(370)에 기준 전압을 인가하고, 제2 도핑 영역(150)에 읽기 전압을 인가한다. 비트라인(110)에 아날로그-디지털 변환 회로를 연결하여 제2 도핑 영역(150)으로부터 비트라인(110)으로 흐르는 전류의 값을 디지털 신호로 변환하여 읽을 수 있다.Referring to FIG. 5 , a
도6은 본 발명의 가중치 소자를 사용하는 바람직한 인공지능 어플리케이션 서비스 개념을 도시하는 모식도이다.6 is a schematic diagram showing a preferred artificial intelligence application service concept using the weight element of the present invention.
도 6을 참조하면, 인공 지능 서비스의 학습이 이루어지는 학습 영역은 단말기와는 별개로 컴퓨터 또는 서버로 이루어져 있고, 학습 결과로 얻어진 다층 구조와 가중치들이 압축(Deep Compression)을 통해 환산 가중치, 축소된 다층 구조 값으로 감소된다. 이때 환산된 값은 본 발명의 가중치 소자를 포함하는 뉴럴 프로세서(neural processor)가 탑재된 단말기에 다운로드 된다. 다운로드 된 값들은 뉴럴 프로세서에 입력된다. 뉴럴 프로세서는 뉴럴 네트워크들이 배치된 멀티-코어 형태 또는 재구성(reconfigurable) 뉴럴 네트워크의 형태로 단말기에 탑재될 수 있다. 인공지능 어플리케이션을 다운로드 받은 단말기는 학습 기능은 수행하지 않으며, 저장된 환산 값을 바탕으로 인식, 판단, 예측과 같은 인공지능 서비스를 수행할 수 있다.Referring to FIG. 6, the learning area where artificial intelligence service learning takes place is composed of a computer or a server separately from the terminal, and the multi-layer structure and weights obtained as a result of learning are compressed (deep compression) to reduce the converted weight and the multi-layer. reduced to the structure value. At this time, the converted value is downloaded to a terminal equipped with a neural processor including the weight element of the present invention. The downloaded values are input to the neural processor. The neural processor may be installed in a terminal in the form of a multi-core in which neural networks are deployed or a reconfigurable neural network. Terminals that have downloaded artificial intelligence applications do not perform learning functions, but can perform artificial intelligence services such as recognition, judgment, and prediction based on stored conversion values.
상술한 서비스는 본 발명의 가중치 소자에 가중치 값을 저장시키는 동작을 최소화시킨다. 이는 가중치 값을 저장시키기 위해 필요로 하는 높은 전압 사용을 최소화하고, 저전력하에서 동작해야 하는 휴대용 단말기에 적용될 수 있다.The above service minimizes the operation of storing weight values in weight elements of the present invention. This can be applied to a portable terminal that must operate under low power and minimize the use of a high voltage required to store weight values.
100 : 반도체 기판
101 : 저장 트랜지스터 채널 103 : 선택 트랜지스터 채널
110 : 매립 비트라인 130 : 제1 도핑 영역
150 : 제2 도핑 영역
200 : 제1 게이트 구조물
210 : 선택 절연막 230 : 워드라인
300 : 제2 게이트 구조물
310 : 터널 절연막 330 : 전하저장층
350 : 제어 절연막 370 : 제어 게이트 전극100: semiconductor substrate
101: storage transistor channel 103: selection transistor channel
110: buried bit line 130: first doped region
150: second doping region
200: first gate structure
210: selective insulating film 230: word line
300: second gate structure
310: tunnel insulating film 330: charge storage layer
350: control insulating film 370: control gate electrode
Claims (13)
상기 반도체 기판 상에 형성되어 가중치를 저장하기 위한 저장 트랜지스터; 및
상기 반도체 기판 상에 형성된 선택 트랜지스터를 포함하고,
상기 선택 트랜지스터는 제1 전압과 연결되어 온/오프 동작을 수행하기 위한 제1 게이트 구조물; 상기 반도체 기판 하부에 매립되어 형성되고, 상기 제1 게이트 구조물의 주변부에 형성되는 비트라인; 및 상기 반도체 기판 상에 형성되고, 상기 제1 게이트 구조물의 주변부에 형성되는 제1 도핑 영역을 포함하되, 상기 제1 도핑영역은 상기 저장 트랜지스터와 공유되며,
상기 선택 트랜지스터는 상기 제1 게이트 구조물 주변에 형성된 채널을 통해 상기 비트라인과 상기 제1 도핑 영역이 전기적으로 연결 또는 개방되도록 하여, 상기 저장 트랜지스터가 상기 비트라인과 전기적으로 연결 또는 개방되도록 하는 것이며,
상기 선택 트랜지스터의 턴온에 의해 상기 저장 트랜지스터는 가중치를 저장, 소멸 및 읽기 동작을 수행하는 것을 특징으로 하는 가중치 소자.semiconductor substrate;
a storage transistor formed on the semiconductor substrate to store a weight; and
A selection transistor formed on the semiconductor substrate;
The selection transistor may include a first gate structure connected to a first voltage to perform an on/off operation; a bit line buried under the semiconductor substrate and formed around the first gate structure; and a first doped region formed on the semiconductor substrate and formed in a periphery of the first gate structure, wherein the first doped region is shared with the storage transistor,
The selection transistor electrically connects or opens the bit line and the first doped region through a channel formed around the first gate structure, so that the storage transistor is electrically connected to or open from the bit line,
The weighting element according to claim 1 , wherein the storage transistor performs operations of storing, deleting, and reading weights when the selection transistor is turned on.
상기 제1 게이트 구조물은 상기 반도체 기판의 트렌치에 형성된 선택 절연막; 및
상기 선택 절연막 상에 형성되고, 상기 반도체 기판의 트렌치를 채우는 워드라인을 포함하는 것을 특징으로 하는 가중치 소자.According to claim 1,
The first gate structure may include a selective insulating layer formed in a trench of the semiconductor substrate; and
and a word line formed on the selective insulating layer and filling the trench of the semiconductor substrate.
상기 저장 트랜지스터는,
제2 전압과 연결되고, 가중치의 저장 또는 소멸 동작을 수행하는 제2 게이트 구조물;
상기 반도체 기판 상의 상기 제2 게이트 구조물의 주변부에 형성되고, 상기 선택 트랜지스터와 공유하는 제1 도핑 영역;
상기 제2 게이트 구조물을 중심으로 제1 도핑영역에 대향하는 제2 도핑영역; 및
상기 제2 게이트 구조물 하부에 형성되어 상기 제1 도핑 영역과 상기 제2 도핑 영역을 전기적으로 연결하는 저장 트랜지스터 채널을 포함하는 것을 특징으로 하는 가중치 소자.According to claim 1,
The storage transistor,
a second gate structure connected to the second voltage and performing an operation of storing or deleting weights;
a first doped region formed around the second gate structure on the semiconductor substrate and shared with the selection transistor;
a second doped region facing the first doped region with the second gate structure as a center; and
and a storage transistor channel formed under the second gate structure to electrically connect the first doped region and the second doped region.
상기 제2 게이트 구조물은
상기 반도체 기판 상에 형성된 터널절연막층;
상기 터널절연막층 상에 형성되고, 가중치의 저장 또는 소멸 동작에 따라 전하가 저장되거나 배출되는 전하저장층;
상기 전하저장층 상에 형성된 제어절연막층; 및
상기 제어절연막층 상에 형성된 제어 게이트 전극을 포함하는 것을 특징으로 하는 가중치 소자.According to claim 4,
The second gate structure
a tunnel insulating film layer formed on the semiconductor substrate;
a charge storage layer formed on the tunnel insulating film layer and in which charges are stored or discharged according to a weight storage or extinction operation;
a control insulating film layer formed on the charge storage layer; and
A weighting element comprising a control gate electrode formed on the control insulating film layer.
상기 선택 트랜지스터는 제1 전압과 연결되어 온/오프 동작을 수행하기 위한 제1 게이트 구조물; 상기 반도체 기판 하부에 매립되어 형성되고, 상기 제1 게이트 구조물의 주변부에 형성되는 비트라인; 및 상기 반도체 기판 상에 형성되고, 상기 제1 게이트 구조물의 주변부에 형성되는 제1 도핑 영역을 포함하되, 상기 제1 도핑영역은 상기 저장 트랜지스터와 공유되며,
상기 선택 트랜지스터는 상기 제1 게이트 구조물 주변에 형성된 채널을 통해 상기 비트라인과 상기 제1 도핑 영역이 전기적으로 연결 또는 개방되도록 하여, 상기 저장 트랜지스터가 상기 비트라인과 전기적으로 연결 또는 개방되도록 하는 가중치 소자의 작동 방법에 있어서,
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 제2 게이트 구조물에 학습된 가중치를 저장하는 단계; 및
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 상기 제2 게이트 구조물에 연결된 제2 전압에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계를 포함하는 것을 특징으로 하는 가중치 소자의 작동 방법.a semiconductor substrate, a storage transistor formed on the semiconductor substrate to store a weight, and a selection transistor formed on the semiconductor substrate;
The selection transistor may include a first gate structure connected to a first voltage to perform an on/off operation; a bit line buried under the semiconductor substrate and formed around the first gate structure; and a first doped region formed on the semiconductor substrate and formed in a periphery of the first gate structure, wherein the first doped region is shared with the storage transistor,
The selection transistor electrically connects or opens the bit line and the first doped region through a channel formed around the first gate structure, so that the storage transistor is electrically connected to or opened from the bit line Weighting element In the method of operation,
turning on the selection transistor and storing the learned weight in a second gate structure of the storage transistor; and
Turning on the selection transistor and applying a reference voltage to a second voltage connected to the second gate structure of the storage transistor to read resistance or conductivity of a storage transistor channel formed under the second gate structure. How the weighting element works.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 제2 게이트 구조물에 학습된 가중치를 저장하는 단계는,
상기 비트라인을 접지하고, 상기 제2 게이트 구조물에 인가되는 제2 전압에 양의 전압을 인가하여 상기 제2 게이트 구조물에 전하를 저장하는 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 6,
Turning on the selection transistor and storing the learned weight in the second gate structure of the storage transistor,
The method of operating the weight element, characterized in that by grounding the bit line and applying a positive voltage to the second voltage applied to the second gate structure to store charges in the second gate structure.
상기 제2 게이트 구조물에 인가되는 제2 전압은 크기, 펄스 폭 및 펄스 레이트 중 어느 하나를 조절하여 멀티-레벨의 전하 저장이 가능한 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 7,
The second voltage applied to the second gate structure is a method of operating a weight element, characterized in that multi-level charge storage is possible by adjusting any one of a size, a pulse width, and a pulse rate.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터의 제2 게이트 구조물에 학습된 가중치를 저장하는 단계는,
상기 제2 게이트 구조물을 접지하고, 상기 비트라인에 양의 전압을 인가하여 상기 제2 게이트 구조물에 저장된 전하를 배출하는 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 6,
Turning on the selection transistor and storing the learned weight in the second gate structure of the storage transistor,
The method of operating the weighting element, characterized in that by grounding the second gate structure and applying a positive voltage to the bit line to discharge the charge stored in the second gate structure.
상기 비트라인에 인가되는 양의 전압의 크기, 펄스 폭 및 펄스 레이트 중 어느 하나를 조절하여 멀티-레벨의 전하 배출이 가능한 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 9,
A method of operating a weighting element, characterized in that multi-level charge discharge is possible by adjusting any one of the magnitude, pulse width, and pulse rate of the positive voltage applied to the bit line.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계는,
상기 제2 게이트 구조물에 기준 전압을 인가하고, 상기 비트라인에 읽기 전압을 인가하고, 상기 저장 트랜지스터의 드레인 영역을 형성하는 제2 도핑 영역에 아날로그-디지탈 변환 회로를 연결하여 멀티-레벨의 가중치 값을 디지털 신호로 읽는 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 6,
The step of turning on the selection transistor and applying a reference voltage to the storage transistor to read the resistance or conductivity of the storage transistor channel formed under the second gate structure,
A multi-level weight value by applying a reference voltage to the second gate structure, applying a read voltage to the bit line, and connecting an analog-to-digital conversion circuit to a second doped region forming a drain region of the storage transistor. A method of operating a weighting element, characterized in that for reading as a digital signal.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계는,
상기 제2 게이트 구조물에 기준 전압을 인가하고, 상기 저장 트랜지스터의 드레인 영역을 형성하는 제2 도핑 영역에 읽기 전압을 인가하고, 상기 비트라인에 아날로그-디지탈 변환 회로를 연결하여 멀티-레벨의 가중치 값을 디지털 신호로 읽는 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 6,
The step of turning on the selection transistor and applying a reference voltage to the storage transistor to read the resistance or conductivity of the storage transistor channel formed under the second gate structure,
A reference voltage is applied to the second gate structure, a read voltage is applied to a second doped region forming a drain region of the storage transistor, and an analog-to-digital conversion circuit is connected to the bit line to obtain a multi-level weight value. A method of operating a weighting element, characterized in that for reading as a digital signal.
상기 선택 트랜지스터를 턴온하고, 상기 저장 트랜지스터에 기준 전압을 인가하여 제2 게이트 구조물 하부에 형성된 저장 트랜지스터 채널의 저항 또는 전도도를 읽는 단계의 기준 전압은 0V인 것을 특징으로 하는 가중치 소자의 작동 방법.According to claim 6,
A method of operating a weight element, characterized in that the reference voltage in the step of turning on the selection transistor and applying a reference voltage to the storage transistor to read the resistance or conductivity of the storage transistor channel formed under the second gate structure is 0V.
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