KR102456357B1

KR102456357B1 - Synaptic devices and array

Info

Publication number: KR102456357B1
Application number: KR1020200019056A
Authority: KR
Inventors: 이종호; 강원묵
Original assignee: 서울대학교 산학협력단
Priority date: 2020-02-17
Filing date: 2020-02-17
Publication date: 2022-10-19
Also published as: KR20210104387A

Abstract

본 발명은 시냅스 모방 소자에 관한 것이다. 상기 시냅스 모방 소자는, 기판상에 수평 방향을 따라 일정 거리 이격 배치된 제1 및 제2 도핑 영역; 상기 제1 및 제2 도핑 영역과 수직 방향을 따라 일정 거리 이격되어 배치된 제3 도핑 영역; 상기 제1, 제2 및 제3 도핑 영역들의 사이에 배치되어, 상기 제1, 제2 및 제3 도핑 영역들을 서로 전기적으로 분리시키는 절연막; 상기 제1 도핑 영역과 제3 도핑 영역을 연결하여 채널로서 기능하는 제1 반도체 영역; 상기 제2 도핑 영역과 제3 도핑 영역을 연결하여 채널로서 기능하는 제2 반도체 영역; 상기 제1 및 제2 반도체 영역의 측면에 배치된 제1 및 제2 게이트 절연막 스택들;을 구비하여, 공통의 소스 또는 드레인을 구비하는 2개의 융합된 FET로 이루어지는 것을 특징으로 한다. The present invention relates to a synaptic mimic device. The synaptic mimicking device may include: first and second doped regions spaced apart from each other by a predetermined distance along a horizontal direction on a substrate; a third doped region spaced apart from the first and second doped regions by a predetermined distance in a vertical direction; an insulating layer disposed between the first, second and third doped regions to electrically separate the first, second and third doped regions from each other; a first semiconductor region connecting the first doped region and the third doped region to function as a channel; a second semiconductor region connecting the second doped region and the third doped region to function as a channel; and first and second gate insulating film stacks disposed on side surfaces of the first and second semiconductor regions, and comprising two fused FETs having a common source or drain.

Description

Synaptic devices and arrays

본 발명은 신경 모방(neuromorphic) 기술에서 시냅스 (synapse), 시냅스 어레이 (synapse array)를 모방할 수 있는 실리콘 기반의 소자 (device) 및 어레이 (device array)에 관한 것이다.The present invention relates to a silicon-based device and array capable of mimicking a synapse and a synapse array in neuromorphic technology.

최근 폰 노이만 아키텍처 기반의 시스템에서 전력 소모 및 발열 문제 등이 심각해지면서 효율적인 동물의 신경계를 모방하려는 시도가 많이 있다. 이러한 동물의 신경계를 모방한 뉴로모픽 기술은 전력 소모를 크게 줄이면서, 인지 및 학습 기능이 가능할 수 있도록 하는 것을 목표로 하고 있다. 이에 따라 기존의 폰 노이만 방식의 집적 소자 및 회로의 기능을 대체하거나 크게 개선할 수 있는 연구의 필요성이 크게 대두되었다. Recently, as power consumption and heat problems in systems based on von Neumann architecture become serious, there are many attempts to imitate the efficient nervous system of animals. Neuromorphic technology that mimics the nervous system of these animals aims to enable cognitive and learning functions while significantly reducing power consumption. Accordingly, the need for research that can replace or significantly improve the functions of the existing von Neumann-type integrated devices and circuits has emerged.

동물의 신경계를 구성하는 요소로는 뉴런 (neuron)과 시냅스 (synapse)가 있다. 뉴런은 핵이 있는 신경세포체와 다른 세포에서 신호를 받는 부분인 수상돌기 (dendrite), 그리고 다른 세포에 신호를 주는 부분인 축삭돌기 (axon)로 구성된다. 뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크, 즉 활동 전위 (action potential)를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이러한 자극의 상호 교환은 시냅스를 통해서 일어난다. 1개의 신경세포(뉴런)는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭돌기로 전기적 스파이크를 전달하여 시냅스에 도달하게 한다.The elements that make up the nervous system of animals are neurons and synapses. A neuron consists of a neuron cell body with a nucleus, dendrites that receive signals from other cells, and axons that send signals to other cells. The basic function of a neuron is to transmit information to other cells by generating an electrical spike, that is, an action potential, when stimulated above a threshold. The exchange of these stimuli occurs through synapses. One nerve cell (neuron) receives stimulation through multiple synapses, integrates the excitation, and then transmits an electrical spike to the axon close to the nerve cell body to reach the synapse.

이와 같이, 뉴런의 흥분이 시냅스를 통해 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분 전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다. As such, the transmission of the excitation of a neuron to another neuron through a synapse is called excitation transmission. The excitation transmission at the synapse is transmitted only in the direction of the cell body or dendrites from the nerve fiber, and not in the reverse direction, so that the excitation is transmitted in only one direction as a whole.

또한, 시냅스는 단지 흥분을 전달하는 중계 장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적/공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합 작용을 가능하게 하고 있다. In addition, the synapse is not only a relay site for transmitting excitation, but also causes weighting or inhibition according to the temporal/spatial change of the excitation arriving there, enabling higher-order integration of the nervous system.

한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달 물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분 (활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달 물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다. On the other hand, in addition to transmitting the excitation, synapses also have the action of inhibiting the transmission of excitation from other nerve cells. These are called inhibitory synapses. When the excitation transmitted along a certain nerve fiber reaches an inhibitory synapse, an inhibitory transmitter is secreted there. This substance acts on the cell membrane of the nerve cell in contact with the synapse and inhibits the excitation (generation of action potential) of the cell. Therefore, while the inhibitory transmitter is in action, the excitation reaching another synapse is not transmitted.

종래의 시냅스 모방 기술은 주로 memristor 기반과 SRAM에 기반한 것들이 대부분이다. Memristor 기반 기술의 경우 기존의 RRAM, PRAM 및 STT-MRAM 등을 사용한다. Memristor 기반 기술의 경우 2단자 소자로서의 다양한 장점들이 있지만, 실제 시냅스 어레이 구현에 있어서 선택 소자를 같이 형성할 필요성이 있기 때문에 배선 복잡성 측면에서 큰 단점이 있다. 또한 이러한 소자들의 경우 내구성 및 신뢰성 측면에서 큰 개선점이 필요하다. 한편, 시냅스 모방을 위한 기존의 SRAM 셀의 경우 통상 8개의 트렌지스터로 구현되므로, 어레이를 구성함에 있어서 시스템 면적이 커지는 단점이 있고, 디지털 메모리로서 활용되기 때문에 아날로그 형태의 메모리 구현에 그 한계가 있다. Conventional synaptic mimicry techniques are mostly memristor-based and SRAM-based ones. For memristor-based technology, conventional RRAM, PRAM, and STT-MRAM are used. In the case of memristor-based technology, there are various advantages as a two-terminal device, but there is a big disadvantage in terms of wiring complexity because it is necessary to form a selection device together in real synaptic array implementation. In addition, in the case of these devices, there is a need for significant improvement in terms of durability and reliability. On the other hand, in the case of the conventional SRAM cell for synapse imitation, since it is usually implemented with eight transistors, there is a disadvantage in that the system area increases in configuring the array, and since it is used as a digital memory, there is a limit to the implementation of the analog type memory.

본 발명은 기존의 검증된 charge storage layer들을 사용하여 시냅스들이 수행하는 흥분 통합 및 전달 등과 같은 다양한 기능을 모방할 수 있는 신경 모방 소자 및 어레이를 제안하고자 한다.The present invention intends to propose a neuromimetic device and an array capable of mimicking various functions such as excitation integration and transmission performed by synapses using existing verified charge storage layers.

국제특허공개공보 WO2009/113993 A1International Patent Publication No. WO2009/113993 A1

전술한 문제점을 해결하기 위한 본 발명의 목적은 전하 저장층들을 사용하여 시냅스들이 수행하는 흥분 통합 및 전달 등의 다양한 기능들을 모방할 수 있는 시냅스 모방 소자를 제공하는 것이다. An object of the present invention for solving the above problems is to provide a synaptic mimic device capable of mimicking various functions such as excitation integration and transmission performed by synapses using charge storage layers.

전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 시냅스 모방 소자는, 절연 물질로 이루어진 기판; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 수평 방향을 따라 일정 거리 이격되어 배치된 제1 및 제2 도핑 영역; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 배치되되, 상기 제1 및 제2 도핑 영역과 수직 방향을 따라 일정 거리 이격되어 배치된 제3 도핑 영역; 절연 물질로 이루어져, 상기 제1, 제2 및 제3 도핑 영역들의 사이에 배치되어, 상기 제1, 제2 및 제3 도핑 영역들을 서로 전기적으로 분리시키는 절연막; 상기 제1 도핑 영역의 측면, 상기 제3 도핑 영역의 제1 측면, 및 제1 도핑 영역과 제3 도핑 영역의 사이에 위치한 절연막의 제1 측면에 배치된 제1 반도체 영역; 상기 제2 도핑 영역의 측면과 상기 제3 도핑 영역의 제2 측면, 및 제2 도핑 영역과 제3 도핑 영역의 사이에 위치한 절연막의 제2 측면에 배치된 제2 반도체 영역; 상기 제1 반도체 영역의 측면에 배치된 제1 게이트 절연막 스택; 상기 제2 반도체 영역의 측면에 배치된 제2 게이트 절연막 스택;을 구비한다. A synaptic mimic device according to a first aspect of the present invention for achieving the above-described technical problem, a substrate made of an insulating material; first and second doped regions made of a semiconductor material doped with a first type of impurity and spaced apart from each other by a predetermined distance along a horizontal direction on the substrate; a third doped region made of a semiconductor material doped with a first type of impurity and disposed on the substrate, the third doped region being spaced apart from the first and second doped regions by a predetermined distance in a vertical direction; an insulating layer made of an insulating material and disposed between the first, second and third doped regions to electrically separate the first, second, and third doped regions from each other; a first semiconductor region disposed on a side surface of the first doped region, a first side surface of the third doped region, and a first side surface of the insulating film positioned between the first doped region and the third doped region; a second semiconductor region disposed on a side surface of the second doped region and a second side surface of the third doped region, and on a second side surface of the insulating film positioned between the second doped region and the third doped region; a first gate insulating layer stack disposed on a side surface of the first semiconductor region; and a second gate insulating layer stack disposed on a side surface of the second semiconductor region.

전술한 제1 특징에 따른 시냅스 모방 소자는, 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제1 및 제3 도핑 영역들의 사이에 배치되되 상기 제1 및 제3 도핑 영역들과는 전기적으로 절연되며 제1 반도체 영역과는 전기적으로 접촉되는 제3 반도체 영역; 및 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제2 및 제3 도핑 영역들의 사이에 배치되되 상기 제2 및 제3 도핑 영역들과는 전기적으로 절연되며 제2 반도체 영역과는 전기적으로 접촉되는 제4 반도체 영역;을 더 구비하는 것이 바람직하다. The synaptic mimic device according to the first feature described above is made of a semiconductor material doped with a second type of impurity, and is disposed between the first and third doped regions and is electrically insulated from the first and third doped regions. and a third semiconductor region in electrical contact with the first semiconductor region; and a semiconductor material doped with a second type of impurity, which is disposed between the second and third doped regions, is electrically insulated from the second and third doped regions, and is in electrical contact with the second semiconductor region. It is preferable to further include a fourth semiconductor region.

전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 게이트 절연막 스택은 전하를 저장할 수 있도록 구성된 전하 저장층; 및 적어도 하나 이상의 절연막;을 구비하며, 상기 전하 저장층은 반도체 또는 도전성 물질로 구성되거나 트랩을 포함하는 물질로 구성된 것이 바람직하다. In the synaptic mimic device according to the first feature described above, the first and second gate insulating film stacks include a charge storage layer configured to store an electric charge; and at least one insulating layer, wherein the charge storage layer is preferably made of a semiconductor or a conductive material or a material including a trap.

전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 게이트 절연막 스택은, 프로그램이나 이레이져 동작을 수행함에 있어 제1 및 제2 게이트 절연막 스택들에 연결된 전극으로부터 캐리어가 프로그램 또는 이레이져 되거나, 상기 제1 및 제2 반도체 영역 중 적어도 어느 한 영역으로부터 캐리어가 프로그램 또는 이레이져 되는 것이 바람직하다. In the synapse mimicry device according to the first aspect, the first and second gate insulating layer stacks are programmed or programmed by carriers from electrodes connected to the first and second gate insulating layer stacks in performing a program or erase operation. It is preferable that the erased or the carrier is programmed or erased from at least one of the first and second semiconductor regions.

전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 반도체 영역은 제1, 제2 및 제3 도핑 영역에 도핑된 불순물의 제1 유형과 다른 제2 유형의 불순물로 도핑된 것이 바람직하다. In the synaptic mimicking device according to the first feature described above, the first and second semiconductor regions are doped with a second type of impurity different from the first type of impurity doped in the first, second and third doped regions. it is preferable

전술한 제1 특징에 따른 시냅스 모방 소자는, FET로 동작되는 경우, 제1 및 제2 반도체 영역에서는 제1 및 제2 도핑 영역으로부터 제3 도핑 영역으로 전류가 흐르거나, 제3 도핑 영역으로부터 제1 및 제2 도핑 영역으로 전류가 흐르도록 구성된 것이 바람직하다. When the synaptic mimicking device according to the first feature described above is operated as an FET, current flows from the first and second doped regions to the third doped region in the first and second semiconductor regions, or from the third doped region It is preferred that the current flow into the first and second doped regions.

전술한 제1 특징에 따른 시냅스 모방 소자에 있어서, 제1 도핑 영역과 제3 도핑 영역 사이의 절연막의 제1 측면, 그리고 상기 절연막의 제1 측면과 접하는 상기 제1 반도체 영역과 상기 제1 게이트 절연막 스택은 볼록한 형태로 이루어지고, In the synaptic mimicking device according to the first feature described above, the first side of the insulating film between the first doped region and the third doped region, and the first semiconductor region and the first gate insulating film in contact with the first side of the insulating film The stack is made in a convex shape,

제2 도핑 영역과 제3 도핑 영역 사이의 절연막의 제2 측면, 그리고 상기 절연막의 제2 측면과 접하는 상기 제2 반도체 영역과 상기 제2 게이트 절연막 스택은 볼록한 형태로 이루어진 것이 바람직하다. Preferably, the second side surface of the insulating layer between the second doped region and the third doped region, and the second semiconductor region and the second gate insulating layer stack in contact with the second side surface of the insulating layer have a convex shape.

전술한 제1 특징에 따른 시냅스 모방 소자는, 상부 전극을 더 구비하고, 상기 상부 전극은 제1 게이트 절연막 스택의 표면에 배치된 제1 전극; 및 상기 제2 게이트 절연막 스택의 표면에 배치된 제2 전극; 을 구비하고, 상기 제1 전극 및 제2 전극은 전기적으로 서로 분리되거나 전기적으로 서로 연결되도록 구성될 수 있다. The synaptic mimic device according to the first feature described above, further comprising an upper electrode, wherein the upper electrode is a first electrode disposed on the surface of the first gate insulating film stack; and a second electrode disposed on a surface of the second gate insulating layer stack. With a, the first electrode and the second electrode may be configured to be electrically separated from each other or electrically connected to each other.

본 발명의 제2 특징에 따른 시냅스 모방 소자는, 절연 물질로 이루어진 기판; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 수평 방향을 따라 일정 거리 이격되어 배치된 제1 및 제2 도핑 영역; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 수평 방향을 따라 일정 거리 이격되어 배치되되, 상기 제1 및 제2 도핑 영역들과 각각 수직 방향을 따라 일정 거리 이격되어 배치된 제3 및 제4 도핑 영역; 절연 물질로 이루어져, 상기 제1, 제2, 제3 및 제4 도핑 영역들의 사이에 배치되어, 상기 제1, 제2, 제3 및 제4 도핑 영역들을 서로 전기적으로 분리시키는 절연막; 상기 제1 도핑 영역의 측면, 상기 제3 도핑 영역의 측면, 및 제1 도핑 영역과 제3 도핑 영역의 사이에 위치한 절연막의 제1 측면에 배치된 제1 반도체 영역; 상기 제2 도핑 영역의 측면과 상기 제4 도핑 영역의 측면, 및 제2 도핑 영역과 제4 도핑 영역의 사이에 위치한 절연막의 제2 측면에 배치된 제2 반도체 영역; 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제1 및 제3 도핑 영역들의 사이에 배치되되 상기 제1 및 제3 도핑 영역들과는 전기적으로 절연되며 제1 반도체 영역과는 전기적으로 접촉되는 제3 반도체 영역; 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제2 및 제4 도핑 영역들의 사이에 배치되되 상기 제2 및 제4 도핑 영역들과는 전기적으로 절연되며 제2 반도체 영역과는 전기적으로 접촉되는 제4 반도체 영역; 상기 제1 반도체 영역의 측면에 배치된 제1 게이트 절연막 스택; 상기 제2 반도체 영역의 측면에 배치된 제2 게이트 절연막 스택; 을 구비한다. A synaptic mimic device according to a second aspect of the present invention includes: a substrate made of an insulating material; first and second doped regions made of a semiconductor material doped with a first type of impurity and spaced apart from each other by a predetermined distance along a horizontal direction on the substrate; It is made of a semiconductor material doped with a first type of impurity, and is disposed at a predetermined distance in a horizontal direction on the upper portion of the substrate, and is spaced apart from the first and second doped regions by a predetermined distance in a vertical direction, respectively. third and fourth doped regions; an insulating layer made of an insulating material and disposed between the first, second, third and fourth doped regions to electrically separate the first, second, third and fourth doped regions from each other; a first semiconductor region disposed on a side surface of the first doped region, a side surface of the third doped region, and a first side surface of the insulating film positioned between the first doped region and the third doped region; a second semiconductor region disposed on a side surface of the second doped region and a side surface of the fourth doped region, and on a second side surface of the insulating film positioned between the second doped region and the fourth doped region; a second type impurity doped semiconductor material, disposed between the first and third doped regions, the first and third doped regions are electrically insulated from, and electrically contacted with, the first semiconductor region 3 semiconductor region; a semiconductor material doped with an impurity of a second type, disposed between the second and fourth doped regions, electrically insulated from the second and fourth doped regions, and in electrical contact with the second semiconductor region 4 semiconductor regions; a first gate insulating layer stack disposed on a side surface of the first semiconductor region; a second gate insulating layer stack disposed on a side surface of the second semiconductor region; to provide

전술한 제2 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 게이트 절연막 스택은 전하를 저장할 수 있도록 구성된 전하 저장층; 및 적어도 하나 이상의 절연막;을 구비하며, 상기 전하 저장층은 반도체 또는 도전성 물질로 구성되거나 트랩을 포함하는 물질로 구성된 것이 바람직하다. In the synaptic mimic device according to the second feature described above, the first and second gate insulating film stacks include a charge storage layer configured to store an electric charge; and at least one insulating layer, wherein the charge storage layer is preferably made of a semiconductor or a conductive material or a material including a trap.

전술한 제2 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 게이트 절연막 스택은, 제1 및 제2 게이트 절연막 스택들에 연결된 전극으로부터 캐리어가 프로그램 또는 이레이져 되거나, 상기 제1 및 제2 반도체 영역 중 적어도 어느 한 영역으로부터 캐리어가 프로그램 또는 이레이져 되는 것이 바람직하다. In the synaptic mimicking device according to the second feature described above, in the first and second gate insulating layer stacks, carriers are programmed or erased from electrodes connected to the first and second gate insulating layer stacks, or the first and second gate insulating layer stacks It is preferable that carriers are programmed or erased from at least one of the two semiconductor regions.

전술한 제2 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 반도체 영역은 제1, 제2, 제3 및 제4 도핑 영역에 도핑된 불순물의 제1 유형과 다른 제2 유형의 불순물로 도핑된 것이 바람직하다. In the synaptic mimicry device according to the second feature described above, the first and second semiconductor regions are of a second type of impurities different from the first type of impurities doped in the first, second, third and fourth doped regions It is preferably doped with

전술한 제2 특징에 따른 시냅스 모방 소자에 있어서, 제3 반도체 영역의 측면들 중 상기 제1 반도체 영역과 접하는 제1 측면, 그리고 상기 제3 반도체 영역의 제1 측면과 접하는 상기 제1 반도체 영역과 상기 제1 게이트 절연막 스택은 볼록한 형태로 이루어지고, In the synaptic mimicry device according to the second feature described above, a first side contacting the first semiconductor region among side surfaces of the third semiconductor region, and the first semiconductor region in contact with the first side surface of the third semiconductor region; The first gate insulating layer stack is formed in a convex shape,

제4 반도체 영역의 측면들 중 상기 제2 반도체 영역과 접하는 제1 측면, 그리고 상기 제4 반도체 영역의 제1 측면과 접하는 상기 제2 반도체 영역과 상기 제2 게이트 절연막 스택은 볼록한 형태로 이루어진 것이 바람직하다. A first side of the side surfaces of the fourth semiconductor region in contact with the second semiconductor region, and the second semiconductor region and the second gate insulating layer stack in contact with the first side of the fourth semiconductor region may have a convex shape. do.

전술한 제2 특징에 따른 시냅스 모방 소자는, 상부 전극을 더 구비하고, 상기 상부 전극은 상기 제1 게이트 절연막 스택의 표면에 배치된 제1 전극; 및 상기 제2 게이트 절연막 스택의 표면에 배치된 제2 전극;을 구비하고, 상기 제1 전극 및 제2 전극은 전기적으로 서로 분리되거나 전기적으로 서로 연결되도록 구성된 것이 바람직하다. The synaptic mimic device according to the second feature described above, further comprising an upper electrode, the upper electrode comprising: a first electrode disposed on the surface of the first gate insulating film stack; and a second electrode disposed on a surface of the second gate insulating layer stack, wherein the first electrode and the second electrode are configured to be electrically separated from each other or electrically connected to each other.

본 발명의 제3 특징에 따른 시냅스 모방 소자는, 절연 물질로 이루어진 기판; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 수평 방향을 따라 일정 거리 이격되어 배치된 제1 및 제2 도핑 영역; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 수평 방향을 따라 일정 거리 이격되어 배치되되, 상기 제1 및 제2 도핑 영역들과 각각 수직 방향을 따라 일정 거리 이격되어 배치된 제3 및 제4 도핑 영역; 제1 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 기판의 상부에 수평 방향을 따라 일정 거리 이격되어 배치되되, 상기 제3 및 제4 도핑 영역들과 각각 수직 방향을 따라 일정 거리 이격되어 배치된 제5 및 제6 도핑 영역; 절연 물질로 이루어져, 상기 제1, 제2, 제3, 제4, 제5 및 제6 도핑 영역들의 사이에 배치되어, 상기 제1, 제2, 제3, 제4, 제5 및 제6 도핑 영역들을 서로 전기적으로 분리시키는 절연막; 상기 제1, 제3 및 제5 도핑 영역들의 측면, 및 제1 도핑 영역과 제3 도핑 영역의 사이와 제3 도핑 영역과 제5 도핑 영역의 사이에 위치한 절연막의 제1 측면에 배치된 제1 반도체 영역; 상기 제2, 제4 및 제6 도핑 영역들의 측면, 및 제2 도핑 영역과 제4 도핑 영역의 사이와 제4 도핑 영역과 제6 도핑 영역의 사이에 위치한 절연막의 제2 측면에 배치된 제2 반도체 영역; 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제1 및 제3 도핑 영역들의 사이에 배치되되 상기 제1 및 제3 도핑 영역들과는 전기적으로 절연되며 제1 반도체 영역과는 전기적으로 접촉되는 제3 반도체 영역; 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제2 및 제4 도핑 영역들의 사이에 배치되되 상기 제2 및 제4 도핑 영역들과는 전기적으로 절연되며 제2 반도체 영역과는 전기적으로 접촉되는 제4 반도체 영역; 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제3 및 제5 도핑 영역들의 사이에 배치되되 상기 제3 및 제5 도핑 영역들과는 전기적으로 절연되며 제1 반도체 영역과는 전기적으로 접촉되는 제5 반도체 영역; 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제4 및 제6 도핑 영역들의 사이에 배치되되 상기 제4 및 제6 도핑 영역들과는 전기적으로 절연되며 제2 반도체 영역과는 전기적으로 접촉되는 제6 반도체 영역; 상기 제1 반도체 영역의 측면에 배치된 제1 게이트 절연막 스택; 상기 제2 반도체 영역의 측면에 배치된 제2 게이트 절연막 스택;을 구비한다. A synaptic mimic device according to a third aspect of the present invention includes: a substrate made of an insulating material; first and second doped regions made of a semiconductor material doped with a first type of impurity and spaced apart from each other by a predetermined distance along a horizontal direction on the substrate; It is made of a semiconductor material doped with a first type of impurity, and is disposed at a predetermined distance in a horizontal direction on the upper portion of the substrate, and is spaced apart from the first and second doped regions by a predetermined distance in a vertical direction, respectively. third and fourth doped regions; It is made of a semiconductor material doped with a first type of impurity, and is disposed to be spaced apart from each other by a certain distance in a horizontal direction on the upper portion of the substrate, and is disposed to be spaced apart from the third and fourth doped regions by a certain distance in a vertical direction, respectively. fifth and sixth doped regions; made of an insulating material and disposed between the first, second, third, fourth, fifth and sixth doped regions, the first, second, third, fourth, fifth and sixth doped regions an insulating film electrically separating the regions from each other; a first disposed on side surfaces of the first, third, and fifth doped regions, and on a first side surface of the insulating film positioned between the first doped region and the third doped region and between the third doped region and the fifth doped region semiconductor region; a second disposed on the side surfaces of the second, fourth, and sixth doped regions, and on the second side surface of the insulating film positioned between the second doped region and the fourth doped region and between the fourth doped region and the sixth doped region semiconductor region; a second type impurity doped semiconductor material, disposed between the first and third doped regions, the first and third doped regions are electrically insulated from, and electrically contacted with, the first semiconductor region 3 semiconductor region; a semiconductor material doped with an impurity of a second type, disposed between the second and fourth doped regions, electrically insulated from the second and fourth doped regions, and in electrical contact with the second semiconductor region 4 semiconductor regions; a second type impurity doped semiconductor material, disposed between the third and fifth doped regions, electrically insulated from the third and fifth doped regions, and electrically in contact with the first semiconductor region 5 semiconductor region; a semiconductor material doped with an impurity of the second type, disposed between the fourth and sixth doped regions, electrically insulated from the fourth and sixth doped regions, and in electrical contact with the second semiconductor region 6 semiconductor regions; a first gate insulating layer stack disposed on a side surface of the first semiconductor region; and a second gate insulating layer stack disposed on a side surface of the second semiconductor region.

전술한 제3 특징에 따른 시냅스 모방 소자에 있어서, 상기 제1 및 제2 게이트 절연막 스택은 전하를 저장할 수 있도록 구성된 전하 저장층; 및 적어도 하나 이상의 절연막;을 구비하는 것이 바람직하다. In the synaptic mimicry device according to the third feature described above, the first and second gate insulating film stacks include a charge storage layer configured to store an electric charge; and at least one insulating film.

전술한 제3 특징에 따른 시냅스 모방 소자는, 상부 전극을 더 구비하고, 상기 상부 전극은 상기 제1 게이트 절연막 스택의 표면에 배치된 제1 전극; 및 상기 제2 게이트 절연막 스택의 표면에 배치된 제2 전극;을 구비하고, 상기 제1 전극 및 제2 전극은 전기적으로 서로 분리되거나 전기적으로 서로 연결되도록 구성된 것이 바람직하다. The synaptic mimic device according to the third feature described above, further comprising an upper electrode, wherein the upper electrode is a first electrode disposed on the surface of the first gate insulating film stack; and a second electrode disposed on a surface of the second gate insulating layer stack, wherein the first electrode and the second electrode are configured to be electrically separated from each other or electrically connected to each other.

본 발명에서는 기존의 시냅스 모방 소자가 갖는 문제점들을 해결하면서, 뛰어난 신뢰성과 높은 집적도를 갖는 시냅스 모방 소자 및 어레이를 제공하게 된다. In the present invention, while solving the problems of the existing synaptic mimic device, it is to provide a synaptic mimic device and an array having excellent reliability and high integration.

본 발명에 따른 시냅스 모방 소자는 공통 소스 혹은 드레인을 갖는 2개의 FET를 융합되게 구비하되, 메모리 기능이 가능하도록 하는 전하 저장층에 저장된 정보를 판독하여 제공함으로써 시냅스의 흥분 전달 기능을 그대로 모방할 수 있다. 또한 2개의 소자를 융합되게 구현함으로써 시냅스 모방 소자 어레이가 차지하는 면적을 줄일 수 있는 특징이 있다.The synaptic mimic device according to the present invention is provided with two FETs having a common source or drain to be fused, but by reading and providing information stored in the charge storage layer that enables the memory function, the excitation transmission function of the synapse can be imitated as it is. have. In addition, there is a feature that can reduce the area occupied by the synaptic mimic element array by implementing the two elements to be fused.

또한, 본 발명에 따른 시냅스 모방 소자는 2개의 FET가 융합되어 구성됨으로써, 각각 흥분 (excitatory)나 억제 (inhibitory) 기능을 가지도록 하여 면적을 효율적으로 사용할 수 있는 특징이 있다. 또한, 본 발명의 시냅스 모방 소자는 메모리 기능을 포함하여 작은 면적을 점유하면서 STDP (Spiking Timing Dependent Plasticity)를 비롯한 다양한 인지 알고리즘을 구현할 수 있는 특징이 있다. 또한, 생물학적 시냅스의 기능을 신뢰성이 보장된 실리콘 기반 반도체 FET를 이용함으로써 모방하여, 기존 멤리스터 기반 기술에서 문제점들을 해결할 수 있다.In addition, the synaptic mimicking device according to the present invention is configured by fusion of two FETs, so that each has an excitatory or inhibitory function, thereby efficiently using an area. In addition, the synaptic mimicry device of the present invention has a feature that can implement various cognitive algorithms including STDP (Spiking Timing Dependent Plasticity) while occupying a small area including a memory function. In addition, by mimicking the function of a biological synapse by using a silicon-based semiconductor FET with guaranteed reliability, problems in the existing memristor-based technology can be solved.

기존의 시냅스 모방 소자에 비해 본 발명의 시냅스 모방 소자는 시냅스의 기능인 흥분 전달 기능, 흥분 억제 기능 등을 모방할 수 있고, 내구성, 집적도, 전력 측면에서 매우 우수한 시냅스 모방 소자를 제공하게 된다. Compared to the existing synaptic mimic device, the synaptic mimic device of the present invention can imitate the excitatory transmission function, the excitation inhibitory function, etc. which are the functions of synapses, and provides a synaptic mimicking device that is very excellent in terms of durability, integration, and power.

도 1a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 1b는 도 1a 의 A - A' 방향에 대한 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역의 다른 실시 형태를 도시한 사시도이며, 도 2b는 도 2a의 B - B'방향에 대한 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서 시냅스 모방 소자의 제 1 및 제2 도핑 영역과 제3 도핑 영역 사이의 절연막의 다른 실시 형태를 도시한 사시도이며, 도 3b는 도 3a의 C - C'방향에 대한 단면도이다.
도 4a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역과 절연막의 다른 실시 형태를 도시한 사시도이며, 도 4b는 도 4a의 D - D'방향에 대한 단면도이다.
도 5a는 본 발명의 제2 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 5b는 도 5a의 의 E - E' 방향에 대한 단면도이다.
도 6a는 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역의 다른 실시 형태를 도시한 사시도이며, 도 6b는 도 6a의 F - F' 방향에 대한 단면도이다.
도 7a는 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 제3 및 제4 반도체 영역의 다른 실시 형태를 도시한 사시도이며, 도 7b는 도 7a의 G - G'방향에 대한 단면도이다.
도 8a는 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 제1, 제2, 제3 도핑영역과 제3, 제4 반도체 영역 다른 실시 형태를 도시한 사시도이며, 도 8b는 도 8a의 H - H'방향에 대한 단면도이다.
도 9a는 본 발명의 제3 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 9b는 도 9a의 의 I - I' 방향에 대한 단면도이다.
도 10a는 본 발명의 제4 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 10b는 도 10a의 의 J - J' 방향에 대한 단면도이다.
도 11는 본 발명의 따른 하나의 시냅스 모방 소자에서 하나의 드레인(D)과 하나의 소스(S) 사이의 전류-전압 특성을 나타내는 그래프이다.
도 12a와 도 12b는 본 발명에 따른 시냅스 모방 소자에 있어서, 전극에 인가되는 전압에 의해 변화된 전자 저장층에 저장된 전자 또는 정공의 양에 따른 시냅스 모방 소자의 전압 및 전류 동작 특성을 나타내는 그래프이다.
도 13는 본 발명의 제2, 제3 및 제4 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 읽기 동작에서 제3 반도체 영역 또는 제4 반도체 영역에 인가되는 전압에 따른 시냅스 모방 소자의 전압 및 전류 동작 특성을 나타내는 그래프이다.
도 14a는 본 발명의 제5 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 14b는 도 14a의 K - K' 방향에 대한 단면도이다.
도 15a는 본 발명의 바람직한 제6 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 15b는 도 15a의 L - L' 방향에 대한 단면도이다. Figure 1a is a perspective view showing the configuration of the synaptic mimic element according to the first embodiment of the present invention in the form of an array, Figure 1b is a cross-sectional view taken along the A-A' direction of Figure 1a.
Figure 2a is a perspective view showing another embodiment of the first, second, and third doping regions of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention, Figure 2b is Fig. 2a B - It is a cross-sectional view in the B' direction.
Figure 3a is a perspective view showing another embodiment of the insulating film between the first and second doped regions and the third doped region of the synapse-mimicking device in the synaptic-mimicking device array according to the first embodiment of the present invention, Figure 3b is It is a cross-sectional view taken along the direction C - C' of FIG. 3A .
Figure 4a is a perspective view showing another embodiment of the first, second, third doping region and insulating film of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention, Figure 4b is a It is a cross-sectional view with respect to D - D' direction.
Figure 5a is a perspective view showing the configuration of the synaptic mimic element according to the second embodiment of the present invention in the form of an array, Figure 5b is a cross-sectional view along the E-E' direction of Figure 5a.
6a is a perspective view illustrating another embodiment of the first, second, and third doped regions of the synaptic mimicking device in the synaptic mimicking device array according to the second embodiment of the present invention, and FIG. 6b is the F of FIG. 6a - It is a cross-sectional view in the F' direction.
7a is a perspective view illustrating another embodiment of the third and fourth semiconductor regions of the synaptic mimicking device in the synaptic mimicking device array according to the second embodiment of the present invention, and FIG. 7b is G-G' of FIG. 7a. It is a cross-sectional view of the direction.
8a is a perspective view showing another embodiment of the first, second, and third doping regions and the third and fourth semiconductor regions of the synaptic mimicking device in the synaptic mimicking device array according to the second embodiment of the present invention; FIG. 8B is a cross-sectional view taken along the H-H' direction of FIG. 8A.
Figure 9a is a perspective view showing a configuration of the synaptic mimic element according to the third embodiment of the present invention in the form of an array, Figure 9b is a cross-sectional view taken in the I - I' direction of Figure 9a.
Figure 10a is a perspective view showing the configuration of the synaptic mimic element according to the fourth embodiment of the present invention in the form of an array, Figure 10b is a cross-sectional view of the J-J' direction of Figure 10a.
11 is a current between one drain (D) and one source (S) in one synaptic mimic device according to the present invention - a graph showing the voltage characteristics.
12A and 12B are graphs showing the voltage and current operation characteristics of the synaptic mimic device according to the amount of electrons or holes stored in the electron storage layer changed by the voltage applied to the electrode in the synaptic mimic device according to the present invention.
13 is a synaptic mimic according to the voltage applied to the third semiconductor region or the fourth semiconductor region in the read operation of the synaptic mimicking device in the synaptic mimicking device array according to the second, third and fourth embodiments of the present invention; It is a graph showing the voltage and current operating characteristics of
Figure 14a is a perspective view showing the configuration of the synaptic mimic element according to the fifth embodiment of the present invention in the form of an array, Figure 14b is a cross-sectional view along the K-K' direction of Figure 14a.
Figure 15a is a perspective view showing the configuration of the synaptic mimic element according to the sixth preferred embodiment of the present invention in an array form, Figure 15b is a cross-sectional view taken along the L-L' direction of Figure 15a.

본 발명에서는 실리콘 기술을 기반으로 하여 내구성과 집적도가 매우 우수한 시냅스 모방 소자를 제공한다. 본 발명의 시냅스 모방 소자는 전하 저장층을 이용한 프로그램 또는 이레이져 동작에 따라 흥분 또는 억제 기능을 갖도록 조절되기 때문에 면적 측면에서 매우 효과적으로 시냅스 어레이를 구현할 수 있다. 또한 본 발명의 시냅스 모방 소자는 LTP (Long Term Plasticity) 특성을 활용하여 STDP (Spiking Timing Dependent Plasticity)를 비롯한 다양한 알고리즘을 구현하는데 사용될 수 있다. The present invention provides a synaptic mimic device with excellent durability and integration based on silicon technology. Since the synaptic mimic device of the present invention is adjusted to have an excitatory or inhibitory function according to a program or erase operation using a charge storage layer, it is possible to implement a synaptic array very effectively in terms of area. In addition, the synaptic mimic device of the present invention can be used to implement various algorithms, including STDP (Spiking Timing Dependent Plasticity) by utilizing the LTP (Long Term Plasticity) characteristics.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 시냅스 모방 소자의 구조 및 동작에 대하여 구체적으로 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the structure and operation of the synaptic mimic device according to preferred embodiments of the present invention.

< 제1 실시예 ><First embodiment>

개념적으로, 본 발명의 제1 실시예에 따른 시냅스 모방 소자는 2개의 FET 소자가 하나의 도핑 영역을 서로 공유하면서 2개의 도핑 영역이 서로 전기적으로 분리되도록 구성됨으로써, 2개의 FET 소자가 융합되어 있다. 공유하는 도핑 영역과 분리된 도핑 영역들 사이에는 적어도 수직 방향을 따라 채널이 형성되는 반도체 영역이 있으며, 수직 방향을 따라 형성된 반도체 영역의 측면에는 게이트 절연막 스택이 배치되는데, 상기 게이트 절연막 스택은 메모리 기능을 가지며, 상기 게이트 절연막 스택의 다른 한 쪽에는 게이트 전극이 구비되되 상기 2개의 융합된 소자의 게이트 전극은 전기적으로 연결될 수 있다.Conceptually, the synaptic mimicking device according to the first embodiment of the present invention is configured such that two FET devices share one doped region with each other while the two doped regions are electrically isolated from each other, so that the two FET devices are fused. . Between the shared doped region and the separated doped regions, there is a semiconductor region in which a channel is formed in at least a vertical direction, and a gate insulating film stack is disposed on a side surface of the semiconductor region formed in the vertical direction, wherein the gate insulating film stack functions as a memory and a gate electrode is provided on the other side of the gate insulating layer stack, and the gate electrodes of the two fused devices may be electrically connected.

도 1a는 본 발명의 바람직한 제1 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 1b는 도 1a 의 A - A' 방향에 대한 단면도이다.Figure 1a is a perspective view showing the configuration of the synaptic mimicry element according to the first preferred embodiment of the present invention in the form of an array, Figure 1b is a cross-sectional view taken along the A-A' direction of Figure 1a.

도 1a 내지 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 시냅스 모방 소자(10)는, 기판(100), 기판 위에 전기적으로 격리되어 구비된 제1 및 제2 도핑 영역(110, 120), 제1, 제2 도핑 영역과 전기적으로 격리되어 구비된 제 3 도핑 영역(130), 제1, 제2 및 제3 도핑 영역들의 사이에 형성된 절연막, 제1 및 제2 반도체 영역(310, 320), 상기 제1 및 제2 반도체 영역들의 측벽에 각각 배치된 제1 및 제2 게이트 절연막 스택(200, 220), 제1 및 제2 게이트 절연막 스택에 연결된 상부 전극(Top Gate; 700)을 구비한다.1a to 1b, the synaptic mimic device 10 according to the first embodiment of the present invention, the substrate 100, the first and second doped regions 110 and 120 provided electrically isolated on the substrate ), a third doped region 130 provided to be electrically isolated from the first and second doped regions, an insulating film formed between the first, second and third doped regions, and first and second semiconductor regions 310, 320), first and second gate insulating film stacks 200 and 220 respectively disposed on sidewalls of the first and second semiconductor regions, and a top electrode 700 connected to the first and second gate insulating film stacks. be prepared

전술한 시냅스 모방 소자의 각 구성 요소들에 대하여 보다 구체적으로 설명한다.Each component of the aforementioned synaptic mimicking device will be described in more detail.

상기 기판(100)은 SiO₂와 같은 절연막 기판을 사용할 수 있다.The substrate 100 may use an insulating film substrate such as SiO ₂ .

제1 및 제2 도핑 영역(110, 120)과 제3 도핑 영역(130)은 모두 동일한 제1 유형의 불순물로 도핑된 반도체 물질로 이루어져 상기 기판의 상부에 배치되는데, 서로 전기적으로 격리되도록 배치된다. 제1 및 제2 도핑 영역은 수평 방향을 따라 서로 일정 거리 이격 배치되고, 상기 제3 도핑 영역은 상기 제1 및 제2 도핑 영역과 수직 방향을 따라 서로 일정 거리 이격배치되는 것이 바람직하다. 제1 및 제2 도핑 영역이 기판의 상부 표면에 배치되고, 제3 도핑 영역이 제1 및 제2 도핑 영역의 상부에 배치된 것을 특징으로 한다. The first and second doped regions 110 and 120 and the third doped region 130 are all made of a semiconductor material doped with the same first type of impurity and are disposed on the substrate, and are disposed so as to be electrically isolated from each other. . Preferably, the first and second doped regions are spaced apart from each other by a predetermined distance in a horizontal direction, and the third doped region is spaced apart from each other by a predetermined distance in a vertical direction from the first and second doped regions. The first and second doped regions are disposed on the upper surface of the substrate, and the third doped region is disposed on the first and second doped regions.

한편, 상기 절연막은 절연 물질로 이루어져, 상기 제1, 제2 및 제3 도핑 영역들의 사이에 배치되어, 상기 제1, 제2 및 제3 도핑 영역들을 서로 전기적으로 분리시키게 된다. 상기 절연막은 상기 기판과 동일 물질로 구성될 수도 있다. Meanwhile, the insulating layer is made of an insulating material and is disposed between the first, second, and third doped regions to electrically separate the first, second, and third doped regions from each other. The insulating layer may be made of the same material as the substrate.

상기 제1 반도체 영역(310)은 반도체 물질로 이루어져, 상기 제1 도핑 영역의 측면, 상기 제3 도핑 영역의 제1 측면, 및 제1 도핑 영역과 제3 도핑 영역의 사이에 위치한 절연막의 제1 측면에 배치되어, 제1 및 제3 도핑 영역을 서로 연결하도록 구성된다. 한편, 상기 제2 반도체 영역(320)은 반도체 물질로 이루어져, 상기 제2 도핑 영역의 측면과 상기 제3 도핑 영역의 제2 측면, 및 제2 도핑 영역과 제3 도핑 영역의 사이에 위치한 절연막의 제2 측면에 배치되어, 제2 및 제3 도핑 영역을 서로 연결하도록 구성된다. 전술한 구성을 갖는 제1 및 제2 반도체 영역은 시냅스 모방 소자의 수직 방향을 따라 배치되어 FET 소자의 채널(channel)로서 기능하게 된다. The first semiconductor region 310 is made of a semiconductor material, and includes a first side surface of the first doped region, a first side surface of the third doped region, and a first insulating layer positioned between the first doped region and the third doped region. It is disposed on the side and is configured to connect the first and third doped regions to each other. On the other hand, the second semiconductor region 320 is made of a semiconductor material, and a side surface of the second doped region, a second side surface of the third doped region, and an insulating film positioned between the second doped region and the third doped region. disposed on the second side and configured to connect the second and third doped regions to each other. The first and second semiconductor regions having the above-described configuration are disposed along the vertical direction of the synaptic mimicking device to function as a channel of the FET device.

상기 제1 및 제2 게이트 절연막 스택 (200, 220)은 각각 제1 및 제2 반도체 영역의 측벽에 배치된다. 특히, 상기 제1 및 제2 게이트 절연막 스택들은 전하 저장이 가능한 전하 저장층을 구비함으로써, 각 FET 소자들이 비휘발성 메모리 기능을 구현할 수 있도록 한다. The first and second gate insulating layer stacks 200 and 220 are disposed on sidewalls of the first and second semiconductor regions, respectively. In particular, since the first and second gate insulating layer stacks include a charge storage layer capable of storing charges, each FET device can implement a nonvolatile memory function.

상기 상부 전극(700)은 상기 제1 및 제2 게이트 절연막 스택에 연결된 게이트 전극이다. 상기 상부 전극은 상기 제1 게이트 절연막 스택의 표면에 배치된 제1 전극. 및 상기 제2 게이트 절연막 스택의 표면에 배치된 제2 전극으로 구성되며, 상기 제1 전극 및 제2 전극은 도 1 및 도 2에 도시된 바와 같이 전기적으로 서로 연결되도록 구성되거나, 도 10에 도시된 바와 같이 전기적으로 서로 분리되어 구성될 수 있다. The upper electrode 700 is a gate electrode connected to the first and second gate insulating layer stacks. The upper electrode is a first electrode disposed on a surface of the first gate insulating layer stack. and a second electrode disposed on a surface of the second gate insulating layer stack, wherein the first electrode and the second electrode are configured to be electrically connected to each other as shown in FIGS. 1 and 2 , or shown in FIG. 10 . As described above, they may be electrically separated from each other.

상기 제1 및 제2 게이트 절연막 스택(200, 220)은 다수 개의 절연막들이 적층되어 구성되거나, 전하 저장층 및 적어도 하나 이상의 절연막들이 적층되어 구성될 수 있다. 예를 들면, 블록킹 절연막, 전하 저장층, 터널링 절연막의 적층 구조로 구비되거나, 전하 저장층과 터널링 절연막의 적층 구조로 구비되거나, 블록킹 절연막과 전하 저장층의 적층 구조로 구비될 수 있다.The first and second gate insulating layer stacks 200 and 220 may be configured by stacking a plurality of insulating layers, or by stacking a charge storage layer and at least one insulating layer. For example, it may be provided in a stacked structure of a blocking insulating layer, a charge storage layer, and a tunneling insulating layer, a stacked structure of a charge storage layer and a tunneling insulating layer, or a stacked structure of a blocking insulating layer and a charge storage layer.

상기 제1 및 제2 게이트 절연막 스택(200, 220)의 전하 저장층은 단일 또는 다수 개의 층이 적층되어 구성되되 각 층은 서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 위치가 서로 다른 물질들로 구성될 수 있다. 이 때 전하 저장층은 질화막, 금속 산화물, 나노 입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다. 이러한 물질들의 고유 특성들은 전하 저장층들에 대해 요구되는 전하 보유 기간에 따라 상이하게 구성될 수 있다. 예컨대, 시냅스 모방 소자의 Short Term Plasticity 기능을 구현하고자 하는 경우 전하 보유 기간이 짧은 전하 저장층으로 구성하여 의도적인 Leaky memory를 구성하는 것이 바람직하다. 한편 시냅스 모방 소자의 Long Term Plasticity 기능을 구현하고자 하는 경우, 전하 보유 기간이 긴 전하 저장층으로 구성하여 Permanent memory를 구성하는 것이 바람직하다. The charge storage layers of the first and second gate insulating film stacks 200 and 220 are formed by stacking a single or a plurality of layers, and each layer has a material having a different dielectric constant or a position of a trap for storing charge is different from each other. It can be composed of substances. In this case, the charge storage layer may be formed of any one selected from a nitride film, a metal oxide, nanoparticles, and a conductive material. The intrinsic properties of these materials can be configured differently depending on the charge retention period required for the charge storage layers. For example, in case of implementing the Short Term Plasticity function of the synaptic mimic device, it is preferable to configure the intentional leaky memory by configuring the charge storage layer with a short charge retention period. On the other hand, if you want to implement the Long Term Plasticity function of the synaptic mimic device, it is preferable to configure the permanent memory by configuring the charge storage layer with a long charge retention period.

상기 전하 저장층이 1층으로 구성된 경우 데이터를 긴 기간 저장하는 장기간 메모리(long-term memory) 구현이 가능하며, 상기 전하 저장층이 2층으로 구성된 경우, 아래 층에는 단기간 메모리를 구현하고 위층에는 장기간 메모리로 구현 가능하다. 또한 프로그램이나 이레이져 동작에서 펄스의 크기나 폭, 그리고 개수를 조절하면 메모리 특성을 다르게 반영하여 구현할 수 있으므로 소자의 응용에 따라 자유롭게 구성할 수 있다. When the charge storage layer is composed of one layer, it is possible to implement a long-term memory that stores data for a long period. It can be implemented with long-term memory. In addition, if the size, width, and number of pulses are adjusted in the program or erasure operation, the memory characteristics can be reflected differently and it can be freely configured according to the application of the device.

상기 제1 및 제2 게이트 절연막 스택(200, 220)에 전하 저장층이 존재하는 경우, 전하는 프로그램이나 이레이져 동작을 통해 제1 및 제2 반도체 영역(310, 320)이나 상부 전극들(700, 702)로부터 공급되거나 제거될 수 있다. When a charge storage layer is present in the first and second gate insulating film stacks 200 and 220 , electric charges are transferred to the first and second semiconductor regions 310 and 320 or the upper electrodes 700 through a program or an erase operation. 702) can be supplied or removed.

이 때, 제3 도핑 영역과 상부 전극 사이의 절연막은 원치 않는 tunneling 현상을 방지할 수 있을 정도의 두께로 구비하여 parasitic capacitance를 줄일 수 있도록 한다. In this case, the insulating layer between the third doped region and the upper electrode is provided to a thickness sufficient to prevent unwanted tunneling, thereby reducing parasitic capacitance.

상기 제1, 제2 및 제3 도핑 영역 (110, 120, 130)은 FET 소자의 채널로 동작되는 상기 제1 및 제2 반도체 영역 (310, 320)의 양 단에 위치하게 되어, 제3 도핑 영역은 공통 소스(S)로서 기능하게 되고, 제1 및 제2 도핑 영역은 각각 드레인, 즉 제1드레인 (D1)과 제2 드레인(D2)으로서 기능하게 된다. 이 때 제 3 도핑 영역이 공통 드레인(D)으로서 기능하게 되면, 제1 및 제2 도핑 영역은 각각 소스, 즉 제1 소스 (S1)과 제2 소스(S2)으로서 기능하게 된다. The first, second, and third doped regions 110 , 120 , and 130 are positioned at both ends of the first and second semiconductor regions 310 and 320 that operate as channels of the FET device, and are thus doped with the third doping region. The region will function as a common source S, and the first and second doped regions will function as drains, that is, the first drain D1 and the second drain D2, respectively. At this time, when the third doped region functions as the common drain D, the first and second doped regions function as sources, that is, the first source S1 and the second source S2, respectively.

전술한 본 발명의 제1 실시예에 따른 시냅스 모방 소자는 제1 및 제2 도핑 영역과 상부 전극(700, 702)을 이용하여 소자별로 프로그램 (program) 및 이레이즈 (erase) 할 수 있다. The above-described synaptic mimicking device according to the first embodiment of the present invention can be programmed and erased for each device using the first and second doped regions and the upper electrodes 700 and 702 .

도 2a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역 (110, 120, 130)의 다른 실시 형태를 도시한 사시도이며, 도 2b는 도 2a의 B - B'방향에 대한 단면도이다. 도 2를 참조하면, 제1 실시예에 따른 시냅스 모방 소자에 있어서, 제1, 제2 및 제3 도핑 영역의 다른 실시 형태는, 제3 도핑 영역이 기판의 상부 표면에 배치되고, 제1 및 제2 도핑 영역이 제3 도핑 영역의 상부에 배치된 것을 특징으로 한다.Figure 2a is a perspective view showing another embodiment of the first, second, and third doping regions (110, 120, 130) of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention, FIG. 2B is a cross-sectional view taken in the direction B - B' of FIG. 2A. 2, in the synaptic mimic device according to the first embodiment, in another embodiment of the first, second and third doped regions, the third doped region is disposed on the upper surface of the substrate, the first and It is characterized in that the second doped region is disposed on the third doped region.

도 3a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서 시냅스 모방 소자의 제 1 및 제2 도핑 영역 (110, 120)과 제3 도핑 영역 (130) 사이의 절연막의 다른 실시 형태를 도시한 사시도이며, 도 3b는 도 3a의 C - C'방향에 대한 단면도이다. 도 3을 참조하면, 제1 실시예에 따른 시냅스 모방 소자에 있어서, 제1 도핑 영역과 제3 도핑 영역 사이의 절연막의 제1 측면, 그리고 상기 절연막의 제1 측면과 접하는 상기 제1 반도체 영역과 상기 제1 게이트 절연막 스택은 볼록한 형태로 이루어지고, 제2 도핑 영역과 제3 도핑 영역 사이의 절연막의 제2 측면, 그리고 상기 절연막의 제2 측면과 접하는 상기 제2 반도체 영역과 상기 제2 게이트 절연막 스택은 볼록한 형태로 이루어진 것을 특징으로 한다. Figure 3a is another embodiment of the insulating film between the first and second doped regions (110, 120) and the third doped region 130 of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention. It is a perspective view shown, and FIG. 3B is a cross-sectional view taken along a direction C - C' of FIG. 3A. 3, in the synaptic mimic device according to the first embodiment, the first side of the insulating film between the first doped region and the third doped region, and the first semiconductor region in contact with the first side of the insulating film; The first gate insulating layer stack has a convex shape, a second side surface of the insulating layer between the second doped region and the third doped region, and the second semiconductor region and the second gate insulating layer contacting the second side surface of the insulating layer The stack is characterized in that it has a convex shape.

도 4a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역 (110, 120, 130)과 절연막의 다른 실시 형태를 도시한 사시도이며, 도 4b는 도 4a의 D - D'방향에 대한 단면도이다. 도 4를 참조하면, 제1 실시예에 따른 시냅스 모방 소자에 있어서, 제1, 제2 및 제3 도핑 영역과 절연막의 다른 실시 형태는, 제3 도핑 영역이 기판의 상부 표면에 배치되고, 제1 및 제2 도핑 영역이 제3 도핑 영역의 상부에 배치되고, 절연막의 양 측면이 볼록하게 구성된 것을 특징으로 한다. Figure 4a is a perspective view showing another embodiment of the first, second, and third doping regions (110, 120, 130) and insulating film of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention , FIG. 4B is a cross-sectional view taken along the D-D' direction of FIG. 4A. 4, in the synaptic mimic device according to the first embodiment, in another embodiment of the first, second and third doped regions and the insulating film, the third doped region is disposed on the upper surface of the substrate, The first and second doped regions are disposed on the third doped region, and both side surfaces of the insulating layer are convex.

한편, 도 3a, 도 3b, 도 4a, 도 4b에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에서, 시냅스 모방 소자의 제1 및 제2 도핑 영역 (110, 120)과 제3 도핑 영역 (130) 사이의 절연층의 양 측면이 볼록한 형태로 구비될 경우, 상부 전극을 이용한 프로그램 혹은 이레이져 동작에 필요한 펄스의 전압 크기를 낮출 수 있고, 이는 시스템의 전력 측면에서 바람직하다.On the other hand, as shown in Figures 3a, 3b, 4a, 4b, in the synaptic mimic element array according to the first embodiment of the present invention, the first and second doped regions (110, 120) of the synaptic mimic element. When both sides of the insulating layer between the doped region and the third doped region 130 are provided in a convex shape, it is possible to lower the voltage level of the pulse required for the program or erase operation using the upper electrode, which is preferable in terms of power of the system. do.

< 제2 실시예 ><Second embodiment>

이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 시냅스 모방 소자의 구조 및 동작에 대하여 구체적으로 설명한다. Hereinafter, the structure and operation of the synaptic mimic device according to the second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 5a는 본 발명의 바람직한 제2 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 5b는 도 5a의 의 E - E' 방향에 대한 단면도이다. 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이는 전술한 제1 실시예에 따른 시냅스 모방 소자와 유사하며, 다만 제1 및 제2 도핑 영역 (110, 120)과 제3 도핑영역 (130) 사이에 전기적으로 절연된 제3 및 제4 반도체 영역 (410, 420)을 더 구비하는 것을 특징으로 한다. Figure 5a is a perspective view showing the configuration of the synaptic mimic element according to the second preferred embodiment of the present invention in the form of an array, Figure 5b is a cross-sectional view along the E - E' direction of Figure 5a. The synaptic mimicking element array according to the second embodiment of the present invention is similar to the synaptic mimicking element according to the first embodiment described above, except that the first and second doped regions 110 and 120 and the third doped region 130 . It is characterized in that it further comprises electrically insulated third and fourth semiconductor regions (410, 420) therebetween.

상기 제3 반도체 영역(410)은 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제1 및 제3 도핑 영역들의 사이에 배치되되 상기 제1 및 제3 도핑 영역들과는 전기적으로 절연되며 제1 반도체 영역과는 전기적으로 접촉된다. 상기 제4 반도체 영역(420)은 제2 유형의 불순물이 도핑된 반도체 물질로 이루어져, 상기 제2 및 제3 도핑 영역들의 사이에 배치되되 상기 제2 및 제3 도핑 영역들과는 전기적으로 절연되며 제2 반도체 영역과는 전기적으로 접촉된다. The third semiconductor region 410 is made of a semiconductor material doped with a second type of impurity, is disposed between the first and third doped regions, is electrically insulated from the first and third doped regions, and is first It is in electrical contact with the semiconductor region. The fourth semiconductor region 420 is made of a semiconductor material doped with a second type of impurity, is disposed between the second and third doped regions, is electrically insulated from the second and third doped regions, and is It is in electrical contact with the semiconductor region.

제1 실시예에 따른 시냅스 모방 소자와 마찬가지로, 제2 실시예에 따른 시냅스 모방 소자의 제1 및 제2 반도체 영역들은 FET 소자의 채널로서 동작하며, 제1 및 제2 게이트 절연막 스택들은 각각 제1 및 제2 반도체 영역들의 측벽에 배치된다. Like the synaptic mimicking device according to the first embodiment, the first and second semiconductor regions of the synaptic mimicking device according to the second embodiment operate as a channel of the FET device, and the first and second gate insulating film stacks are each a first and sidewalls of the second semiconductor regions.

전술한 구성을 갖는 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 프로그램이나 이레이져 동작은 상부 전극 (700, 702)이나 제3 또는 제4 반도체 영역에 (410, 420)에 전압 펄스를 인가함으로써 가능하다. 이 때, 전하 저장층으로 주입되는 캐리어는 상부 전극이나 상기 제3 및 제4 반도체 영역으로부터 제공된다. 이레이즈 동작의 경우 제3 또는 제4 반도체 영역 (410, 420)으로부터 정공이 제공될 수 있기 때문에 이레이즈 동작에 필요한 전압 펄스의 폭을 크게 줄일 수 있으며 시스템의 속도 및 전력 측면에서 바람직하다. In the synaptic mimicking device array according to the second embodiment of the present invention having the above configuration, the program or erase operation is performed on the upper electrode (700, 702) or the third or fourth semiconductor region (410, 420) This is possible by applying a pulse. In this case, carriers injected into the charge storage layer are provided from the upper electrode or the third and fourth semiconductor regions. In the case of the erase operation, since holes may be provided from the third or fourth semiconductor regions 410 and 420 , the width of a voltage pulse required for the erase operation can be greatly reduced, which is preferable in terms of speed and power of the system.

도 6a는 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역 (110, 120, 130)의 다른 실시 형태를 도시한 사시도이며, 도 6b는 도 6a의 F - F' 방향에 대한 단면도이다. 도 6을 참조하면, 제2 실시예에 따른 시냅스 모방 소자에 있어서, 제1, 제2 및 제3 도핑 영역의 다른 실시 형태는, 제3 도핑 영역이 기판의 상부 표면에 배치되고, 제1 및 제2 도핑 영역이 제3 도핑 영역의 상부에 배치된 것을 특징으로 한다.Figure 6a is a perspective view showing another embodiment of the first, second, and third doping regions (110, 120, 130) of the synaptic mimicking device in the synaptic mimicking device array according to the second embodiment of the present invention, FIG. 6B is a cross-sectional view taken along a direction F - F' of FIG. 6A . Referring to Figure 6, in the synaptic mimic device according to the second embodiment, other embodiments of the first, second and third doped regions, the third doped region is disposed on the upper surface of the substrate, the first and It is characterized in that the second doped region is disposed on the third doped region.

도 7a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서 시냅스 모방 소자의 제 1 및 제2 도핑 영역 (110, 120)과 제3 도핑 영역 (130) 사이의 절연막의 다른 실시 형태를 도시한 사시도이며, 도 7b는 도 7a의 G - G'방향에 대한 단면도이다. 도 7을 참조하면, 제2 실시예에 따른 시냅스 모방 소자에 있어서, 제3 반도체 영역의 측면들 중 상기 제1 반도체 영역과 접하는 제1 측면, 그리고 상기 제3 반도체 영역의 제1 측면과 접하는 상기 제1 반도체 영역과 상기 제1 게이트 절연막 스택은 볼록한 형태로 이루어지고, 제4 반도체 영역의 측면들 중 상기 제2 반도체 영역과 접하는 제1 측면, 그리고 상기 제4 반도체 영역의 제1 측면과 접하는 상기 제2 반도체 영역과 상기 제2 게이트 절연막 스택은 볼록한 형태로 이루어진 것을 특징으로 한다. 7a is another embodiment of the insulating film between the first and second doped regions 110 and 120 and the third doped region 130 of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention. It is a perspective view shown, and FIG. 7B is a cross-sectional view taken along the G-G' direction of FIG. 7A. Referring to FIG. 7 , in the synaptic mimic device according to the second embodiment, a first side contacting the first semiconductor region among side surfaces of the third semiconductor region, and the first side contacting the first side of the third semiconductor region The first semiconductor region and the first gate insulating layer stack have a convex shape, and among side surfaces of the fourth semiconductor region, a first side contacting the second semiconductor region, and the first side contacting the fourth semiconductor region The second semiconductor region and the second gate insulating layer stack may have a convex shape.

도 8a는 본 발명의 제1 실시예에 따른 시냅스 모방 소자 어레이에 있어서 시냅스 모방 소자의 제1, 제2, 제3 도핑 영역 (110, 120, 130)과 절연막의 다른 실시 형태를 도시한 사시도이며, 도 8b는 도 8a의 H - H'방향에 대한 단면도이다. 도 8을 참조하면, 제2 실시예에 따른 시냅스 모방 소자에 있어서, 제1, 제2 및 제3 도핑 영역과 절연막의 다른 실시 형태는, 제3 도핑 영역이 기판의 상부 표면에 배치되고, 제1 및 제2 도핑 영역이 제3 도핑 영역의 상부에 배치되고, 절연막의 양 측면이 볼록하게 구성된 것을 특징으로 한다. Figure 8a is a perspective view showing another embodiment of the first, second, and third doping regions (110, 120, 130) and insulating film of the synaptic mimicking device in the synaptic mimicking device array according to the first embodiment of the present invention , FIG. 8B is a cross-sectional view taken in the H-H' direction of FIG. 8A. Referring to Figure 8, in the synaptic mimic device according to the second embodiment, in another embodiment of the first, second and third doped regions and the insulating film, the third doped region is disposed on the upper surface of the substrate, The first and second doped regions are disposed on the third doped region, and both side surfaces of the insulating layer are convex.

도 7a, 도 7b, 도 8a, 도 8b를 참조하면, 본 발명의 제2 실시예에 따른 시냅스 모방 소자 어레이에서, 시냅스 모방 소자의 제3, 제4 반도체 영역 (410, 420)이 채널 좌우측 측면 중 한 측면이 볼록한 형태로 구비될 경우, 상부 전극을 이용한 프로그램 혹은 이레이져 동작에 필요한 펄스의 전압 크기를 낮출 수 있고, 이는 시스템의 전력 측면에서 바람직하다. 7A, 7B, 8A, 8B, in the synaptic mimicking device array according to the second embodiment of the present invention, the third and fourth semiconductor regions (410, 420) of the synaptic mimicking device are left and right sides of the channel When one of the side surfaces is provided in a convex shape, the voltage magnitude of a pulse required for a program or erase operation using the upper electrode can be reduced, which is preferable in terms of power of the system.

전술한 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 제3 도핑 영역(130)이 공통 드레인(D)으로서 기능하게 될 경우, 한 쌍의 nMOSFET은 2개의 독립된 시냅스 모방 소자로서 소자 별로 기능을 가질 수 있으며, 제3 도핑 영역(130)이 공통 소스(S)로서 기능하게 될 경우, 한 쌍의 nMOSFET은 하나의 시냅스 모방 소자로서 각각 흥분 (Excitatory)와 억제 (Inhibitory) 기능을 설정할 수 있게 된다. In the synaptic mimicry device array according to the first and second embodiments of the present invention described above, when the third doped region 130 functions as a common drain (D), a pair of nMOSFETs are two independent synaptic mimics As a device, it can have a function for each device, and when the third doped region 130 functions as a common source (S), a pair of nMOSFETs are one synaptic mimicking device, respectively, Excitatory and Inhibitory function can be set.

전술한 구성을 갖는 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 2개의 nMOSFET으로 구성되고, 이 소자의 흥분 및 억제 기능 구현에 대해 다음과 같이 설명한다. The synaptic mimic device according to the first and second embodiments of the present invention having the above configuration is composed of two nMOSFETs, and the implementation of the excitation and inhibition functions of the device will be described as follows.

일례로 두 개의 nMOSFET으로 구성된 하나의 시냅스 모방 소자에서 제3 반도체 영역(410)과 상부 전극(700)을 통해 프로그램하면 문턱 전압이 증가하여 읽기 동작에서 제1 반도체 영역에 해당하는 채널에는 전류가 작게 흐르거나 흐르지 않게 된다. 반대로 제2 반도체 영역에 해당하는 채널에는 문턱전압이 낮기 때문에 전류가 더 많이 흐르게 된다. 예를 들어 이 경우를 흥분 기능이라 정의하면, 흥분 기능을 갖도록 설정된 상기 시냅스 모방 소자는 제2 도핑영역인 드레인에서 제3 도핑영역인 소스로 상대적으로 더 많은 전류가 흐를 수 있다. For example, when programming through the third semiconductor region 410 and the upper electrode 700 in one synaptic mimicking device composed of two nMOSFETs, the threshold voltage increases and the current is small in the channel corresponding to the first semiconductor region in the read operation. flowing or not flowing. Conversely, since the threshold voltage is low in the channel corresponding to the second semiconductor region, more current flows. For example, if this case is defined as an excitation function, in the synaptic mimicking device configured to have an excitatory function, relatively more current may flow from the drain, which is the second doped region, to the source, which is the third doped region.

전술한 구성을 갖는 본 발명의 제1 및 제2 실시예에 따른 시냅스 모방 소자는 2개의 nMOSFET 모두 문턱 전압이 증가하여 읽기 동작에서 off 상태로 유지될 수 있고, 반대로 문턱전압을 낮추어 두 소자 모두 on 상태를 유지할 수 있다.In the synaptic mimicking device according to the first and second embodiments of the present invention having the above-described configuration, both of the two nMOSFETs may be maintained in an off state in a read operation due to an increase in threshold voltage, and vice versa, both devices are turned on by lowering the threshold voltage state can be maintained.

상기 설명은 시냅스 모방 소자가 2개의 nMOSFET으로 구성되었다고 가정하고 설명한 것이며, 상기 시냅스 모방 소자는 2개의 pMOSFET으로 구성되어 상기 흥분 또는 억제 기능을 갖도록 설정될 수 있으며, 이들 2개의 소자가 모두 off 되거나 on이 되도록 설정될 수 있다.The above description has been made assuming that the synaptic mimicking device is composed of two nMOSFETs, and the synaptic mimicking device is composed of two pMOSFETs and can be set to have the excitatory or inhibitory function, and both of these devices are off or on It can be set to be

< 제3 및 제4 실시예 > <Third and Fourth Embodiments>

이하, 첨부된 도면을 참조하여 본 발명의 제3 및 제4 실시예에 따른 시냅스 모방 소자의 구성 및 동작에 대하여 구체적으로 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the configuration and operation of the synaptic mimic device according to the third and fourth embodiments of the present invention.

도 9a는 본 발명의 제3 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 9b는 도 9a의 의 I - I' 방향에 대한 단면도이다. 본 발명의 제3 실시예에 따른 시냅스 모방 소자 어레이는 전술한 제1 실시예에 따른 시냅스 모방 소자의 제3 도핑 영역을 분리하여 전기적으로 격리시키도록 구성된 제4 및 제5 도핑 영역(140, 150)을 구비하는 것을 특징으로 한다. Figure 9a is a perspective view showing a configuration of the synaptic mimic element according to the third embodiment of the present invention in the form of an array, Figure 9b is a cross-sectional view taken in the I - I' direction of Figure 9a. The synaptic mimicking device array according to the third embodiment of the present invention is configured to separate and electrically isolate the third doped region of the synaptic mimicking device according to the first embodiment described above, the fourth and fifth doped regions 140, 150 ) is characterized in that it is provided.

도 10a는 본 발명의 제4 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 10b는 도 10a의 의 J - J' 방향에 대한 단면도이다. 본 발명의 제4 실시예에 따른 시냅스 모방 소자 어레이는 전술한 시냅스 모방 소자의 제3 도핑 영역을 분리하여 전기적으로 격리시키도록 구성된 제4 및 제5 도핑 영역(140, 150)을 구비하고, 상부 전극을 구성하는 제1 및 제2 전극(700, 701)이 서로 분리되어 구성된 것을 특징으로 한다. 따라서, 도 10에 도시된 제4 실시예에 따른 시냅스 모방 소자 어레이는, 전기적으로 격리된 제1, 제2, 제3, 제4 전극 (700, 701, 702, 703)을 구비하게 된다. Figure 10a is a perspective view showing the configuration of the synaptic mimic element according to the fourth embodiment of the present invention in the form of an array, Figure 10b is a cross-sectional view of the J-J' direction of Figure 10a. The synaptic mimicry element array according to the fourth embodiment of the present invention is provided with fourth and fifth doped regions 140 and 150 configured to separate and electrically isolate the third doped region of the aforementioned synaptic mimic element, and the upper It is characterized in that the first and second electrodes 700 and 701 constituting the electrodes are configured to be separated from each other. Accordingly, the synaptic mimicry element array according to the fourth embodiment shown in FIG. 10 is provided with electrically isolated first, second, third, and fourth electrodes 700 , 701 , 702 , 703 .

도 11은 본 발명의 따른 하나의 시냅스 모방 소자에서 하나의 드레인(D)과 하나의 소스(S) 사이의 전류-전압 특성을 나타내는 그래프이다. 11 is a current between one drain (D) and one source (S) in one synaptic mimic device according to the present invention - a graph showing the voltage characteristics.

도 12a와 도 12b는 본 발명에 따른 시냅스 모방 소자에 있어서, 전극에 인가되는 전압에 의해 변화된 전자 저장층에 저장된 전자 또는 정공의 양에 따른 시냅스 모방 소자의 전압 및 전류 동작 특성을 나타내는 그래프이다.12A and 12B are graphs showing the voltage and current operation characteristics of the synaptic mimic device according to the amount of electrons or holes stored in the electron storage layer changed by the voltage applied to the electrode in the synaptic mimic device according to the present invention.

도 11, 도 12a, 도 12b를 참조하면, 본 발명에 따른 단일 시냅스 모방 소자의 프로그램 또는 이레이즈 동작은 상부 전극(700, 701, 702, 703)이나 제3 및 제4 반도체 영역(410, 420)에 전압 펄스를 인가함으로써 가능하다. 시냅스 모방 소자의 Potentiation 기능이 요구될 경우 이레이즈 동작을 통해 시냅스 모방 소자의 문턱 전압을 낮추어 구현 가능하며, 시냅스 모방 소자의 Depression 기능이 요구될 경우 프로그램 동작을 통해 시냅스 모방 소자의 문턱 전압을 높여 구현 가능하다. 11, 12A, 12B, the program or erase operation of a single synaptic mimicking device according to the present invention is performed on the upper electrodes 700, 701, 702, 703 or the third and fourth semiconductor regions 410 and 420. ) by applying a voltage pulse to When the potentiation function of the synaptic mimicking device is required, it can be implemented by lowering the threshold voltage of the synaptic mimicking device through the erase operation. It is possible.

상기 설명에서 상부 전극 (700, 701, 702, 703)이나 제3 및 제4 반도체 영역(410, 420)에 인가되는 전압 펄스의 크기는 읽기 동작에서 시냅스 모방 소자에 요구되는 전류의 양에 의존하며, 전압 펄스의 형태는 시냅스 모방 소자 어레이를 동작시키는 알고리즘에 의존한다. 예컨대, 상부 전극(700, 701, 702, 703) 또는 제3 및 제4 반도체 영역 (410, 420) 중 하나의 영역에만 전압 펄스를 가해서 시냅스 모방 소자의 프로그램 또는 이레이즈 동작이 가능하며, 상부 전극과 제3 반도체 영역 또는 상부 전극과 제4 반도체 영역에 전압 펄스를 동시에 인가해서 시냅스 모방 소자의 프로그램 또는 이레이즈 동작이 가능하다. 예를 들어 이레이즈 동작을 위해서 상부 전극에 음의 전압 펄스를 인가하고 제3 반도체 영역 또는 제4 반도체 영역에 양의 전압 펄스를 인가할 수 있으며, 프로그램 동작을 위해서 상부 전극에 양의 전압 펄스를 인가하고 제3 반도체 영역 또는 제4 반도체 영역에 음의 전압 펄스를 인가할 수 있다. In the above description, the magnitude of the voltage pulse applied to the upper electrodes 700, 701, 702, 703 or the third and fourth semiconductor regions 410 and 420 depends on the amount of current required for the synaptic mimic device in the read operation, and , the shape of the voltage pulse depends on the algorithm that operates the synaptic mimicking device array. For example, by applying a voltage pulse to only one of the upper electrodes 700, 701, 702, and 703 or the third and fourth semiconductor regions 410 and 420, the program or erase operation of the synaptic mimicking device is possible, and the upper electrode By simultaneously applying a voltage pulse to the third semiconductor region or the upper electrode and the fourth semiconductor region, the program or erase operation of the synaptic mimicking device is possible. For example, a negative voltage pulse may be applied to the upper electrode for an erase operation, a positive voltage pulse may be applied to the third semiconductor region or the fourth semiconductor region, and a positive voltage pulse may be applied to the upper electrode for a program operation. and a negative voltage pulse may be applied to the third semiconductor region or the fourth semiconductor region.

도 13은 본 발명의 제2, 제3 및 제4 실시예에 따른 시냅스 모방 소자 어레이에 있어서, 시냅스 모방 소자의 읽기 동작에서 제3 반도체 영역 또는 제4 반도체 영역에 인가되는 전압에 따른 시냅스 모방 소자의 전압 및 전류 동작 특성을 나타내는 그래프이다.13 is a synaptic mimic according to the voltage applied to the third semiconductor region or the fourth semiconductor region in the read operation of the synaptic mimicking device in the synaptic mimicking device array according to the second, third and fourth embodiments of the present invention; It is a graph showing the voltage and current operating characteristics of

도 13을 참조하면, 전술한 구성을 갖는 본 발명의 제2, 제3 및 제4 실시예에 따른 시냅스 모방 소자의 읽기 동작에 있어서, 제3 또는 제4 반도체 영역(410, 420)에 인가된 전압에 따라 문턱 전압이 변화하도록 설정될 수 있다. 때문에 제3 및 제4 반도체 영역을 공유하는 시냅스 모방 소자들은 off 상태와 on 상태 중의 어느 한 상태로 설정될 수 있으며, 시냅스 모방 소자 어레이에서 요구되는 전류의 크기를 조절할 수 있다.Referring to FIG. 13, in the read operation of the synaptic mimic device according to the second, third, and fourth embodiments of the present invention having the above-described configuration, the third or fourth semiconductor regions 410 and 420 are applied. The threshold voltage may be set to change according to the voltage. Therefore, the synaptic mimics that share the third and fourth semiconductor regions can be set to any one of an off state and an on state, and the amount of current required in the synaptic mimic array can be adjusted.

본 발명의 제1 내지 제4 실시예에 따른 시냅스 모방 소자 소자는 억제 또는 흥분 기능을 가질 수 있다. 또한 시냅스 모방 소자 어레이 앞 뉴런 회로를 통해 시냅스 모방 소자의 게이트에 인가되는 전-신호 (pre-signal)와 시냅스 모방 소자 어레이 뒤 뉴런 회로를 통해 제1, 제2 도핑 영역 또는 제3 및 제4 반도체 영역으로 피드백(feed-back)되어 오는 후-신호(post-signal)을 비교하여 상기 시냅스 모방 소자 내 절연막 스택을 프로그램 또는 이레이즈 할 수 있기 때문에, 시냅스 모방 소자에 가해지는 신호들의 시간에 의해 시냅스의 가중치(weight)를 조절하는 STDP 기능의 구현이 가능하다. 또한 이 과정을 통해 본 발명의 시냅스 모방 소자는 STP (Short Term Plasticity)와 LTP (Long Term Plasticity) 기능의 구현이 가능하도록 한다. The synaptic mimic device according to the first to fourth embodiments of the present invention may have an inhibitory or excitatory function. In addition, the pre-signal applied to the gate of the synaptic mimicking device through the neuron circuit in front of the synaptic mimicking device array and the first and second doped regions or the third and fourth semiconductors through the neuron circuit behind the synaptic mimicking device array Since it is possible to program or erase the insulating film stack in the synaptic mimicking device by comparing the post-signal that is fed-back to the region, the synapse by the time of the signals applied to the synaptic mimicking device It is possible to implement the STDP function that adjusts the weight of . In addition, through this process, the synaptic mimic device of the present invention enables the implementation of STP (Short Term Plasticity) and LTP (Long Term Plasticity) functions.

< 제5 및 도6 실시예 >< 5th and 6th embodiment >

이하, 첨부된 도면을 참조하여 본 발명의 제5 및 제6 실시예에 따른 시냅스 모방 소자의 구조 및 동작에 대하여 구체적으로 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the structure and operation of the synaptic mimic device according to the fifth and sixth embodiments of the present invention.

도 14a는 본 발명의 바람직한 제5 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 14b는 도 14a의 K - K' 방향에 대한 단면도이다. Figure 14a is a perspective view showing the configuration of the synaptic mimicry element according to the fifth preferred embodiment of the present invention in the form of an array, Figure 14b is a cross-sectional view along the K-K' direction of Figure 14a.

도 14를 참조하면, 본 발명의 제5 실시예에 다른 시냅스 모방 소자 어레이는, 기판 위 전기적으로 격리된 제1 및 제2 도핑 영역(110, 120), 제1 도핑 영역 위로 각각 전기적으로 격리된 제3 반도체 영역(410), 제4 도핑 영역(140), 제5 반도체 영역 (430), 제6 도핑 영역(160)을 적층 구조로 구비하며, 제2 도핑 영역 위로 각각 전기적으로 격리된 제4 반도체 영역(420), 제5 도핑 영역(150), 제6 반도체 영역 (440), 제7 도핑 영역(170)을 적층 구조로 구비하며, 제3 및 제5 반도체 영역(410, 430)과 제4 및 제6 반도체 영역(420, 440)이 각각 제1 반도체 영역(310)과 제2 반도체 영역(320)과 전기적으로 컨택된 형태로 구비하며, 제1, 제2 반도체 영역 (310, 320)이 수직 방향을 따라 구비되어 채널로서 동작하게 되며, 제1 및 제2 게이트 절연막 스택들이 제1 및 제2 반도체 영역들의 측벽에 배치된 것을 특징으로 한다. Referring to Figure 14, the synaptic mimicry element array according to the fifth embodiment of the present invention, the first and second doped regions 110 and 120 electrically isolated on the substrate, respectively electrically isolated over the first doped region The third semiconductor region 410 , the fourth doped region 140 , the fifth semiconductor region 430 , and the sixth doped region 160 are provided in a stacked structure and are electrically isolated from each other on the second doped region. A semiconductor region 420 , a fifth doped region 150 , a sixth semiconductor region 440 , and a seventh doped region 170 are provided in a stacked structure, and the third and fifth semiconductor regions 410 and 430 and the The fourth and sixth semiconductor regions 420 and 440 are provided in a form in which they are in electrical contact with the first semiconductor region 310 and the second semiconductor region 320, respectively, and the first and second semiconductor regions 310 and 320 are provided. It is provided along this vertical direction to operate as a channel, and the first and second gate insulating layer stacks are disposed on sidewalls of the first and second semiconductor regions.

전술한 본 발명의 제5 실시예에 따른 시냅스 모방 어레이에서, 제4 및 제5 도핑 영역(140, 150)은 공통 소스로서 기능을 할 수 있으며, 이 때 각각 제1 및 제6 도핑 영역(110, 160)과 제2 및 제7 도핑 영역(120, 170)은 드레인으로서 기능을 할 수 있다. 마찬가지로 제4 및 제5 도핑 영역(140, 150)은 공통 드레인으로서 기능을 할 수 있으며, 이 때 각각 제1 및 제6 도핑 영역(110, 160)과 제2 및 제7 도핑 영역(120, 170)은 소스로서 기능을 할 수 있다.In the above-described synaptic mimicry array according to the fifth embodiment of the present invention, the fourth and fifth doped regions 140 and 150 may function as a common source, and in this case, the first and sixth doped regions 110 , respectively. , 160 and the second and seventh doped regions 120 and 170 may function as drains. Similarly, the fourth and fifth doped regions 140 and 150 may function as a common drain, and in this case, the first and sixth doped regions 110 and 160 and the second and seventh doped regions 120 and 170 respectively. ) can function as a source.

도 15a는 본 발명의 바람직한 제6 실시예에 따른 시냅스 모방 소자를 어레이 형태로 구성한 것을 도시한 사시도이며, 도 15b는 도 15a의 L - L' 방향에 대한 단면도이다. Figure 15a is a perspective view showing the configuration of the synaptic mimic element according to the sixth preferred embodiment of the present invention in an array form, Figure 15b is a cross-sectional view taken along the L-L' direction of Figure 15a.

도 15를 참조하면, 본 발명의 제6 실시예에 따른 시냅스 모방 소자 어레이는, 전술한 제5 실시예에 따른 시냅스 모방 소자의 상부 전극을 구성하는 제1 및 제2 전극(700, 701)이 서로 분리되어 구성된 것을 특징으로 한다. 따라서, 도 15에 도시된 제6 실시예에 따른 시냅스 모방 소자 어레이는, 전기적으로 격리된 제1, 제2, 제3, 제4 전극 (700, 701, 702, 703)을 구비하게 된다. 15, in the synaptic mimicry element array according to the sixth embodiment of the present invention, the first and second electrodes 700 and 701 constituting the upper electrode of the synaptic mimicking element according to the fifth embodiment described above are It is characterized in that it is configured to be separated from each other. Accordingly, the synaptic mimicry element array according to the sixth embodiment shown in FIG. 15 is provided with electrically isolated first, second, third, and fourth electrodes 700 , 701 , 702 , 703 .

이상에서 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. In the above, the present invention has been mainly described with respect to preferred embodiments thereof, but this is merely an example and does not limit the present invention. It will be appreciated that various modifications and applications not exemplified above in the scope are possible. And, the differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

본 발명에 따른 시냅스 모방 소자는 점유 면적이 작아 집적도를 높일 수 있으며, 실리콘 기술 기반으로 신뢰성이 있으며, 신경모방 기술에서 구현해야 하는 다양한 기능의 구현이 가능하므로, 신경모방 기술 분야에 널리 사용될 수 있다The synaptic mimicry device according to the present invention has a small occupied area, can increase the degree of integration, is reliable based on silicon technology, and can implement various functions that must be implemented in neuromimicry technology, so it can be widely used in the field of neuromimicry technology.

10 : 시냅스 모방 소자
100 : 기판
110 : 제1 도핑 영역
120 : 제2 도핑 영역
130 : 제3 도핑 영역
140 : 제4 도핑 영역
150 : 제5 도핑 영역
160 : 제6 도핑 영역
170 : 제7 도핑 영역
200 : 제1 게이트 절연막 스택
201 : 상부 절연막
203 : 하부 절연막
206 : 제1 전하 저장층
208 : 제2 전하 저장층
220 : 제2 게이트 절연막 스택
310 : 제1 반도체 영역
320 : 제2 반도체 영역
410 : 제3 반도체 영역
420 : 제4 반도체 영역
430 : 제5 반도체 영역
440 : 제6 반도체 영역
700 : 상부전극 또는 제 1 전극
701 : 제 2 전극
702 : 제 3 전극
703 : 제 4 전극10: synaptic mimic device
100: substrate
110: first doped region
120: second doping region
130: third doping region
140: fourth doping region
150: fifth doping region
160: sixth doping region
170: seventh doping region
200: first gate insulating film stack
201: upper insulating film
203: lower insulating film
206: first charge storage layer
208: second charge storage layer
220: second gate insulating film stack
310: first semiconductor region
320: second semiconductor region
410: third semiconductor region
420: fourth semiconductor region
430: fifth semiconductor region
440: sixth semiconductor region
700: upper electrode or first electrode
701: second electrode
702: third electrode
703: fourth electrode

Claims

a substrate made of an insulating material;
first and second doped regions made of a semiconductor material doped with a first type of impurity and spaced apart from each other by a predetermined distance along a horizontal direction on the substrate;
a third doped region made of a semiconductor material doped with a first type of impurity and disposed on the substrate, the third doped region being spaced apart from the first and second doped regions by a predetermined distance in a vertical direction;
an insulating layer made of an insulating material and disposed between the first, second and third doped regions to electrically separate the first, second, and third doped regions from each other;
a first semiconductor region disposed on a side surface of the first doped region, a first side surface of the third doped region, and a first side surface of the insulating film positioned between the first doped region and the third doped region;
a second semiconductor region disposed on a side surface of the second doped region and a second side surface of the third doped region, and on a second side surface of the insulating film positioned between the second doped region and the third doped region;
a first gate insulating layer stack disposed on a side surface of the first semiconductor region; and
a second gate insulating film stack disposed on a side surface of the second semiconductor region;
The third doped region is configured to operate as a common source or a common drain of the two FET devices, so that the two FETs are fused.
The first and second gate insulating layer stacks are
a charge storage layer configured to store electric charges; and
at least one insulating film;
A synaptic mimic device comprising a and configured to enable a memory function using charge storage layers.

According to claim 1, The synaptic mimic device,
a second type impurity doped semiconductor material, disposed between the first and third doped regions, the first and third doped regions are electrically insulated from, and electrically contacted with, the first semiconductor region 3 semiconductor region;
a second semiconductor material doped with an impurity of a second type, disposed between the second and third doped regions, electrically insulated from the second and third doped regions, and in electrical contact with the second semiconductor region 4 semiconductor regions;
A synaptic mimic device, characterized in that it further comprises.

3. The method of any one of claims 1 and 2,
The charge storage layer of the first and second gate insulating film stack is a synaptic mimicking device, characterized in that composed of a semiconductor or a conductive material, or a material containing a trap.

The method of claim 3 , wherein, in the first and second gate insulating layer stacks, carriers are programmed or erased from electrodes connected to the first and second gate insulating layer stacks, or the first and second gate insulating layer stacks perform a program or erase operation. And a synaptic mimic device characterized in that the carrier is programmed or erased from at least one region of the second semiconductor region.

The method of claim 1 , wherein the first and second semiconductor regions are
A synaptic mimicking device, characterized in that the first, second and third doped regions are doped with an impurity of a second type different from the first type of doped impurity.

According to any one of claims 1 and 2, wherein the synaptic mimicking device,
When operated as an FET, in the first and second semiconductor regions, a current flows from the first and second doped regions to the third doped region, or a current flows from the third doped region to the first and second doped regions. A synaptic mimic device, characterized in that.

According to claim 1,
a first side surface of the insulating layer between the first doped region and the third doped region, and the first semiconductor region and the first gate insulating layer stack in contact with the first side surface of the insulating layer are formed in a convex shape,
The second side of the insulating film between the second doped region and the third doped region, and the second semiconductor region and the second gate insulating film stack in contact with the second side of the insulating film are in a convex shape. .

3. The method of claim 2,
A first side of the side surfaces of the third semiconductor region in contact with the first semiconductor region, and the first semiconductor region and the first gate insulating layer stack in contact with the first side of the third semiconductor region are formed in a convex shape,
Among the side surfaces of the fourth semiconductor region, a first side contacting the second semiconductor region, the second semiconductor region contacting the first side surface of the fourth semiconductor region, and the second gate insulating layer stack have a convex shape A synaptic mimic device with

According to any one of claims 1 and 2, wherein the synaptic mimicking device,
a first electrode disposed on a surface of the first gate insulating layer stack; and
a second electrode disposed on a surface of the second gate insulating layer stack;
Further comprising, the first electrode and the second electrode are electrically separated from each other or synaptic mimicry device, characterized in that configured to be electrically connected to each other.

a substrate made of an insulating material;
first and second doped regions made of a semiconductor material doped with a first type of impurity and spaced apart from each other by a predetermined distance along a horizontal direction on the substrate;
It is made of a semiconductor material doped with a first type of impurity, and is disposed at a predetermined distance in a horizontal direction on the upper portion of the substrate, and is spaced apart from the first and second doped regions by a predetermined distance in a vertical direction, respectively. third and fourth doped regions;
an insulating layer made of an insulating material and disposed between the first, second, third and fourth doped regions to electrically separate the first, second, third and fourth doped regions from each other;
a first semiconductor region disposed on a side surface of the first doped region, a side surface of the third doped region, and a first side surface of the insulating film positioned between the first doped region and the third doped region;
a second semiconductor region disposed on a side surface of the second doped region and a side surface of the fourth doped region, and on a second side surface of the insulating film positioned between the second doped region and the fourth doped region;
a second type impurity doped semiconductor material, disposed between the first and third doped regions, the first and third doped regions are electrically insulated from, and electrically contacted with, the first semiconductor region 3 semiconductor region;
a semiconductor material doped with an impurity of a second type, disposed between the second and fourth doped regions, electrically insulated from the second and fourth doped regions, and in electrical contact with the second semiconductor region 4 semiconductor regions;
a first gate insulating layer stack disposed on a side surface of the first semiconductor region; and
and a second gate insulating film stack disposed on a side surface of the second semiconductor region, comprising two FET devices,
The first and second gate insulating layer stacks are
a charge storage layer configured to store electric charges; and
at least one insulating film;
A synaptic mimic device comprising a and configured to enable a memory function using charge storage layers.

The synaptic mimic device of claim 10, wherein the charge storage layers of the first and second gate insulating film stacks are made of a semiconductor or a conductive material, or a material containing a trap.

The method of claim 11 , wherein in the first and second gate insulating layer stacks, carriers are programmed or erased from electrodes connected to the first and second gate insulating layer stacks, or at least one of the first and second semiconductor regions. A synaptic mimic device, characterized in that the carrier is programmed or erased from the region.

11. The method of claim 10, wherein the first and second semiconductor regions are
A synaptic mimicking device, characterized in that the first, second, third and fourth doped regions are doped with an impurity of a second type different from the first type of doped impurity.

11. The method of claim 10,
A first side of the side surfaces of the third semiconductor region in contact with the first semiconductor region, and the first semiconductor region and the first gate insulating layer stack in contact with the first side of the third semiconductor region are formed in a convex shape,
Among the side surfaces of the fourth semiconductor region, a first side contacting the second semiconductor region, the second semiconductor region contacting the first side surface of the fourth semiconductor region, and the second gate insulating layer stack have a convex shape A synaptic mimic device with

11. The method of claim 10, wherein the synaptic mimic device,
a first electrode disposed on a surface of the first gate insulating layer stack; and
a second electrode disposed on a surface of the second gate insulating layer stack;
Further comprising, the first electrode and the second electrode are electrically separated from each other or synaptic mimicry device, characterized in that configured to be electrically connected to each other.

a substrate made of an insulating material;
first and second doped regions made of a semiconductor material doped with a first type of impurity and spaced apart from each other by a predetermined distance along a horizontal direction on the substrate;
It is made of a semiconductor material doped with a first type of impurity, and is disposed at a predetermined distance in a horizontal direction on the upper portion of the substrate, and is spaced apart from the first and second doped regions by a predetermined distance in a vertical direction, respectively. third and fourth doped regions;
It is made of a semiconductor material doped with a first type of impurity, and is disposed to be spaced apart from each other by a certain distance in a horizontal direction on the upper portion of the substrate, and is disposed to be spaced apart from the third and fourth doped regions by a certain distance in a vertical direction, respectively. fifth and sixth doped regions;
made of an insulating material and disposed between the first, second, third, fourth, fifth and sixth doped regions, the first, second, third, fourth, fifth and sixth doped regions an insulating film electrically separating the regions from each other;
a first disposed on side surfaces of the first, third, and fifth doped regions, and on a first side surface of the insulating film positioned between the first doped region and the third doped region and between the third doped region and the fifth doped region semiconductor region;
a second disposed on the side surfaces of the second, fourth, and sixth doped regions, and on the second side surface of the insulating film positioned between the second doped region and the fourth doped region and between the fourth doped region and the sixth doped region semiconductor region;
a second type impurity doped semiconductor material, disposed between the first and third doped regions, the first and third doped regions are electrically insulated from, and electrically contacted with, the first semiconductor region 3 semiconductor region;
a semiconductor material doped with an impurity of a second type, disposed between the second and fourth doped regions, electrically insulated from the second and fourth doped regions, and in electrical contact with the second semiconductor region 4 semiconductor regions;
a second type impurity doped semiconductor material, disposed between the third and fifth doped regions, electrically insulated from the third and fifth doped regions, and electrically in contact with the first semiconductor region 5 semiconductor region;
a semiconductor material doped with an impurity of the second type, disposed between the fourth and sixth doped regions, electrically insulated from the fourth and sixth doped regions, and in electrical contact with the second semiconductor region 6 semiconductor regions;
a first gate insulating layer stack disposed on a side surface of the first semiconductor region;
a second gate insulating film stack disposed on a side surface of the second semiconductor region;
The third doped region and the fourth doped region are configured to operate as a common source or a common drain of the two FET devices, respectively, so that the two FETs are fused, respectively,
The first and second gate insulating layer stacks are
a charge storage layer configured to store electric charges; and
at least one insulating film;
A synaptic mimic device comprising a and configured to enable a memory function using charge storage layers.

delete

According to claim 16, The synaptic mimic device,
a first electrode disposed on a surface of the first gate insulating layer stack; and
a second electrode disposed on a surface of the second gate insulating layer stack;
Further comprising, the first electrode and the second electrode are electrically separated from each other or synaptic mimicry device, characterized in that configured to be electrically connected to each other.